KR20210064034A - 반도체 디바이스 및 제조 방법 - Google Patents

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KR20210064034A
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redistribution structure
ipd
layer
integrated passive
semiconductor device
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KR1020200115306A
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신-푸우 젱
포-야오 추앙
슈오-마오 첸
펭-쳉 슈
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스 및 제조 방법이 제공되며, 여기서는 더 작은 풋 프린트로 더 큰 디바이스를 형성하기 위해, 집적 팬 아웃 공정을 사용하여 다수의 집적 수동 소자가 함께 집적된다. 특정 실시예에서, 다수의 집적 수동 소자는 커패시터이며, 이는 일단 함께 적층되면, 임의의 단일 수동 디바이스가 유사한 풋 프린트로 획득할 수 있는 것보다 더 큰 전체 커패시턴스를 제공하도록 사용될 수 있다.

Description

반도체 디바이스 및 제조 방법 {SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURE}
우선권 주장 및 상호 참조
본 출원은 2019년 11월 22일자에 출원된 미국 가출원 제 62/939,147 호의 이익을 주장하며, 이 가출원은 본 명세서에 참조로 포함된다.
반도체 산업은 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도의 계속되는 향상으로 인해 급속한 성장을 이루었다. 대부분의 경우, 집적 밀도의 이러한 향상은 더욱 많은 컴포넌트들이 주어진 영역 내에 집적될 수 있도록 하는 최소 피처 크기의 반복적인 감소로 인해 발생했다. 전자 디바이스 축소에 대한 요구가 성장함에 따라, 반도체 다이의 더욱 작고 더욱 창의적인 패키징 기술에 대한 필요성이 대두되고 있다. 이러한 패키징 시스템의 예에는 패키지 온 패키지(Package-on-Package; PoP) 기술이 있다. PoP 디바이스에서, 상부 반도체 패키지는 하부 반도체 패키지의 상부에 적층되어 높은 수준의 집적 및 컴포넌트 밀도를 제공한다. PoP 기술은 일반적으로 인쇄 회로 기판(printed circuit board; PCB) 상에 작은 풋 프린트 및 향상된 기능을 갖는 반도체 디바이스의 생산을 가능하게 한다.
본 개시의 양태들은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따라, 재분배 구조물의 형성을 도시한다.
도 2a 내지 도 2c는 일부 실시예들에 따라, 제 1 집적 수동 소자의 배치를 도시한다.
도 3은 일부 실시예들에 따라, 제 1 집적 수동 소자의 캡슐화를 도시한다.
도 4는 일부 실시예들에 따라, 다른 재분배 구조물의 형성을 도시한다.
도 5a 및 도 5b는 일부 실시예들에 따라, 집적 수동 소자 스택의 형성을 도시한다.
도 6은 일부 실시예들에 따라, 다른 재분배 구조물 상의 집적 수동 소자 스택의 배치를 도시한다.
도 7은 일부 실시예들에 따라, 재분배 구조물과 기판의 연결을 도시한다.
도 8은 일부 실시예들에 따라, 전면 대 후면 구성을 사용하는 집적 수동 소자 스택을 도시한다.
도 9a 내지 도 9c는 일부 실시예들에 따라, 비아를 통한 다중 연결을 도시한다.
도 10a 및 도 10b는 일부 실시예들에 따라, 3 층 집적 수동 소자 스택을 도시한다.
도 11은 일부 실시예들에 따라, 5 층 집적 수동 소자 스택을 도시한다.
도 12는 일부 실시예들에 따라, 집적 수동 소자 스택의 평면도를 도시한다.
다음의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시를 간략화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되어 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 이러한 반복 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다.
도 1 내지 도 5는 일부 실시예들에 따라, 제 1 집적 수동 소자(integrated passive device; IPD) 스택(500)(도 1에 완전하게 도시되지 않았지만 도 5a에 도시됨)을 형성하기 위한 공정 동안 중간 단계의 단면도를 도시한다. 제 2 패키지 영역(별도로 도시되지 않음)에 인접할 수 있는 제 1 패키지 영역(100A)이 도시되어 있고, 하나 이상의 제 1 IPD 다이(50A)가 패키징되어 각각의 패키지 영역(예를 들어, 제 1 패키지 영역(100A) 및 제 2 패키지 영역)에 집적 회로 패키지를 형성한다. 집적 회로 패키지는 또한 집적 팬 아웃(integrated fan-out; InFO) 패키지로 지칭될 수도 있다.
도 1에서, 캐리어 기판(102)이 제공되고, 이형 층(104)이 캐리어 기판(102) 상에 형성된다. 캐리어 기판(102)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(102)은 웨이퍼일 수 있어서, 복수의 패키지가 캐리어 기판(102) 상에 동시에 형성될 수 있다.
이형 층(104)은 중합체 기반 물질로 형성될 수 있고, 이는 후속 단계에서 형성될 상부 구조물(예를 들어, 후면 재분배 구조물(106))로부터 캐리어 기판(102)과 함께 제거될 수 있다. 일부 실시예들에서, 이형 층(104)은 에폭시 기반 열 방출 물질이며, 광열 변환(light-to-heat conversion; LTHC) 이형 코팅처럼 가열될 때 그 접착성을 잃는다. 다른 실시예들에서, 이형 층(104)은 자외선(ultra-violet; UV) 글루일 수 있고, 이것은 UV 광에 노출될 때 그 접착성을 잃는다. 이형 층(104)은 액체로서 제공되어 경화될 수 있고, 캐리어 기판(102) 상에 적층된 라미네이트 필름 등일 수 있다. 이형 층(104)의 상부 표면은 평평하게 될 수 있고, 고도의 평면성을 가질 수 있다.
도 1은 또한 후면 재분배 구조물(106)이 이형 층(104) 상에 형성될 수 있음을 도시한다. 도시된 실시예에서, 후면 재분배 구조물(106)은 유전체 층(108), 하나 이상의 금속화 패턴(110)(때때로 재분배 층 또는 재분배 라인으로 지칭됨) 및 하나 이상의 유전체 층(112)을 포함한다. 후면 재분배 구조물(106)은 선택적이다. 일부 실시예들에서, 후면 재분배 구조물(106) 대신에, 금속화 패턴이 없는 유전체 층이 이형 층(104) 상에 형성된다.
유전체 층(108)은 이형 층(104) 상에 형성될 수 있다. 유전체 층(108)의 하부 표면은 이형 층(104)의 상부 표면과 접촉할 수 있다. 일부 실시예들에서, 유전체 층(108)은 폴리벤즈옥사졸(polybenzoxazole; PBO), 폴리이미드, 벤조시클로부텐(benzocyclobutene; BCB) 등과 같은 중합체로 형성된다. 다른 실시예들에서, 유전체 층(108)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, 포스포실리케이트 유리(phosphosilicate glass; PSG), 보로실리케이트 유리(borosilicate glass; BSG), 붕소 도핑된 포스포실리케이트 유리(boron-doped phosphosilicate glass; BPSG) 등과 같은 산화물; 등으로 형성된다. 유전체 층(108)은 스핀 코팅, CVD, 라미네이팅 또는 이들의 조합 등과 같은 임의의 허용 가능한 증착 공정에 의해 형성될 수 있다.
금속화 패턴(110)은 유전체 층(108) 상에 형성될 수 있다. 금속화 패턴(110)을 형성하기 위한 예로서, 시드 층이 유전체 층(108) 위에 형성된다. 일부 실시예들에서, 시드 층은 금속 층이며, 이는 단일 층 또는 상이한 물질들로 형성된 복수의 서브 층을 포함하는 복합 층일 수 있다. 일부 실시예들에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은, 예를 들어, 물리적 기상 증착(physical vapor deposition; PVD) 등을 사용하여 형성될 수 있다. 그런 다음, 포토 레지스트가 시드 층 상에 형성되고 패턴화된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있으며, 패턴화를 위해 광에 노출될 수 있다. 포토 레지스트의 패턴은 금속화 패턴(110)에 대응한다. 패턴화는 시드 층을 노출시키기 위해 포토 레지스트를 통해 개구부를 형성한다. 전도성 물질이 포토 레지스트의 개구부 내에 그리고 시드 층의 노출된 부분 상에 형성된다. 전도성 물질은 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그런 다음, 전도성 물질이 형성되지 않은 시드 층의 부분 및 포토 레지스트는 제거된다. 포토 레지스트는 산소 플라즈마 등을 사용하는 것과 같은 허용 가능한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다. 일단 포토 레지스트가 제거되면, 습식 또는 건식 에칭과 같은 허용 가능한 에칭 공정을 사용함으로써 시드 층의 노출된 부분이 제거된다. 전도성 물질 및 시드 층의 나머지 부분은 금속화 패턴(110)을 형성한다.
유전체 층(112)은 금속화 패턴(110) 및 유전체 층(108) 상에 형성될 수 있다. 일부 실시예들에서, 유전체 층(112)은 리소그래피 마스크를 사용하여 패턴화될 수 있는 PBO, 폴리이미드, BCB 등과 같은 감광성 물질일 수 있는 중합체로 형성된다. 다른 실시예들에서, 유전체 층(112)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG와 같은 산화물 등으로 형성될 수 있다. 유전체 층(112)은 스핀 코팅, 라미네이팅, CVD 또는 이들의 조합 등에 의해 형성될 수 있다. 그런 다음, 유전체 층(112)은 금속화 패턴(110)의 일부를 노출시키는 개구부를 형성하도록 패턴화된다. 패턴화는, 예컨대, 유전체 층(112)이 감광성 물질인 경우 유전체 층(112)을 광에 노출시킴으로써 또는 예를 들어 이방성 에칭을 사용하여 에칭함으로써 허용 가능한 공정에 의해 형성될 수 있다. 유전체 층(112)이 감광성 물질인 경우, 유전체 층(112)은 노광 후에 현상될 수 있다.
후면 재분배 구조물(106)은 하나 이상의 유전체 층 및 금속화 패턴과 같은 임의의 수의 유전체 층 및 금속화 패턴을 포함할 수 있음을 이해해야 한다. 더 많은 유전체 층 및 금속화 패턴이 형성된다면, 위에서 논의된 단계 및 공정은 반복될 수 있다. 금속화 패턴은 전도성 라인 및 전도성 비아를 포함할 수 있다. 전도성 비아는 하부 유전체 층의 개구부 내에 시드 층 및 금속화 패턴의 전도성 물질을 형성함으로써 금속화 패턴의 형성 동안 형성될 수 있다. 따라서, 전도성 비아는 다양한 전도성 라인을 상호 연결하고 전기적으로 결합할 수 있다.
도 2a에서, 제 1 관통 비아(116)가 개구부에 형성되고, 후면 재분배 구조물(106)의 최상부 유전체 층(예를 들어, 유전체 층(112))으로부터 멀어지도록 연장된다. 제 1 관통 비아(116)를 형성하기 위한 예로서, 시드 층(도시되지 않음)이 후면 재분배 구조물(106) 위에, 예를 들어, 개구부에 의해 노출된 유전체 층(112) 및 금속화 패턴(110)의 일부 상에 형성된다. 일부 실시예들에서, 시드 층은 금속 층이며, 이는 단일 층 또는 상이한 물질들로 형성된 복수의 서브 층을 포함하는 복합 층일 수 있다. 특정 일부 실시예들에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은, 예를 들어, PVD 등을 사용하여 형성될 수 있다. 포토 레지스트가 시드 층 상에 형성되고 패턴화된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있으며, 패턴화를 위해 광에 노출될 수 있다. 포토 레지스트의 패턴은 전도성 비아에 대응한다. 패턴화는 시드 층을 노출시키기 위해 포토 레지스트를 통해 개구부를 형성한다. 전도성 물질이 포토 레지스트의 개구부 내에 그리고 시드 층의 노출된 부분 상에 형성된다. 전도성 물질은 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 전도성 물질이 형성되지 않은 시드 층의 부분 및 포토 레지스트는 제거된다. 포토 레지스트는 산소 플라즈마 등을 사용하는 것과 같은 허용 가능한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다. 일단 포토 레지스트가 제거되면, 습식 또는 건식 에칭과 같은 허용 가능한 에칭 공정을 사용함으로써 시드 층의 노출된 부분이 제거된다. 전도성 물질 및 시드 층의 나머지 부분은 제 1 관통 비아(116)를 형성한다.
도 2a는 하나 이상 또는 둘 이상의 IPD 다이(50)가 예를 들어 픽 앤 플레이스(pick-and-place) 공정을 사용하여 접착제(221)에 의해 유전체 층(112)에 접착되는 것을 추가로 도시한다. 원하는 유형 및 수량의 IPD 다이(50)가 각각의 패키지 영역(예를 들어, 제 1 패키지 영역(100A))에 접착된다. 도시된 실시예에서, 제 1 IPD 다이(50A) 및 제 1 IPD 다이(50B)를 포함하는 다수의 IPD 다이(50)가 서로 인접하여 접착된다. 제 1 IPD 다이(50A) 및 제 1 IPD 다이(50B)는 딥 트렌치 커패시터(예를 들어, MOM 또는 MIM 커패시터를 가짐), 다층 세라믹 커패시터(multi-layer ceramic capacitor; MLCC), 코일 인덕터, 필름 저항기, 마이크로 스트립 선, 임피던스 매칭 소자, 발룸 또는 이들의 조합 등과 같은 수동 컴포넌트들을 포함하는 다이일 수 있다.
도 2b 및 도 2c 제 1 IPD 다이(50A)의 확대도를 도시하고, 도 2c는 도 2b의 점선 박스(201)의 확대도를 도시한다. 도 2c에서 알 수 있는 바와 같이, 제 1 IPD 다이(50A)가 딥 트렌치 커패시터 다이인 실시예에서, 제 1 IPD 다이(50A)는 제 2 기판(203) 및 개구부(205)를 포함할 수 있으며, 개구부는 유전체 물질(209)의 층과 교번하는 다수의 전도성 물질(207)의 층으로 충전된다. 제 1 IPD 다이(50A)는 병렬 배열로 상호 연결된 하나 이상의 딥 트렌치 커패시터를 포함할 수 있고, 각각의 딥 트렌치 커패시터는 전도성 물질(207) 및 유전체 물질(209)로 충전된 2 개의 개구부(205)를 포함한다. 제 2 기판(203)은 도핑 또는 비도핑된 벌크 실리콘, 또는 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 기판의 활성 층을 포함할 수 있다. 일반적으로, SOI 기판은 실리콘, 게르마늄, 실리콘 게르마늄, SOI, 실리콘 게르마늄 온 인슐레이터(silicon germanium on insulator; SGOI) 또는 이들의 조합과 같은 반도체 물질 층을 포함한다. 사용될 수 있는 다른 기판은 다층 기판, 구배 기판 또는 하이브리드 배향 기판을 포함한다.
전도성 물질(207) 및 유전체 물질(209)을 사용하는 딥 트렌치 커패시터의 형성을 수용하기 위해 제 2 기판(203) 내에 개구부(205)가 형성된다. 일 실시예에서, 개구부(205)는 하나 이상의 포토 리소그래픽 마스킹 및 에칭 공정, 예컨대, 포토 마스크의 사용에 이어서 이방성 에칭 공정을 사용하여 제 2 기판(203)의 일부를 제거함으로써 형성될 수 있다. 그러나, 임의의 적합한 공정이 사용될 수 있다.
일단 개구부(205)가 형성되면, 개구부(205)에 이어서 전도성 물질(207)과 유전체 물질(209)의 일련의 교번 층을 라이닝하기 위해 라이너(211)가 증착될 수 있다. 일 실시예에서, 라이너(211)는 실리콘 산화물과 같은 유전체 물질일 수 있고, 전도성 물질(207)은 티타늄 질화물과 같은 전도성 물질일 수 있으며, 유전체 물질(209)은 지르코늄 산화물, 알루미늄 산화물, 하프늄 산화물 또는 이들의 조합 등과 같은 하이-k 유전체 물질의 하나 이상의 층일 수 있다. 4 개의 전도성 물질(207)의 층 및 4 개의 유전체 물질(209)의 층이 존재할 때까지, 화학적 기상 증착, 물리적 기상 증착, 원자 층 증착 또는 이들의 조합 등과 같은 증착 공정을 사용하여 각각의 층이 증착될 수 있다. 그러나, 임의의 적합한 물질, 공정 및 다수의 교번 층이 사용될 수 있다.
일단 전도성 물질(207)의 층 및 유전체 물질(209)의 층이 형성되면, 이러한 층은 (예를 들어, 하나 이상의 포토 리소그래픽 마스킹 및 에칭 공정을 통해) 패턴화될 수 있고, 콘택 에칭 정지 층이 증착될 수 있으며, 상부 금속화 층(215)에 대한 콘택(213)이 형성될 수 있다. 일 실시예에서, 콘택(213) 및 상부 금속화 층(215)은 다마신 또는 이중 다마신 공정을 사용하여 형성될 수 있으며, 예를 들어, 유전체 층(별도로 도시되지 않음)을 초기에 증착하고, 유전체 층을 패턴화하여 하부 전도성 물질을 노출시키고, 다른 전도성 물질로 개구부를 과충전하며, 전도성 물질을 평탄화하여 콘택(213) 및 금속화 층(215)을 형성한다. 그러나, 콘택(213) 및 금속화 층(215)을 형성하기 위해 임의의 적합한 방법이 사용될 수 있다.
이제 도 2b로 되돌아가면, 일단 원하는 수의 금속화 층(215)이 형성되면, 내부에 형성된 커패시터에 외부 연결을 제공하기 위해 외부 다이 콘택(217)이 형성될 수 있다. 일 실시예에서, 외부 다이 콘택(217)은 구리 기둥과 같은 전도성 기둥일 수 있고, 구리, 텅스텐, 다른 전도성 금속 등과 같은 하나 이상의 전도성 물질을 포함할 수 있으며, 예를 들어, 시드 층 및 배치되고 패턴화된 포토 레지스트로 전기 도금, 무전해 도금 등에 의해 형성될 수 있다. 일 실시예에서, 시드 층 및 포토 레지스트가 황산 구리(CuSO4) 함유 용액과 같은 전기 도금 용액에 잠기거나 침지되는 전기 도금 공정이 사용된다. 시드 층 표면은 전기 도금 공정에서 시드 층이 음극으로서 기능하도록 외부 DC 전원 공급 장치의 음극 측에 전기적으로 연결된다. 구리 양극과 같은 고체 전도성 양극이 또한 용액에 침지되고 전원 공급 장치의 양극 측에 부착된다. 양극으로부터의 원자는 용액에 용해되고, 그로부터 음극, 예를 들어, 시드 층은 용해된 원자를 획득하여, 포토 레지스트의 개구부 내에 시드 층의 노출된 전도성 영역을 도금한다. 일단 형성되면, 포토 레지스트는 제거될 수 있고, 하부 노출된 시드 층은 제거될 수 있다.
다른 실시예에서, 외부 다이 콘택(217)은 마이크로 범프 또는 C4(controlled collapse chip connection) 범프와 같은 콘택 범프일 수 있고, 주석과 같은 물질, 또는 은 또는 구리와 같은 다른 적합한 물질을 포함할 수 있다. 외부 다이 콘택(217)이 콘택 범프인 실시예에서, 외부 다이 콘택(217)은 주석과 같은 물질 또는 은, 무연 주석 또는 구리와 같은 다른 적합한 물질을 포함할 수 있다. 외부 다이 콘택(217)이 주석 솔더 범프인 실시예에서, 외부 다이 콘택(217)은 증발, 전기 도금, 인쇄, 솔더 전사, 볼 배치 등과 같은 일반적으로 사용되는 방법을 통해, 예컨대, 약 100 ㎛의 두께로 주석 층을 초기에 형성함으로써 형성될 수 있다. 일단 주석 층이 구조물 상에 형성되면, 물질을 원하는 범프 모양으로 형상화하기 위해 리플로우가 수행될 수 있다.
일단 외부 다이 콘택(217)이 형성되면, 외부 다이 콘택(217) 위에 패시베이션 층(219)이 형성될 수 있다. 일 실시예에서, 패시베이션 층(219)은 폴리벤즈옥사졸(polybenzoxazole; PBO)일 수 있지만, 폴리이미드 또는 폴리이미드 유도체와 같은 임의의 적합한 물질이 사용될 수 있다. 패시베이션 층(219)은, 예를 들어, 스핀 코팅 공정을 사용하여 약 5 ㎛ 내지 약 25 ㎛, 예컨대, 약 7 ㎛의 두께로 배치될 수 있지만, 임의의 적합한 방법 및 두께가 사용될 수 있다. 일단 배치되면, 패시베이션 층(219)은, 예를 들어, 화학적 기계적 연마 공정을 사용하여 외부 다이 콘택(217)과 함께 평탄화될 수 있다.
부가적으로, 외부 다이 콘택(217)이 형성되고 패시베이션 층(219)에 의해 둘러싸이는 공정이 설명되었지만, 이 순서는 예시적인 것으로 제한하기 위한 것이 아니다. 오히려, 패시베이션 층(219)을 먼저 증착하고, 패시베이션 층(219)을 패턴화하여 외부 다이 콘택(217)을 위한 개구부를 형성한 다음, 개구부 내에 외부 다이 콘택(217)을 형성하는 것과 같은 임의의 적합한 순서의 공정 단계가 또한 사용될 수도 있다. 외부 다이 콘택(217) 및 패시베이션 층(219)을 형성하기 위한 임의의 적합한 공정이 사용될 수 있으며, 이러한 모든 공정은 실시예들의 범위 내에 포함되도록 완전히 의도된다.
일부 실시예들에서, 제 1 IPD 다이(50A) 및 제 1 IPD 다이(50B)는 동일한 기술 노드의 공정으로 형성될 수 있거나, 상이한 기술 노드의 공정으로 형성될 수 있다. 예를 들어, 제 1 IPD 다이(50A)는 제 1 IPD 다이(50B)보다 더 고급 공정 노드를 가질 수 있다. 제 1 IPD 다이(50A 및 50B)는 상이한 크기(예를 들어, 상이한 높이 및/또는 표면적)를 갖거나, 동일한 크기(예를 들어, 동일한 높이 및/또는 표면적)를 가질 수 있다.
도 2a로 되돌아가면, 접착제(221)는 제 1 IPD 다이(50A 및 50B)의 후면 상에 배치되고, 제 1 IPD 다이(50A 및 50B)를 후면 재분배 구조물(106)에, 예컨대, 유전체 층(112)에 접착시킨다. 접착제는 임의의 적합한 접착제, 에폭시, 다이 부착 필름(die attach film; DAF) 등일 수 있다. 접착제는 제 1 IPD 다이(50A 및 50B)의 후면에 도포되거나, 캐리어 기판(102)의 표면 위에 도포될 수 있다. 예를 들어, 접착제는 제 1 IPD 다이(50A 및 50B)를 분리하기 위한 개별화 전에 제 1 IPD 다이(50A 및 50B)의 후면에 도포될 수 있다.
도 3에서, 제 1 IPD 스택(500)의 제 1 하부 층(301)을 형성하기 위해 다양한 컴포넌트들 상에 그리고 그 주위에 캡슐화제(120)가 형성된다. 형성 후, 캡슐화제(120)는 제 1 관통 비아(116) 및 제 1 IPD 다이(50A 및 50B)를 캡슐화한다. 캡슐화제(120)는 몰딩 화합물, 에폭시 등일 수 있다. 캡슐화제(120)는 압축 몰딩, 트랜스퍼 몰딩 등에 의해 도포될 수 있고, 제 1 관통 비아(116) 및/또는 제 1 IPD 다이(50A 및 50B)가 매립되거나 커버되도록 캐리어 기판(102) 위에 형성될 수 있다. 캡슐화제(120)는 IPD 다이(50) 사이의 갭 영역에 추가로 형성된다. 캡슐화제(120)는 액체 또는 반액체 형태로 도포된 후 경화될 수 있다.
도 3은 또한 제 1 관통 비아(116) 및 외부 다이 콘택(217)을 노출시키기 위해 캡슐화제(120) 상에 평탄화 공정이 수행되는 것을 도시한다. 평탄화 공정은 또한 외부 다이 콘택(217) 및 제 1 관통 비아(116)가 노출될 때까지, 제 1 관통 비아(116), 패시베이션 층(219) 및/또는 외부 다이 콘택(217)의 물질을 제거할 수 있다. 제 1 관통 비아(116), 외부 다이 콘택(217), 패시베이션 층(219) 및 캡슐화제(120)의 상부 표면은 평탄화 공정 후에 동일 평면 상에 있다. 평탄화 공정은, 예를 들어, 화학적 기계적 연마(chemical-mechanical polish; CMP), 연삭 공정 등일 수 있다. 일부 실시예들에서, 예를 들어, 제 1 관통 비아(116) 및/또는 외부 다이 콘택(217)이 이미 노출된 경우, 평탄화는 생략될 수 있다.
일단 형성되면, 제 1 하부 층(301)은 제 1 IPD 스택(500)의 전체 풋 프린트를 낮추는 동시에 커패시턴스와 같은 원하는 파라미터의 증가를 여전히 획득하는 데 도움이 되는 치수를 가질 수 있다. 예를 들어, IPD 다이(50A) 중 제 1 하나는 약 40 ㎛ 내지 약 500 ㎛, 예컨대, 약 90 ㎛의 제 1 높이(H1)를 가질 수 있는 반면, IPD 다이(50B) 중 제 2 하나는 제 1 높이(H1)와 동일하거나 상이할 수 있는 제 2 높이(H2)를 가질 수 있으며, 예컨대, 제 2 높이(H2)는 약 40 ㎛ 내지 약 500 ㎛, 예컨대, 약 90 ㎛이다. 유사하게, IPD 다이(50A) 중 제 1 하나는 약 0.1 mm 내지 약 20 mm, 예컨대, 약 5 mm의 제 1 폭(W1)을 가질 수 있는 반면, IPD 다이(50B) 중 제 2 하나는 제 1 폭(W1)과 동일하거나 상이할 수 있는 제 2 폭(W2)을 가질 수 있으며, 예컨대, 제 2 폭(W2)은 약 0.1 mm 내지 약 20 mm, 예컨대, 약 5 mm이다. 그러나, 임의의 적합한 치수가 사용될 수 있다.
유사하게, 캡슐화제(120)는 제 1 높이(H1) 및 제 2 높이(H2)보다 큰 제 3 높이(H3)를 가질 수 있으며, 예컨대, 약 50 ㎛ 내지 약 700 ㎛, 예컨대, 약 100 ㎛일 수 있다. 후면 재분배 구조물(106)은 제 3 높이(H3)보다 작은 제 4 높이(H4)를 가질 수 있으며, 예컨대, 제 4 높이(H4)는 약 10 ㎛ 내지 약 150 ㎛, 예컨대, 약 40 ㎛일 수 있다. 그러나, 캡슐화제(120) 및 후면 재분배 구조물(106)에 임의의 적합한 높이가 사용될 수 있다.
마지막으로, IPD 다이(50A) 중 제 1 하나는 캡슐화제(120)의 에지로부터 이격될 수 있다. 일 실시예에서, IPD 다이(50A) 중 제 1 하나는 제 1 폭(W1)보다 작은 제 3 폭(W3)으로 이격될 수 있으며, 예컨대, 제 3 폭(W3)은 약 50 ㎛ 내지 약 2000 ㎛, 예컨대, 약 500 ㎛일 수 있다. 그러나, 임의의 적합한 치수가 사용될 수 있다.
도 4에서, 캡슐화제(120), 제 1 관통 비아(116) 및 제 1 IPD 다이(50A 및 50B) 위에 그리고 제 1 관통 비아(116) 및 외부 다이 콘택(217)과 전기적으로 연결하여 전면 재분배 구조물(122)이 형성된다. 전면 재분배 구조물(122)은 유전체 층(124, 128 및 132) 및 금속화 패턴(126, 130 및 134)을 포함한다. 금속화 패턴은 또한 재분배 층 또는 재분배 라인으로 지칭될 수 있다. 전면 재분배 구조물(122)은 3 개의 금속화 패턴의 층을 갖는 예로서 도시되어 있다. 전면 재분배 구조물(122)에는 더 많거나 적은 유전체 층 및 금속화 패턴이 형성될 수 있다. 더 적은 유전체 층 및 금속화 패턴이 형성된다면, 아래에서 논의되는 단계 및 공정은 생략될 수 있다. 더 많은 유전체 층 및 금속화 패턴이 형성된다면, 아래에서 논의되는 단계 및 공정은 반복될 수 있다.
일 실시예에서, 유전체 층(124)은 캡슐화제(120), 제 1 관통 비아(116) 및 외부 다이 콘택(217) 상에 증착된다. 일부 실시예들에서, 유전체 층(124)은 리소그래피 마스크를 사용하여 패턴화될 수 있는 PBO, 폴리이미드, BCB 등과 같은 감광성 물질로 형성된다. 유전체 층(124)은 스핀 코팅, 라미네이팅, CVD 또는 이들의 조합 등에 의해 형성될 수 있다. 그런 다음, 유전체 층(124)은 패턴화된다. 패턴화는 제 1 관통 비아(116) 및 외부 다이 콘택(217)의 일부를 노출시키는 개구부를 형성한다. 패턴화는 유전체 층(124)이 감광성 물질일 경우 유전체 층(124)을 광에 노출시킴으로써 또는 예를 들어 이방성 에칭을 사용하여 에칭함으로써 허용 가능한 공정에 의해 이루어질 수 있다. 유전체 층(124)이 감광성 물질인 경우, 유전체 층(124)은 노광 후에 현상될 수 있다.
그런 다음, 금속화 패턴(126)이 형성된다. 금속화 패턴(126)은 유전체 층(124)의 주 표면을 따라 연장되는 라인 부분(전도성 라인으로도 지칭됨)을 포함한다. 금속화 패턴(126)은 제 1 관통 비아(116) 및 IPD 다이(50)를 물리적으로 그리고 전기적으로 결합시키기 위해 유전체 층(124)을 통해 연장되는 비아 부분(전도성 비아로도 지칭됨)을 더 포함한다. 금속화 패턴(126)을 형성하기 위한 예로서, 시드 층이 유전체 층(124) 위에 그리고 유전체 층(124)을 통해 연장되는 개구부 내에 형성된다. 일부 실시예들에서, 시드 층은 금속 층이며, 이는 단일 층 또는 상이한 물질들로 형성된 복수의 서브 층을 포함하는 복합 층일 수 있다. 일부 실시예들에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은, 예를 들어, PVD 등을 사용하여 형성될 수 있다. 그런 다음, 포토 레지스트가 시드 층 상에 형성되고 패턴화된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있으며, 패턴화를 위해 광에 노출될 수 있다. 포토 레지스트의 패턴은 금속화 패턴(126)에 대응한다. 패턴화는 시드 층을 노출시키기 위해 포토 레지스트를 통해 개구부를 형성한다. 그런 다음, 전도성 물질이 포토 레지스트의 개구부 내에 그리고 시드 층의 노출된 부분 상에 형성된다. 전도성 물질은 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 전도성 물질과 하부 시드 층의 부분의 조합은 금속화 패턴(126)을 형성한다. 전도성 물질이 형성되지 않은 시드 층의 부분 및 포토 레지스트는 제거된다. 포토 레지스트는 산소 플라즈마 등을 사용하는 것과 같은 허용 가능한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다. 일단 포토 레지스트가 제거되면, 습식 또는 건식 에칭과 같은 허용 가능한 에칭 공정을 사용함으로써 시드 층의 노출된 부분이 제거된다.
유전체 층(128)은 금속화 패턴(126) 및 유전체 층(124) 상에 증착된다. 유전체 층(128)은 유전체 층(124)과 유사한 방식으로 형성될 수 있으며, 유전체 층(124)과 유사한 물질로 형성될 수 있다. 일단 형성되면, 유전체 층(128)은, 예를 들어, 포토 리소그래픽 마스킹 및 에칭 공정을 사용하여 하부 금속화 패턴(126)의 부분을 노출시키기 위해 패턴화될 수 있다. 그러나, 임의의 적합한 방법 및 물질이 사용될 수 있다.
그런 다음, 금속화 패턴(130)이 형성된다. 금속화 패턴(130)은 유전체 층(128)의 주 표면을 따라 연장되는 라인 부분을 포함한다. 금속화 패턴(130)은 금속화 패턴(126)에 물리적으로 그리고 전기적으로 결합시키기 위해 유전체 층(128)을 통해 연장되는 비아 부분을 더 포함한다. 금속화 패턴(130)은 금속화 패턴(126)과 유사한 방식 및 유사한 물질로 형성될 수 있다. 일부 실시예들에서, 금속화 패턴(130)은 금속화 패턴(126)과는 상이한 크기를 갖는다. 예를 들어, 금속화 패턴(130)의 전도성 라인 및/또는 비아는 금속화 패턴(126)의 전도성 라인 및/또는 비아보다 더 넓거나 두꺼울 수 있다. 또한, 금속화 패턴(130)은 금속화 패턴(126)보다 더 큰 피치로 형성될 수 있다.
유전체 층(132)은 금속화 패턴(130) 및 유전체 층(128) 상에 증착된다. 유전체 층(132)은 유전체 층(124)과 유사한 방식으로 형성될 수 있으며, 유전체 층(124)과 유사한 물질로 형성될 수 있다. 일단 형성되면, 유전체 층(132)은, 예를 들어, 포토 리소그래픽 마스킹 및 에칭 공정을 사용하여 하부 금속화 패턴(130)의 부분을 노출시키기 위해 패턴화될 수 있다. 그러나, 임의의 적합한 방법 및 물질이 사용될 수 있다.
그런 다음, 금속화 패턴(134)이 형성된다. 도시된 실시예에서, 금속화 패턴(134)은 금속화 패턴(130)을 물리적으로 그리고 전기적으로 결합시키기 위해 유전체 층(132)을 통해 연장되는 비아 부분만을 포함하지만, 다른 실시예들은 비아 부분 외에 라인 부분을 사용할 수도 있다. 금속화 패턴(134)은 금속화 패턴(126)과 유사한 방식 및 유사한 물질로 형성될 수 있다. 그러나, 다마신 공정 또는 이중 다마신 공정과 같은 임의의 적합한 방법 및 임의의 적합한 물질이 사용될 수 있다.
금속화 패턴(134)은 전면 재분배 구조물(122)의 최상부 금속화 패턴이다. 이와 같이, 전면 재분배 구조물(122)의 모든 중간 금속화 패턴(예를 들어, 금속화 패턴(126 및 130))은 금속화 패턴(134)과 제 1 IPD 다이(50A 및 50B) 사이에 배치된다. 일부 실시예들에서, 금속화 패턴(134)은 금속화 패턴(126 및 130)과는 상이한 크기를 갖는다. 예를 들어, 금속화 패턴(134)의 전도성 라인 및/또는 비아는 금속화 패턴(126 및 130)의 전도성 라인 및/또는 비아보다 더 넓거나 두꺼울 수 있다. 또한, 금속화 패턴(134)은 금속화 패턴(130)보다 더 큰 피치로 형성될 수 있다.
도 5a는 제 2 IPD 다이(50C 및 50D)의 배치를 도시한다. 일 실시예에서, 제 2 IPD 다이(50C 및 50D)는 제 1 IPD 다이(50A 및 50B)와 유사할 수 있고, 제 1 IPD 다이(50A 및 50B)와 함께 작동하도록 설계되어 이러한 작은 풋 프린트에서 다른 식으로 가능한 것보다 더 강력한 기능을 제공할 수 있다. 예를 들어, 제 1 IPD 다이(50A 및 50B) 및 제 2 IPD 다이(50C 및 50D)가 딥 트렌치 커패시터 다이와 같은 커패시터 다이인 실시예에서, 제 1 IPD 다이(50A 및 50B)와 제 2 IPD 다이(50C 및 50D)의 조합은 단일 층의 디바이스가 달성할 수 있는 것보다 더 작은 풋 프린트에서 더 큰 커패시턴스를 제공하도록 작동한다.
일 실시예에서, 제 2 IPD 다이(50C 및 50D)는 제 1 IPD 다이(50A 및 50B)와 유사할 수 있는데, 예를 들어 딥 트렌치 커패시터가 형성된 제 3 기판(503)(제 2 기판(203)과 유사함), 제 2 외부 다이 콘택(505)(외부 다이 콘택(217)과 유사함) 및 제 2 패시베이션 층(511)(패시베이션 층(219)과 유사함)을 가질 수 있다. 그러나, 임의의 적합한 구조물이 사용될 수 있다.
일 실시예에서, 제 2 IPD 다이(50C 및 50D)는, 예를 들어, 금속화 패턴(134)과 물리적 접촉하는 제 2 외부 다이 콘택(505)을 배치하기 위해, 픽 앤 플레이스 공정을 사용하여 금속화 패턴(134)과 접촉하여 배치될 수 있다. 일단 물리적 접촉되면, 제 2 IPD 다이(50C 및 50D)는 융합 본딩, 하이브리드 본딩, 금속 대 금속 본딩 또는 이들의 조합 등과 같은 임의의 적합한 본딩 공정을 사용하여 금속화 패턴(134)에 연결될 수 있다. 그러나, 임의의 적합한 본딩 공정이 사용될 수 있다.
도 5a는 또한 제 1 IPD 스택(500)의 제 1 상부 층(501)을 형성하기 위해 제 2 IPD 다이(50C 및 50D) 상에 그리고 그 주위에 캡슐화제(136)가 형성되는 것을 도시한다. 형성 후, 캡슐화제(136)는 제 2 IPD 다이(50C 및 50D)를 캡슐화한다. 캡슐화제(136)는 몰딩 화합물, 에폭시 등일 수 있다. 캡슐화제(136)는 압축 몰딩, 트랜스퍼 몰딩 등에 의해 도포될 수 있고, 제 2 IPD 다이(50C 및 50D)가 매립되거나 커버되도록 캐리어 기판(102) 위에 형성될 수 있다. 캡슐화제(136)는 제 2 IPD 다이(50C 및 50D) 사이의 갭 영역에 추가로 형성된다. 캡슐화제(136)는 액체 또는 반액체 형태로 도포된 후 경화될 수 있다.
일 실시예에서, 제 2 IPD 다이(50C)는 약 40 ㎛ 내지 약 500 ㎛, 예컨대, 약 90 ㎛의 제 5 높이(H5)를 가질 수 있다. 제 2 IPD 다이(50D)는 제 5 높이(H5)와 동일하거나, 이보다 크거나 작을 수 있는 제 6 높이(H6)를 가질 수 있으며, 예컨대, 제 6 높이(H6)는 약 40 ㎛ 내지 약 500 ㎛, 예컨대, 약 90 ㎛이다. 그러나, 임의의 적합한 높이가 사용될 수 있다.
또한, 캡슐화제(136)는 제 5 높이(H5) 및 제 6 높이(H6) 양자 모두보다 큰 제 7 높이(H7)로 형성될 수 있다. 예를 들어, 캡슐화제(136)는 제 7 높이(H7)가 약 50 ㎛ 내지 약 700 ㎛, 예컨대, 약 100 ㎛가 되도록 형성될 수 있다. 그러나, 임의의 적합한 높이가 사용될 수 있다.
마지막으로, 제 2 IPD 다이(50C) 중 제 1 하나는 캡슐화제(136)의 에지로부터 이격될 수 있다. 일 실시예에서, 제 2 IPD 다이(50C) 중 제 1 하나는 (제 1 하부 층(301) 내의) 제 3 폭(W3)보다 크거나 작거나 같은 제 4 폭(W4)으로 이격될 수 있으며, 예컨대, 제 4 폭(W4)은 약 50 ㎛ 내지 약 2000 ㎛, 예컨대, 약 500 ㎛일 수 있다. 제 4 폭(W4)이 제 3 폭(W3)보다 큰 실시예들에서, 구조물은 구조물 전체에 걸쳐 휨의 균형을 보다 잘 잡을 수 있다. 그러나, 제 4 폭(W4)이 제 3 폭(W3)보다 큰 실시예에서, 제 2 IPD 다이(50C)는 더 커져서 전체 커패시턴스가 더 높아질 수 있다. 그러나, 임의의 적합한 치수가 사용될 수 있다.
도 5a는 후면 재분배 구조물(106), 예를 들어, 유전체 층(108)으로부터 캐리어 기판(102)을 분리(또는 "디본딩")하기 위한 캐리어 기판 디본딩을 추가로 도시한다. 일부 실시예들에 따르면, 디본딩은 레이저 광 또는 UV 광과 같은 광을 이형 층(104) 상에 투사하여 이형 층(104)이 광의 열에 의해 분해되고 캐리어 기판(102)이 제거될 수 있도록 한다. 그런 다음, 구조물은 뒤집어지고 테이프 상에 배치된다.
금속화 패턴(110)과 접촉하도록 유전체 층(108)을 통해 연장되는 전도성 커넥터(152)가 형성된다. 일 실시예에서, 전도성 커넥터(152)는 금속화 패턴(110)의 일부를 노출시키기 위해 유전체 층(108)을 통해 개구부를 초기에 형성함으로써 배치될 수 있다. 개구부는, 예를 들어, 레이저 드릴링, 에칭 등을 사용하여 형성될 수 있다. 전도성 커넥터(152)는 마이크로 범프 또는 C4(controlled collapse chip connection) 범프와 같은 콘택 범프일 수 있고, 주석과 같은 물질, 또는 은 또는 구리와 같은 다른 적합한 물질을 포함할 수 있다. 전도성 커넥터(152)가 콘택 범프인 실시예에서, 전도성 커넥터(152)는 주석과 같은 물질, 또는 은, 무연 주석 또는 구리와 같은 다른 적합한 물질을 포함할 수 있다. 전도성 커넥터(152)가 주석 솔더 범프인 실시예에서, 전도성 커넥터(152)는 증발, 전기 도금, 인쇄, 솔더 전사, 볼 배치 등과 같은 일반적으로 사용되는 방법을 통해, 예컨대, 약 100 ㎛의 두께로 주석 층을 초기에 형성함으로써 형성될 수 있다. 일단 주석 층이 구조물 상에 형성되면, 물질을 원하는 범프 모양으로 형상화하기 위해 리플로우가 수행될 수 있다.
다른 실시예들에서, 전도성 커넥터(152)는 구리 기둥과 같은 전도성 기둥일 수 있고, 구리, 텅스텐, 다른 전도성 금속 등과 같은 하나 이상의 전도성 물질을 포함할 수 있으며, 예를 들어, 시드 층 및 배치되고 패턴화된 포토 레지스트로 전기 도금, 무전해 도금 등에 의해 형성될 수 있다. 일 실시예에서, 시드 층 및 포토 레지스트가 황산 구리(CuSO4) 함유 용액과 같은 전기 도금 용액에 잠기거나 침지되는 전기 도금 공정이 사용된다. 시드 층 표면은 전기 도금 공정에서 시드 층이 음극으로서 기능하도록 외부 DC 전원 공급 장치의 음극 측에 전기적으로 연결된다. 구리 양극과 같은 고체 전도성 양극이 또한 용액에 침지되고 전원 공급 장치의 양극 측에 부착된다. 양극으로부터의 원자는 용액에 용해되고, 그로부터 음극, 예를 들어, 시드 층은 용해된 원자를 획득하여, 포토 레지스트의 개구부 내에 시드 층의 노출된 전도성 영역을 도금한다. 일단 형성되면, 포토 레지스트는 제거될 수 있고, 하부 노출된 시드 층은 제거될 수 있다.
또한, 전도성 커넥터(152)는 유전체 층(108)의 바닥을 따라 행과 열의 어레이로 배열될 수 있다. 또한, 각각의 행은 접지 연결만을 포함할 수 있는 반면에 인접한 행은 전원 연결만을 포함할 수 있다. 이와 같이, 유전체 층(108)의 바닥을 따라 평행한 라인의 접지 연결 및 전원 연결이 있다. 그러나, 임의의 적합한 배열이 사용될 수 있다.
일단 제 2 IPD 다이(50C 및 50D)가 캡슐화되면, 제 1 IPD 스택(500)을 형성하기 위해, 예를 들어, 제 1 패키지 영역(100A)과 다른 패키지 영역 사이의 스크라이브 라인 영역을 따라 쏘잉함으로써 개별화 공정이 수행된다. 결과적으로, 개별화된 제 1 IPD 스택(500)은 제 1 패키지 영역(100A)으로부터 기인한다. 그러나, 임의의 적합한 개별화 공정이 사용될 수 있다.
도 5b는 제 1 IPD 스택(500)으로 달성될 수 있는 등가 커패시턴스를 나타내는 등가 회로를 도시한다. 이 실시예에서, 제 1 하부 층(301)으로부터 획득할 수 있는 커패시턴스(Ca)는 점선 박스(507)로 표현되며(여기서 개별 커패시터의 개별 커패시턴스는 C1, C2 등으로 표시됨), 제 1 상부 층(501)으로부터 획득할 수 있는 커패시턴스(Cb)는 점선 박스(509)로 표현된다(여기서 개별 커패시터의 개별 커패시턴스는 C1, C2 등으로 표시됨). 알 수 있는 바와 같이, 각각의 IPD 다이(예를 들어, 제 1 IPD 다이(50A 및 50B) 및 제 2 IPD 다이(50C 및 50D))의 커패시터를 적층 및 상호 연결함으로써, IPD 다이는 병렬 배열로 상호 연결될 수 있다. 이와 같이, 제 1 IPD 스택(500)에 대한 총 커패시턴스(CT)는 제 1 하부 층(301)으로부터 획득할 수 있는 커패시턴스(Ca)와 제 1 상부 층(501)으로부터 획득할 수 있는 커패시턴스(Cb)의 합일 수 있다(예를 들어, CT = Ca + Cb). 따라서, 전체 풋 프린트를 증가시키지 않으면서 더 큰 커패시턴스가 획득될 수 있다.
도 6은 제 3 재분배 구조물(138) 상에 제 1 IPD 스택(500)의 배치를 도시한다. 일 실시예에서, 제 3 재분배 구조물(138)은 후면 재분배 구조물(106)과 유사하게 형성될 수 있다. 예를 들어, 제 3 재분배 구조물(138)은 캐리어 기판(별도로 도시되지 않음) 상에 형성될 수 있고, 그런 다음, 제 3 재분배 구조물(138)의 하나 이상의 측면이 추가 본딩을 위한 위치를 제공하기 위해 노출될 수 있다. 그러나, 임의의 적합한 공정 및 물질이 제 3 재분배 구조물(138)을 형성하기 위해 사용될 수 있다.
일단 제 3 재분배 구조물(138)이 형성되면, 제 1 IPD 스택(500)은 제 3 재분배 구조물(138)에 부착될 수 있다. 일 실시예들에서, 제 1 IPD 스택(500)은, 예를 들어, 픽 앤 플레이스 공정을 사용하여 제 3 재분배 구조물(138)과 접촉하여 배치될 수 있다. 일단 물리적 접촉되면, 제 1 IPD 스택(500)은 리플로우 공정, 융합 본딩 공정, 하이브리드 본딩 공정, 금속 대 금속 본딩 공정 또는 이들의 조합 등과 같은 임의의 적합한 본딩 공정을 사용하여 제 3 재분배 구조물(138)에 본딩될 수 있다.
도 6은 또한 제 1 IPD 스택(500)에 추가하여, 제 1 기능성 다이(60A) 및 제 2 기능성 다이(60B)가 또한 제 3 재분배 구조물(138)에 본딩되는 것을 도시한다. 일 실시예에서, 제 1 기능성 다이(60A)는 시스템 온 칩(system-on-a-chip; SoC), 중앙 처리 장치(central processing unit; CPU), 그래픽 처리 장치(graphics processing unit; GPU), 마이크로 컨트롤러 등과 같은 로직 디바이스일 수 있다. 제 2 기능성 다이(60B)는 고 대역폭 메모리(high bandwidth memory; HBM) 모듈, 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM) 다이, 정적 랜덤 액세스 메모리(static random access memory; SRAM) 다이, 하이브리드 메모리 큐브(hybrid memory cube; HMC) 모듈 등과 같은 메모리 디바이스일 수 있다. 일부 실시예들에서, 제 1 기능성 다이(60A)는 SoC 다이일 수 있고, 제 2 기능성 다이(60B)는 고 대역폭 메모리일 수 있다. 제 1 기능성 다이(60A) 및 제 2 기능성 다이(60B)는 동일한 기술 노드의 공정으로 형성될 수 있거나, 상이한 기술 노드의 공정으로 형성될 수 있다. 예를 들어, 제 1 기능성 다이(60A)는 제 2 기능성 다이(60B)보다 더 고급 공정 노드를 가질 수 있다. 제 1 기능성 다이(60A) 및 제 2 기능성 다이(60B)는 상이한 크기(예를 들어, 상이한 높이 및/또는 표면적)를 갖거나, 동일한 크기(예를 들어, 동일한 높이 및/또는 표면적)를 가질 수 있다.
일 실시예에서, 제 1 기능성 다이(60A) 및 제 2 기능성 다이(60B)는, 예를 들어, 픽 앤 플레이스 공정을 사용하여 제 3 재분배 구조물(138)과 접촉하여 배치될 수 있으며, 이에 의해 외부 콘택(일부 실시예에서는 전도성 커넥터(152)와 유사함)이 제 3 재분배 구조물(138)의 전도성 부분과 물리적으로 접촉하여 배치된다. 일단 물리적 접촉되면, 제 1 기능성 다이(60A) 및 제 2 기능성 다이(60B)는 리플로우 공정, 융합 본딩 공정, 하이브리드 본딩 공정, 금속 대 금속 본딩 공정 또는 이들의 조합 등과 같은 임의의 적합한 본딩 공정을 사용하여 제 3 재분배 구조물(138)에 본딩될 수 있다.
일부 실시예들에서, 제 3 재분배 구조물(138)과 제 1 기능성 다이(60A) 사이, 제 3 재분배 구조물(138)과 제 2 기능성 다이(60B) 사이, 및 제 3 재분배 구조물(138)과 제 1 IPD 스택(500) 사이에 언더필(144)이 형성된다. 언더필은 전도성 커넥터(152)의 리플로우로 인한 응력을 감소시키고 접합부를 보호할 할 수 있다. 언더필(144)은 제 1 기능성 다이(60A), 제 2 기능성 다이(60B) 및 제 1 IPD 스택(500)이 부착된 후에 모세관 유동 공정에 의해 형성될 수 있거나, 제 1 기능성 다이(60A), 제 2 기능성 다이(60B) 및 제 1 IPD 스택(500)이 부착되기 전에 적합한 증착 방법에 의해 형성될 수 있다.
도 6은 또한 제 1 패키지 구조물(601)을 형성하기 위해 제 1 기능성 다이(60A), 제 2 기능성 다이(60B) 및 제 1 IPD 스택(500) 상에 그리고 그 주위에 캡슐화제(146)가 형성되는 것을 도시한다. 일 실시예에서, 캡슐화제(146)는 몰딩 화합물, 에폭시 등일 수 있다. 캡슐화제(146)는 압축 몰딩, 트랜스퍼 몰딩 등에 의해 도포될 수 있으며, 제 1 IPD 스택(500), 제 1 기능성 다이(60A) 및 제 2 기능성 다이(60B)가 매립되거나 커버되도록 제 1 기능성 다이(60A), 제 2 기능성 다이(60B) 및 제 1 IPD 스택(500) 주위에 형성될 수 있다. 캡슐화제(146)는 제 1 IPD 스택(500), 제 1 기능성 다이(60A) 및 제 2 기능성 다이(60B) 사이의 갭 영역에 추가로 형성된다. 캡슐화제(146)는 액체 또는 반액체 형태로 도포된 후 경화될 수 있다.
도 6은 또한 캡슐화제(146)에 상에 평탄화 공정이 수행되는 것을 도시한다. 평탄화 공정은 또한 제 1 IPD 스택(500), 제 1 기능성 다이(60A) 및 제 2 기능성 다이(60B)의 물질을 제거할 수 있다. 제 1 IPD 스택(500), 제 1 기능성 다이(60A), 제 2 기능성 다이(60B) 및 캡슐화제(146)의 상부 표면은 평탄화 공정 후에 동일 평면 상에 있다. 평탄화 공정은, 예를 들어, 화학적 기계적 연마(CMP), 연삭 공정 등일 수 있다. 일부 실시예들에서, 평탄화 공정은 생략될 수 있다.
일단 캡슐화제(146)가 배치되면, 제 2 전도성 커넥터(603)가 제 1 IPD 스택(500)으로부터 제 3 재분배 구조물(138)의 반대 측 상에 배치되거나 형성될 수 있다. 일 실시예에서, 제 2 전도성 커넥터(603)는, 예를 들어, 솔더 볼 또는 전도성 기둥과 같은 전도성 볼인 것에 의해 전도성 커넥터(152)와 유사할 수 있다. 그러나, 임의의 적합한 물질 및 방법이 사용될 수 있다.
도 7은, 일단 제 1 IPD 스택(500), 제 1 기능성 다이(60A) 및 제 2 기능성 다이(60B)가 캡슐화되면, 제 1 패키지 구조물(601)은 기판(150)에 부착될 수 있음을 도시한다. 일 실시예에서, 기판(150)은 유리 섬유 강화 수지 코어와 같은 절연 코어를 포함할 수 있다. 코어 물질의 일례는 FR4와 같은 유리 섬유 수지이다. 다른 실시예들에서, 코어 물질은 비스말레이미드 트리아진(bismaleimide-triazine; BT) 수지 또는 다른 인쇄 회로 기판(printed circuit board; PCB) 물질 또는 필름을 포함한다. 아지노모토 빌드 업 필름(Ajinomoto build-up film; ABF) 또는 다른 라미네이트와 같은 빌드 업 필름이 또한 기판(150)에 사용될 수 있다.
기판(150)은 활성 디바이스 및 수동 디바이스(도시되지 않음)를 포함할 수 있다. 트랜지스터, 커패시터, 저항기, 이들의 조합 등과 같은 다양한 디바이스가 설계의 구조적 및 기능적 요구 사항을 생성하는 데 사용될 수 있다. 디바이스는 임의의 적합한 방법을 사용하여 형성될 수 있다.
기판(150)은 또한 절연 코어의 양측 상에 금속화 층 및 전도성 비아(208)를 포함할 수 있다. 금속화 층은 활성 디바이스 및 수동 디바이스 위에 형성될 수 있고, 다양한 디바이스들을 연결하여 기능 회로를 형성하도록 설계될 수 있다. 금속화 층은 전도성 물질(예를 들어, 구리)의 층과 유전체(예를 들어, 로우-k 유전체 물질)의 층을 교번하여 형성될 수 있고, 비아가 전도성 물질의 층을 상호 접속하며, 임의의 적합한 공정(예를 들어, 증착, 다마신, 이중 다마신 등)을 통해 형성될 수 있다. 다른 실시예들에서, 기판(150)에는 실질적으로 활성 디바이스 및 수동 디바이스가 없다.
기판(150)은 기판(150)의 제 1 측 상의 본드 패드(204) 및 기판(150)의 제 2 측 상의 본드 패드(206)를 가질 수 있으며, 제 2 측은 기판(150)의 제 1 측에 대 향하며, 제 2 전도성 커넥터(603)에 결합된다. 일부 실시예들에서, 본드 패드(204 및 206)는 기판(150)의 제 1 및 제 2 측 상의 유전체 층(도시되지 않음)에 리세스(도시되지 않음)를 형성함으로써 형성된다. 리세스는 본드 패드(204 및 206)가 유전체 층에 내장되도록 형성될 수 있다. 다른 실시예들에서, 본드 패드(204 및 206)가 유전체 층 상에 형성될 수 있으므로 리세스는 생략된다. 일부 실시예들에서, 본드 패드(204 및 206)는 구리, 티타늄, 니켈, 금, 팔라듐 또는 이들의 조합 등으로 제조된 얇은 시드 층(도시되지 않음)을 포함한다. 본드 패드(204 및 206)의 전도성 물질은 얇은 시드 층 위에 증착될 수 있다. 전도성 물질은 전기 화학 도금 공정, 무전해 도금 공정, CVD, 원자 층 증착(atomic layer deposition; ALD), PVD 또는 이들의 조합 등에 의해 형성될 수 있다. 일 실시예에서, 본드 패드(204 및 206)의 전도성 물질은 구리, 텅스텐, 알루미늄, 은, 금 또는 이들의 조합 등이다.
일 실시예에서, 본드 패드(204) 및 본드 패드(206)는 티타늄 층, 구리 층 및 니켈 층과 같은 3 개의 전도성 물질 층을 포함하는 UBM이다. 본드 패드(204 및 206)의 형성을 위해 크롬/크롬-구리 합금/구리/금의 배열, 티타늄/티타늄 텅스텐/구리의 배열, 또는 구리/니켈/금의 배열과 같은 다른 배열의 물질 및 층이 사용될 수 있다. 본드 패드(204 및 206)를 위해 사용될 수 있는 임의의 적합한 물질 및 물질 층은 본 출원의 범위 내에 포함되도록 완전히 의도된다.
일부 실시예들에서, 제 1 패키지 구조물(601)과 기판(150) 사이에 언더필(154)이 형성된다. 언더필(154)은 제 2 전도성 커넥터(603)의 리플로우로 인한 응력을 감소시키고 접합부를 보호할 할 수 있다. 언더필(154)은 구조물이 부착된 후에 모세관 유동 공정에 의해 형성될 수 있거나, 구조물이 부착되기 전에 적합한 증착 방법에 의해 형성될 수 있다.
일부 실시예들에서, 제 2 전도성 커넥터(603)는 리플로우되어 제 1 패키지 구조물(601)을 본드 패드(206)에 부착시킨다. 제 2 전도성 커넥터(603)는 기판(150) 내의 금속화 층(208)을 포함하는 구조물을 제 1 패키지 구조물(601)에 전기적으로 및/또는 물리적으로 결합시킨다. 일부 실시예에서, 기판 코어(302) 상에 솔더 레지스트가 형성된다. 제 1 패키징 구조물(601)은 본드 패드(206)에 전기적으로 그리고 기계적으로 결합되도록 솔더 레지스트의 개구부에 배치될 수 있다. 솔더 레지스트는 외부 손상으로부터 기판(150)의 영역을 보호하기 위해 사용될 수 있다.
제 1 IPD 스택(500)을 사용함으로써, 증가된 커패시턴스가 전체 구조물에 부착되어 제 1 기능성 다이(60A) 및 제 2 기능성 다이(60B)와 함께 작동할 수 있다. 또한, 디바이스의 전체 크기에 부정적인 영향을 줄 수 있는 더 큰 풋 프린트를 필요로 하지 않고 이러한 성과를 획득할 수 있다. 마지막으로, 개별 IPD 다이의 수와 크기를 선택함으로써, 전체 구조물을 완전히 재설계하지 않고도 정확한 커패시턴스를 획득할 수 있다.
도 8은 제 1 IPD 다이(50A 및 50B) 및 제 2 IPD 다이(50C 및 50D)가 도 2 내지 도 7과 관련하여 위에서 도시된 바와 같은 전면 대 전면 구성으로 연결되는 대신에, 전면 대 후면 구성으로 연결되는 다른 실시예를 도시한다. 특히, 이 실시예에서, 제 1 IPD 다이(50A 및 50B)는 접착제를 사용하여 후면 재분배 구조물(106)에 부착되는 대신에, 캡슐화제(120)의 도포 전에 후면 재분배 구조물(106)에 물리적으로 그리고 전기적으로 본딩된다.
특정 실시예에서, 제 1 IPD 다이(50A 및 50B)는 외부 다이 콘택(217)을 사용하여 후면 재분배 구조물(106)에 본딩되고, 이 공정은 도 5a와 관련하여 위에서 설명된 바와 같이 제 2 IPD 다이(50C 및 50D)를 전면 재분배 구조물(122)에 본딩하기 위한 공정과 유사하다. 예를 들어, 픽 앤 플레이스 공정이 사용되어 제 1 IPD 다이(50A 및 50B)를 후면 재분배 구조물(106)과 물리적 및 전기적으로 접촉시킬 수 있다. 일단 물리적 접촉되면, 제 1 IPD 다이(50A 및 50B)는, 예를 들어, 하이브리드 본딩 공정, 유전체 본딩 공정 또는 임의의 다른 적합한 본딩 공정을 사용하여 본딩된다. 그러나, 임의의 적합한 본딩 공정 또는 다른 연결 공정이 사용될 수 있다.
일단 제 1 IPD 다이(50A 및 50B)가 본딩되면, 공정은 도 3 내지 도 8과 관련하여 위에서 설명된 바와 같이 계속될 수 있다. 예를 들어, 캡슐화제(120)는 제 1 관통 비아(116)를 노출시키도록 도포되고 씨닝될 수 있고(하지만, 캡슐화제(120)는 제 1 IPD 다이(50A 및 50B) 위에 남아있을 수 있는데, 이 측면에는 전기적 연결이 없기 때문이다), 전면 재분배 구조물(122)은 제 1 관통 비아(116)와 전기적으로 연결되도록 형성될 수 있고, 제 2 IPD 다이(50C 및 50D)는 전면 재분배 구조물(122)에 본딩될 것이며, 캡슐화제(136)는 제 1 IPD 스택(500)을 형성하기 위해 제 2 IPD 다이(50C 및 50D)를 캡슐화하도록 도포될 수 있다. 또한, 제 1 IPD 스택(500)은 제 1 기능성 다이(60A) 및 제 2 기능성 다이(60B)와 함께 제 3 재분배 구조물(138) 상에 배치될 수 있고, 캡슐화제(146)가 도포될 수 있으며, 구조물은 기판(150)에 연결될 수 있다.
도 9a 내지 도 9c는, 제 1 IPD 스택(500)이 후면 재분배 구조물(106) 및 전면 재분배 구조물(122)을 연결하기 위해 제 1 관통 비아(116)에 더하여 제 2 외부 커넥터(156)로 형성되는 다른 실시예를 도시한다. 이 실시예에서, 도 9a에 도시된 바와 같이, 후면 재분배 구조물(106)은 도 1과 관련하여 위에서 설명된 바와 같이 형성된다. 예를 들어, 유전체 층(108)은 캐리어 기판(102)(도 9a에 별도로 도시되지 않음) 위에 형성되고, 하나 이상의 금속화 패턴(110)은 유전체 층(108) 위에 형성되어 후면 재분배 구조물(106)을 형성한다.
일단 후면 재분배 구조물(106)이 형성되면, 제 1 관통 비아(116)는 후면 재분배 구조물(106)과 전기적으로 연결되어 형성될 수 있다. 일 실시예에서, 후면 재분배 구조물(106)은 도 2a와 관련하여 위에서 설명된 바와 같이 형성될 수 있다. 예를 들어, 시드 층이 형성되고, 포토 레지스트가 시드 층 위에 배치되고 패턴화되고, 제 1 관통 비아(116)의 물질이 포토 레지스트의 개구부에 도금되고, 포토 레지스트가 제거되며, 시드 층의 커버되지 않은 부분은 제거된다. 그러나, 임의의 적합한 방법 및 물질이 제 1 관통 비아(116)를 형성하기 위해 사용될 수 있다.
그러나, 이 실시예에서, 제 1 관통 비아(116)는 후면 재분배 구조물(106)과 전면 재분배 구조물(122) 사이의 유일한 연결이 되도록 의도되지 않는다. 이와 같이, 제 1 관통 비아(116)는 제 1 IPD 다이(50A 및 50B)만큼 클 필요는 없으며, 제 1 IPD 다이(50A 및 50B)보다 작은 높이를 갖도록 형성된다. 예를 들어, 이 실시예에서, 제 1 관통 비아(116)는 약 10 ㎛ 내지 약 650 ㎛, 예컨대, 약 50 ㎛의 제 1 두께(T1)를 갖도록 형성될 수 있다. 그러나, 임의의 적합한 두께가 사용될 수 있다.
도 9b는 전면 재분배 구조물(122)의 형성을 도시한다. 그러나, 이 실시예에서, 전면 재분배 구조물(122)은 캡슐화제(120) 상에 전면 재분배 구조물(122)을 형성하는 대신에, 캐리어 기판(102)과 유사한 제 2 캐리어 웨이퍼(별도로 도시되지 않음) 상에 형성됨으로써 후면 재분배 구조물(106)과 별개이다. 예를 들어, 유전체 층(124)은 제 2 캐리어 웨이퍼 및 이형 층(104) 위에 형성될 것이고, 하나 이상의 금속화 패턴(126)은 유전체 층(124) 위에 형성된다.
도 9b는 일단 전면 재분배 구조물(122)이 형성되면, 제 2 IPD 다이(50C 및 50D)가 전면 재분배 구조물(122)에 본딩되는 것을 추가로 도시한다. 일 실시예에서, 제 2 IPD 다이(50C 및 50D)는 도 5a와 관련하여 위에서 설명된 바와 같이 본딩된다. 예를 들어, 제 2 IPD 다이(50C 및 50D)는 픽 앤 플레이스 공정으로 배치되고, 제 2 IPD 다이(50C 및 50D)는, 예를 들어, 하이브리드 본딩 공정을 사용하여 본딩된다. 그러나, 제 2 IPD 다이(50C 및 50D)를 본딩하는 임의의 적합한 방법이 사용될 수 있다.
또한, 일단 제 2 IPD 다이(50C 및 50D)가 전면 재분배 구조물(122)에 본딩되면, 제 2 IPD 다이(50C 및 50D)는 캡슐화제(136)로 캡슐화된다. 일 실시예에서, 캡슐화제(136)는 도 5a와 관련하여 위에서 설명된 바와 같이 도포될 수 있다. 그러나, 임의의 적합한 캡슐화가 사용될 수 있다.
마지막으로, 도 9b는 전면 재분배 구조물(122)과 전기적으로 연결된 제 2 외부 커넥터(156)의 배치를 도시하고, 여기서 제 2 외부 커넥터(156)는 제 1 관통 비아(116)와 함께 사용되어 후면 재분배 구조물(106)을 전면 재분배 구조물(122)과 연결한다. 일 실시예에서, 제 2 외부 커넥터(156)의 배치는 전면 재분배 구조물(122)의 유전체 층(124)을 노출시키기 위해 제 2 캐리어 웨이퍼 및 접착제 층을 먼저 제거함으로써 개시될 수 있다. 일 실시예에서, 제 2 캐리어 웨이퍼는 제 1 캐리어 웨이퍼와 관련하여 위에서 설명된 바와 같이 제거될 수 있지만, 임의의 적합한 제거 공정이 사용될 수 있다.
일단 유전체 층(124)이 노출되면, 유전체 층(124)은 하나 이상의 금속화 패턴(126)의 일부를 노출시키기 위해 패턴화될 수 있다. 일 실시예에서, 유전체 층(124)은, 예를 들어, 레이저 드릴링 방법을 사용하여 패턴화될 수 있다. 이러한 방법에서, 광열 변환(light-to-heat conversion; LTHC) 층 또는 호고맥스 층(도 9b에 별도로 도시되지 않음)과 같은 보호 층이 먼저 유전체 층(124) 위에 증착된다. 일단 보호되면, 제거하고자 하는 유전체 층(124)의 부분을 향해 레이저가 지향된다. 레이저 드릴링 공정 동안, 드릴 에너지는 0.1 mJ 내지 약 30 mJ의 범위일 수 있으며, 드릴 각도는 유전체 층(124)의 법선에 대해 약 0 도 내지 약 85 도일 수 있다. 그러나, 포토 리소그래픽 마스킹 및 에칭 공정과 같은 임의의 적합한 방법이 또한 사용될 수 있다.
일단 유전체 층(124)이 패턴화되면, 제 2 외부 커넥터(156)는 유전체 층(124)을 통해 배치되고 전면 재분배 구조물(122)과 전기적으로 연결된다. 제 2 외부 커넥터(156)는 마이크로 범프 또는 C4(controlled collapse chip connection) 범프와 같은 콘택 범프일 수 있고, 주석과 같은 물질, 또는 은 또는 구리와 같은 다른 적합한 물질을 포함할 수 있다. 제 2 외부 커넥터(152)가 주석 솔더 범프인 실시예에서, 제 2 외부 커넥터(156)는 증발, 전기 도금, 인쇄, 솔더 전사, 볼 배치 등과 같은 임의의 적합한 방법을 통해, 예컨대, 약 100 ㎛의 두께로 주석 층을 초기에 형성함으로써 형성될 수 있다. 일단 주석 층이 구조물 상에 형성되면, 물질을 원하는 범프 모양으로 형상화하기 위해 리플로우가 수행된다.
도 9c는 제 2 외부 커넥터(156)를 제 1 관통 비아(116)에 본딩함으로써, 후면 재분배 구조물(106) 및 전면 재분배 구조물(122)을 전기적으로 연결하는 것을 도시한다. 일 실시예에서, 일단 제 2 외부 커넥터(156)가 형성되면, 제 2 외부 커넥터(156)는 제 1 관통 비아(116)와 정렬되어 물리적 접촉하여 배치되고, 본딩이 수행된다. 예를 들어, 제 2 외부 커넥터(156)가 솔더 범프인 실시예에서, 본딩 공정은 리플로우 공정을 포함할 수 있으며, 이에 의해 제 2 외부 커넥터(156)의 온도는 제 2 외부 커넥터(156)가 액화되어 유동하는 지점까지 상승되고, 제 2 외부 커넥터(156)가 재응고되면 제 2 외부 커넥터(156)를 제 1 관통 비아(116)에 본딩한다. 그러나, 임의의 적합한 본딩 공정이 사용될 수 있다.
도 9c는 또한 일단 제 2 외부 커넥터(156)가 제 1 관통 비아(116)에 본딩되면, 캡슐화제(120)는 후면 재분배 구조물(106)과 전면 재분배 구조물(122) 사이에 추가적인 지지를 제공하기 위해 제 2 외부 커넥터(156), 제 1 관통 비아(116) 및 제 1 IPD 다이(50A 및 50B) 주위에 배치될 수 있음을 도시한다. 일 실시예에서, 캡슐화제(120)는 도 3과 관련하여 위에서 설명된 바와 같이 배치될 수 있다. 예를 들어, 캡슐화제(120)는 압축 몰딩, 트랜스퍼 몰딩 등에 의해 도포될 수 있다. 그러나, 후면 재분배 구조물(106)과 전면 재분배 구조물(122) 사이에 캡슐화제(120)를 도포하는 임의의 적합한 방법이 사용될 수 있다.
다른 실시예에서, 캡슐화제(120)는 언더필 물질일 수 있다. 이 실시예에서, 캡슐화제(120)는 제 2 외부 커넥터(156)가 제 1 관통 비아(116)에 본딩된 후에 모세관 유동 공정에 의해 형성될 수 있다. 그러나, 임의의 적합한 방법 및 물질이 사용될 수 있다.
이 실시예에서, 일단 제 1 IPD 스택(500)이 형성되면, 공정은 도 6 내지 도 8과 관련하여 위에서 설명된 바와 같이 계속될 수 있다. 예를 들어, 제 1 IPD 스택(500)은 제 1 기능성 다이(60A) 및 제 2 기능성 다이(60B)와 함께 제 3 재분배 구조물(138) 상에 배치될 수 있고, 캡슐화제(146)가 도포될 수 있으며, 구조물은 기판(150)에 연결될 수 있다. 그러나, 제 1 IPD 스택(500)을 다른 구조물에 연결하기 위해 임의의 적합한 방법이 사용될 수 있다.
도 10a는 제 1 IPD 스택(500)이 단지 제 1 하부 층(301) 및 제 1 상부 층(501)보다 더 많은 층들로 형성되는 또 다른 실시예를 도시한다. 도 10a에 도시된 실시예에서, 제 1 하부 층(301)은 도 1 내지 도 8과 관련하여 위에서 설명된 바와 같이 형성된다(도시된 실시예는 전면 대 후면 구성이지만, 개시된 임의의 구성이 사용될 수 있음).
일단 제 1 하부 층(301)이 형성되면, 제 1 상부 층(501)을 형성하기 전에 제 1 하부 층(301) 위에 제 1 중간 층(303)이 형성된다. 일 실시예에서, 제 1 중간 층(303)은 제 4 재분배 층(305), 제 2 관통 비아(307), 제 3 IPD 다이(50E 및 50F), 및 제 3 캡슐화제(309)를 포함한다. 일 실시예에서, 제 4 재분배 층(305)은 도 4와 관련하여 위에서 설명된 전면 재분배 구조물(122)과 유사한 방법 및 물질을 사용하여 형성된다. 예를 들어, 일련의 유전체 층 및 금속화 층이 교대로 증착되어 제 4 재분배 층(305)을 형성한다. 그러나, 임의의 적합한 방법 및 물질이 사용될 수 있다.
일단 제 4 재분배 층(305)이 형성되면, 제 2 관통 비아(307)는 제 4 재분배 층(305)과 전기적으로 연결되어 형성된다. 일 실시예에서, 제 2 관통 비아(307)는 도 2a와 관련하여 위에서 설명된 바와 같은 제 1 관통 비아(116)와 유사한 방법 및 물질을 사용하여 형성될 수 있다. 예를 들어, 시드 층이 제 4 재분배 층(305) 위에 증착되고, 포토 레지스트가 시드 층 위에 배치되고 패턴화되고, 제 2 관통 비아(307)는 포토 레지스트의 패턴 내에 형성되고, 포토 레지스트가 제거되며, 시드 층의 커버되지 않은 부분은 제거된다. 그러나, 임의의 적합한 방법 및 물질이 사용될 수 있다.
또한, 일단 제 2 관통 비아(307)가 형성되면, 제 3 IPD 다이(50E 및 50F)는 제 2 관통 비아(307)에 인접하여 배치될 수 있다. 일 실시예에서, 제 3 IPD 다이(50E 및 50F)는 제 1 IPD 다이(50A 및 50B)와 유사할 수 있고(예를 들어, 커패시터 다이일 수 있음), 예를 들어, 픽 앤 플레이스 공정을 사용하여 제 4 재분배 층(305)과 물리적으로 그리고 전기적으로 접촉하여 배치될 수 있다. 일단 물리적 접촉되면, 제 3 IPD 다이(50E 및 50F)는, 예를 들어, 하이브리드 본딩 공정, 금속 대 금속 본딩 공정, 유전체 본딩 공정 또는 이들의 조합 등을 사용하여 본딩될 수 있다. 그러나, 임의의 적합한 공정이 사용될 수 있다.
도 10a는 또한 일단 제 3 IPD 다이(50E 및 50F)가 본딩되면, 제 3 캡슐화제(309)가 제 3 IPD 다이(50E 및 50F) 위에 배치되고 제 2 관통 비아(307)를 노출시키도록 씨닝될 수 있음을 도시한다. 일 실시예에서, 제 3 캡슐화제(309)는 도 3과 관련하여 위에서 설명된 바와 같은 캡슐화제(120)와 유사한 물질 및 방법을 사용하여 증착될 수 있다. 그러나, 임의의 적합한 방법 및 물질이 사용될 수 있다.
일단 제 1 중간 층(303)이 형성되면, 제 1 상부 층(501)은 제 1 중간 층(303) 위에 형성될 수 있고, 전도성 커넥터(152)는 제 1 하부 층(301)과 관련되어 배치된다. 일 실시예에서, 제 1 상부 층(501)은 도 4 및 도 5와 관련하여 위에서 설명된 바와 같이 형성될 수 있다. 예를 들어, 전면 재분배 구조물(122)이 형성되고, 제 2 IPD 다이(50C 및 50D)가 전면 재분배 구조물(122)에 배치되고 본딩되며, 캡슐화제(136)는 제 2 IPD 다이(50C 및 50D)를 캡슐화하기 위해 사용된다. 유사하게, 전도성 커넥터(152)는 도 5a와 관련하여 위에서 설명된 바와 같이 배치될 수 있다. 그러나, 제 1 상부 층(501) 및 전도성 커넥터(152)를 형성 및/또는 배치하기 위해 임의의 적합한 방법 및 물질이 사용될 수 있다.
도 10b는 3 개 층의 제 1 IPD 스택(500)으로 달성될 수 있는 등가 커패시턴스를 나타내는 등가 회로를 도시한다. 이 실시예에서, 제 1 하부 층(301)으로부터 획득할 수 있는 커패시턴스(Ca)는 점선 박스(507)로 표현되며(여기서 개별 커패시터의 개별 커패시턴스는 C1, C2 등으로 표시됨); 제 1 상부 층(501)으로부터 획득할 수 있는 커패시턴스(Cb)는 점선 박스(509)로 표현되며(여기서 개별 커패시터의 개별 커패시턴스는 C1, C2 등으로 표시됨); 제 1 중간 층(303)으로부터 획득할 수 있는 커패시턴스(Cc)는 점선 박스(1001)로 표현된다(여기서 개별 커패시터의 개별 커패시턴스는 C1, C2 등으로 표시됨). 알 수 있는 바와 같이, 제 1 IPD 스택(500)에서 각각의 IPD 다이(예를 들어, 제 1 IPD 다이(50A 및 50B); 제 2 IPD 다이(50C 및 50D); 및 제 3 IPD 다이(50E 및 50F))를 적층 및 상호 연결함으로써, IPD 다이는 병렬 배열로 상호 연결될 수 있다. 이와 같이, 제 1 IPD 스택(500)에 대한 총 커패시턴스(CT)는 제 1 하부 층(301)으로부터 획득할 수 있는 커패시턴스(Ca); 제 1 상부 층(501)으로부터 획득할 수 있는 커패시턴스(Cb); 및 제 1 중간 층(303)으로부터 획득할 수 있는 커패시턴스(Cc)의 합일 수 있다(예를 들어, CT = Ca + Cb + Cc). 따라서, 전체 풋 프린트를 증가시키지 않으면서 더 큰 커패시턴스를 획득할 수 있고, 커패시턴스는 단순히 층의 수 또는 각 층 내의 IPD 다이의 수를 증가 또는 감소시킴으로써 원하는 대로 스케일링될 수 있다.
도 11은 제 1 IPD 스택(500) 내에서 5 개의 층이 사용되는 또 다른 실시예를 도시한다. 예를 들어, 이 실시예에서, 제 1 하부 층(301), 제 1 중간 층(303) 및 제 1 상부 층(501)은 본 명세서에 설명된 바와 같이 형성되지만, IPD 다이 중 하나만이 각 층에 있다. 추가로, 이 실시예에서, 제 2 중간 층(1101) 및 제 3 중간 층(1103)이 형성되며, 이는 도 10a와 관련하여 위에서 설명된 바와 같은 제 1 중간 층(303)과 유사할 수 있다(그러나 IPD 다이 중 하나만이 있음). 그러나, 임의의 적합한 수의 층이 사용될 수 있다.
이 실시예에서, 5 개의 층을 갖는 전체 제 1 IPD 스택(500)은 670 ㎛의 전체 높이(Ho)(예를 들어, IPD 다이 당 100 ㎛ + IPD 다이 중 4 개의 양측 상의 몰딩 화합물 및 재분배 층 당 30 ㎛ + 제 1 상부 층(501)의 양측 상의 몰딩 화합물 및 재분배 층의 50 ㎛)를 가질 수 있다. 또한, 개별 IPD 다이가 각각 1.1 ㎌/㎟의 커패시턴스를 가질 수 있고 IPD 다이가 32.27 ㎟의 활성 영역을 갖는 실시예에서, 개별 층들 각각은 35.5 ㎌의 단일 층 커패시턴스를 가질 수 있다. 이와 같이, 이 특정 실시예에서, 제 1 IPD 스택(500)의 전체 커패시턴스는 약 178 ㎌이다. 그러나, 임의의 적합한 파라미터가 사용될 수 있다.
도 12는 제 1 패키지 구조물 및 기판(150)을 갖는 하나의 가능한 레이아웃의 하향식 버전을 도시한다. 도시된 실시예에서, 제 1 IPD 스택(500)은 제 2 기능성 다이(60B) 중 제 1 하나와 제 2 기능성 다이(60B) 중 제 2 하나 사이의 (예를 들어, 2 개의 고 대역폭 메모리 다이 사이의) 기판(150) 상에 배치된다. 또한, 제 1 기능성 다이(60A) 중 하나(예를 들어, 시스템 온 칩 다이)는 제 2 기능성 다이(60B) 중 제 1 하나, 제 2 기능성 다이(60B) 중 제 2 하나 및 제 1 IPD 스택(500)에 인접하여 기판(150)에 연결된다. 그러나, 임의의 적합한 레이아웃이 사용될 수 있다.
일 실시예에서, 제 1 기능성 다이(60A)는 약 10 mm 내지 약 100 mm, 예컨대, 약 33 mm의 제 1 치수(D1) 및 약 8 mm 내지 약 95 mm, 예컨대, 약 25 mm의 제 2 치수(D2)를 가질 수 있다. 유사하게, 각각의 제 2 기능성 다이(60B)는 약 3 mm 내지 약 20 mm, 예컨대, 약 12 mm의 제 3 치수(D3) 및 약 2 mm 내지 약 20 mm, 예컨대, 약 8 mm의 제 4 치수(D4)를 가질 수 있다. 그러나, 임의의 적합한 치수가 사용될 수 있다.
제 1 IPD 스택(500)과 관련하여, 제 1 IPD 스택(500)은 제 1 기능성 다이(60A) 및 제 2 기능성 다이(60B)에 의해 남겨진 작은 풋 프린트 내에 맞는 치수를 갖도록 형성될 수 있다. 이와 같이, 제 1 IPD 스택(500)은 약 2 mm 내지 약 20 mm, 예컨대, 약 8 mm의 제 5 치수(D5)를 가질 수 있고, 약 2 mm 내지 약 20 mm, 예컨대, 약 8 mm의 제 6 치수(D6)를 가질 수 있다. 그러나, 임의의 적합한 치수가 사용될 수 있다.
제 1 IPD 스택(500)을 사용하여 패키지 내에 다수의 IPD 다이를 패키징함으로써, 더 큰 풋 프린트를 요구하지 않고도 더 큰 파라미터(예를 들어, 더 큰 커패시턴스)를 획득할 수 있다. 또한, 원하는 수의 층뿐만 아니라 원하는 수 및/또는 크기의 IPD 다이를 사용하여 원하는 커패시턴스를 정밀하게 조정할 수 있다. 이와 같이, 임의의 원하는 커패시턴스가 크기를 희생시키지 않고 달성될 수 있다.
일 실시예에 따르면, 반도체 디바이스는: 제 1 집적 수동 소자(IPD); 제 1 IPD를 캡슐화하는 제 1 몰딩 화합물; 제 1 IPD 위에 있으며 이에 전기적으로 연결된 재분배 구조물; 제 1 IPD로부터 재분배 구조물의 대향 측 상의 제 2 IPD - 제 2 IPD는 재분배 구조물에 의해 제 1 IPD에 전기적으로 연결됨 - ; 및 제 2 IPD를 캡슐화하는 제 2 몰딩 화합물을 포함한다. 일 실시예에서, 제 1 IPD의 전면은 제 2 IPD의 전면을 향한다. 일 실시예에서, 제 1 IPD의 전면은 제 2 IPD의 후면을 향한다. 일 실시예에서, 반도체 디바이스는 제 1 몰딩 화합물을 통해 연장되는 전도성 비아를 더 포함한다. 일 실시예에서, 반도체 디바이스는 제 1 몰딩 화합물을 통해 연장되는 전도성 피처를 더 포함하고, 전도성 피처는 전도성 비아; 및 전도성 비아 상의 솔더 영역을 포함한다. 일 실시예에서, 제 1 IPD는 구리 기둥에 의해 재분배 구조물에 전기적으로 연결된다. 일 실시예에서, 제 1 IPD는 솔더 영역에 의해 재분배 구조물에 전기적으로 연결된다.
다른 실시예에 따르면, 반도체 디바이스는: 제 1 재분배 구조물; 제 1 재분배 구조물에 본딩된 제 1 기능성 다이; 및 제 1 재분배 구조물에 본딩된 제 1 집적 수동 소자 스택을 포함하고, 제 1 집적 수동 소자 스택은: 제 2 재분배 구조물; 제 2 재분배 구조물 위의 제 1 집적 수동 소자; 제 1 집적 수동 소자 위의 제 3 재분배 구조물 - 제 3 재분배 구조물은 제 1 관통 비아에 의해 제 2 재분배 구조물에 연결됨 - ; 및 제 3 재분배 구조물 위의 제 2 집적 수동 소자를 포함한다. 일 실시예에서, 반도체 디바이스는: 제 2 재분배 구조물과 제 3 재분배 구조물 사이의 제 3 집적 수동 소자; 및 제 3 집적 수동 소자 및 제 1 집적 수동 소자를 둘러싸는 제 1 캡슐화제를 더 포함한다. 일 실시예에서, 제 1 관통 비아는 구리 기둥을 포함한다. 일 실시예에서, 제 1 관통 비아는 구리 기둥; 및 구리 기둥과 물리적으로 접촉하는 솔더 볼을 포함한다. 일 실시예에서, 제 1 집적 수동 소자 및 제 2 집적 수동 소자는 전면 대 전면 구성으로 구성된다. 일 실시예에서, 제 1 집적 수동 소자 및 제 2 집적 수동 소자는 후면 대 전면 구성으로 구성된다. 일 실시예에서, 제 1 집적 수동 소자 스택은: 제 2 집적 수동 소자 위의 제 4 재분배 구조물 - 제 4 재분배 구조물은 제 2 관통 비아에 의해 제 3 재분배 구조물에 연결됨 - ; 및 제 4 재분배 구조물 위의 제 3 집적 수동 소자를 더 포함한다.
또 다른 실시예에 따르면, 반도체 디바이스를 제조하는 방법은: 캐리어 웨이퍼 위에 제 1 재분배 구조물을 형성하는 단계; 제 1 재분배 구조물 위에 관통 비아를 형성하는 단계; 관통 비아에 인접하게 제 1 재분배 구조물 상에 제 1 집적 수동 소자를 배치하는 단계; 제 1 집적 수동 소자 및 관통 비아를 캡슐화제로 캡슐화하는 단계; 캡슐화제 위에 그리고 관통 비아와 전기적으로 연결하여 제 2 재분배 구조물을 형성하는 단계; 및 제 2 재분배 구조물 상에 그리고 관통 비아와 전기적으로 연결하여 제 2 집적 수동 소자를 배치하는 단계를 포함한다. 일 실시예에서, 제 1 재분배 구조물 상에 제 1 집적 수동 소자를 배치하는 단계는 제 1 재분배 구조물과 전기적으로 연결하여 제 1 집적 수동 소자를 배치한다. 일 실시예에서, 제 1 재분배 구조물 상에 제 1 집적 수동 소자를 배치하는 단계는 접착제를 사용한다. 일 실시예에서, 제 1 집적 수동 소자를 배치하는 단계는 집적 수동 커패시터를 배치한다. 일 실시예에서, 상기 방법은 제 1 재분배 구조물을 제 3 재분배 층에 본딩하는 단계를 더 포함한다. 일 실시예에서, 상기 방법은 제 1 기능성 다이를 제 3 재분배 층에 본딩하는 단계; 및 캡슐화제로 제 1 기능성 다이를 캡슐화하는 단계를 더 포함한다.
본 개시의 양태들을 본 발명 기술 분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 피처들을 약술했다. 본 발명 기술 분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있다는 것을 알아야 한다. 본 발명 기술 분야의 당업자는 또한 이와 같은 등가적 구성들이 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 본 발명 기술 분야의 당업자가 다양한 변경들, 대체들, 및 변화들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
<부기>
1. 반도체 디바이스에 있어서,
제 1 집적 수동 소자(integrated passive device; IPD);
상기 제 1 IPD를 캡슐화하는 제 1 몰딩 화합물;
상기 제 1 IPD 위에 그리고 상기 제 1 IPD에 전기적으로 연결된 재분배(redistribution) 구조물;
상기 재분배 구조물의, 상기 제 1 IPD와의 반대 측 상의 제 2 IPD - 상기 제 2 IPD는 상기 재분배 구조물에 의해 상기 제 1 IPD에 전기적으로 연결됨 - ; 및
상기 제 2 IPD를 캡슐화하는 제 2 몰딩 화합물
을 포함하는 반도체 디바이스.
2. 제 1 항에 있어서, 상기 제 1 IPD의 전면은 상기 제 2 IPD의 전면과 마주보는 것인, 반도체 디바이스.
3. 제 1 항에 있어서, 상기 제 1 IPD의 전면은 상기 제 2 IPD의 후면과 마주보는 것인, 반도체 디바이스.
4. 제 1 항에 있어서,
상기 제 1 몰딩 화합물을 통해 연장되는 전도성 비아
를 더 포함하는 반도체 디바이스.
5. 제 1 항에 있어서,
상기 제 1 몰딩 화합물을 통해 연장되는 전도성 피처
를 더 포함하고, 상기 전도성 피처는:
전도성 비아; 및
상기 전도성 비아 상의 솔더 영역(solder region)
을 포함하는 것인, 반도체 디바이스.
6. 제 1 항에 있어서, 상기 제 1 IPD는, 상기 재분배 구조물에 구리 기둥(copper pillar)에 의해 전기적으로 연결되는 것인, 반도체 디바이스.
7. 제 1 항에 있어서, 상기 제 1 IPD는, 상기 재분배 구조물에 솔더 영역에 의해 전기적으로 연결되는 것인, 반도체 디바이스.
8. 반도체 디바이스에 있어서,
제 1 재분배 구조물;
상기 제 1 재분배 구조물에 본딩된 제 1 기능성 다이; 및
상기 제 1 재분배 구조물에 본딩된 제 1 집적 수동 소자 스택
을 포함하고, 상기 제 1 집적 수동 소자 스택은:
제 2 재분배 구조물;
상기 제 2 재분배 구조물 위의 제 1 집적 수동 소자;
상기 제 1 집적 수동 소자 위의 제 3 재분배 구조물 - 상기 제 3 재분배 구조물은, 제 1 관통 비아들에 의해 상기 제 2 재분배 구조물에 연결됨 - ; 및
상기 제 3 재분배 구조물 위의 제 2 집적 수동 소자
를 포함하는 것인 반도체 디바이스.
9. 제 8 항에 있어서,
상기 제 2 재분배 구조물과 상기 제 3 재분배 구조물 사이의 제 3 집적 수동 소자; 및
상기 제 3 집적 수동 소자 및 상기 제 1 집적 수동 소자를 둘러싸는 제 1 캡슐화제
를 더 포함하는 반도체 디바이스.
10. 제 8 항에 있어서, 상기 제 1 관통 비아는 구리 기둥을 포함하는 것인, 반도체 디바이스.
11. 제 10 항에 있어서, 상기 제 1 관통 비아는:
구리 기둥들; 및
상기 구리 기둥들과 물리적으로 접촉하는 솔더 볼들
을 포함하는 것인, 반도체 디바이스.
12. 제 8 항에 있어서, 상기 제 1 집적 수동 소자 및 상기 제 2 집적 수동 소자는, 전면 대 전면(face-to-face) 구성으로 구성되는 것인, 반도체 디바이스.
13. 제 8 항에 있어서, 상기 제 1 집적 수동 소자 및 상기 제 2 집적 수동 소자는, 후면 대 전면(back-to-face) 구성으로 구성되는 것인, 반도체 디바이스.
14. 제 8 항에 있어서, 상기 제 1 집적 수동 소자 스택은:
상기 제 2 집적 수동 소자 위의 제 4 재분배 구조물 - 상기 제 4 재분배 구조물은, 제 2 관통 비아들에 의해 상기 제 3 재분배 구조물에 연결됨 - ; 및
상기 제 4 재분배 구조물 위의 제 3 집적 수동 소자
를 더 포함하는 것인, 반도체 디바이스.
15. 반도체 디바이스를 제조하는 방법에 있어서,
캐리어 웨이퍼 위에 제 1 재분배 구조물을 형성하는 단계;
상기 제 1 재분배 구조물 위에 관통 비아들을 형성하는 단계;
상기 관통 비아들에 인접하게 상기 제 1 재분배 구조물 상에 제 1 집적 수동 소자를 배치하는 단계;
상기 제 1 집적 수동 소자 및 상기 관통 비아들을 캡슐화제로 캡슐화하는 단계;
상기 캡슐화제 위에 그리고 상기 관통 비아들과 전기적으로 연결하여 제 2 재분배 구조물을 형성하는 단계; 및
상기 제 2 재분배 구조물 상에 그리고 상기 관통 비아들과 전기적으로 연결하여 제 2 집적 수동 소자를 배치하는 단계
를 포함하는 반도체 디바이스를 제조하는 방법.
16. 제 15 항에 있어서, 상기 제 1 재분배 구조물 상에 상기 제 1 집적 수동 소자를 배치하는 단계는, 상기 제 1 재분배 구조물과 전기적으로 연결하여 상기 제 1 집적 수동 소자를 배치하는 것인, 반도체 디바이스를 제조하는 방법.
17. 제 15 항에 있어서, 상기 제 1 재분배 구조물 상에 상기 제 1 집적 수동 소자를 배치하는 단계는, 접착제를 사용하는 것인, 반도체 디바이스를 제조하는 방법.
18. 제 15 항에 있어서, 상기 제 1 집적 수동 소자를 배치하는 단계는, 집적 수동 커패시터를 배치하는 것인, 반도체 디바이스를 제조하는 방법.
19. 제 15 항에 있어서,
상기 제 1 재분배 구조물을 제 3 재분배 층에 본딩하는 단계
를 더 포함하는 반도체 디바이스를 제조하는 방법.
20. 제 19 항에 있어서,
상기 제 3 재분배 층에 제 1 기능성 다이를 본딩하는 단계; 및
상기 제 1 기능성 다이를 캡슐화제로 캡슐화하는 단계
를 더 포함하는 반도체 디바이스를 제조하는 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    제 1 집적 수동 소자(integrated passive device; IPD);
    상기 제 1 IPD를 캡슐화하는 제 1 몰딩 화합물;
    상기 제 1 IPD 위에 그리고 상기 제 1 IPD에 전기적으로 연결된 재분배(redistribution) 구조물;
    상기 재분배 구조물의, 상기 제 1 IPD와의 반대 측 상의 제 2 IPD - 상기 제 2 IPD는 상기 재분배 구조물에 의해 상기 제 1 IPD에 전기적으로 연결됨 - ; 및
    상기 제 2 IPD를 캡슐화하는 제 2 몰딩 화합물
    을 포함하는 반도체 디바이스.
  2. 제 1 항에 있어서, 상기 제 1 IPD의 전면은, 상기 제 2 IPD의 전면과 마주보거나, 또는 상기 제 2 IPD의 후면과 마주보는 것인, 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 제 1 몰딩 화합물을 통해 연장되는 전도성 비아
    를 더 포함하는 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 제 1 몰딩 화합물을 통해 연장되는 전도성 피처
    를 더 포함하고, 상기 전도성 피처는:
    전도성 비아; 및
    상기 전도성 비아 상의 솔더 영역(solder region)
    을 포함하는 것인, 반도체 디바이스.
  5. 제 1 항에 있어서, 상기 제 1 IPD는, 상기 재분배 구조물에 구리 기둥(copper pillar)에 의해 전기적으로 연결되거나, 또는 솔더 영역에 의해 전기적으로 연결되는 것인, 반도체 디바이스.
  6. 반도체 디바이스에 있어서,
    제 1 재분배 구조물;
    상기 제 1 재분배 구조물에 본딩된 제 1 기능성 다이; 및
    상기 제 1 재분배 구조물에 본딩된 제 1 집적 수동 소자 스택
    을 포함하고, 상기 제 1 집적 수동 소자 스택은:
    제 2 재분배 구조물;
    상기 제 2 재분배 구조물 위의 제 1 집적 수동 소자;
    상기 제 1 집적 수동 소자 위의 제 3 재분배 구조물 - 상기 제 3 재분배 구조물은, 제 1 관통 비아들에 의해 상기 제 2 재분배 구조물에 연결됨 - ; 및
    상기 제 3 재분배 구조물 위의 제 2 집적 수동 소자
    를 포함하는 것인 반도체 디바이스.
  7. 제 6 항에 있어서,
    상기 제 2 재분배 구조물과 상기 제 3 재분배 구조물 사이의 제 3 집적 수동 소자; 및
    상기 제 3 집적 수동 소자 및 상기 제 1 집적 수동 소자를 둘러싸는 제 1 캡슐화제
    를 더 포함하는 반도체 디바이스.
  8. 제 6 항에 있어서, 상기 제 1 집적 수동 소자 스택은:
    상기 제 2 집적 수동 소자 위의 제 4 재분배 구조물 - 상기 제 4 재분배 구조물은, 제 2 관통 비아들에 의해 상기 제 3 재분배 구조물에 연결됨 - ; 및
    상기 제 4 재분배 구조물 위의 제 3 집적 수동 소자
    를 더 포함하는 것인, 반도체 디바이스.
  9. 반도체 디바이스를 제조하는 방법에 있어서,
    캐리어 웨이퍼 위에 제 1 재분배 구조물을 형성하는 단계;
    상기 제 1 재분배 구조물 위에 관통 비아들을 형성하는 단계;
    상기 관통 비아들에 인접하게 상기 제 1 재분배 구조물 상에 제 1 집적 수동 소자를 배치하는 단계;
    상기 제 1 집적 수동 소자 및 상기 관통 비아들을 캡슐화제로 캡슐화하는 단계;
    상기 캡슐화제 위에 그리고 상기 관통 비아들과 전기적으로 연결하여 제 2 재분배 구조물을 형성하는 단계; 및
    상기 제 2 재분배 구조물 상에 그리고 상기 관통 비아들과 전기적으로 연결하여 제 2 집적 수동 소자를 배치하는 단계
    를 포함하는 반도체 디바이스를 제조하는 방법.
  10. 제 9 항에 있어서, 상기 제 1 재분배 구조물 상에 상기 제 1 집적 수동 소자를 배치하는 단계는, 상기 제 1 재분배 구조물과 전기적으로 연결하여 상기 제 1 집적 수동 소자를 배치하는 것인, 반도체 디바이스를 제조하는 방법.
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