TWI818460B - 三維系統單晶片的製造方法 - Google Patents
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Abstract
一種三維系統單晶片的製造方法，包含提供一記憶體晶圓結構，具有第一重佈線層；設置第一導電結構以及具有第二導電結構的核心晶粒結構及輸入/輸出晶粒結構於第一重佈線層，輸入/輸出晶粒結構設置於核心晶粒結構的周邊；形成介電層包覆核心晶粒結構、輸入/輸出晶粒結構以及第一導電結構；移除部分介電層且薄化核心晶粒結構及多個輸入/輸出晶粒結構，以顯露第一、第二導電結構；形成第三重佈線層於介電層上，且與第一、第二導電結構電性連接；形成多個銲球於該第三重佈線層；進行切單。
Description
本發明是有關一種半導體結構的製造方法，尤其是一種三維(3D)系統單晶片(system-on-chip；SoC)的製造方法及三維系統單晶片。
隨著電子產業的蓬勃發展，電子產品逐漸進入多功能、高性能的研發方向，其中半導體科技已廣泛地應用於製造記憶體、中央處理單元等晶片組。為了達成高積集度(Integration)與高速度等目的，半導體積體電路之尺寸持續地縮減，目前已發展出多種不同之材料與技術以達成上述之積集度與速度要求。
一般來說，在積體電路(integrated circuit；IC)晶片中可設計並嵌入多個裝置/元件(例如，電晶體、二極體等)，接著將該晶片置於封裝件(例如，塑膠殼)中或用作裸晶片以置於電子裝置的印刷電路板(printed circuit board；PCB)上。除電晶體級的傳統技術節點微縮以外，正越來越多地利用三維(three-dimensional；3D)IC晶片堆疊以繼續使用當前的半導體製造技術來創建三維系統單晶片(3D SoC)裝置並為滿足各種電子裝置的性能、功率及頻寬要求提供解決方案。3D SoC裝置可包括不同技術節點的數個邏輯、記憶體、類比或其它晶片，而如何將邏輯、記憶體、類比等晶片堆疊以構成3維系統單晶片，成為當前相關領域極需研究的目標。
本發明提供一種3D SoC的製造方法及3D SoC，使3D SoC可滿足高積集度與速度要求，而具有更佳的電氣特性及效率。
本發明所提供的三維系統單晶片的製造方法包含：提供記憶體晶圓結構，包含晶圓、第一主動層及第一重佈線層，第一主動層形成於晶圓，第一重佈線層形成於第一主動層；設置多個第一導電結構、核心晶粒結構、及多個輸入/輸出晶粒結構於第一重佈線層，其中輸入/輸出晶粒結構設置於核心晶粒結構的周邊，其中，每一核心晶粒結構及每一輸入/輸出晶粒結構包含半導體基板、停止層結構、第二主動層、多個第二導電結構及第二重佈線層，半導體基板具有相對的主動面及背面，停止層結構形成於半導體基板內，將半導體基板分為基板第一部分及基板第二部分，其中基板第一部分位於停止層結構及主動面之間，基板第二部分位於停止層結構及背面之間，第二主動層形成於主動面，第二導電結構形成於基板第一部分以連接第二主動層及停止層結構，第二重佈線層形成於第二主動層，每一核心晶粒結構的第二重佈線層及每一輸入/輸出晶粒結構的第二重佈線層接合於第一重佈線層；進行背面研磨製程，自半導體基板的背面進行研磨，以移除基板第二部分的一部分；進行介電填充製程，以形成介電層包覆核心晶粒結構、輸入/輸出晶粒結構、以及第一導電結構；進行薄化製程，移除部分的介電層、剩餘的基板第二部分及部分的停止層結構，以顯露第一導電結構及第二導電結構；形成第三重佈線層於介電層上，且第三重佈線層與顯露的第一導電結構及第二導電結構電性連接；形成多個銲球於第三重佈線層；以及進行切單。
本發明所提供的三維系統單晶片的製造方法包含：提供多個記憶體晶粒，每一記憶體晶粒包含晶粒基板、第一主動層及第一重佈線層，第
一主動層形成於晶粒基板，第一重佈線層形成於第一主動層；提供SoC晶圓結構，分隔成獨立的核心晶粒區及多個輸入/輸出晶粒區，輸入/輸出晶粒區設置於核心晶粒區的周邊，SoC晶圓結構包含半導體晶圓、停止層結構、第二主動層、多個導電結構及第二重佈線層，半導體晶圓具有相對的主動面及背面，停止層結構形成於半導體晶圓內，將半導體晶圓分為晶圓第一部分及晶圓第二部分，其中晶圓第一部分位於停止層結構及主動面之間，晶圓第二部分位於停止層結構及背面之間，第二主動層形成於主動面，導電結構形成於晶圓第一部分以連接第二主動層及停止層結構，第二重佈線層形成於第二主動層；將每一記憶體晶粒的第一重佈線層接合至SoC晶圓結構之核心晶粒區的第二重佈線層；進行介電填充製程，以形成介電層包覆記憶體晶粒；進行背面研磨製程，自半導體晶圓的背面進行研磨，以移除晶圓第二部分的一部分；進行薄化製程，移除剩餘的晶圓第二部分及部分的停止層結構，以顯露導電結構；形成第三重佈線層於殘留的部分停止層結構，且第三重佈線層與顯露的導電結構電性連接；形成多個銲球於第三重佈線層；以及進行切單。
本發明所提供的三維系統單晶片的製造方法包含：提供記憶體晶圓結構，包含晶圓、第一主動層及第一重佈線層，第一主動層形成於晶圓，第一重佈線層形成於第一主動層；提供SoC晶圓結構，分隔成獨立的核心晶粒區、及多個輸入/輸出晶粒區，輸入/輸出晶粒區設置於核心晶粒區的周邊，SoC晶圓結構包含半導體晶圓、停止層結構、第二主動層、多個導電結構及第二重佈線層，半導體晶圓具有相對的主動面及背面，停止層結構形成於半導體晶圓內，將半導體晶圓分為晶圓第一部分及晶圓第二部分，其中晶圓第一部分位於停止層結構及主動面之間，晶圓第二部分位於停止層結構及背面之間，第二主動層形成於主動面，導電結構形成於晶圓第一
部分以連接第二主動層及停止層結構，第二重佈線層形成於第二主動層；將記憶體晶圓結構的第一重佈線層接合至SoC晶圓結構的第二重佈線層；進行背面研磨製程，自半導體晶圓的背面進行研磨，以移除晶圓第二部分的一部分；進行薄化製程，移除剩餘的晶圓第二部分及部分的停止層結構，以顯露導電結構；形成第三重佈線層於晶圓第一部分，且第三重佈線層與顯露的導電結構電性連接；形成銲球於第三重佈線層；以及進行切單。
在本發明的一實施例中，上述之停止層結構包含相互堆疊的第一停止層及第二停止層，第一停止層的材料不同於第二停止層的材料，第二停止層介於第一停止層及第二主動層之間，在進行薄化製程中，移除部分的停止層結構的步驟包含先移除第一停止層，再移除部分第二停止層。
在本發明的一實施例中，上述之第一停止層為氮化矽層，該第二停止層為二氧化矽層。
在本發明的一實施例中，上述之氮化矽層及二氧化矽層的形成步驟包含先於半導體基板(半導體晶圓)的第一深度進行氮離子佈植製程，再於半導體基板(半導體晶圓)的第二深度進行氧離子佈植製程，且第二深度小於第一深度，接著進行高溫處理製程，使氮離子佈植的區域形成氮化矽層，氧離子佈植的區域形成二氧化矽層。
在本發明的一實施例中，上述之氮化矽層及二氧化矽層的移除方法選自化學機械研磨及電漿乾式蝕刻其中之一，其中氮化矽及二氧化矽的選擇比介於10至20之間，二氧化矽及矽的選擇比約為5。
在本發明的一實施例中，上述之薄化製程包含：第一去除步驟，移除部分的介電層及剩餘的基板第二部分(晶圓第二部分)；以及第二去除步驟，移除部分的停止層結構，以顯露第二導電結構(導電結構)。
在本發明的一實施例中，上述之第一去除步驟選自化學機械研磨、溼式蝕刻及電漿乾式蝕刻其中之一，第二去除步驟選自化學機械研磨及電漿乾式蝕刻其中之一。
在本發明的一實施例中，上述之第二重佈線層以混合鍵合技術接合於第一重佈線層。
本發明所提供的三維系統單晶片包含記憶體晶片結構、多個第一導電結構、核心晶粒、多個輸入/輸出晶粒、介電層、第三重佈線層及多個銲球。記憶體晶片結構包含半導體基板、第一主動層及第一重佈線層，第一主動層形成於半導體基板，第一重佈線層形成於第一主動層；第一導電結構、核心晶粒及輸入/輸出晶粒設置於第一重佈線層，其中輸入/輸出晶粒設置於核心晶粒的周邊，其中，核心晶粒及輸入/輸出晶粒包含基板、停止層結構、第二主動層、多個第二導電結構及第二重佈線層，第二主動層及停止層結構分別設置於基板的相對兩側，第二導電結構形成於基板，每一第二導電結構的一端連接於第二主動層，每一第二導電結構的另一端穿透且顯露於停止層結構，第二重佈線層形成於第二主動層，核心晶粒區的第二重佈線層及輸入/輸出晶粒區的第二重佈線層接合於第一重佈線層；介電層填充於核心晶粒、輸入/輸出晶粒、以及第一導電結構之間，且顯露停止層結構及第一導電結構的一端；第三重佈線層形成於介電層，且第三重佈線層與顯露的第一導電結構及顯露的第二導電結構電性連接；銲球形成於第三重佈線層。
本發明所提供的三維系統單晶片包含多個記憶體晶粒、介電層、SoC晶片、第三重佈線層及銲球。每一記憶體晶粒包含晶粒基板、第一主動層及第一重佈線層，第一主動層形成於晶粒基板，第一重佈線層形成於第一主動層；介電層包覆記憶體晶粒，且顯露每一記憶體晶粒的第一重佈
線層；SoC晶片分隔成獨立的核心晶粒及多個輸入/輸出晶粒，輸入/輸出晶粒設置於核心晶粒的周邊，SoC晶片包含基板、停止層結構、第二主動層、多個導電結構及第二重佈線層，第二主動層及停止層結構分別設置於基板相對兩側，導電結構形成於基板，每一導電結構的一端連接於第二主動層，每一導電結構的另一端穿透且顯露於停止層結構，第二重佈線層形成於第二主動層，每一記憶體晶粒的第一重佈線層接合至核心晶粒的第二重佈線層；第三重佈線層形成於停止層結構，且第三重佈線層與顯露的導電結構電性連接；銲球形成於第三重佈線層。
本發明所提供的三維系統單晶片包含記憶體晶片結構、SoC晶片、第三重佈線層及銲球。記憶體晶片結構包含半導體基板、第一主動層及第一重佈線層，第一主動層形成於半導體基板，第一重佈線層形成於第一主動層；SoC晶片分隔成獨立的核心晶粒及多個輸入/輸出晶粒，輸入/輸出晶粒設置於核心晶粒的周邊，SoC晶片包含基板、停止層結構、第二主動層、多個導電結構及第二重佈線層，第二主動層及停止層結構分別設置於基板的相對兩側，導電結構形成於基板，每一導電結構的一端連接於第二主動層，每一導電結構的另一端穿透且顯露於停止層結構，第二重佈線層形成於第二主動層，每一記憶體晶粒的第一重佈線層接合至核心晶粒的第二重佈線層；第三重佈線層形成於停止層結構，且第三重佈線層與顯露的導電結構電性連接；銲球形成於第三重佈線層。
本發明三維系統單晶片中，記憶體晶片可被接合至由介電層所包覆的核心晶粒及多個輸入/輸出晶粒，或者SoC晶片可被接合至由介電層所包覆多個記憶體晶粒，或者記憶體晶片及SoC晶片相互接合。其中核心晶粒、輸入/輸出晶粒、或者是SoC晶片，藉由其中停止層結構的設置，皆可
薄化而具有非常薄的厚度，如此使得三維系統單晶片的整體厚度大幅減少，可滿足高積集度與速度要求，而具有更佳的電氣特性及效率。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式，作詳細說明如下。
10:記憶體晶圓結構
10A:記憶體晶片結構
12:晶圓
14、66:第一主動層
16、68:第一重佈線層
18:第一導電結構
20:核心晶粒結構
20A:核心晶粒
22:輸入/輸出晶粒結構
22A:輸入/輸出晶粒
24、44:半導體基板
241、521:主動面
242、522:背面
243:基板第一部分
244、244':基板第二部分
26、54:停止層結構
261、541:第一停止層
262、262'、542、542':第二停止層
28、56:第二主動層
30:第二導電結構
32、60:第二重佈線層
D1:第一深度
D2:第二深度
34、70:介電層
36、72:第三重佈線層
38、74:銲球
381、741:訊號銲球
382、742:電源/接地銲球
40、80、90:三維系統單晶片
42:電路板
50:SoC晶圓結構
50':薄化SoC晶圓結構
50A:SoC晶片
501:核心晶粒區
501A:核心晶粒
502:輸入/輸出晶粒區
502A:輸入/輸出晶粒
52:半導體晶圓
523:晶圓第一部分
524、524':晶圓第二部分
52A:基板
58:導電結構
62:記憶體晶粒
64:晶粒基板
圖1A至圖1I所示是本發明一第一實施例三維系統單晶片的製造方法的剖面示意圖。
圖2是本發明一第一實施例三維系統單晶片的剖面結構示意圖。
圖3是本發明一實施例三維系統單晶片的仰視示意圖。
圖4A至圖4H所示是本發明一第二實施例三維系統單晶片的製造方法的剖面示意圖。
圖5是本發明一第二實施例三維系統單晶片的剖面結構示意圖。
圖6是本發明一第二實施例三維系統單晶片的仰視示意圖。
圖7A至圖7E是所示本發明一第三實施例三維系統單晶片的製造方法的剖面示意圖。
圖8是本發明一第三實施例三維系統單晶片的剖面結構示意圖。
圖1A至圖1I所示是本發明一第一實施例三維系統單晶片的製造方法的剖面示意圖。如圖1A所示，提供記憶體晶圓結構10，包含晶圓12、第一主動層14及第一重佈線層16，第一主動層14形成於晶圓12上，第一重佈線層16形成於第一主動層14上。於一實施例中，晶圓12例如為矽晶圓、磊
晶矽晶圓、矽鍺晶圓、碳化矽晶圓；第一主動層14上例如形成有電晶體元件等記憶體的基本元件；第一重佈線層16上例如形成有金屬佈線、金屬柱(VIA)及微凸塊。
如圖1B所示，設置多個第一導電結構18於第一重佈線層16上，第一導電結構18例如為導電柱；如圖1C所示，設置核心晶粒結構20及多個輸入/輸出晶粒結構22於第一重佈線層16，其中輸入/輸出晶粒結構22設置於核心晶粒結構20的周邊，第一導電結構18介於輸入/輸出晶粒結構22及核心晶粒結構20之間。每一核心晶粒結構20及每一輸入/輸出晶粒結構22的結構及配置大致相同，兩者的差異主要在於核心晶粒結構20及輸入/輸出晶粒結構22中主動層內的不同電氣元件配置，因此底下以相同的元件符號標示核心晶粒結構20及輸入/輸出晶粒結構22中對應或相同的結構。
請繼續參閱圖1C所示，核心晶粒結構20及輸入/輸出晶粒結構22包含半導體基板24、停止層結構26、第二主動層28、多個第二導電結構30及第二重佈線層32，半導體基板24具有相對的主動面241及背面242，停止層結構26形成於半導體基板24內，將半導體基板24分為基板第一部分243及基板第二部分244，其中，將停止層結構26至主動面241之間的半導體基板24稱為基板第一部分243，將停止層結構26至背面242之間的半導體基板24稱為基板第二部分244，因此基板第一部分243位於停止層結構26及主動面241之間，基板第二部分244位於停止層結構26及背面242之間。又第二主動層28形成於主動面241，於一實施例中，第二主動層28上例如形成有金屬氧化物半導體(MOS)等電氣元件。多個第二導電結構30形成於基板第一部分243以連接第二主動層28及停止層結構26，於一實施例中，第二導電結構30例如為導電柱。第二重佈線層32形成於第二主動層28，第二重佈線層32上例如形成有金屬佈線、金屬柱(VIA)及微凸塊。如圖1C所示，於一實施例
中，核心晶粒結構20的第二重佈線層32及輸入/輸出晶粒結構22的第二重佈線層32以混合鍵合技術接合於第一重佈線層16。
於一實施例中，停止層結構26包含相互堆疊的第一停止層261及第二停止層262，第一停止層261的材料不同於第二停止層262的材料，第二停止層262介於第一停止層261及第二主動層28之間，其中第一停止層261例如為氮化矽(Si3N4)層，第二停止層262例如為二氧化矽(SiO2)層。停止層結構26的製造包含進行離子佈植製程及高溫處理製程，其中，離子佈植製程包含先在半導體基板24之距離主動面241的第一深度D1進行氮離子佈植製程，再於半導體基板24之距離主動面241的第二深度D2進行氧離子佈植製程，氧離子佈植區的第二深度D2較氮離子佈植區的第一深度D1小，亦即氧離子佈植區較為靠近主動面241。之後進行高溫處理，在氮離子佈植區形成氮化矽層(即第一停止層261)，在氧離子佈植區形成二氧化矽層(即第二停止層262)，其中，第二停止層262較為鄰近主動面241，第一停止層261較為鄰近背面242。
如圖1D所示，進行一背面研磨(Grind)製程，自半導體基板24的背面242進行研磨，以移除基板第二部分244的一部分，如圖1D所示，殘留厚度極薄的基板第二部分244'。
如圖1E所示，進行介電填充製程，以形成介電層34包覆核心晶粒結構20、輸入/輸出晶粒結構22、以及第一導電結構18。接著，進行薄化製程，移除部分的介電層34、剩餘的基板第二部分244'及部分的停止層結構26，以顯露第一導電結構18及第二導電結構30。於一實施例中，薄化製程包含第一去除步驟及第二去除步驟，第一去除步驟用以去除殘留的基板第二部分244'以及部分的介電層34，如圖1F所示，以顯露出停止層結構26，例如為顯露第一停止層261，第一去除步驟例如為選自化學機械研磨、溼式
蝕刻及電漿乾式蝕刻其中一種製程，於一實施例中，基板第二部分244'的材質為矽，第一停止層261的材質為氮化矽，當第一去除步驟選用化學機械研磨製程時，矽及氮化矽的選擇比例如為20，亦即Si/Si3N4為20。
接續上述說明，第二去除步驟用以移除部分的停止層結構26，亦即依序移除第一停止層261及部分第二停止層262，如圖1G所示，以顯露第一導電結構18及第二導電結構30，第二去除步驟例如為選自化學機械研磨及電漿乾式蝕刻其中一種製程。於一實施例中，第一停止層261例如為氮化矽(Si3N4)層，第二停止層262例如為二氧化矽(SiO2)層，在第二去除步驟中，先以化學機械研磨製程移除氮化矽層(第一停止層261)，以顯露二氧化矽層(第二停止層262)，其中氮化矽及二氧化矽的選擇比例如介於10至20之間，亦即Si3N4/SiO2介於10至20；再以另一化學機械研磨製程移除部分二氧化矽層(第二停止層262)，以殘留極薄的二氧化矽層(第二停止層262')且顯露第一導電結構18及第二導電結構30，其中二氧化矽及矽的選擇比約為5，亦即SiO2/Si為5。如此使得核心晶粒結構20(標示於圖1E)及輸入/輸出晶粒結構22(標示於圖1E)皆被薄化，此薄化後的核心晶粒結構20及輸入/輸出晶粒結構22例如分別稱為核心晶粒20A及輸入/輸出晶粒22A。
具體而言，核心晶粒20A及輸入/輸出晶粒22A包含基板(即基板第一部分243)、停止層結構26之殘留的第二停止層262'、第二主動層28、第二導電結構30及第二重佈線層32，第二主動層28及第二停止層262'分別設置於基板(即基板第一部分243)的相對兩側，第二導電結構30形成於基板(即基板第一部分243)，第二導電結構30的一端連接於第二主動層28，第二導電結構30的另一端穿透且顯露於第二停止層262'，第二重佈線層32形成於第二主動層28。
如圖1H所示，形成第三重佈線層36於介電層34及部分殘留且極薄的第二停止層262'上，第三重佈線層36並與顯露的第一導電結構18及第二導電結構30電性連接，其中第三重佈線層36與第二停止層262'之間具有較佳的黏著性，因此第三重佈線層36不易剝離。如圖1I所示，於第三重佈線層36上形成多個銲球38，於一實施例中，銲球38藉由第三重佈線層36以分別與例如第一導電結構18及第二導電結構30電性連接；之後，並於進行晶圓針測(Chip Probing，CP)，以進行電性功能上的測試(Test)後，進行切單(die saw)，以完成三維系統單晶片。
圖2是本發明一第一實施例三維系統單晶片的剖面結構示意圖，在圖2中，並進一步繪示了將三維系統單晶片40設置於電路板42或軟板上，以藉由銲球38與電路板42或軟板進行電性連接。如圖2所示，三維系統單晶片40包含記憶體晶片結構10A、多個第一導電結構18、核心晶粒20A、多個輸入/輸出晶粒22A、介電層34、第三重佈線層36及多個銲球38。其中記憶體晶片結構10A為上述記憶體晶圓結構10(標示於圖1A)進行切單後的型態，於一實施例中，記憶體晶片結構10A包含半導體基板44、第一主動層14及第一重佈線層16，第一主動層14形成於半導體基板44，第一重佈線層16形成於第一主動層14。第一導電結構18、核心晶粒20A、輸入/輸出晶粒22A設置於第一重佈線層16，其中輸入/輸出晶粒22A設置於核心晶粒20A的周邊，第一導電結構18介於輸入/輸出晶粒22A及核心晶粒20A之間。核心晶粒20A及輸入/輸出晶粒22A的結構已敘述於上，於此不再贅述。核心晶粒結構20A及輸入/輸出晶粒22A的第二重佈線層32接合於第一重佈線層16；介電層34填充於核心晶粒20A、輸入/輸出晶粒22A、以及第一導電結構18之間，且顯露停止層結構26的殘留第二停止層262'及第二導電結構30的一端；第三重佈線層36形成於介電層34及殘留第二停止層262'，且第三重佈線
層36與顯露的第一導電結構18及顯露的第二導電結構30電性連接；多個銲球38形成於第三重佈線層36。
圖3是本發明一實施例三維系統單晶片的仰視示意圖，亦即由銲球側觀之，如圖3所示，多個銲球38排列於第三重佈線層36上，圖3中並以虛線標示核心晶粒20A及輸入/輸出晶粒22A的位置配置，其中輸入/輸出晶粒22A位於核心晶粒20A的周邊。於一實施例中，多個銲球38可包含訊號銲球381及電源/接地銲球382，其中部分的電源/接地銲球382可供提供核心晶粒20A及輸入/輸出晶粒22A電源或接地，部分的電源/接地銲球382亦可供經由第三重佈線層36及第一導電結構18提供記憶體晶片結構10A電源或接地，又部分的訊號銲球381可供做為輸入/輸出晶粒22A的訊號傳出入媒介，其中，輸入/輸出晶粒22A的訊號可例如來自核心晶粒20A及/或電路板42，又核心晶粒20A與記憶體晶片結構10A之間具有例如三級快取(L3 cache)的存取機制。
圖4A至圖4H所示是本發明一第二實施例三維系統單晶片的製造方法的剖面示意圖。如圖4A所示，提供一SoC晶圓結構50，分隔成獨立的核心晶粒區501及多個輸入/輸出晶粒區502，輸入/輸出晶粒區502設置於核心晶粒區501的周邊，SoC晶圓結構50包含半導體晶圓52、停止層結構54、第二主動層56、多個導電結構58及第二重佈線層60。半導體晶圓52具有相對的主動面521及背面522，停止層結構54形成於半導體晶圓52內，將半導體晶圓52分為晶圓第一部分523及晶圓第二部分524，其中晶圓第一部分523位於停止層結構54及主動面521之間，晶圓第二部分524位於停止層結構54及背面522之間。於一實施例中，停止層結構54包含相互堆疊的第一停止層541及第二停止層542，第一停止層541的材料不同於第二停止層542的材料，第二停止層542介於第一停止層541及主動面521之間，其中第一停止層
541例如為氮化矽(Si3N4)層，第二停止層542例如為二氧化矽(SiO2)層。停止層結構54的製造與第一實施例所揭示之停止層結構26的製造流程相同或相近，於此不再贅述。
接續上述說明，第二主動層56形成於半導體晶圓52的主動面521；導電結構58形成於晶圓第一部分523以連接第二主動層56及停止層結構54，於一實施例中，導電結構58例如為導電柱；又第二重佈線層60形成於第二主動層56，第二重佈線層60上例如形成有金屬佈線、金屬柱(VIA)及微凸塊。
如圖4B所示，提供多個記憶體晶粒62，圖2B中僅繪示三個記憶體晶粒62，惟不限於此。每一記憶體晶粒62包含晶粒基板64、第一主動層66及第一重佈線層68。第一主動層66形成於晶粒基板64，第一主動層66上例如形成有電晶體元件等記憶體的基本元件。第一重佈線層68形成於第一主動層66，第一重佈線層68上例如形成有金屬佈線、金屬柱(VIA)及微凸塊。如圖4B所示，多個記憶體晶粒62倒置，且每一記憶體晶粒62的第一重佈線層68接合至SoC晶圓結構50之核心晶粒區501的第二重佈線層60，於一實施例中，第一重佈線層68以混合鍵合技術接合於第二重佈線層60。
如圖4C所示，進行介電填充製程，以形成介電層70包覆記憶體晶粒62，於一實施例中，介電層70設置於SoC晶圓結構50上且填充於多個記憶體晶粒62之間，介電層70的頂面與記憶體晶粒62之晶粒基板64平齊。
之後，進行一背面研磨製程，自半導體晶圓52的背面522進行研磨，以移除晶圓第二部分524的一部分，如圖4D所示，殘留厚度極薄的晶圓第二部分524'。接著進行薄化製程，移除剩餘的晶圓第二部分524'及部分的停止層結構54，以顯露導電結構58。於一實施例中，薄化製程包含第一去除步驟及第二去除步驟，第一去除步驟用以去除殘留的晶圓第二部分524'，如
圖4E所示，以顯露出停止層結構54，例如為顯露第一停止層541；第二去除步驟用以移除部分的停止層結構54，亦即依序移除第一停止層541及部分第二停止層542，如圖4F所示，以顯露導電結構58且殘留極薄的第二停止層542'。第一去除步驟及第二去除步驟所可選擇的製程及方法已揭示於第一實施例中，於此不再贅述。藉由薄化製程使得SoC晶圓結構50(標示於圖4A)被薄化，形成一薄化SoC晶圓結構50'。
如圖4G所示，形成第三重佈線層72於部分殘留且極薄的第二停止層542'上，第三重佈線層72並與顯露的導電結構58電性連接，其中第三重佈線層72與第二停止層542'之間具有較佳的黏著性，因此第三重佈線層72不易與薄化SoC晶圓結構50'剝離。如圖4H所示，於第三重佈線層72上形成多個銲球74，於一實施例中，銲球74藉由第三重佈線層72以分別與例如導電結構58電性連接；之後，並於進行晶圓針測，以進行電性功能上的測試後，進行切單，以完成三維系統單晶片。
圖5是本發明一第二實施例三維系統單晶片的剖面結構示意圖，在圖5中，並進一步繪示了將三維系統單晶片80設置於電路板42或軟板上，以藉由銲球74與一電路板42或軟板進行電性連接。如圖5所示，三維系統單晶片80包含多個記憶體晶粒62、介電層70、SoC晶片50A、第三重佈線層72及多個銲球74。其中每一記憶體晶粒62的結構已揭示於圖4B的敘述中，於此不再贅述；介電層70填充於記憶體晶粒62之間；SoC晶片50A為上述薄化SoC晶圓結構50'(標示於圖4F)進行切單後的型態，SoC晶片50A分隔成獨立的核心晶粒501A及多個輸入/輸出晶粒502A，輸入/輸出晶粒502A設置於核心晶粒501A的周邊，SoC晶片50A包含基板52A(即晶圓第一部分523經切單後)、停止層結構54的殘留第二停止層542'、第二主動層56、多個導電結構58及第二重佈線層60，第二主動層56及殘留第二停止層542'分別設置於基板
52A的相對兩側，導電結構58形成於基板52A，每一導電結構58的一端連接於第二主動層56，每一導電結構58的另一端穿透且顯露於殘留第二停止層542'。多個被介電層70所包覆的記憶體晶粒62的第一重佈線層68接合至核心晶粒501A的第二重佈線層60；第三重佈線層72形成於殘留第二停止層542'，且第三重佈線層72與顯露的導電結構58電性連接；多個銲球74形成於第三重佈線層72。
圖6是本發明一第二實施例三維系統單晶片的仰視示意圖，亦即由銲球74側觀之，如圖6所示，多個銲球74排列於第三重佈線層72上，圖6中以長虛線標示核心晶粒501A及輸入/輸出晶粒502A的位置配置，其中輸入/輸出晶粒502A位於核心晶粒501A的周邊；圖6中並以點狀虛線標示記憶體晶粒62的配置位置，如圖所示，記憶體晶粒62主要對應核心晶粒501A設置，圖中雖繪示了6個記憶體晶粒62，惟不限於此。
接續上述說明，於一實施例中，多個銲球74可包含訊號銲球741及電源/接地銲球742，其中電源/接地銲球742可供提供核心晶粒501A、輸入/輸出晶粒502A及記憶體晶粒62電源或接地；又部分的訊號銲球741可供做為輸入/輸出晶粒502A的訊號傳出入媒介，其中，輸入/輸出晶粒502A的訊號可例如來自核心晶粒501A及/或電路板42，又核心晶粒501A與記憶體晶粒62之間具有例如三級快取(L3 cache)的存取機制。
圖7A至圖7E是所示本發明一第三實施例三維系統單晶片的製造方法的剖面示意圖，如圖7A所示，提供記憶體晶圓結構10及提供SoC晶圓結構50。記憶體晶圓結構10包含晶圓12、第一主動層14及第一重佈線層16，第一主動層14形成於晶圓12上，第一重佈線層16形成於第一主動層14上，記憶體晶圓結構10的進一步特徵已揭示於第一實施例中，於此不再贅述。SoC晶圓結構50分隔成獨立核心晶粒區501及多個輸入/輸出晶粒區502，輸
入/輸出晶粒區502設置於核心晶粒區501的周邊，SoC晶圓結構50包含半導體晶圓52、停止層結構54、第二主動層56、多個導電結構58及第二重佈線層60，SoC晶圓結構50的結構及配置已揭示於第二實施例中，於此不再贅述。
如圖7B所示，將記憶體晶圓結構10的第一重佈線層16接合至SoC晶圓結構50的第二重佈線層60；之後對SoC晶圓結構50依序進行背面研磨製程及薄化製程，如圖7C所示，以顯露導電結構58的一端且殘留極薄的第二停止層542'，其中背面研磨製程及薄化製程已揭示於第二實施例中，於此不再贅述。
如圖7D所示，形成第三重佈線層72於部分殘留且極薄的第二停止層542'上，第三重佈線層72與顯露的導電結構58電性連接；接著，如圖7E所示，於第三重佈線層72上形成多個銲球74，於一實施例中，銲球74藉由第三重佈線層72以分別與例如導電結構58電性連接；之後，並於進行晶圓針測，以進行電性功能上的測試後，進行切單，以完成三維系統單晶片。
圖8是本發明一第三實施例三維系統單晶片的剖面結構示意圖，在圖8中，並進一步繪示了將三維系統單晶片90設置於電路板42或軟板上，以藉由銲球74與電路板42或軟板進行電性連接。如圖8所示，三維系統單晶片90包含記憶體晶片結構10A、SoC晶片50A、第三重佈線層72及多個銲球74。其中記憶體晶片結構10A為記憶體晶圓結構10(標示於圖7A)進行切單後的型態，SoC晶片50A為薄化SoC晶圓結構50'(標示於圖7C)進行切單後的型態。記憶體晶片結構10A的第一重佈線層16與SoC晶片50A的第二重佈線層60以面對面的方式接合在一起，於一實施例中，第一重佈線層16以混合鍵合技術接合於第二重佈線層60。第三重佈線層72形成於殘留第二停止層
542'，且第三重佈線層72與顯露的導電結構58電性連接；多個銲球74形成於第三重佈線層72。
根據上述，在本發明一實施例中，三維系統單晶片包含記憶體晶片以及被介電層所包覆的核心晶粒及多個輸入/輸出晶粒，其中輸入/輸出晶粒位於核心晶粒周邊，且記憶體晶片與核心晶粒接合；在本發明一實施例中，三維系統單晶片包含SoC晶片以及被介電層所包覆多個記憶體晶粒，SoC晶片包含獨立的核心晶粒及多個位於核心晶粒周邊的輸入/輸出晶粒，且核心晶粒與多個記憶體晶粒接合；在本發明一實施例中，三維系統單晶片包含記憶體晶片與SoC晶片，SoC晶片包含獨立的核心晶粒及多個位於核心晶粒周邊的輸入/輸出晶粒，且核心晶粒與記憶體晶片接合。在本發明實施例三維系統單晶片中，無論是核心晶粒、輸入/輸出晶粒，或者是SoC晶片，藉由其中停止層結構的設置，皆可薄化而具有非常薄的厚度，例如核心晶粒、輸入/輸出晶粒，或者是SoC晶片的整體厚度不大於12微米，如此使得三維系統單晶片的整體厚度大幅減少，可滿足高積集度與速度要求，而具有更佳的電氣特性及效率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10A:記憶體晶片結構
14:第一主動層
16:第一重佈線層
18:第一導電結構
20A:核心晶粒
22A:輸入/輸出晶粒
26:停止層結構
262':第二停止層
30:第二導電結構
32:第二重佈線層
34:介電層
36:第三重佈線層
38:銲球
40:三維系統單晶片
42:電路板
44:半導體基板
Claims (24)
- 一種三維系統單晶片的製造方法，包含：提供一記憶體晶圓結構，包含一晶圓、一第一主動層及一第一重佈線層，該第一主動層形成於該晶圓，該第一重佈線層形成於該第一主動層；設置多個第一導電結構、至少一核心晶粒結構、及多個輸入/輸出晶粒結構於該第一重佈線層，其中該些輸入/輸出晶粒結構設置於該至少一核心晶粒結構的周邊，其中，每一該至少一核心晶粒結構及每一該些輸入/輸出晶粒結構包含一半導體基板、一停止層結構、一第二主動層、多個第二導電結構及一第二重佈線層，該半導體基板具有相對的一主動面及一背面，該停止層結構形成於該半導體基板內，將該半導體基板分為一基板第一部分及一基板第二部分，其中該基板第一部分位於該停止層結構及該主動面之間，該基板第二部分位於該停止層結構及該背面之間，該第二主動層形成於該主動面，該些第二導電結構形成於該基板第一部分以連接該第二主動層及該停止層結構，該第二重佈線層形成於該第二主動層，每一該至少一核心晶粒結構的該第二重佈線層及每一該些輸入/輸出晶粒結構的該第二重佈線層接合於該第一重佈線層；進行一背面研磨製程，自該半導體基板的該背面進行研磨，以移除該基板第二部分的一部分；進行一介電填充製程，以形成一介電層包覆該至少一核心晶粒結構、該些輸入/輸出晶粒結構、以及該些第一導電結構； 進行一薄化製程，移除部分的該介電層、剩餘的該基板第二部分及部分的該停止層結構，以顯露該些第一導電結構及該些第二導電結構；形成一第三重佈線層於該介電層上，且該第三重佈線層與顯露的該些第一導電結構及該些第二導電結構電性連接；形成多個銲球於該第三重佈線層；以及進行切單。
- 如請求項1所述的三維系統單晶片的製造方法，其中，該停止層結構包含相互堆疊的一第一停止層及一第二停止層，該第一停止層的材料不同於該第二停止層的材料，該第二停止層介於該第一停止層及該第二主動層之間，在進行該薄化製程中，移除部分的該停止層結構的步驟包含先移除該第一停止層，再移除部分該第二停止層。
- 如請求項2所述的三維系統單晶片的製造方法，其中，該第一停止層為氮化矽層，該第二停止層為二氧化矽層。
- 如請求項3所述的三維系統單晶片的製造方法，其中，該氮化矽層及該二氧化矽層的形成步驟包含先於該半導體基板的一第一深度進行一氮離子佈植製程，再於該半導體基板的一第二深度進行一氧離子佈植製程，且該第二深度小於該第一深度，接著進行一高溫處理製程，使該氮離子佈植的區域形成該氮化矽層，該氧離子佈植的區域形成該二氧化矽層。
- 如請求項3所述的三維系統單晶片的製造方法，其中，該氮化矽層及該二氧化矽層的移除方法選自化學機械研磨及電漿乾式蝕刻其中之一，其中氮化矽及二氧化矽的選擇比介於10至20之間，二氧化矽及矽的選擇比約為5。
- 如請求項1所述的三維系統單晶片的製造方法，其中，該薄化製程包含：一第一去除步驟，移除部分的該介電層及剩餘的該基板第二部分；以及一第二去除步驟，移除部分的該停止層結構，以顯露該些第二導電結構。
- 如請求項6所述的三維系統單晶片的製造方法，其中，該第一去除步驟選自化學機械研磨、溼式蝕刻及電漿乾式蝕刻其中之一，該第二去除步驟選自化學機械研磨及電漿乾式蝕刻其中之一。
- 如請求項1所述的三維系統單晶片的製造方法，其中，該第二重佈線層以混合鍵合技術接合於該第一重佈線層。
- 一種三維系統單晶片的製造方法，包含：提供多個記憶體晶粒，每一該些記憶體晶粒包含一晶粒基板、一第一主動層及一第一重佈線層，該第一主動層形成於該晶粒基板，該第一重佈線層形成於該第一主動層；提供一SoC晶圓結構，分隔成獨立的至少一核心晶粒區、及多個輸入/輸出晶粒區，該些輸入/輸出晶粒區設置於該至少一核心晶粒區的周邊，該SoC晶圓結構包含一半導體晶圓、一停止層結構、一第二主動層、多個導電結構及一第二重佈線層，該半導體晶圓具有相對的一主動面及一背面，該停止層結構形成於該半導體晶圓內，將該半導體晶圓分為一晶圓第一部分及一晶圓第二部分，其中該晶圓第一部分位於該停止層結構及該主動面之間，該晶圓第二部分位於該停止層結構及該背面之間，該第二主動層形成於該主動面，該些導電結構形成於該晶圓第一部分以連接該第二主動層及該停止層結構，該第二重佈線層形成於該第二主動層； 將每一該些記憶體晶粒的該第一重佈線層接合至該SoC晶圓結構之該至少一核心晶粒區的該第二重佈線層；進行一介電填充製程，以形成一介電層包覆該些記憶體晶粒；進行一背面研磨製程，自該半導體晶圓的該背面進行研磨，以移除該晶圓第二部分的一部分；進行一薄化製程，移除剩餘的該晶圓第二部分及部分的該停止層結構，以顯露該些導電結構；形成一第三重佈線層於殘留的部分該停止層結構，且該第三重佈線層與顯露的該些導電結構電性連接；形成多個銲球於該第三重佈線層；以及進行切單。
- 如請求項9所述的三維系統單晶片的製造方法，其中，該停止層結構包含相互堆疊的一第一停止層及一第二停止層，該第一停止層的材料不同於該第二停止層的材料，該第二停止層介於該第一停止層及該第二主動層之間，在進行該薄化製程中，移除部分的該停止層結構的步驟包含先移除該第一停止層，再移除部分該第二停止層。
- 如請求項10所述的三維系統單晶片的製造方法，其中，該第一停止層為氮化矽層，該第二停止層為二氧化矽層。
- 如請求項11所述的三維系統單晶片的製造方法，其中，該氮化矽層及該二氧化矽層的形成步驟包含先於該半導體晶圓的一第一深度進行一氮離子佈植製程，再於該半導體晶圓的一第二深度進行一氧離子佈植製程，且該 第二深度小於該第一深度，接著進行一高溫處理製程，使該氮離子佈植的區域形成該氮化矽層，該氧離子佈植的區域形成該二氧化矽層。
- 如請求項11所述的三維系統單晶片的製造方法，其中，該氮化矽層及該二氧化矽層的移除方法選自化學機械研磨及電漿乾式蝕刻其中之一，其中氮化矽及二氧化矽的選擇比介於10至20之間，二氧化矽及矽的選擇比約為5。
- 如請求項9所述的三維系統單晶片的製造方法，其中，該薄化製程包含：一第一去除步驟，移除剩餘的該晶圓第二部分；以及一第二去除步驟，移除部分的該停止層結構，以顯露該些導電結構。
- 如請求項14所述的三維系統單晶片的製造方法，其中，該第一去除步驟選自化學機械研磨、溼式蝕刻及電漿乾式蝕刻其中之一，該第二去除步驟選自化學機械研磨及電漿乾式蝕刻其中之一。
- 如請求項9所述的三維系統單晶片的製造方法，其中，該第二重佈線層以混合鍵合技術接合於該第一重佈線層。
- 一種三維系統單晶片的製造方法，包含：提供一記憶體晶圓結構，包含一晶圓、一第一主動層及一第一重佈線層，該第一主動層形成於該晶圓，該第一重佈線層形成於該第一主動層；提供一SoC晶圓結構，分隔成獨立的至少一核心晶粒區、及多個輸入/輸出晶粒區，該些輸入/輸出晶粒區設置於該至少一核心晶粒區的周邊，該SoC晶圓結構包含一半導體晶圓、一停止層結構、一第二主動層、多個導電結構及一第二重佈線層，該半導體晶圓具有相對的一主動面及一背面，該停止層 結構形成於該半導體晶圓內，將該半導體晶圓分為一晶圓第一部分及一晶圓第二部分，其中該晶圓第一部分位於該停止層結構及該主動面之間，該晶圓第二部分位於該停止層結構及該背面之間，該第二主動層形成於該主動面，該些導電結構形成於該晶圓第一部分以連接該第二主動層及該停止層結構，該第二重佈線層形成於該第二主動層；將該記憶體晶圓結構的該第一重佈線層接合至該SoC晶圓結構的該第二重佈線層；進行一背面研磨製程，自該半導體晶圓的該背面進行研磨，以移除該晶圓第二部分的一部分；進行一薄化製程，移除剩餘的該晶圓第二部分及部分的該停止層結構，以顯露該些導電結構；形成一第三重佈線層於該晶圓第一部分，且該第三重佈線層與顯露的該些導電結構電性連接；形成多個銲球於該第三重佈線層；以及進行切單。
- 如請求項17所述的三維系統單晶片的製造方法，其中，該停止層結構包含相互堆疊的一第一停止層及一第二停止層，該第一停止層的材料不同於該第二停止層的材料，該第二停止層介於該第一停止層及該第二主動層之間，在進行該薄化製程中，移除部分的該停止層結構的步驟包含先移除該第一停止層，再移除部分該第二停止層。
- 如請求項18所述的三維系統單晶片的製造方法，其中，該第一停止層為氮化矽層，該第二停止層為二氧化矽層。
- 如請求項19所述的三維系統單晶片的製造方法，其中，該氮化矽層及該二氧化矽層的形成步驟包含先於該半導體晶圓的一第一深度進行一氮離子佈植製程，再於該半導體晶圓的一第二深度進行一氧離子佈植製程，且該第二深度小於該第一深度，接著進行一高溫處理製程，使該氮離子佈植的區域形成該氮化矽層，該氧離子佈植的區域形成該二氧化矽層。
- 如請求項19所述的三維系統單晶片的製造方法，其中，該氮化矽層及該二氧化矽層的移除方法選自化學機械研磨及電漿乾式蝕刻其中之一，其中氮化矽及二氧化矽的選擇比介於10至20之間，二氧化矽及矽的選擇比約為5。
- 如請求項17所述的三維系統單晶片的製造方法，其中，該薄化製程包含：一第一去除步驟，移除剩餘的該晶圓第二部分；以及一第二去除步驟，移除部分的該停止層結構，以顯露該些導電結構。
- 如請求項22所述的三維系統單晶片的製造方法，其中，該第一去除步驟選自化學機械研磨、溼式蝕刻及電漿乾式蝕刻其中之一，該第二去除步驟選自化學機械研磨及電漿乾式蝕刻其中之一。
- 如請求項17所述的三維系統單晶片的製造方法，其中，該第二重佈線層以混合鍵合技術接合於該第一重佈線層。
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