TW202044507A - 整合扇出型裝置、三維積體電路系統及其製作方法 - Google Patents

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賴昱嘉
謝政傑
余振華
劉重希
蔡豪益
郭庭豪
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Abstract

一種三維積體電路（3D-IC）模組插座系統包括整合扇出型（InFO）適配器，所述InFO適配器具有嵌入所述InFO適配器中的一個或多個積體被動裝置（IPD）。還透過將所述InFO適配器堆疊在插座與晶圓上有系統（SoW）封裝體之間而將所述InFO適配器積體到所述3D-IC模組插座系統中。具有所嵌入的IPD的InFO適配器使得所述SoW封裝體有更大的平面面積能夠用於界接插座並在所嵌入的IPD與SoW封裝體的計算晶粒之間提供短的距離，此增強3D-IC模組插座系統的配電網路性能並改善3D-IC模組插座系統的電流處理。

Description

整合扇出型裝置、三維積體電路系統及其製作方法
本揭露實施例是有關於一種整合扇出型裝置、三維積體電路系統及其製作方法。
由於各種電子元件（例如，電晶體、二極體、電阻器、電容器等）的積體密度的持續提高，半導體行業已經歷快速增長。在很大程度上，積體密度的這一提高是源自最小特徵尺寸（minimum feature size）的連番減小（例如，朝向子20 nm節點（sub-20nm node）縮減半導體製程節點），此使更多的元件能夠整合於所給定的面積中。隨著近來對小型化、較高的速度、較大的頻寬、較低的功率損耗及較少的延遲的需求的增加，對更小且更具創造性的半導體晶粒封裝技術的需要也隨著增加。
隨著半導體技術進一步發展，經堆疊的及經接合的半導體裝置已成為用於進一步減小半導體裝置的實體尺寸的有效替代形式。在經堆疊的半導體裝置中，例如電阻器、電容器、電感器、變壓器、二極體等被動裝置以及例如邏輯、記憶體、處理器電路等主動電路至少部分地在單獨的基底上製作後，然後再物理（physically）及電性（electrically）接合在一起以形成功能裝置。此種接合製程利用複雜的技術，故會期望對其進行改良。
本揭露實施例提供一種裝置包括：第一重佈線層；第二重佈線層；積體被動裝置，設置在所述第一重佈線層與所述第二重佈線層之間，所述積體被動裝置的接觸墊連接到所述第一重佈線層；以及多個導通孔，將所述第一重佈線層物理連接到所述第二重佈線層，其中所述積體被動裝置設置在所述多個導通孔之間。
以下揭露內容提供用以實施本發明的不同特徵的許多不同實施例或實例。以下描述組件及配置的具體實例以簡化本發明。當然，這些組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上的形成可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。另外，本發明可在各種實例中重複圖式元件符號及/或字母。此重複是出於簡化及清楚之目的，且自身並不規定所論述之各種實施例及/或組態之間的關係。
此外，可在本文中使用空間相對術語，諸如「在...下方」、「在...之下」、「下部」、「在...上方」、「上部」以及類似術語，以描述如在圖式中所說明的一個元件或特徵與另一（一些）元件或特徵的關係。除圖式中所描繪的定向以外，空間相對術語意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向（旋轉90度或處於其他定向），且本文中所使用的空間相對描述詞可同樣相應地進行解釋。
雖然以下詳細描述了多個實施例，但在本文中提供了對本公開的一般描述。在本文中描述的實施例指向三維積體電路（3D-IC）模組插座系統，其中一個或多個半導體晶粒（例如，積體被動裝置（integrated passive device，IPD）和/或積體主動裝置（integrated active device，IAD））被積體到整合扇出型（InFO）適配器中，所述InFO適配器在本文中也被稱為嵌入式積體裝置（InD）InFO適配器（例如，嵌入式InD InFO適配器）。還透過將嵌入式InD InFO適配器堆疊在插座（例如，用於連接到電源模組的插座）與晶圓上有系統（system-on-wafer，SoW）封裝體之間而將嵌入式InD InFO適配器積體到晶圓上有系統封裝體（例如，面積大於或等於10,000 mm2 的超大扇出型晶圓級封裝體）中。雖然在本文中相對於插座描述了多個實施例，但應理解，在不背離在本文中所公開實施例的精神的條件下，根據其他實施例的其他裝置（例如，半導體晶片、半導體封裝體、印刷電路板（printed circuit board，PCB）模組等）可替換插座。
在本文中所述的一些或所有實施例的特徵可包括在積體到整合扇出型（InFO）適配器中的一個或多個半導體晶粒（例如，積體被動裝置（IPD）、積體主動裝置（IAD）等）與晶圓上有系統（SoW）封裝體的功能積體電路晶粒（functional integrated circuit die）之間的較短距離，此增強系統的配電網路（power distribution network，PDN）性能。三維堆疊IPD的積體可與現有的INFO製程相容，從而使採用實施例變得切實可行。IPD的三維堆疊及將IPD積體到InFO適配器中使得與SoW的介面處更多的球柵陣列（Ball Grid Array，BGA）能夠專用於插座格局（socket landscape）（在本文中也被稱為插座佔用區域（socket footprint））。因此，透過IPD的三維堆疊及將IPD積體到InFO適配器設計中，還實現了經改善的電流處理（current handling）。
圖1根據一些實施例示出在形成嵌入式InD InFO適配器800的中間步驟中貫通孔（TV）（例如，貫通孔113）的形成。具體來說，圖1示出第一載體基底101以及在第一載體基底101上的第一黏合劑層103及聚合物層105。第一載體基底101包含例如矽系材料（例如，玻璃或氧化矽）或其他材料（例如，氧化鋁）、這些材料中的任意者的組合等。如下所述，第一載體基底101是平面的，以便適應半導體裝置（例如，被動裝置、主動裝置等）的貼合。
將第一黏合劑層103放置在第一載體基底101上，以輔助粘合上覆結構（例如，聚合物層105）。在一個實施例中，第一黏合劑層103可包括光熱轉換（light to heat conversion，LTHC）塗層。然而，也可使用其他類型的黏合劑，例如當暴露於紫外線光時會失去其粘合性質的紫外線膠、壓敏黏合劑、可輻射固化黏合劑、環氧樹脂或其組合等。第一黏合劑層103可以在壓力下易於變形的半液體或凝膠形式放置在第一載體基底101上。
將聚合物層105放置在第一黏合劑層103上，並且一旦半導體裝置已被貼合，聚合物層105便被用於保護例如所貼合的半導體裝置（例如，被動裝置、主動裝置等）。在一個實施例中，聚合物層105可以是聚苯並噁唑（polybenzoxazole，PBO），但也可使用任何合適的材料，例如聚醯亞胺或聚醯亞胺衍生物。可使用例如旋轉塗布製程將聚合物層105放置到厚度介於約0.5 μm與約10 μm之間（例如，約5 μm），但也可使用任何合適的方法及厚度。
一旦已形成聚合物層105，便可在聚合物層105上形成第一重佈線層（redistribution layer，RDL）（例如，第一重佈線層107）。在一個實施例中，第一重佈線層107包括嵌入第一系列介電層135（例如，三個介電層）內的第一系列導電層133（例如，兩個導電層）。在一個實施例中，第一系列導電層133的第一導電層形成在聚合物層105上。在一個實施例中，形成第一系列導電層133的第一導電層首先可透過合適的形成製程（例如，化學氣相沉積（chemical vapor deposition，CVD）或濺射）形成鈦銅合金的第一晶種層（圖中未示出）。然後可形成光阻（photoresist；或稱光致抗蝕劑）（圖中也未示出）以覆蓋第一晶種層，且然後可圖案化所述光阻以暴露出位於第一系列導電層133的第一導電層期望所處的位置處的第一晶種層的那些部分。
一旦已形成並圖案化光阻，便可透過例如鍍覆等沉積製程在第一晶種層上形成導電材料（例如，銅）。可將導電材料形成為具有介於約1 μm與約10 μm之間（例如，約5 μm）的厚度。然而，雖然所論述的材料及方法適於形成導電材料，但這些材料僅僅是示例性的。可使用任何其他合適的材料（例如，AlCu或Au）以及任何其他合適的形成製程（例如，化學氣相沉積或物理氣相沉積（physical vapor deposition，PVD））來形成第一系列導電層133的第一導電層。一旦已形成導電材料，便可透過例如灰化等合適的移除製程來移除光阻。另外，在移除光阻之後，可透過例如使用導電材料作為罩幕的合適的蝕刻製程來移除第一晶種層被光阻覆蓋的那些部分。
一旦已形成第一系列導電層133的第一導電層，便在第一系列導電層133的第一導電層上形成第一系列介電層135的第一介電層，並且第一系列介電層135的第一介電層可以是例如聚苯並噁唑（PBO）等材料，但也可使用任何合適的材料，例如聚醯亞胺或聚醯亞胺衍生物。可使用例如旋轉塗布製程來放置第一系列介電層135的第一介電層，但也可使用任何合適的方法。
一旦已形成第一系列介電層135的第一介電層，便可透過重複類似於刻第一系列導電層133的第一導電層及第一系列介電層135的第一介電層的步驟來形成第一系列導電層133中的第二導電層及第一系列介電層135中的第二介電層。可根據需要重複這些步驟，以便將第一系列導電層133中的每一者電連接到第一系列導電層133中位於下方的一者，並且可根據需要多次重複這些步驟，直到形成第一系列導電層133中位於最上方的一者及所述一系列介電層131中位於最上方的一者。在一個實施例中，第一系列導電層133及第一系列介電層135的形成可持續進行直到第一重佈線層107具有期望數目的層數（例如，兩層），但也可使用任何合適數目的個別層。此外，第一重佈線層107在本文中也可被稱為嵌入式InD InFO適配器800的背側金屬化層（backside metallization layer）。
一旦已在第一載體基底101上形成第一重佈線層107，便形成多個貫通孔113使其與第一重佈線層107電連接。在一個實施例中，貫通孔113可首先透過形成晶種層（圖1中未單獨示出）來形成。在一個實施例中，晶種層是有助於在隨後的加工步驟中形成較厚層的導電材料薄層。晶種層可包括約1,000 Å厚的鈦層，然後是約5,000 Å厚的銅層。依據所需的材料，可使用例如濺射、蒸鍍或電漿增強化學氣相沉積（plasma enhanced chemical vapor deposition，PECVD）製程等製程來產生晶種層。晶種層可被形成為具有介於約0.3 μm與約1 μm之間（例如，約0.5 μm）的厚度。
一旦已形成晶種層，便將光阻（在圖1中也未示出）放置在晶種層上。在一個實施例中，可使用例如旋轉塗布技術將光阻放置在晶種層上至介於約50 µm與約250 µm之間（例如約120 µm）的高度。一旦就位，然後便可透過將光阻暴露於圖案化能量源（例如，圖案化光源）以引發化學反應，從而引發被暴露于圖案化光源的光阻的那些部分中的物理變化來圖案化光阻。然後將顯影劑施加到經暴露的光阻以利用物理變化，並根據期望的圖案選擇性地移除光阻的經暴露部分或光阻的未經暴露部分。在一個實施例中，形成到光阻中的圖案是可用于形成貫通孔113的圖案，所述圖案被放置成位於隨後貼合的半導體裝置的不同側，如下面更詳細論述。然而，用於貫通孔113的圖案的任何合適的佈置形式皆可被利用。
在一個實施例中，貫通孔113在光阻內由一種或多種導電材料（例如，銅、鎢、其他導電金屬等）形成，並且可例如透過電鍍、無電鍍等形成。舉例來說，使用電鍍製程，其中晶種層及光阻浸沒或浸入在電鍍液中。晶種層表面電連接到外部直流（DC）電源的負極側（nagative side），使得晶種層在電鍍製程中充當陰極（cathod）。固體導電陽極（anode）（例如，銅陽極）也浸入在溶液中，並貼合到電源的正極側（positive side）。來自陽極的原子溶解在溶液中，陰極（例如，晶種層）從溶液中獲得溶解的原子，從而在光阻的開口內鍍覆被暴露出的晶種層的導電區域。
一旦已使用光阻及晶種層形成貫通孔113，便可使用合適的移除製程來移除光阻。在一個實施例中，可使用電漿灰化製程來移除光阻，由此可提高光阻的溫度，直到光阻經歷熱分解且可被移除。然而，也可使用任何其他合適的製程，例如濕剝除（wet strip）。移除光阻可暴露出位於下方的晶種層的部分。
一旦被暴露出之後，便可執行移除被暴露出的晶種層的部分。在一個實施例中，可透過例如濕蝕刻製程或乾蝕刻製程來移除晶種層被暴露出的部分（例如，未被貫通孔113覆蓋的那些部分）。舉例來說，在乾蝕刻製程中，可使用貫通孔113作為罩幕將反應物朝晶種層引導。在另一實施例中，可噴射蝕刻劑或以其他方式使蝕刻劑與晶種層接觸，以便移除晶種層被暴露出的部分。在已蝕刻掉晶種層被暴露出的部分之後，第一重佈線層107的一部分暴露在貫通孔113之間。
圖2根據一些實施例示出在形成嵌入式InD InFO適配器800的中間步驟中的晶粒接合製程。根據一些實施例，第一半導體晶粒201及第二半導體晶粒202在本文中被統稱為半導體晶粒200，並且貼合到在貫通孔113內的聚合物層105的平坦表面。可使用例如晶粒貼合膜將半導體晶粒200貼合到聚合物層105。在一個實施例中，晶粒貼合膜是環氧樹脂、酚醛樹脂、丙烯酸橡膠、二氧化矽填料或其組合，並且使用疊層技術來施加。然而，也可使用任何其他合適的材料及任何合適的形成方法。
半導體晶粒200可以是被動裝置。被動裝置的實例包括但不限於例如積體被動裝置（IPD）、多層陶瓷電容器（multi-layer ceramic capacitor，MLCC）、線圈電感器、薄膜電阻器等裝置。在一些實施例中，半導體晶粒200是被動裝置（例如，積體被動裝置（IPD））並且在本文中可被稱為IPD。在其他實施例中，半導體晶粒200可以是被動裝置及主動裝置的組合。主動裝置的實例包括但不限於積體主動裝置（IAD）、電晶體、鰭式場效應電晶體（fin field effect transistor，FinFET）、二極體、可控矽整流器（silicon-controlled rectifier，SCR）等。
在圖2中，示出了第一半導體晶粒201及第二半導體晶粒202。在一些實施例中，第二半導體晶粒202可與第一半導體晶粒201相同。在其他實施例中，第二半導體晶粒202可不同於第一半導體晶粒201。如圖2所示，半導體晶粒200是被動裝置，舉例來說，第一半導體晶粒201是第一嵌入式IPD，且第二半導體晶粒202是第二嵌入式IPD。在一些實施例中，第一嵌入式IPD與第二嵌入式IPD可以是相同類型的被動裝置。在其他實施例中，第二嵌入式IPD的被動裝置類型可以是不同於第一嵌入式IPD的被動裝置類型。然而，也可使用其他合適的裝置及組合。此外，可將任何合適數目的半導體晶粒200以及主動裝置及被動裝置的任何合適組合貼合到聚合物層105。根據一些實施例，半導體晶粒200可以是被動裝置（例如，第一半導體晶粒201是第一嵌入式IPD，且第二半導體晶粒202是第二嵌入式IPD），並且被動裝置佔據聚合物層105的平坦表面的至少50%，其中貫通孔113佈置在其間。在一些實施例中，扇出比（例如，扇出面積/Si晶粒面積）介於約1.8與約2.2之間。
半導體晶粒200包括晶粒基底205及形成在晶粒基底205內的一個或多個被動裝置207。晶粒基底205及形成在其中的裝置的材料取決於形成在其中的被動裝置207的類型。因此，在具有相同類型的第一半導體晶粒201及第二半導體晶粒202（例如，嵌入式IPD、嵌入式IAD等）的實施例中，晶粒基底205及形成在其中的裝置的材料可由相同的材料形成並且具有相同的構造；但不同的材料及不同的構造也是可能的。半導體晶粒200還包括形成在晶粒基底205上的多個晶粒金屬化佈線層221、多個晶粒接觸墊209和/或晶粒保護層213及形成在晶粒基底205中的多個被動裝置。形成在晶粒基底205上的這些層及形成在晶粒基底205中的裝置的材料可由相同的材料形成並且具有相同的構造；但不同的材料及不同的構造也是可能的。
晶粒基底205可包含經摻雜或未經摻雜的塊體矽（bulk silicon）、或絕緣體上覆矽（silicon-on-insulator，SOI）基底的主動層。一般來說，絕緣體上覆矽基底包含一層半導體材料，例如矽、鍺、矽鍺、絕緣體上覆矽、絕緣體上覆矽鍺（silicon germanium on insulator，SGOI）或其組合。可使用的其他基底包括多層式基底（multi-layered substrate）、梯度基底（gradient substrate）、或混合取向基底（hybrid orientation substrate）。
一個或多個被動裝置207包括例如電容器、電阻器、電感器等各種各樣的被動裝置，所述被動裝置可用於產生半導體晶粒200的設計所期望的結構特徵及功能特徵。可使用任何合適的方法在晶粒基底205內或晶粒基底205上形成一個或多個被動裝置207。
在晶粒基底205上以及在其中形成的一個或多個裝置（例如，被動裝置207）上形成晶粒金屬化佈線層221。晶粒金屬化佈線層221被設計成將形成在晶粒基底205內或形成在晶粒基底205上的各種裝置相互連接，以便形成功能電路。在一個實施例中，晶粒金屬化佈線層221是由交替的介電材料層與導電材料層形成，且可透過任何合適的製程（例如，沉積、鑲嵌、雙鑲嵌等）形成。在一個實施例中，可存在透過至少一個層間介電層（interlayer dielectric layer，ILD）211（標示於圖3）而與晶粒基底205分離的四個金屬化層，但晶粒金屬化佈線層221的精確數目取決於半導體晶粒200的設計。
晶粒接觸墊209可形成在晶粒金屬化佈線層221上方且與晶粒金屬化佈線層221電接觸。晶粒接觸墊209可包含鋁，但也可使用其他材料，例如銅。形成晶粒接觸墊209可使用沉積製程（例如，濺射）形成材料層（圖中未示出），且然後可透過合適的製程（例如，微影罩幕（photolithographic masking）及蝕刻）來移除所述材料層的一些部分以形成晶粒接觸墊209。然而，可利用任何其他合適的製程。晶粒接觸墊209可被形成為具有介於約0.5 μm與約4 μm之間（例如，約1.45 μm）的厚度。然而，可利用任意合適的厚度。
根據一些實施例，可在晶粒接觸墊209上形成晶粒保護層213，作為在形成有多個第一半導體晶粒201（例如，第一嵌入式IPD裝置）的晶圓（例如，8吋晶圓等）的晶圓加工期間沉積的保護塗層。使用例如可固化樹脂或聚醯亞胺塗層（例如，聚醯亞胺（polyimide，PI）、聚苯並噁唑（PBO）、環氧膜等）將保護塗層沉積在晶圓上，以形成晶粒保護層213。可透過旋塗技術（spin-on technique）沉積保護塗層，且然後使用例如低溫固化技術固化所述保護塗層。然而，也可使用任何合適的塗層、任何合適的沉積技術及任何合適的固化技術。一旦固化，便可在晶粒保護層213上施加背面研磨帶（back grinding tape），並執行背面研磨製程以減小（減薄）晶圓的背側（例如，矽基底）。在背面研磨之後，將晶粒貼合膜及切割膠帶（dicing tape）施加到晶圓的背側，以將晶圓貼合到切割框架（例如，12吋切割框架等）。一旦貼合到框架後，便移除背面研磨帶，並對晶圓執行晶圓切割製程（例如，鋸切、雷射切割、電漿切割等）以從晶圓單體化多個半導體晶粒。因此，在轉移及進一步加工期間，保護塗層保留在半導體晶粒200上作為晶粒保護層213。一旦被單體化，便可使用例如熱製程改變晶粒貼合膜的粘合性質而從切割膠帶移除個別晶粒；然後，可將個別晶粒轉移（例如，透過拾取及放置製程）到載體框架或托盤以進行進一步加工。在一些實施例中，半導體晶粒200可先經受可選的測試製程，以識別“已知良好”的晶粒。因此，只有那些“已知良好”的晶粒可被轉移到載體框架或托盤以進行進一步加工。
圖2進一步示出作為第一半導體晶粒201及第二半導體晶粒202的個別晶粒（例如，“已知良好”晶粒，如果已經受可選地測試）的放置。可例如使用拾取及放置製程將第一半導體晶粒201及第二半導體晶粒202從載體框架或托盤轉移並放置在不同的貫通孔113之間的聚合物層105上。然而，也可使用將第一半導體晶粒201及第二半導體晶粒202放置在聚合物層105上的任何其他方法。根據一些實施例，貫通孔113的高度大於半導體晶粒200的高度。
圖3根據一些實施例示出在形成嵌入式InD InFO適配器800的中間步驟中的模制製程、薄化製程及保護層移除製程。模制製程包括包封貫通孔113、第一半導體晶粒201及第二半導體晶粒202。所述包封（例如，CMC模制）可在模制裝置中進行，所述模制裝置可包括頂部模制部分及可與頂部模制部分分離的底部模制部分。當頂部模制部分降低到鄰近底部模制部分時，可為第一載體基底101、貫通孔113、第一半導體晶粒201及第二半導體晶粒202形成模制空腔。
在包封製程期間，可鄰近底部模制部分放置頂部模制部分，從而將第一載體基底101、貫通孔113、第一半導體晶粒201及第二半導體晶粒202封閉在模制空腔內。一旦被封閉，頂部模制部分及底部模制部分便可形成氣密密封（airtight seal）以控制氣體流入模制空腔及從模制空腔流出。一旦被密封，便可將包封體401放置在模制空腔內。包封體401可以是例如聚醯亞胺、聚苯硫醚（PPS）、聚醚醚酮（PEEK）、聚醚碸（PES）、耐熱水晶樹脂（heat resistant crystal resin）、或其組合等第一模制化合物樹脂。可在頂部模制部分與底部模制部分對齊之前將包封體401放置在模制空腔內，抑或可透過注射口將包封體401注射到模制空腔內。
一旦包封體401已被放置到模制空腔內而使得包封體401包封第一載體基底101、貫通孔113、第一半導體晶粒201及第二半導體晶粒202，便可將包封體401固化以便硬化包封體401來實現保護。雖然確切的固化製程至少部分地取決於為包封體401選擇的特定材料，然而在選擇模制化合物作為包封體401的實施例中，可透過例如將包封體401加熱到約100℃與約130℃之間（例如，約125℃）達約60秒到約3600秒（例如，約600秒）的時間等製程來進行固化。另外，可在包封體401內包含引發劑和/或催化劑以更好地控制固化製程。
然而，如所屬領域中的普通技術人員將知，上述固化製程僅為示例性製程，而並不旨在限制當前實施例。也可使用其他固化製程，例如輻照或甚至使包封體401在周圍環境溫度下硬化。可使用任何合適的固化製程，且所有此種製程均旨在包含于本文所論述實施例的範圍內。
圖3還示出使包封體401薄化以暴露出貫通孔113、第一半導體晶粒201及第二半導體晶粒202以進行進一步處理。可例如使用機械研磨或化學機械拋光（chemical mechanical polishing，CMP）製程來執行薄化，由此利用化學蝕刻劑及研磨劑來使包封體401反應並研磨掉包封體401，直到第一半導體晶粒201及第二半導體晶粒202的晶粒保護層213與貫通孔113一起被暴露出來。因此，第一半導體晶粒201的晶粒保護層213、第二半導體晶粒202的晶粒保護層213及貫通孔113可具有與包封體401共面（coplanar）的平坦表面。在一些實施例中，包封體401可薄化到介於約50 μm與約300 μm之間（例如，約50 μm）的厚度Th1 。
然而，雖然上述化學機械拋光製程被呈現為一個說明性實施例，但其並不旨在限制所述實施例。可使用任何其他合適的移除製程來薄化包封體401、暴露出第一半導體晶粒201及第二半導體晶粒202的晶粒保護層213以及暴露出貫通孔113。舉例來說，可使用一系列化學蝕刻。可利用此製程及任何其他合適的製程來薄化包封體401，並且所有此種製程均旨在包含於所述實施例的範圍內。
圖3進一步示出一旦已完成薄化製程，便從半導體晶粒200移除晶粒保護層213。在一些實施例中，可在薄化製程期間（例如，在用於薄化包封體401的薄化製程期間使用的機械研磨、化學機械拋光製程及其他移除製程（例如，所述一系列化學蝕刻）中的一者或多者期間）移除晶粒保護層213。在其他實施例中，可在薄化包封體401之後移除晶粒保護層213。舉例來說，可透過使用對晶粒保護層213的材料具有選擇性的蝕刻劑的製程（例如，濕蝕刻）來移除晶粒保護層213。
圖4根據一些實施例示出在形成嵌入式InD InFO適配器800的中間步驟中的第二重佈線層（RDL）（例如，第二重佈線層407）、多個第一外部連接件505的形成、以及預切（pre-cut）製程。一旦已完成薄化製程並且在已移除晶粒保護層213之後，便形成第二重佈線層407以將第一半導體晶粒201、第二半導體晶粒202及貫通孔113互連到第一外部連接件505。
在一個實施例中，第二重佈線層407包括嵌入在第二系列介電層535中的第二系列導電層533。在一個實施例中，第二系列介電層535的第一介電層形成在包封體401上以及被暴露出的半導體晶粒200的表面上。可使用任何適於形成第一系列介電層135的材料（例如，（PBO））且使用任何適於形成第一系列介電層135的沉積製程（例如，旋轉塗布製程）來形成第二系列介電層535，但也可使用任何合適的材料及任何合適的方法。
在已形成第二系列介電層535的第一介電層之後，可透過移除第二系列介電層535的第一介電層的一些部分來穿過第二系列介電層535的第一介電層製成多個開口。可使用合適的微影罩幕及蝕刻製程來形成所述多個開口，但可使用任何合適的一個或多個製程來圖案化第二系列介電層535的第一介電層。
一旦已形成並圖案化第二系列介電層535的第一介電層，便在第二系列介電層535的第一介電層內形成的多個開口之上並穿過所述多個開口形成第二系列導電層533的第一導電層。可透過使用適於形成第一系列導電層133的第一晶種層（圖中未示出）的任何材料（例如，鈦銅合金）及任何製程（例如，化學氣相沉積（CVD））先沉積第二晶種層（圖中未示出）來形成第二系列導電層533，但也可使用任何合適的材料及任何合適的製程來形成第二晶種層。形成光阻（圖中也未示出）以覆蓋第二晶種層，且然後將所述光阻圖案化以暴露出位於第二系列導電層533的第一導電層期望所處的位置處的第二晶種層的那些部分。所述光阻可形成在第二系列導電層533的第二晶種層上後再圖案化，且可使用適合在第一晶種層上形成光阻且再圖案化的任何材料及任何製程圖案化，但也可使用任何其他合適的材料及任何其他合適的製程。
一旦已在第二系列導電層533的第一導電層期望所處的位置處透過光阻暴露出第二晶種層的所述部分，便可使用適於形成第一系列導電層133的任何材料（例如，銅）及任何沉積製程（例如，鍍覆）在第二晶種層上形成導電材料。用於形成第二系列導電層533的導電材料可被形成為具有適於形成第一系列導電層133的任何厚度（例如，5 μm）。然而，可使用任何合適的材料、任何合適的沉積方法及任何合適的厚度來形成第二系列導電層533。一旦已形成導電材料，便可透過合適的移除製程（例如，灰化）來移除光阻。另外，在移除光阻之後，可使用例如合適的蝕刻製程並使用第二系列導電層533的第一導電層的導電材料作為罩幕來移除被光阻覆蓋的第二晶種層的那些部分。
一旦已形成第二系列導電層533的第一導電層，便可透過重複類似於第二系列介電層535的第一介電層及第二系列導電層533的第一導電層的步驟來形成第二重佈線層407的其他層。可根據需要重複這些步驟，以便將第二系列導電層533中的每一者電連接到第二系列導電層533的位於下方的導電層，並且可根據需要多次重複這些步驟，直到已形成第二系列導電層533中的最上導電層及第二系列介電層535中的最上介電層。在一個實施例中，第二系列導電層533及第二系列介電層535的沉積及圖案化可持續進行，直到第二重佈線層407具有期望數目的層數，但也可使用任何合適數目的個別層。
此外，雖然第二重佈線層407在圖4中被示出為具有第二系列導電層533中的兩個導電層及第二系列介電層535中的兩個介電層，但此是為了清楚起見而不旨在限制實施例。確切來說，可透過重複上述製程形成任何合適數目的導電層及任何合適數目的介電層，以形成第二重佈線層407的更多層。此外，第二重佈線層407在本文中也可被稱為嵌入式InD InFO適配器800的正側金屬化層（front-side metallization layer）。
根據一些實施例，可在第二重佈線層407上形成第三鈍化層503，以便為第二重佈線層407及其他位於下方的結構提供保護及隔離。第三鈍化層503可以是聚苯並噁唑（PBO），但也可使用任何合適的材料，例如聚醯亞胺或聚醯亞胺衍生物。可使用例如旋轉塗布製程將第三鈍化層503放置到介於約5 μm與約25 μm之間（例如，約7 μm）的厚度，但也可使用任何合適的方法及厚度。
圖4進一步示出形成多個第一外部連接件505以與第二重佈線層407電接觸。在一個實施例中，在已形成第三鈍化層503之後，可透過移除第三鈍化層503的一些部分來穿過第三鈍化層503製成多個開口，以在期望用於第一外部連接件505的位置中暴露出第二重佈線層407的一些部分。透過穿過第三鈍化層503的開口，允許位於下方的第二重佈線層407的部分與第一外部連接件505之間進行接觸。可使用合適的微影罩幕及蝕刻製程來形成開口，但也可使用用於暴露出第二重佈線層407的一些部分的任何合適的製程。
在一個實施例中，第一外部連接件505可透過第三鈍化層503被放置在第二重佈線層407上，並且可共同形成球柵陣列（BGA），所述球柵陣列包含共晶材料（eutectic material）（例如，焊料），但也可使用任何合適的材料。在一些實施例中，第一外部連接件505包括透過在第二重佈線層407上方的第三鈍化層503的開口中形成的第一凸塊下金屬（underbump metallization，UBM）（例如，多個第一UBM 507）及形成在第一UBM 507上方的多個第一焊料凸塊509。可透過一個或多個沉積及圖案化製程形成第一UBM 507。
在第一外部連接件505是第一焊料凸塊509的實施例中，可使用落球法（ball drop method）（例如，直接落球製程）由焊料形成第一外部連接件505。第一焊料凸塊509也可透過以下方式形成：首先透過任何合適的方法（例如，蒸鍍、電鍍、印刷或焊料轉移）形成錫層，且然後執行回焊（reflow）以將材料成形為期望的凸塊形狀。
一旦已形成第一外部連接件505，便可執行測試以確保所述結構適於進一步加工。此外，可執行預切製程以形成穿過重佈線層的多個開口，從而有助於在用於將個別適配器（例如，嵌入式InD InFO適配器800）彼此分離的後續切割製程期間防止或減少第二重佈線層407的分層（delimination）。
圖5根據一些實施例示出在形成嵌入式InD InFO適配器800的中間步驟中的框架安裝（frame mounting）製程及載體剝離（de-bonding）製程。在一個實施例中，可使用第一膠帶603（例如，紫外線膠帶）將第一外部連接件505（且因此包括半導體晶粒200的結構）貼合到第一環結構601，但也可使用任何其他合適的黏合劑或其他合適的貼合。第一環結構601可以是金屬環，所述金屬環旨在在剝離製程期間及之後為所述結構提供支撐及穩定性。
一旦第一外部連接件505（且因此所述結構）被貼合到第一環結構601，便可透過使用例如熱製程改變第一黏合劑層103的粘合性質而從所述結構剝離第一載體基底101。在一個特定實施例中，使用例如紫外線（ultraviolet，UV）雷射器、二氧化碳（CO2）雷射器或紅外線（infrared，IR）雷射器等能量源來輻照及加熱第一黏合劑層103，直到第一黏合劑層103失去其至少一些粘合性質。一旦執行之後，第一載體基底101及第一黏合劑層103便可物理分離並被從所述結構移除。
圖6示出根據一些實施例圖案化聚合物層105，以便形成多個第一開口703並暴露出位於下方的第一重佈線層107。在一個實施例中，可使用例如雷射鑽孔方法來圖案化聚合物層105，透過所述方法雷射被導向期望被移除的聚合物層105的那些部分。因此，在聚合物層105中形成第一開口703，以暴露出位於下方的第一重佈線層107的第一系列導電層133中的第一導電層。在雷射鑽孔製程期間，鑽孔能量可介於0.1 mJ到約60 mJ的範圍內，並且鑽孔角度與聚合物層105的法線成約0度（垂直於聚合物層105）到約85度。
在另一實施例中，可透過以下方式來圖案化聚合物層105：首先將光阻（圖中未示出）施加到聚合物層105，且然後將光阻暴露於圖案化能量源（例如，圖案化光源）以引發化學反應，從而引發暴露于圖案化光源的光阻的那些部分中的物理變化。然後將顯影劑施加到經暴露出的光阻以利用物理變化，並根據期望的圖案選擇性地移除光阻的經暴露部分或光阻的未經暴露部分，且利用例如乾蝕刻製程來移除位於下方的聚合物層105的經暴露部分。然而，可利用用於圖案化聚合物層105的任何其他合適的方法來形成第一開口703。在一些實施例中，在形成第一開口703之後執行清潔製程，以便移除任何殘留物（例如，從雷射鑽孔製程中）。
圖7示出根據一些實施例的預焊膏印刷製程（pre-solder paste printing process），所述製程用以將背側球墊焊膏放置在聚合物層105的開口內以便保護現在被暴露出的貫通孔113。在一個實施例中，背側球墊可包含例如焊料膏（solder on paste）或氧化保焊劑（oxygen solder protection，OSP）等導電材料，但也可使用任何合適的材料。在一個實施例中，可使用焊膏工具700及模版（stencil）707來施加多個背側球墊，但也可使用任何合適的施加方法。
一旦已形成背側球墊，便可在背側球墊上形成多個第二外部連接件705。在第二外部連接件705是錫焊料凸塊的實施例中，可透過利用任何合適的方法（例如，蒸鍍、電鍍、印刷、焊料轉移、植球等）來形成第二外部連接件705，首先將錫層形成至例如約100 μm的厚度。一旦已在所述結構上形成錫層，便執行回焊以將材料成形為期望的凸塊形狀。
圖8根據一些實施例示出在形成嵌入式InD InFO適配器800的中間步驟中的封裝體單體化製程及框架到托盤轉移製程。一旦第二外部連接件705已沉積在嵌入式InD InFO適配器800上，便執行切割製程（例如，鋸切、雷射鑽孔等）以將半導體封裝體分離成個別的多個適配器（例如，嵌入式InD InFO適配器800）。在一個實施例中，切割製程使用鋸（圖中未示出）從與多個預切口（pre-cuts）相對的封裝體的一側並在封裝體的切割區域內切割封裝體。當鋸（saw）透過切割區域朝向目標預切口向下切割時，一旦鋸遇到目標預切口的開口，與目標預切口接界（boardering）的多個嵌入式InD InFO適配器800便彼此分離。因此，鋸不接觸相鄰適配器中任一者（例如，嵌入式InD InFO適配器800）的第二重佈線層407。因此，避免或減少了第二重佈線層407的破裂和/或與相鄰適配器（例如，嵌入式InD InFO適配器800）的包封體401和/或貫通孔113的平坦表面之間的分層。雖然圖中未示出，但可在其他切割區域（例如，與其他目標預切口（圖中未示出）接界的相鄰適配器（例如，嵌入式InD InFO適配器800）之間的切割區域）中執行上述預切製程及切割製程。根據一些實施例，一旦被單體化，嵌入式InD InFO適配器800便可具有介於約2 mm與約26 mm之間（例如，約25 mm）的第一整體寬度W1 ；介於約0.2 mm與約0.5 mm之間（例如，約0.25 mm）的第一整體高度H1 ；以及根據一些實施例介於約50 mm2 與約2,500 mm2 之間（例如，約625 mm2 ）的整體尺寸（例如，面積或佔用區域）。
在已完成切割製程並且已從半導體封裝體單體化嵌入式InD InFO適配器800之後，便從第一膠帶603移除嵌入式InD InFO適配器800，並且將嵌入式InD InFO適配器800放置在托盤850中。在一些實施例中，托盤850由例如鋁、鋁合金、不銹鋼等合適的材料形成。然而，可使用任何合適的材料。在一些實施例中，托盤850可防止第一外部連接件505及第二外部連接件705在進一步的處理及加工期間短路。因此，托盤850可為嵌入式InD InFO適配器800提供保護，直到在三維封裝製程期間放置了嵌入式InD InFO適配器800，從而實現三維封裝製程經改善的可靠性及更高的良率。
圖9根據一些實施例示出在嵌入式InD InFO適配器800的俯視圖及所述俯視圖的放大部分中半導體晶粒200及貫通孔113的佈置及相對間距。具體來說，圖1到圖8示出圖9的俯視圖透過線A-A’截取的剖視圖。
圖9進一步示出在俯視圖及放大部分中示出的半導體晶粒200與貫通孔113的佈置形式的特徵之間的一些距離。根據一些實施例，圖9示出在第一對相鄰晶粒之間沒有設置貫通孔113的情況下所述第一對相鄰晶粒之間有第一距離D1 ，其中第一距離D1 介於約40 μm與約1000 μm之間，例如為約40 μm。圖9還示出在第二對相鄰晶粒之間設置有貫通孔113的情況下所述第二對相鄰晶粒之間有第二距離D2 ，其中第二距離D2 介於約170 μm與約1000 μm之間，例如為約170 μm。圖9進一步示出嵌入式InD InFO適配器800的周界邊緣與半導體晶粒200中最靠近所述周界邊緣（例如，板（POB）的周界邊緣）設置的晶粒之間有第三距離D3 ，在POB與最靠近POB設置的晶粒之間沒有設置任何貫通孔113，其中第三距離D3 大於150 μm。在圖9的放大部分中，存在貫通孔113的尺寸（例如，直徑）D4 ，其中尺寸D4 介於約50 μm與約200 μm之間，例如為約50 μm。在圖9的放大部分中還示出了貫通孔113與半導體晶粒200中的相鄰晶粒之間的第一間距S1 ，其中第一間距S1 介於約60 μm與約400 μm之間，例如為約60 μm。圖9的放大部分進一步示出相鄰的通孔（例如，貫通孔113）之間的第二間距S2 ，其中第二間距S2 介於約60 μm與約300 μm之間，例如為約60 μm。此外，在圖9的放大部分中還示出貫通孔113與板（FOB）的前邊緣之間的第三間距S3 ，其中第三間距S3 大於150 μm。然而，對於第一距離、第二距離及第三距離（D1 、D2 、D3 ）、尺寸（D4 ）以及第一間距、第二間距及第三間距（S1 、S2 、S3 ）來說，可使用其他合適的距離、合適的尺寸及合適的間距。
對當前實施例的另一部分參照圖10，圖10示出根據一些實施例的SoW封裝體1000（例如，面積大於或等於10,000 mm2 的超大扇出型晶圓級封裝體）及在形成三維積體電路（3D IC）InFO SoW封裝體的中間步驟中的雷射鑽孔製程。SoW封裝體1000可以是包括一個或多個積體電路（integrated circuit，IC）晶粒（例如，積體電路晶粒50）（例如，兩個系統單晶片（system on chip，SoC）晶粒（例如，SoC晶粒50A）及輸入/輸出（I/O）介面晶粒（例如，I/O介面晶粒50B））的重構晶圓，用於提供期望的能力（例如，邏輯功能、記憶體功能、I/O功能等），且SoW封裝體1000可以是包括積體電路晶粒50的單個計算裝置。舉例來說，SoW封裝體1000可以是伺服器應用中的人工智慧（artificial intelligence，AI）加速器，並且每個積體電路晶粒50可以是人工智慧加速器的神經網路節點。在一些實施例中，每個積體電路晶粒50可物理（實體）及電連接到外部系統。此外，一個或多個積體電路晶粒50可物理及電連接到外部系統，並且可用作例如連接位點（connecting site），以使得積體電路晶粒50中的其他積體電路晶粒（例如，計算位點（computing site））能夠透過用作連接位點的所述一個或多個積體電路晶粒50連接到外部系統。
SoW封裝體1000的示例性系統包括但不限於人工智慧伺服器的加速器、高性能計算（high-performance computing，HPC）系統或其他資料中心應用、高功率計算裝置（high power computing device）、雲端計算系統（cloud computing system）、邊緣計算系統等（edge computing system）。雖然在圖10中示出了三個晶粒，但應理解，SoW封裝體1000可包括任何合適數目的積體電路晶粒50，並且積體電路晶粒50可以任何合適的方式進行佈局。此外，積體電路晶粒50可包括任何合適技術節點的組件，並且可包括相同技術節點的元件，或者可包括不同技術節點（例如，7 nm技術、10 nm技術等）的組件。然而，任何合適的技術節點的任何合適的組件都可用於積體電路晶粒50。
可透過首先在例如玻璃載體、陶瓷載體等第二載體基底（圖中未示出）上形成第二黏合劑層（圖中未示出）來形成SoW封裝體1000。如上所述，可使用適於在載體基底上形成黏合劑層的任何材料（例如，光熱轉換（LTHC）塗層）及任何方法（例如，以液體形式沉積）來形成第二黏合劑層及第二載體基底。在一些實施例中，第二載體基底可以是晶圓使得多個SoW封裝體1000能夠同時形成在第二載體基底上，並且第二黏合劑層可以是例如晶粒貼合膜（die attach film，DAF）等材料。因此，在形成SoW封裝體1000的後續加工步驟中，第二黏合劑層可與第二載體基底一起被從上覆結構移除。然而，任何合適的材料都可用於第二載體基底及第二黏合劑層。
一旦已形成第二黏合劑層，便可將積體電路晶粒50放置在第二載體基底的期望位置上並透過黏合劑層將積體電路晶粒50粘合在所述期望位置中。將期望類型及數量的積體電路晶粒50貼合在SoW封裝體1000的計算位元點區域R1 中，並且將期望類型及期望數量的積體電路晶粒50貼合在SoW封裝體1000的連接位元點區域R2 中。在一些實施例中，第一類型的積體電路晶粒50（例如，SoC晶粒50A）被貼合在計算位元點區域R1 中，且第二類型的積體電路晶粒50（例如，I/O介面晶粒50B）被貼合在連接位元點區域R2 中。雖然在計算位元點區域R1 中示出了兩個積體電路晶粒（例如，SoC晶粒50A），並且在連接位元點區域R2 中示出了I/O介面晶粒50B，但應理解，在一些或所有位點中可彼此相鄰地貼合任何期望類型的多個積體電路晶粒50。當多個積體電路晶粒50被貼合在計算位元點區域R1 和/或連接位元點區域R2 中時，積體電路晶粒50可具有相同的技術節點，或者可具有不同的技術節點。舉例來說，積體電路晶粒50可包括在10 nm技術節點處形成的晶粒、在7 nm技術節點處形成的晶粒等或其組合。
一旦放置在期望的位置中，便可在第二包封製程中使用例如形成在積體電路晶粒50之上及周圍並包封積體電路晶粒50的第二模制化合物1006來包封積體電路晶粒50。第二模制化合物1006可以是包封體、環氧樹脂等，並且可使用與如上所述形成包封體401時所使用者類似的包封製程及類似的材料來形成。然而，可透過任何合適的包封製程（例如，壓縮模制、轉移模制等）並且使用任何合適的包封體來形成第二模制化合物1006。可以液體或半液體形式施加第二模制化合物1006，且然後將第二模制化合物1006固化。在一些實施例中，第二模制化合物1006形成在第二載體基底上使得積體電路晶粒50被掩埋或覆蓋，且然後對第二模制化合物1006執行平坦化製程，以暴露出積體電路晶粒50的多個晶粒連接件1066。因此，在平坦化製程之後，第二模制化合物1006、晶粒連接件1066及積體電路晶粒50的介電層1068的最上表面是共面的。如上所述，可例如使用任何合適的平坦化製程（例如，化學機械平坦化（CMP））執行所述平坦化製程。然而，可使用任何合適的平坦化製程。
一旦已包封積體電路晶粒50，便在第二模制化合物1006及積體電路晶粒50上形成重佈線結構1008。重佈線結構1008包括多個金屬化圖案1072、多個介電層1070及多個凸塊下金屬（under-bump metallurgies，UBMs）（例如，多個第二凸塊下金屬1074）。金屬化圖案也可被稱為重佈線層或重佈線路（redistribution line）。可以與如上所述用於形成第二重佈線層407的層類似的方式及類似的材料形成重佈線結構1008的層。然而，也可使用任何合適的材料及任何合適的方法。重佈線結構1008包括在一系列金屬化圖案1072上形成的一系列介電層1070。任何合適的厚度都可用於介電層1070及金屬化圖案1072。此外，重佈線結構1008可具有任何合適數目的介電層及任何合適數目的金屬化圖案。
一旦已形成重佈線結構1008的期望的最頂層，便使第二凸塊下金屬1074形成有延伸穿過介電層1070的最頂層的通孔部分，以物理及電耦合到金屬化圖案1072的最頂層。因此，第二凸塊下金屬1074允許外部連接到重佈線結構1008，並且透過重佈線結構1008電耦合到積體電路晶粒50的晶粒連接件1066。可以與如上所述用於形成第一UBM 507類似的方式及類似的材料形成第二凸塊下金屬1074。然而，可使用任何合適的材料及任何合適的製程來形成重佈線結構1008的第二凸塊下金屬1074。
此外，重佈線結構1008的膜層可包括多個不同尺寸的金屬化圖案及介電層。根據一些實施例，重佈線結構1008包括與第二組RDL層1008B相比具有相對較小尺寸的第一組RDL層1008A、以及與第一組RDL層1008A相比具有相對較大尺寸的第二組RDL層1008B。與第二組RDL層1008B相比，第一組RDL層1008A包括嵌入在四層相對薄的介電層中的三層相對精細特徵化（fine-featured）的金屬化圖案，並且與第一組RDL層1008A相比，第二組RDL層1008B包括嵌入在四個相對厚的介電層中的三層相對粗糙特徵化（coarse-featured）的金屬化圖案。然而，重佈線結構1008可具有任何合適數目的層數、任何合適數目的層組、任何合適粗糙度的金屬化圖案以及任何合適厚度的介電層。
一旦已形成重佈線結構1008，便執行框架安裝製程及載體剝離製程，以從第二模制化合物1006及SoW封裝體1000的積體電路晶粒50分離或“剝離”第二載體基底及黏合劑層。根據一些實施例，可使用如上所述用於分離第一載體基底101及第一黏合劑層103的類似剝離製程從SoW封裝體1000剝離第二載體基底及第二黏合劑層。舉例來說，可使用熱製程來改變第二黏合劑層的粘合性質，直到第二黏合劑層失去其至少一些粘合性質並且第二載體基底及第二黏合劑層被從SoW封裝體1000移除。根據一些實施例，一旦已移除第二載體基底及第二黏合劑層，SoW封裝體1000便可具有介於約20 mm與約300 mm之間（例如，約295 mm）的第二整體寬度W2 ；介於約0.05 mm與約1 mm之間（例如，約0.8 mm）的第二整體高度H2 ；以及根據一些實施例介於約10,000 mm2 與約75,000 mm2 之間（例如，約71,000 mm2 ）的整體尺寸（例如，面積或佔用區域）。
一旦已完成載體剝離製程，便接著使用第二膠帶1603（例如，紫外線膠帶）將SoW封裝體1000貼合到第二環結構1601，但也可使用任何其他合適的黏合劑或貼合。第二環結構1601及第二膠帶1603在載體剝離製程之後為SoW封裝體1000提供支撐及穩定性，並且可類似於如上所述在嵌入式InD InFO適配器800的載體剝離製程中使用的第一環結構601（例如，金屬環）及第一膠帶603。
一旦轉移到第二環結構1601，便可使用例如雷射鑽孔機1150穿過SoW封裝體1000形成可選的多個螺孔1148。然而，也可使用任何合適的工具及任何合適的製程（例如，機械鑽孔等）來形成可選的螺孔1148。在一些實施例中，可透過用雷射鑽孔機1150為可選的螺孔1148鑽出輪廓且然後移除由所述輪廓分開的材料來形成可選的螺孔1148。可選的螺孔1148可具有幾種可能的形狀。舉例來說，可選的螺孔1148可具有正方形形狀、圓形形狀、八角形形狀等。應理解，其他形狀也是可能的。具體來說，可選的螺孔1148可具有任何圓的形狀（例如，圓形、卵形、橢圓形等）或者可具有任何多邊形形狀（例如，規則的或不規則的）。還應理解，其他類型的孔也是可能的。具體來說，可選的螺孔1148可以是與除螺釘之外的任何合適的緊固件（例如，螺栓、扣環、外掛程式、螺杆、錨、支架及夾具等）一起使用的任何類型的孔（例如，螺栓孔、環孔等）。
繼續參照圖11，根據一些實施例示出了三維積體電路（3D-IC）模組插座系統1100。三維積體電路模組插座系統1100包括SoW封裝體1000、嵌入式InD InFO適配器800、插座1142及外部系統連接件1143。一旦已將SoW封裝體1000（例如，第一SoW封裝體1001（參照圖10））貼合到第二膠帶1603並且已形成可選的螺孔1148（如果提供），便將嵌入式InD InFO適配器800及外部系統連接件1143貼合到SoW封裝體1000的重佈線結構1008。插座1142貼合在嵌入式InD InFO適配器800上，並提供用於將功能模組（圖中未示出）外部連接到三維積體電路模組插座系統1100的多個介面。功能模組在本文中也可被稱為積體電路（IC）封裝體。外部系統連接件1143提供用於將外部系統連接到三維積體電路模組插座系統1100的介面。在下文更詳細地論述由插座1142及外部系統連接件1143提供的功能模組及介面。
圖11進一步示出包括進行外部連接的多個第三接觸墊1144（例如，鋁墊）的插座1142及外部系統連接件1143。在一些實施例中，可在安裝在SoW封裝體1000上之前形成用於外部系統連接件1143和/或插座1142的可選的多個第三外部連接件1505。根據一些實施例，可透過在外部系統連接件1143和/或插座1142的第三接觸墊1144上沉積多個第二焊料凸塊1509來形成可選的第三外部連接件1505。可使用用於形成嵌入式InD InFO適配器800的第一焊料凸塊509的類似製程（例如，落球法）及類似材料（例如，焊料）來沉積第二焊料凸塊1509。使用多個導電連接件1140將嵌入式InD InFO適配器800及外部系統連接件1143安裝到SoW封裝體1000的第二凸塊下金屬1074。根據一些實施例，首先透過在SoW封裝體1000的第二凸塊下金屬1074上形成一層預焊膏或焊料來形成導電連接件1140。然而，可使用任何合適的製程（例如，蒸鍍、電鍍、印刷、焊料轉移、植球等）而在第二凸塊下金屬1074上形成預焊膏或焊料。在一些實施例中，導電連接件1140可以是球柵陣列（BGA）連接件、焊料球、金屬柱、受控塌陷晶片連接（controlled collapse chip connection，C4）凸塊、微凸塊或無電鍍鎳鈀浸金技術（electroless nickel-electroless palladium-immersion gold technique，ENEPIG）形成的凸塊等。導電連接件1140可包含例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似材料或其組合等導電材料。
一旦已在第二凸塊下金屬1074上形成焊料層，便例如透過拾取及放置製程將嵌入式InD InFO適配器800放置在SoW封裝體1000的計算位元點區域R1 中的第二凸塊下金屬1074上；例如透過拾取及放置製程將外部系統連接件1143放置在SoW封裝體1000的連接位元點區域R2 中的第二凸塊下金屬1074上；並且例如透過拾取及放置製程將插座1142放置在SoW封裝體1000的計算位元點區域R1 中的嵌入式InD InFO適配器800的第二外部連接件705上。然而，可使用任何合適的放置製程來放置嵌入式InD InFO適配器800、外部系統連接件1143和/或插座1142。SoW封裝體1000的計算位元點區域R1 與專用於執行與SoW封裝體1000的插座1142界接的功能模組（圖中未示出）的計算之SoW封裝體1000的積體電路晶粒50（例如，SoC晶粒50A）的區域相關。SoW封裝體1000的連接位元點區域R2 與專用于路由計算位元點區域R1 的積體電路晶粒50的連接之SoW封裝體1000的積體電路晶粒50（例如，I/O介面晶粒50B）的區域相關，並且因此用於將與SoW封裝體1000的插座1142界接的功能模組（圖中未示出）路由到外部系統。根據一些實施例，一旦已放置插座1142，便使用例如一次回焊製程（one-time reflow process）將插座1142的第三接觸墊1144接合到嵌入式InD InFO適配器800的第二外部連接件705，並將嵌入式InD InFO適配器800的第一外部連接件505及外部系統連接件1143的第三接觸墊1144接合到SoW封裝體1000的第二凸塊下金屬1074。然而，可使用任何合適的製程將插座1142接合到嵌入式InD InFO適配器800，並將嵌入式InD InFO適配器800及外部系統連接件1143接合到SoW封裝體1000。
圖12根據一些實施例示出用於三維積體電路模組插座系統1100的可選的底部填充製程、框架拆卸製程及模組安裝製程。一旦插座1142、嵌入式InD InFO適配器800及外部系統連接件1143已接合到SoW封裝體1000的第二凸塊下金屬1074，便可形成可選的底部填料1146來填充嵌入式InD InFO適配器800和/或外部系統連接件1143與SoW封裝體1000的重佈線結構1008之間的間隙。可選的底部填料1146可在嵌入式InD InFO適配器800和/或外部系統連接件1143貼合到SoW封裝體1000之後形成，或者可在嵌入式InD InFO適配器800和/或外部系統連接件1143貼合到SoW封裝體1000之前形成。在一些實施例中，可選的底部填料1146可使用合適的製程（例如，毛細流動製程等）在貼合嵌入式InD InFO適配器800及外部系統連接件1143之後形成。然而，可使用任何合適的材料及任何合適的製程或材料及製程的組合來形成可選的底部填料1146。在一些實施例中，可選的底部填料1146也可使用上述材料及製程形成以填充插座1142與嵌入式InD InFO適配器800之間的間隙。
插座1142用作積體電路（IC）封裝體1201（在本文中也被稱為功能模組）的電氣及物理介面，所述積體電路封裝體1201在SoW封裝體1000的製造之後安裝在插座1142上，從而允許基於由安裝在其中的積體電路封裝體1201提供的功能對三維積體電路模組插座系統1100進行定制。舉例來說，SoW封裝體1000的用戶可將積體電路封裝體1201安裝在插座1142中，以與SoW封裝體1000的一個或多個積體電路晶粒50形成完整的功能系統。選擇進行安裝的積體電路封裝體1201的類型取決於在SoW封裝體1000的一個或多個積體電路晶粒50處期望的功能系統的類型。可安裝在插座1142中的積體電路封裝體1201的實例包括記憶體模組、電壓調節器模組、電源模組、IPD模組等。此外，插座1142包括多個元件，例如底盤（chassis）及用於接收積體電路封裝體1201的多個導電觸點1244（例如，觸針）的多個接收器。積體電路封裝體1201的導電觸點1244插入在插座1142的相應接收器中，以牢固地將積體電路封裝體1201物理及電耦合到插座1142。因此，積體電路封裝體1201及三維積體電路模組插座系統1100根據所安裝的積體電路封裝體1201提供的功能在SoW封裝體1000的一個或多個積體電路晶粒50處形成定制及完整的功能系統。然而應理解，根據由一個或多個積體電路晶粒50提供的功能，三維積體電路模組插座系統1100可以是位於SoW封裝體1000的一個或多個積體電路晶粒50處的完整功能系統，無論積體電路封裝體1201安裝在插座1142中還是沒有安裝在插座1142中。
外部系統連接件1143為三維積體電路模組插座系統1100提供與外部系統的電氣及物理介面。舉例來說，當三維積體電路模組插座系統1100被安裝而作為較大外部系統（例如，資料中心）的一部分時，外部系統連接件1143可用於將三維積體電路模組插座系統1100耦合到外部系統。外部系統連接件的實例包括帶狀電纜（ribbon cable）、柔性印刷電路（flexible printed circuit）等的接收器。然而，可使用任何合適的連接件將三維積體電路模組插座系統1100耦合到外部系統。
根據另一實施例，圖13示出包括第二嵌入式InD InFO適配器802及第二SoW封裝體1002的第二三維積體電路模組插座系統1200的計算位元點區域R1 。第二嵌入式InD InFO適配器802根據一些實施例包括多個第三半導體晶粒203，並且第三半導體晶粒203可以是被動裝置。在一些實施例中，第三半導體晶粒203可以是被動裝置（例如，積體被動裝置（IPD）），並且在本文中也可被稱為第三嵌入式IPD。第三嵌入式IPD可以是與第一半導體晶粒201或第二半導體晶粒202相同類型的被動裝置。在其他實施例中，第三半導體晶粒203的被動裝置類型可以是不同於第一半導體晶粒201及第二半導體晶粒202的被動裝置類型。具體來說，圖13示出包括第二嵌入式InD InFO適配器802接合到第二SoW封裝體1002的第二三維積體電路模組插座系統1200，其中第二SoW封裝體1002包括SoC晶粒50A，並且在第二嵌入式InD InFO適配器802與第二SoW封裝體1002之間沒有形成底部填充材料。
圖13進一步示出第二三維積體電路模組插座系統1200中的第二SoW封裝體1002、第二嵌入式InD InFO適配器802及插座1142的相對寬度。這些相對寬度可用于確定用於形成第二三維積體電路模組插座系統1200的元件之所期望的第一佈局。根據一些實施例，透過確定所期望的第一佈局，可在第一半導體晶粒201、第二半導體晶粒202及第三半導體晶粒203（例如，第一嵌入式IPD、第二嵌入式IPD及第三嵌入式IPD）與SoC晶粒50A之間提供短的距離。
可使用第一組標準來確定第一佈局。根據一些實施例，根據第一組標準，在積體晶粒計數為1的SoW封裝體1000（例如，具有SoC晶粒50A的第二SoW封裝體1002）的三維積體電路模組插座系統1100中，嵌入式InD InFO適配器800（例如，第二嵌入式InD InFO適配器802）的第一寬度W1 小於SoW封裝體1000（例如，第二SoW封裝體1002）的第二寬度W2 ，且插座1142的第四寬度W4 大於或等於晶粒（例如，SoC晶粒50A）的第三寬度W3 。因此，SoW封裝體1000（例如，第二SoW封裝體1002）的第二寬度W2 介於約2.68 mm與約300 mm之間，例如為約200 mm；SoC晶粒50A的第三寬度W3 介於約2.3 mm與約26 mm之間，例如為約25 mm；根據一些實施例，嵌入式InD InFO適配器800的第一寬度W1 介於約2.3 mm與約30 mm之間，例如為約25 mm；且根據一些實施例，插座1142的第四寬度W4 介於約2.3 mm與約28.5 mm之間，例如為約28.5 mm。然而，任何合適的寬度都可用於第一寬度W1 、第二寬度W2 、第三寬度W3 及第四寬度W4 。
圖13進一步示出第二SoW封裝體1002與第二嵌入式InD InFO適配器802之間的第四間距S4 、第二嵌入式InD INFO適配器802與插座1142之間的第五間距S5 、以及等於第三高度H3 的第二三維積體電路模組插座系統1200的整體高度。第二SoW封裝體1002與第二嵌入式InD InFO適配器802之間的第四間距S4 介於約0.05 mm與約10 mm之間，例如為約0.5 mm；第二嵌入式InD InFO適配器802與插座1142之間的第五間距S5 介於約0.05 mm與約10 mm之間，例如為約0.5 mm；並且根據一些實施例，第二三維積體電路模組插座系統1200的第三高度H3 介於約2.5 mm與約10 mm之間，例如為約3.1 mm。然而，任何合適的尺寸都可用於第四間距S4 、第五間距S5 及第三高度H3 。
圖14示出第二三維積體電路模組插座系統1200的計算位元點區域R1 ，其中第二三維積體電路模組插座系統1200包括填充SoW封裝體1000的重佈線結構1008與第二嵌入式InD InFO適配器802之間的間隙的可選底部填料1146。可使用用於以上參照圖12所述的可選底部填料1146的任何合適的材料及任何合適的製程來形成可選底部填料1146。然而，可利用任何合適的材料及任何合適的製程來沉積可選底部填料1146。
圖14進一步示出如圖13所示的第二SoW封裝體1002、第二嵌入式InD InFO適配器802及插座1142的相對寬度。然而，可選底部填料1146也與這些相對寬度一起在用於確定用於形成第二三維積體電路模組插座系統1200的元件之所期望的第二佈局中發揮作用。根據一些實施例，透過確定所期望的第二佈局，可在半導體晶粒200（例如，第一嵌入式IPD、第二嵌入式IPD及第三嵌入式IPD）與第二SoW封裝體1002的積體電路晶粒50（例如，SoC晶粒50A）之間提供短的距離。可使用第二組標準來確定第二佈局。
根據第二組標準，在積體晶粒計數為1的SoW封裝體1000（例如，具有SoC晶粒50A的第二SoW封裝體1002）並且包括在嵌入式InD InFO適配器800與SoW封裝體1000之間形成的可選底部填料1146的三維積體電路模組插座系統1100中，SoW封裝體1000（例如，第二SoW封裝體1002）的第二寬度W2 與嵌入式InD InFO適配器800（例如，第二嵌入式InD InFO適配器802）的第一寬度W1 之間的差（difference）以第一餘量（first margin）大於積體電路晶粒50（例如，SoC晶粒50A）的第三寬度W3 ，第一餘量介於約100 μm與約500 μm之間（例如，約100 μm）；積體電路晶粒50（例如，SoC晶粒50A）的第三寬度W3 小於插座1142的第四寬度W4 ；並且插座1142的第四寬度W4 小於或等於嵌入式InD InFO適配器800（例如，第二嵌入式InD InFO適配器802）的第一寬度W1 。因此，在包括可選底部填料的三維積體電路模組插座系統1100（例如，包括可選底部填料1146的第二三維積體電路模組插座系統1200）中，SoW封裝體1000（例如，第二SoW封裝體1002）的第二寬度W2 介於約2.68 mm與約300 mm之間，例如為約200 mm；積體電路晶粒50（例如，SoC晶粒50A）的第三寬度W3 介於約2.3 mm與約26 mm之間，例如為約25 mm；根據一些實施例，嵌入式InD InFO適配器800（例如，第二嵌入式InD InFO適配器802）的第一寬度W1 介於約2.3 mm與約30 mm之間，例如為約25 mm；並且根據一些實施例，插座1142的第四寬度W4 介於約2.3 mm與約28.5 mm之間，例如為約28.5 mm。然而，任何合適的寬度都可用於第一寬度W1 、第二寬度W2 、第三寬度W3 及第四寬度W4 。
在另一些其他實施例中，圖15示出類似於圖13所示實施例的第三三維積體電路模組插座系統1300的計算位元點區域R1 。然而，第三三維積體電路模組插座系統1300包括第三SoW封裝體1003、兩個嵌入式InD InFO適配器800及兩個插座1142。可使用任何合適的材料及使用上述任何合適的方法形成第三SoW封裝體1003。具體來說，圖15示出包括第一嵌入式InD InFO適配器802A且包括第二嵌入式InD InFO適配器802B的第三三維積體電路模組插座系統1300，第一嵌入式InD InFO適配器802A接合到積體電路晶粒50的第一晶粒（例如，第一SoC晶粒50A1 ）上的第三SoW封裝體1003，第二嵌入式InD InFO適配器802B接合到積體電路晶粒50的第二晶粒（例如，第二SoC晶粒50A2 ）上的第三SoW封裝體1003，並且在兩個嵌入式InD InFO適配器802與第三SoW封裝體1003之間沒有形成底部填充材料。
圖15進一步示出第三SoW封裝體1003、第二嵌入式InD InFO適配器802及插座1142的相對寬度。圖15還示出第三SoW封裝體1003的兩個積體電路晶粒50之間的第六間距S6 及第三SoW封裝體1003的周界邊緣與積體電路晶粒50中離周界邊緣最近的晶粒之間的第七間距S7 。具體來說，圖15示出第一SoC晶粒50A1 與第二SoC晶粒50A2 之間的第六間距S6 、以及第三SoW封裝體1003的周界邊緣與最靠近第三SoW封裝體1003的周界邊緣設置的第一SoC晶粒50A1 之間的第七間距S7 。根據一些實施例，這些相對寬度可用于確定用於形成第三三維積體電路模組插座系統1300的元件之所期望的第三佈局，並且在嵌入式InD InFO適配器800的半導體晶粒200與第三SoW封裝體1003的積體電路晶粒50的對應晶粒之間提供短的距離。可使用第三組標準來確定第三佈局。根據第三組標準，對於積體晶粒計數大於1的SoW封裝體1000（例如，包括兩個積體電路晶粒50的第三SoW封裝體1003）並且不使用底部填料的三維積體電路模組插座系統1300來說，嵌入式InD InFO適配器800（例如，第一嵌入式InD InFO適配器802A）的第一寬度W1 小於第六間距S6 的寬度的一半（例如，第一SoC晶粒50A1 與第二SoC晶粒50A2 之間的距離的一半）加上第七間距S7 的寬度（例如，第三SoW封裝體1003的周界邊緣與第一SoC晶粒50A1 之間的距離）加上嵌入式InD InFO適配器800下方的積體電路晶粒50的第三寬度W3 （例如，第一SoC晶粒50A1 的寬度）。此外，積體電路晶粒50的第三寬度W3 小於插座1142的第四寬度W4 （例如，第一插座1142A的寬度），並且插座1142的第四寬度W4 小於第六間距S6 的寬度的一半加上第七間距S7 的寬度加上第三寬度W3 的組合。因此，嵌入式InD InFO適配器800（例如，第一嵌入式InD InFO適配器802A）的第一寬度W1 介於約2.3 mm與約30 mm之間，例如為約25 mm；根據一些實施例，SoW封裝體1000的第二寬度W2 （例如，第三SoW封裝體1003的寬度）介於約9 mm與約300 mm之間，例如為約200 mm；且根據一些實施例，插座1142的第四寬度W4 （例如，第一插座1142A的寬度）介於約2.3 mm與約28.5 mm之間，例如為約28.5 mm。然而，任何合適的寬度都可用於第一寬度W1 、第二寬度W2 、第三寬度W3 及第四寬度W4 。
圖16根據一些其他實施例示出第四三維積體電路模組插座系統1400的計算位元點區域R1 。根據另一實施例，第四三維積體電路模組插座系統1400包括第三嵌入式InD InFO適配器803。圖16進一步示出第三嵌入式InD InFO適配器803堆疊在插座1142與第二SoW封裝體1002之間。第三嵌入式InD InFO適配器803包括具有多個半導體晶粒200的有機核心基底1607、第一重佈線層107、第二重佈線層407及嵌入在有機核心基底1607中的多個貫通孔113。插座1142透過延伸穿過第二鈍化層1609的第二外部連接件705耦合到第三嵌入式InD InFO適配器803的第一重佈線層107，並且第三嵌入式InD InFO適配器803透過延伸穿過第一鈍化層1605的第一外部連接件505耦合到第二SoW封裝體1002的第二凸塊下金屬1074。因此，插座1142及半導體晶粒200透過第三嵌入式InD InFO適配器803電耦合到第二SoW封裝體1002的SoC晶粒50A。
在一些實施例中，第三嵌入式InD InFO適配器803的有機核心基底1607可形成為印刷電路板（PCB），例如為多個聚合物材料（例如，FR-4、ABF、BT等）薄層（或疊層）形成之堆疊的疊層基底。然而，也可使用任何其他合適的基底，例如矽仲介體（silicon interposer）、矽基底、有機基底、陶瓷基底等，並且所有這些在插座1142與第二SoW封裝體1002之間提供支撐及連線性的重佈線基底都旨在包括在實施例的範圍內。根據一些實施例，貫通孔113可形成為用於將插座1142連接到SoW封裝體（例如，第二SoW封裝體1002）的鍍覆穿孔（plated through hole，PTH）。然而，可使用任何合適的導通孔。
利用如本文中所述的第三嵌入式InD InFO適配器803允許將整合扇出型製程應用于封裝體大於或等於約70 mm2 的大型封裝體應用。因此，可實現高頻寬（例如，大於1 TbE）電性能。另外，如上所述，透過利用材料來形成作為印刷電路板的第三嵌入式InD InFO適配器803，第三嵌入式InD InFO適配器803將具有接近印刷電路板的等效熱膨脹係數，從而降低板級可靠性應力（board level reliability stress），同時仍然實現簡化的製程流程。
在又一些實施例中，圖17示出第五三維積體電路模組插座系統1500的計算位元點區域R1 。根據一些實施例，第五三維積體電路模組插座系統1500包括堆疊在插座1142與第一SoW封裝體1001之間的第四嵌入式InD InFO適配器804。第四嵌入式InD InFO適配器804包括以倒裝晶片佈置1804接合在一起的多個半導體晶粒200。半導體晶粒200形成有延伸穿過個別半導體晶粒200的貫通孔113，並且其中晶粒金屬化佈線層221將被動裝置207電耦合到晶粒接觸墊209。因此，晶粒接觸墊209及貫通孔113的第一側暴露在半導體晶粒200前側的平坦表面中，且貫通孔113的第二側暴露在半導體晶粒200後側處包封體401的平坦表面中。
在一些實施例中，一旦形成並經測試，便可使用倒裝晶片安裝製程使半導體晶粒200彼此耦合。舉例來說，可在第一製程中製造第一半導體晶粒201（例如，第一嵌入式IPD）及第二半導體晶粒202（例如，第二嵌入式IPD），並且可在第二製程中製造第三半導體晶粒203（例如，第三嵌入式IPD）及第四半導體晶粒204（例如，第四嵌入式IPD）。根據一些實施例，一經製造，便例如透過拾取及放置製程將第一半導體晶粒201及第二半導體晶粒202（例如，第一嵌入式IPD及第二嵌入式IPD）的晶粒接觸墊209以及貫通孔113的被暴露出的第一側分別放置在第三半導體晶粒203及第四半導體晶粒204（例如，第三嵌入式IPD及第四嵌入式IPD）的晶粒接觸墊209以及貫通孔113的被暴露出的第一側上。
半導體晶粒200的晶粒接觸墊209及貫通孔113的被暴露出的第一側可接合在一起以形成倒裝晶片佈置1804。根據一些實施例，半導體晶粒200可透過將背面及背側觸點彼此接合（例如，透過矽對矽直接接合）而接合在一起。在其他實施例中，半導體晶粒200可使用回焊製程接合在一起。在一個實施例中，回焊製程可以是熱加熱製程（thermal heating treatment）。然而，可使用任何合適的材料及任何合適的製程來將倒裝晶片佈置1804的晶粒接觸墊209及貫通孔113接合在一起。
根據又一些其他實施例，半導體晶粒200可使用混合接合製程接合在一起。在一個實施例中，第一半導體晶粒201、第二半導體晶粒202、第三半導體晶粒203及第四半導體晶粒204的背面、背側觸點及貫通孔113可被化學啟動，且然後彼此對齊放置。一旦被啟動及對齊，便將第一半導體晶粒201及第二半導體晶粒202放置成與第三半導體晶粒203及第四半導體晶粒204物理接觸，以開始化學接合。隨後，使半導體晶粒200經受熱處理、接觸壓力、啟動製程和/或清潔製程。因此，半導體晶粒200彼此熔合，半導體晶粒200的背面、背側觸點及貫通孔113彼此對齊及熔合，從而形成具有多種接合類型（例如，金屬對金屬接合以及電介質對電介質接合）的混合接合。
因此，第一半導體晶粒201及第二半導體晶粒202（例如，第一嵌入式IPD及第二嵌入式IPD）形成倒裝晶片佈置1804的頂部，且第三半導體晶粒203及第四半導體晶粒204（例如，第一嵌入式IPD及第二嵌入式IPD）形成倒裝晶片佈置1804的底部。此外，第一半導體晶粒201及第二半導體晶粒202（例如，第一嵌入式IPD及第二嵌入式IPD）的貫通孔113形成堆疊貫通孔1713的頂部，並且第三半導體晶粒203（例如，第三嵌入式IPD）及第四半導體晶粒204（例如，第四嵌入式IPD）的貫通孔113形成堆疊貫通孔1713的底部。
一旦完成接合，便透過晶粒金屬化佈線層221、堆疊貫通孔1713及倒裝晶片佈置1804的第二側上的第二外部觸點1705將半導體晶粒200的被動裝置207電耦合到插座1142。此外，透過晶粒金屬化佈線層221、堆疊貫通孔1713及倒裝晶片佈置1804的第一側上的第一外部連接件505將半導體晶粒200的被動裝置207電耦合到SoC晶粒50A。此外，半導體晶粒200的被動裝置207透過倒裝晶片佈置1804的第二側上的第二外部觸點1705、堆疊貫通孔1713及倒裝晶片佈置1804的第一側上的第一外部連接件505電耦合插座1142。
在本文中描述實施例指向實施將半導體晶粒200（例如，積體被動裝置（IPD）和/或積體主動裝置（IAD））嵌入整合扇出型（InFO）適配器（例如，嵌入式InD InFO適配器800）中，從而使得嵌入式半導體晶粒及插座1142（例如，用於連接到電源模組的插座連接件）能夠堆疊在晶圓上有系統（SoW）封裝體1000上，以形成三維積體電路（3D-IC）模組插座系統1100。因此，SoW封裝體1000的平面區被保留並可用於界接插座，並且在嵌入式IPD與SoW封裝體1000的計算晶粒（例如，SoC晶粒50A）之間提供短的距離，此增強了三維積體電路模組插座系統1100的配電網路（PDN）性能。堆疊及積體半導體晶粒200到嵌入式InD InFO適配器800中使得在與SoW封裝體1000的介面處有更多的球柵陣列（BGA）能夠專用於與插座1142相關聯的插座格局。因此，透過半導體晶粒200的三維堆疊及將半導體晶粒200積體到嵌入式InD InFO適配器800中，還實現了經改善的電流處理。
根據實施例，一種裝置包括：第一重佈線層；第二重佈線層；積體被動裝置，設置在所述第一重佈線層與所述第二重佈線層之間，所述積體被動裝置的接觸墊連接到所述第一重佈線層；以及多個導通孔，將所述第一重佈線層物理連接到所述第二重佈線層，其中所述積體被動裝置設置在所述多個導通孔之間。在一個實施例中，所述裝置還包括：多個第一外部觸點，鄰近所述第一重佈線層設置；以及多個第二外部觸點，鄰近所述第二重佈線層設置。在一個實施例中，所述裝置還包括包封體，其中所述多個導通孔及所述積體被動裝置嵌入在所述包封體中。在一個實施例中，所述裝置還包括有機核心基底，其中所述多個導通孔及所述積體被動裝置嵌入在所述有機核心基底中。在一個實施例中，所述積體被動裝置包括多個被動裝置。在一個實施例中，所述多個被動裝置佔據所述第一重佈線層的表面積的至少50%。
根據另一實施例，一種系統包括：晶圓上有系統封裝體；插座；以及整合扇出型適配器，設置在所述插座與所述晶圓上有系統封裝體之間並將所述插座與所述晶圓上有系統封裝體分隔開，所述整合扇出型適配器包括：第一重佈線層及第二重佈線層；積體被動裝置，設置在所述第一重佈線層與所述第二重佈線層之間，所述積體被動裝置連接到所述第一重佈線層；以及多個導通孔，將所述第一重佈線層連接到所述第二重佈線層，並將所述插座連接到所述晶圓上有系統封裝體。在一個實施例中，所述晶圓上有系統封裝體包括計算晶粒，並且其中所述整合扇出型適配器設置在所述計算晶粒上。在一個實施例中，所述晶圓上有系統封裝體包括設置在所述晶圓上有系統封裝體的連接區域中的連接晶粒。在一個實施例中，所述系統還包括包封體，所述積體被動裝置及所述多個導通孔嵌入在所述包封體中。在一個實施例中，所述整合扇出型適配器還包括至少一個其他裝置，所述至少一個其他裝置設置在所述第一重佈線層與所述第二重佈線層之間、連接到所述第一重佈線層並嵌入在所述包封體中。在一個實施例中，所述積體被動裝置及所述至少一個其他裝置的所有其他積體被動裝置佔據在所述第一重佈線層與所述第二重佈線層之間界定的面積的至少百分之五十。
根據又一實施例，一種方法包括：沉積第一金屬化層；向所述第一金屬化層中形成多個導通孔；將積體被動裝置放置在所述第一金屬化層上；以及在所述多個導通孔上及所述積體被動裝置上沉積第二金屬化層，所述第二金屬化層連接到所述多個導通孔及所述積體被動裝置。在一個實施例中，所述方法還包括：鄰近所述第二金屬化層沉積多個第一外部觸點；以及鄰近所述第一金屬化層沉積多個第二外部觸點。在一個實施例中，所述方法還包括：將所述多個第一外部觸點接合到晶圓上有系統封裝體的多個外部觸點；以及將所述多個第二外部觸點接合到插座的多個外部觸點。在一個實施例中，所述方法還包括將外部系統連接件接合到所述晶圓上有系統封裝體的所述多個外部觸點。在一個實施例中，所述方法還包括將積體電路封裝體連接到所述插座。在一個實施例中，所述方法還包括將所述多個導通孔及所述積體被動裝置包封在包封體中。在一個實施例中，所述放置所述積體被動裝置放置多個積體被動裝置，並且其中所述多個積體被動裝置是在所述沉積所述第二金屬化層之前放置在所述第一金屬化層上的僅有裝置。在一個實施例中，所述放置所述積體被動裝置放置多個積體被動裝置，並且其中所述多個積體被動裝置占所述第一金屬化層的表面積的至少50%。
前文概述若干實施例的特徵以使得本領域的技術人員可更佳地理解本發明的態樣。本領域的技術人員應理解，其可易於使用本發明作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。本領域的技術人員亦應認識到，這些等效構造並不脫離本發明的精神及範疇，且本領域的技術人員可在不脫離本發明的精神及範疇之情況下在本文中作出各種改變、替代及更改。
50:積體電路晶粒 50A:SoC晶粒 50A1:第一SoC晶粒 50A2:第二SoC晶粒 50B:輸入/輸出（I/O）介面晶粒 101:第一載體基底 103:第一黏合劑層 105:聚合物層 107:第一重佈線層 113:貫通孔 133:第一系列導電層 135:第一系列介電層 200:半導體晶粒 201:第一半導體晶粒 202:第二半導體晶粒 203:第三半導體晶粒 204:第四半導體晶粒 205:晶粒基底 207:被動裝置 209:晶粒接觸墊 211:層間介電層（ILD） 213:晶粒保護層 221:晶粒金屬化佈線層 401:包封體 407:第二重佈線層 503:第三鈍化層 505:第一外部連接件 507:第一凸塊下金屬（UBM） 509:第一焊料凸塊 533:第二系列導電層 535:第二系列介電層 601:第一環結構 603:第一膠帶 700:焊膏工具 703:第一開口 705:第二外部連接件 707:模版 800:嵌入式InD InFO適配器 802:第二嵌入式InD InFO適配器/嵌入式InD InFO適配器 802A:第一嵌入式InD InFO適配器 802B:第二嵌入式InD InFO適配器 803:第三嵌入式InD InFO適配器 850:托盤 1000:SoW封裝體 1001:第一SoW封裝體 1002:第二SoW封裝體 1003:第三SoW封裝體 1006:第二模制化合物 1008:重佈線結構 1008A:第一組RDL層 1008B:第二組RDL層 1066:晶粒連接件 1068、1070:介電層 1072:金屬化圖案 1074:第二凸塊下金屬 1100:三維積體電路（3D-IC）模組插座系統 1140:導電連接件 1142:插座 1142A:第一插座 1143:外部系統連接件 1144:第三接觸墊 1146:底部填料 1148:螺孔 1150:雷射鑽孔機 1200:第二三維積體電路模組插座系統 1201:積體電路（IC）封裝體 1244:導電觸點 1300:第三三維積體電路模組插座系統 1400:第四三維積體電路模組插座系統 1500:第五三維積體電路模組插座系統 1505:第三外部連接件 1509:第二焊料凸塊 1601:第二環結構 1603:第二膠帶 1605:第一鈍化層 1607:有機核心基底 1609:第二鈍化層 1705:第二外部觸點 1713:堆疊貫通孔 1804:倒裝晶片佈置 A-A’:線 D1：第一距離 D2：第二距離 D3：第三距離 D4：尺寸 H1：第一整體高度 H2：第二整體高度 H3：第三高度 R1：計算位元點區域 R2：連接位元點區域 S1：第一間距 S2：第二間距 S3：第三間距 S4：第四間距 S5：第五間距 S6：第六間距 S7：第七間距 Th1：厚度 W1：第一整體寬度/第一寬度 W2：第二整體寬度/第二寬度 W3：第三寬度 W4：第四寬度
當結合附圖閱讀時，自以下詳細描述最佳地理解本發明之態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，可出於論述清楚起見，任意地增加或減小各種特徵之尺寸。 圖1到圖8根據一些實施例示出形成整合扇出型（integrated fan-out，InFO）適配器（adaptor）的中間步驟，所述InFO適配器包括嵌入式積體裝置（integrated device，InD），在本文中也被稱為嵌入式InD InFO適配器。 圖9根據一些實施例示出在圖8所示嵌入式InD InFO適配器的俯視圖中晶粒到貫通孔（through via，TV）間距的佈置。 圖10根據一些實施例示出在形成晶圓上有系統（system on wafer，SoW）封裝體時的中間步驟。 圖11到圖17根據一些實施例示出三維積體電路（three dimensional integrated circuit，3D-IC）模組插座系統的形成，所述三維積體電路模組插座系統包括圖10所示SoW封裝體及圖8所示嵌入式InD InFO適配器。
107:第一重佈線層
200:半導體晶粒
201:第一半導體晶粒
202:第二半導體晶粒
207:被動裝置
209:晶粒接觸墊
407:第二重佈線層
505:第一外部連接件
705:第二外部連接件
800:嵌入式InD InFO適配器
850:托盤
H1:第一整體高度
W1:第一整體寬度/第一寬度

Claims (1)

  1. 一種整合扇出型裝置，包括： 第一重佈線層； 第二重佈線層； 積體被動裝置，設置在所述第一重佈線層與所述第二重佈線層之間，所述積體被動裝置的接觸墊連接到所述第一重佈線層；以及 多個導通孔，將所述第一重佈線層物理連接到所述第二重佈線層，其中所述積體被動裝置設置在所述多個導通孔之間。
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