KR102366981B1 - 집적 회로 패키지 및 방법 - Google Patents

집적 회로 패키지 및 방법 Download PDF

Info

Publication number
KR102366981B1
KR102366981B1 KR1020190126338A KR20190126338A KR102366981B1 KR 102366981 B1 KR102366981 B1 KR 102366981B1 KR 1020190126338 A KR1020190126338 A KR 1020190126338A KR 20190126338 A KR20190126338 A KR 20190126338A KR 102366981 B1 KR102366981 B1 KR 102366981B1
Authority
KR
South Korea
Prior art keywords
sealing ring
layer
dielectric layer
metallization pattern
openings
Prior art date
Application number
KR1020190126338A
Other languages
English (en)
Other versions
KR20210010798A (ko
Inventor
첸-후아 유
쯔 윤 후앙
밍-체 호
헝-주이 구오
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20210010798A publication Critical patent/KR20210010798A/ko
Application granted granted Critical
Publication of KR102366981B1 publication Critical patent/KR102366981B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking
    • H01L2924/35121—Peeling or delaminating

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

일 실시형태에 있어서, 디바이스는, 집적 회로 다이와, 상기 집적 회로 다이를 적어도 부분적으로 둘러싸는 밀봉재와, 재배선 구조를 포함하고, 상기 재배선 구조는, 상기 밀봉재 및 상기 집적 회로 다이 위에 있는 복수의 유전체층과, 상기 유전체층 내에 있고, 상기 집적 회로 다이에 전기적으로 결합되는 복수의 금속화 패턴과, 상기 유전체층 내에 있는 시일링 링(sealing ring)을 포함하고, 상기 시일링 링은 상기 금속화 패턴 주위로 연장되며, 상기 시일링 링은 상기 금속화 패턴과 상기 집적 회로 다이로부터 전기적으로 절연되고, 상기 시일링 링은 복수의 시일링 링층을 포함하며, 각각의 상기 시일링 링층은 상기 유전체층 각각을 통해 연장되는 비아부를 포함하고, 각각의 상기 시일링 링층의 비아부는 동일한 공통 축선을 따라 정렬된다.

Description

집적 회로 패키지 및 방법{INTEGRATED CIRCUIT PACKAGE AND METHOD}
반도체 산업은 다양한 전자 부품(예컨대, 트랜지스터, 다이오드, 레지스터, 커패시터 등)의 집적 밀도의 지속적인 개선으로 인해 급속한 성장이 계속되고 있다. 대부분의 경우, 집적 밀도의 개선은 최소 피처 사이즈의 되풀이된 축소로부터 유래되어, 더 많은 부품들이 주어진 면적 내에 집적될 수 있다. 전자 디바이스를 축소시키려고 하는 요구가 증가함에 따라, 반도체 다이의 더 작고 더 독창적인 패키징 기술에 대한 필요성이 대두되고 있다. 이러한 패키징 시스템의 일례가 PoP(Package-on-Package) 기술이다. PoP 디바이스의 경우, 상부 반도체 패키지가 하부 반도체 패키지의 상측에 적층되어 높은 수준의 집적도와 부품 밀도를 제공한다. PoP 기술은 일반적으로 인쇄 회로 기판(PCB) 상에서의 향상된 기능성 및 소 풋프린트를 가진 반도체 디바이스의 생산을 가능하게 한다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 일부 실시형태에 따른 집적 회로 다이의 단면도를 도시한다.
도 2 내지 도 18은 일부 실시형태에 따른 패키지 컴포넌트 형성 공정중의 중간 단계의 다양한 도면이다.
도 15 내지 도 20은 일부 실시형태에 따른 디바이스 스택의 형성 및 구현을 도시한다.
도 21 내지 도 23은 일부 다른 실시형태에 따른 패키지 컴포넌트 형성 공정중의 중간 단계의 다양한 도면이다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
일부 실시형태에 따르면, 시일링 링(sealing ring)이 재배선 구조(redistribution structure)에 형성된다. 시일링 링은 전기적으로 기능이 없으며, 재배선 구조의 전기적 기능을 갖는 피처(electrically functional feature)와 동시에 형성된다. 시일링 링은 재배선 구조의 전기적 기능을 갖는 피처을 둘러싼다. 재배선 구조의 개편화(singulation) 시에, 시일링 링은 개편화로 유도된 크랙의 확산을 막는다. 이에, 재배선 구조의 분리(delamination) 및 박리(peeling)가 저감되거나 방지될 수 있다.
도 1은 일부 실시형태에 따른 집적 회로 다이(50)의 단면도를 도시한다. 집적 회로 다이(50)는 집적 회로 패키지를 형성하기 위한 후속 처리 시에 패키징될 것이다. 집적 회로 다이(50)는 로직 다이(예컨대, 중앙 처리 유닛(CPU), 그래픽 처리 유닛(GPU), 시스템-온-칩(SoC), 애플리케이션 프로세서(AP), 마이크로컨트롤러 등), 메모리 다이(예컨대, 다이내믹 랜덤 액세스 메모리(DRAM) 다이, 스태틱 랜덤 액세스 메모리(SRAM) 다이 등), 전력 관리 다이(예컨대, 전력 관리 집적 회로(PMIC) 다이), RF(radio frequency) 다이, 센서 다이, 마이크로-전자-기계-시스템(MEMS) 다이, 신호 처리 다이(예컨대, 디지털 신호 처리(DSP) 다이), 프론트-엔드 다이(예컨대, 아날로그 프론트-엔드(AFE) 다이) 등등, 또는 이들의 조합일 수도 있다.
집적 회로 다이(50)는 웨이퍼 내에 형성되고, 후속 단계에서 개편화되어 복수의 집적 회로 다이를 형성하는 상이한 디바이스 영역을 포함할 수 있다. 집적 회로 다이(50)는 집적 회로를 형성하기 위한 적용 가능한 제조 공정에 따라 처리될 수 있다. 예를 들어, 집적 회로 다이(50)는 도핑되거나 도핑되지 않은 실리콘과 같은 반도체 기판(52) 또는 SOI(semiconductor-on-insulator) 기판의 활성층을 포함한다. 반도체 기판(52)은 게르마늄 등의 다른 반도체 재료와, 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체와, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 혼정 반도체, 또는 이들의 조합을 포함할 수 있다. 다층형 또는 경사형 기판 등의 다른 기판도 사용될 수 있다. 반도체 기판(52)은 때때로 전면측(front side)이라고 불리는 활성면(예컨대, 도 1에서는 상향쪽 표면)과 때때로 후면측(back side)이라고 불리는 비활성면(예컨대, 도 1에서 하향쪽 표면)을 갖는다.
디바이스(54)는 반도체 기판(52)의 전면측에 형성될 수 있다. 디바이스(54)는 능동 디바이스(예컨대, 트랜지스터, 다이오드 등), 커패시터, 레지스터 등일 수 있다. 층간 유전체(ILD)(56)가 반도체 기판(52)의 전면측 위에 있다. ILD(56)은 디바이스(54)를 둘러싸서 덮을 수 있다. ILD(56)은 인-실리케이트 유리(Phospho-Silicate Glass, PSG), 붕소-실리케이트 유리(Boro-Silicate Glass, BSG), 붕소 도핑된 인-실리케이트(Boron-Doped Phospho-Silicate Glass, BPSG), 도핑되지 않은 실리케이트 유리(USG) 등의 재료로 형성된 하나 이상의 유전체층을 포함할 수 있다.
전도성 플러그(58)가 ILD(56)을 통해 연장되어 디바이스(54)를 전기적 및 물리적으로 결합시킨다. 예를 들어, 디바이스(54)가 트랜지스터인 경우, 전도성 플러그(58)는 트랜지스터의 게이트 및 소스/드레인 영역을 결합시킬 수 있다. 전도성 플러그(58)는 텅스텐, 코발트, 니켈, 구리, 은, 금, 알루미늄 등등, 또는 이들의 조합으로 형성될 수 있다. 인터커넥트 구조(60)가 ILD(56) 및 전도성 플러그(58) 위에 있다. 인터커넥트 구조(60)는 디바이스(54)를 상호접속하여 집적 회로를 형성한다. 인터커넥트 구조(60)는 ILD(56) 상의 유전체층 내에 예컨대 금속화 패턴에 의해 형성될 수 있다. 금속화 패턴은 하나 이상의 로우-k 유전체 내에 형성된 금속 라인과 비아를 포함한다. 인터커넥트 구조(60)의 금속화 패턴은 전도성 플러그(58)에 의해 디바이스(54)에 전기적으로 결합된다.
집적 회로 다이(50)는 외부 접속이 행해지는, 알루미늄 패드 등의 패드(62)를 더 포함한다. 패드(62)는 집적 회로 다이(50)의 활성면 상에, 예컨대 인터커넥트 구조(60) 내에 그리고/또는 상에 있다. 하나 이상의 패시베이션막(64)이 집적 회로 다이(50) 상에, 예컨대 인터커넥트 구조(60) 및 패드(62)의 부분 상에 있다. 개구부가 패시베이션막(64)을 통과해 패드(62)까지 연장된다. 전도성 기둥부(예컨대, 구리 등의 금속으로 형성됨) 등의 다이 커넥터(66)가 패시베이션막(64) 내의 개구부를 통해 연장되고, 각각의 패드(62)에 물리저으로 그리고 전기적으로 결합된다. 다이 커넥터(66)는 예컨대 도금 등에 의해 형성될 수 있다. 다이 커넥터(66)는 각각의 집적 회로 다이(50)를 전기적으로 결합시킨다.
선택적으로, 솔더(solder) 영역(예컨대, 솔더 볼 또는 솔더 범프)이 패드(62) 상에 배치될 수도 있다. 솔더 볼은 집적 회로 다이(50) 상에서 칩 프로브(CP, chip probe) 테스팅을 수행하는데 사용될 수 있다. CP 테스팅은 집적 회로 다이(50)가 노운 굿 다이(KGD, known good die)인지의 여부를 파악하기 위해 집적 회로 다이(50) 상에서 행해질 수 있다. 이에, KGD인 집적 회로 다이(50)만이 후속 처리를 거쳐 패키징되고, CP 테스트에 실패한 다이는 패키징되지 않는다. 테스팅 후에, 후속 처리 단계에서 솔더 영역이 제거될 수도 있다.
집적 회로 다이(50)의 활성면 상에, 예컨대 패시베이션막(64) 및 다이 커넥터(66) 상에 유전체층(68)가 있을 수도 있다(또는 있지 않을 수도 있다). 유전체층(68)은 다이 커넥터(66)를 측방향으로 밀봉하고, 유전체층(68)은 집적 회로 다이(50)와 함께 측방향의 동일 종단(coterminus)이다. 초기에, 유전체층(68)이 다이 커넥터(66)를 매립하여, 유전체층(68)의 최상면이 다이 커넥터(66)의 최상면 위에 있다. 솔더 영역이 다이 커넥터(66) 상에 배치되는 일부 실시형태에서는, 유전체층(68)이 솔더 영역도 매립할 수 있다. 한편, 솔더 영역은 유전체층(68)을 형성하기 전에 제거될 수도 있다.
유전체층(68)은 PBO, 폴리이미드, BCB 등과 같은 폴리머와, 실리콘 질화물 등과 같은 질화물과, PSG, BSG, BPSG 등과 같은 산화물, 등등, 또는 이들의 조합물일 수 있다. 유전체층(68)은 예컨대 스핀 코팅, 라미네이션, 화학적 기상 퇴적(CVD) 등에 의해 형성될 수 있다. 일부 실시형태에서, 다이 커넥터(66)는 집적 회로 다이(50)의 형성 중에 유전체층(68)을 통해 노출된다. 일부 실시형태에서, 다이 커넥터(66)는 매립된 상태로 있고, 집적 회로 다이(50)를 패키징하는 후속 공정 중에 노출된다. 다이 커넥터(66)를 노출시키면 다이 커넥터(66) 상에 존재할 수도 있는 임의의 솔더 영역을 제거할 수 있다.
일부 실시형태에서, 집적 회로 다이(50)는 다수의 반도체 기판(62)을 포함하는 스택형 디바이스이다. 예를 들어, 집적 회로 다이(50)는 다수의 메모리 다이를 포함하는, 하이브리드 메모리 큐브(HMC) 모듈, 고 대역폭 메모리(HBM, high bandwidth memory), 등등과 같은 메모리 디바이스일 수 있다. 이러한 실시형태에서, 집적 회로 다이(50)는 기판 관통 비아(TSV)에 의해 상호접속되는 다수의 반도체 기판(52)을 포함한다. 각각의 반도체 기판(52)은 인터커넥트 구조(60)를 가질 수도(또는 없을 수도) 있다.
도 2 내지 도 9e 그리고 도 12 내지 도 14는 일부 실시형태에 따른 제1 패키지 컴포넌트(100)를 형성하는 공정중의 중간 단계의 단면도를 도시한다. 도 10 내지 도 18은 일부 실시형태에 따른 제1 패키지 컴포넌트(100)를 형성하는 공정중의 중간 단계의 평면도를 도시한다. 도 11은 일부 실시형태에 따른 제1 패키지 컴포넌트(100)를 형성하는 공정중의 중간 단계의 투시도를 도시한다. 제1 패키지 영역(100A)과 제2 패키지 영역(100B)이 도시되며, 집적 회로 다이(50) 중 하나 이상이 패키징되어 각 패키지 영역(100A 및 100B)에서 집적 회로 패키지를 형성한다. 그러한 집적 회로 패키지는 InFO(integrated fan-out) 패키지로도 칭해질 수 있다. 각각의 패키지 영역(100A 및 100B)은 이하에서 자세하게 설명하는 스크라이브 라인 영역(100S)에 의해 분리된다.
도 2에서, 캐리어 기판(102)이 제공되고, 박리층(release layer)(104)이 캐리어 기판(102) 상에 형성된다. 캐리어 기판(102)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(102)은 웨이퍼일 수 있으며, 그래서 다수의 패키지가 캐리어 기판(102) 상에 동시에 형성될 수 있다. 박리층(104)은 폴리머계 재료로 형성되어, 후속 단계에서 형성되는 상부 기판으로부터 캐리어 기판(102)과 함께 제거될 수 있다. 일부 실시형태에 있어서, 박리층(104)은 에폭시계 열박리성(epoxy-based thermal-release) 재료라서, 가열시 광열 변환(Light-to-Heat-Conversion, LTHC) 박리 코팅과 같이 그 접착성을 상실한다. 다른 실시형태에 있어서, 박리층(104)은 UV(ultra-violet) 글루라서, UV광에 노출될 때에 그 접착성을 상실한다. 박리층(104)은 액체처럼 분배되어 경화될 수도, 캐리어 기판(102) 상에 적층된 적층막일 수도, 동류의 것일 수도 있다. 박리층(104)의 상면은 평평할 수 있고, 고도의 동일 평면성(co-planarity)을 가질 수 있다.
도 3에서는, 후면 재배선 구조(106)가 박리층(104) 상에 형성될 수 있다. 도시하는 실시형태에서, 후면 재배선 구조(106)는 유전체층(108), 금속화 패턴(110)(때때로 재배선층 또는 재배선 라인이라고도 함), 및 유전체층(112)을 포함한다. 후면 재배선 구조(106)는 선택적이다. 일부 실시형태에서는, 금속화 패턴이 없는 유전체층이 후면 재배선 구조(106) 대신에 박리층(104) 상에 형성된다.
유전체층(108)은 박리층(104) 상에 형성될 수도 있다. 유전체층(108)의 바닥면은 박리층(104)의 상면과 접촉할 수 있다. 일부 실시형태에 있어서, 유전체층(108)은 PBO(polybenzoxazole), 폴리이미드, BCB(benzocyclobutene) 등의 폴리머로 형성된다. 다른 실시형태에서는, 유전체층(108)이 실리콘 질화물 등의 질화물, 실리콘 산화물 등의 산화물, PSG(PhosphoSilicate Glass), BSG(BoroSilicate Glass), BPSG(Boron-doped PhosphoSilicate Glass), 또는 동류로 형성된다. 유전체층(108)은 스핀 코팅, CVD, 라미네이팅, 등등, 또는 이들의 조합과 같은 임의의 조건에 맞는 퇴적 공정에 의해 형성될 수 있다.
금속화 패턴(110)은 유전체층(108) 상에 형성될 수도 있다. 금속화 패턴(110)을 형성하기 위한 일례로서, 시드층이 유전체층(108) 위에 형성된다. 일부 실시형태에서는, 시드층이 금속층이며, 이것은 단일층이거나, 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있다. 일부 실시형태에 있어서, 시드층은 티탄층과 그 티탄층 위에 구리층을 포함할 수 있다. 시드층은 예컨대 물리적 기상 퇴적(PVD) 등을 이용하여 형성될 수 있다. 그런 다음, 포토레지스트가 시드층 상에 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등으로 형성될 수 있고 패터닝을 위해 노광될 수 있다. 포토레지스트의 패턴은 금속화 패턴(110)에 대응한다. 시드층을 노출시키기 위해 패터닝은 포토레지스트를 관통하는 개구부를 형성한다. 포토레지스트의 개구부 내에 그리고 시드층의 노출부 상에 전도성 재료가 형성된다. 전도성 재료는 전기도금이나 무전해 도금 등의 도금에 의해 형성될 수 있다. 전도성 재료는 금속, 동종 구리, 티탄, 텅스텐, 알루미늄, 등을 포함할 수 있다. 그런 다음, 전도성 재료가 형성되지 않은 시드층의 부분과 포토레지스트가 제거된다. 포토레지스트는 예컨대 산소 플라즈마 또는 동류를 이용하여, 조건에 맞는 애싱 또는 박리 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 시드층의 노출부는, 예컨대 습식 또는 건식 에칭 등의 조건에 맞는 에칭 공정을 사용하여 제거된다. 시드층의 잔여 부분과 전도성 재료가 금속화 패턴(110)을 형성한다.
유전체층(112)은 금속화 패턴(110)과 유전체층(108) 상에 형성될 수 있다. 일부 실시형태에 있어서, 유전체층(112)은 폴리머로 형성되는데, 이것은 리소그래피 마스크를 이용해 패터닝될 수 있는, PBO, 폴리이미드, BCB 등의 감광성 재료일 수 있다. 다른 실시형태에서는, 유전체층(112)이 실리콘 질화물 등의 질화물, 실리콘 산화물 등의 산화물, PSG, BSG, BPSG 등으로 형성된다. 유전체층(112)은 스핀 코팅, 라미네이션, CVD, 그 동류, 또는 이들의 조합으로 형성될 수 있다. 그런 다음 유전체층(112)은 금속화 패턴(110)의 일부를 노출시키는 개구부(46)를 형성하도록 패터닝된다. 패터닝은, 유전체층(112)이 감광성 재료일 경우에는 유전체층(112)을 광에 노출시키는 공정, 또는 예컨대 이방성 에칭을 이용한 에칭 등의 조건에 맞는 공정에 의해 형성될 수 있다. 유전체층(112)이 감광성 재료이면, 유전체층(112)은 노출 후에 현상될 수 있다.
후면 재배선 구조(106)는 임의 개의 유전체층과 금속화 패턴을 포함할 수도 있다. 더 많은 유전체층 및 금속화 패턴이 형성된다면, 전술한 단계 및 공정은 반복될 수 있다. 금속화 패턴은 전도성 라인과 전도성 비아를 포함할 수 있다. 하부 유전체층의 개구부에 금속화 패턴의 전도성 재료 및 시드층을 형성함으로써 금속화 패턴의 형성중에 전도성 비아가 형성될 수 있다. 이에 전도성 비아는 다양한 전도성 라인을 상호접속하고 전기적으로 결합할 수 있다.
도 4에서, 쓰루 비아(116)가 개구부(114)에 형성되며, 후면 재배선 구조(106)의 최상부 유전체층(예컨대, 유전체층(112))로부터 떨어져서 연장될 수 있다. 쓰루 비아(116)은 선택사항이며, 예컨대 후면 재배선 구조(106)가 생략되는 실시형태에서는 생략될 수도 있다. 쓰루 비아(116)를 형성하기 위한 일례로서, 시드층이 후면 재배선 구조(106) 위에, 예컨대 개구부(114)에 의해 노출되는 금속화 패턴(106)의 부분 및 유전체층(112) 상에 형성된다. 일부 실시형태에서는, 시드층이 금속층이며, 이것은 단일층이거나, 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있다. 특정 실시형태에 있어서, 시드층은 티탄층과, 그 티탄층 위에 구리층을 포함할 수 있다. 시드층은 예컨대 PVD 등을 이용하여 형성될 수 있다. 포토레지스트가 시드층 상에 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등으로 형성될 수 있고 패터닝을 위해 노광될 수 있다. 포토레지스트의 패턴은 전도성 비아에 대응한다. 시드층을 노출시키기 위해 패터닝은 포토레지스트를 관통하는 개구부를 형성한다. 포토레지스트의 개구부 내에 그리고 시드층의 노출부 상에 전도성 재료가 형성된다. 전도성 재료는 전기도금이나 무전해 도금 등의 도금에 의해 형성될 수 있다. 전도성 재료는 금속, 동종 구리, 티탄, 텅스텐, 알루미늄, 등을 포함할 수 있다. 전도성 재료가 형성되지 않은 시드층의 부분과 포토레지스트가 제거된다. 포토레지스트는 예컨대 산소 플라즈마 또는 동류를 이용하여, 조건에 맞는 애싱 또는 박리 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 시드층의 노출부는, 예컨대 습식 또는 건식 에칭 등의 조건에 맞는 에칭 공정을 사용하여 제거된다. 시드층의 잔여 부분과 전도성 재료가 쓰루 비아(116)를 형성한다.
도 5에서, 집적 회로 다이(50)가 유전체층(112)에 접착제(118)로 점착된다. 원하는 유형 및 수량의 집적 회로 다이(50)가 패키지 영역(100A 및 100B) 각각에 점착된다. 도시하는 실시형태에서는, 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)를 비롯한 다수의 집적 회로 다이(50)가 서로 인접하여 점착된다. 제1 집적 회로 다이(50A)는 중앙 처리 유닛(CPU), 그래픽 처리 유닛(GPU), 시스템-온-칩(SoC), 마이크로컨트롤러 등등과 같은 로직 디바이스일 수 있다. 제2 집적 회로 다이(50B)는 다이나믹 랜덤 액세스 메모리(DRAM) 다이, 스태틱 랜덤 액세스 메모리(SRAM) 다이, 하이브리드 메모리 큐브(HMC) 모듈, 고 대역폭 메모리(HBM, high bandwidth memory), 등등과 같은 메모리 디바이스일 수 있다. 일부 실시형태에서, 집적 회로 다이(50A 및 50B)는 SoC 다이 등의 동일 유형의 다이일 수도 있다. 제1 집적 회로 다이(50A)와 제2 집적 회로 다이(50B)는 동일한 기술 노드의 공정에서 형성될 수도, 또는 상이한 기술 노드의 공정에서 형성될 수도 있다. 예를 들어, 제1 집적 회로 다이(50A)는 제2 집적 회로 다이(50B)보다 더욱 진보한 공정 노드에 속할 수 있다. 집적 회로 다이(50A 및 50B)는 상이한 사이즈(예컨대, 상이한 높이 및/또는 표면적)를 가질 수도 있고, 또는 동일한 사이즈(예컨대, 동일한 높이 및/또는 표면적)를 가질 수도 있다. 패키지 영역(100A 및 100B)에서 쓰루 비아(116)에 이용 가능한 공간은 제한될 수 있는데, 특히 집적 회로 다이(50A 및 50B)가 SoC 등의 대형 풋프린트를 갖는 디바이스를 포함하는 경우이다. 후면 재배선 구조(106)를 사용하면, 패키지 영역(100A 및 100B)에서 쓰루 비아(116)에 이용할 수 있는 공간이 제한적일 때 인터커넥트 배열을 개선할 수 있다.
집적 회로 다이(50A 및 50B)의 후면 상에 있는 접착제(118)가 집적 회로 다이(50A 및 50B)를 유전체층(112) 등의 후면 재배선 구조(106)에 점착한다. 접착제(118)는 임의의 적절한 접착제, 에폭시, 다이 부착막(DAF, die attach film) 등일 수 있다. 접착제(118)는 집적 회로 다이(50A 및 50B)의 후면에 도포될 수도 있고 또는 캐리어 기판(102)의 표면 위에 도포될 수도 있다. 예를 들어, 접착제(118)는 집적 회로 다이(50A 및 50B)를 분리시키는 개편화 전에 집적 회로 다이(50A 및 50B)의 후면에 도포될 수도 있다.
도 6에서, 밀봉재(encapsulant)(120)가 다양한 컴포넌트 상에 그리고 그 주위에 형성된다. 형성 후에, 밀봉재(120)가 쓰루 비아(116) 및 집적 회로 다이(50)를 밀봉한다. 밀봉재(120)는 몰딩 화합물, 에폭시 등일 수 있다. 밀봉재(120)는 압축 몰딩, 전사 몰딩 등에 의해 도포될 수 있고, 쓰루 비아(116) 및/또는 집적 회로 다이(50)가 매립되거나 덮일 수 있도록 캐리어 기판(102) 위에 형성될 수 있다. 밀봉재(120)는, 존재한다면 집적 회로 다이(50) 사이의 갭 영역에도 형성된다. 밀봉재(120)는 액상 또는 반액상으로 도포된 다음 경화될 수도 있다.
도 7에서, 밀봉재(120)에 대해 평탄화 공정이 수행되어 쓰루 비아(116)와 다이 커넥터(66)를 노출한다. 평탄화 공정은 다이 커넥터(66)와 쓰루 비아(116)가 노출될 때까지, 쓰루 비아(116), 유전체층(68), 및/또는 다이 커넥터(66)의 재료도 제거할 수 있다. 쓰루 비아(116), 다이 커넥터(66), 유전체층(68) 및 밀봉재(120)의 상면들은 평탄화 공정 후에 동일 평면이다. 평탄화 공정은 예컨대 화학적 기계 연마(CMP), 연삭 공정 등일 수 있다. 일부 실시형태에서는, 예컨대 쓰루 비아(116) 및/또는 다이 커넥터(66)가 이미 노출되어 있다면 평탄화가 생략될 수도 있다.
도 8에서, 전면 재배선 구조(122)가 밀봉재(120), 쓰루 비아(116), 및 집적 회로 다이(50) 위에 형성된다. 전면 재배선 구조(122)는 유전체층(124, 128, 132, 및 136); 금속화 패턴(126, 130, 및 134); 및 UBM(138)을 포함한다. 금속화 패턴은 재배선층 또는 재배선 라인이라고도 칭해질 수 있다. 3층의 금속화 패턴을 갖는 전면 재배선 구조(122)가 일례로서 도시되고 있다. 더 많거나 더 적은 유전체층 및 금속화 패턴이 전면 재배선 구조(122)에 형성될 수도 있다. 더 적은 유전체층 및 금속화 패턴이 형성된다면, 후술하는 단계 및 공정은 생략될 수도 있다. 더 많은 유전체층 및 금속화 패턴이 형성된다면, 후술하는 단계 및 공정은 반복될 수 있다.
도 9a 내지 도 9e는 전면 재배선 구조(122)를 형성하는 예시적인 공정을 보다 상세하게 도시한다. 도 8의 영역(9)이 보다 상세하게 도시되지만, 전면 재배선 구조(122)가 제1 패키지 컴포넌트(100)의 모든 영역 상에 형성되는 것이 이해되어야 한다. 시일링 링(sealing ring)(140)이 금속화 패턴(126, 130, 134), 및 UBM(138)와 동시에 형성된다. 도 10은 시일링 링(140)을 포함한 전면 재배선 구조(122)를 위에서 내려다 본 도면이며, 도 9a 내지 도 9e와 함께 참조하여 설명한다. 도면의 간략화를 위해 도 8, 도 12 내지 도 16, 또는 도 19에는 시일링 링(140)이 도시되지 않는다.
각각의 패키지 영역(예컨대, 100A 및 100B)은 해당 패키지 영역에서 금속화 패턴(126, 130, 134) 및 UBM(138)을 둘러싸는 하나의 시일링 링(140)을 포함한다. 시일링 링(140)은 전기적으로 기능이 없는데, 예컨대 집적 회로 다이(50), 금속화 패턴(126, 130, 134), 및 UBM(138)로부터 전기적으로 절연되어 있다. 금속화 패턴(126, 130, 134) 및 UBM(138)은 전면 재배선 구조(122)의 중심 영역(122C)에 형성되며, 시일링 링(140)은 전면 재배선 구조(122)의 가장자리 영역(122E)에 형성된다. 각각의 가장자리 영역(122E)은 각각의 중심 영역(122C)을 둘러싸며, 각각의 중심 영역(122C)으로부터 각각의 패키지 영역의 가장자리로 연장된다. 전면 재배선 구조(122)는 후속 처리 시에 스크라이브 라인 영역(100S)을 커팅함으로써 개편화될 것이다. 커팅은 전면 재배선 구조(122)에 크랙 및 박리를 유도할 수 있다. 시일링 링(140)은 스크라이브 라인 영역(100S)으로부터 금속화 패턴(126, 130, 134) 및 UBM(138)을 물리적으로 분리시키고, 커팅으로 인한 크랙의 확산을 정지시키며, 또한 전면 재배선 구조(122)에서의 박리 저감도 지원할 수 있다.
도 9a에서, 유전체층(124)이 밀봉재(120), 쓰루 비아(116), 및 다이 커넥터(66) 상에 퇴적된다. 일부 실시형태에 있어서, 유전체층(124)은 리소그래피 마스크를 이용해 패터닝될 수 있는, PBO, 폴리이미드, BCB 등의 감광성 재료로 형성된다. 유전체층(124)은 스핀 코팅, 라미네이션, CVD, 그 동류, 또는 이들의 조합으로 형성될 수 있다. 유전체층(124)은 약 3 ㎛ 내지 약 5 ㎛의 범위일 수 있는 두께(T1)로 형성된다.
다음으로, 유전체층(124)이 패터닝된다. 패터닝은 개구부(125A 및 125B)를 형성한다. 개구부(125A)은 전면 재배선 구조(122)의 중심 영역(122C)에 있으며, 쓰루 비아(116)와 다이 커넥터(도시 생략)의 부분들을 노출한다. 개구부(125A)는 전면 재배선 구조(122)의 가장자리 영역(122E)에 있으며, 밀봉재(120)의 부분을 노출한다. 패터닝은, 유전체층(124)이 감광성 재료일 경우에는 유전체층(124)을 광에 노출시키는 공정, 또는 예컨대 이방성 에칭을 이용한 에칭 등의 조건에 맞는 공정에 의해 이루어질 수 있다. 유전체층(124)이 감광성 재료이면, 유전체층(124)은 노출 후에 현상될 수 있다.
개구부(125A)는 폭(W1)을 갖고, 개구부(125B)는 폭(W2)을 갖는다. 폭(W1)은 폭(W2)보다 크다. 특히, 폭(W2)이 작아서, 시일링 링(140)을 위해 후속 형성되는 비아는 작은 폭 대 높이 종횡비를 갖는다. 예를 들어, 폭(W1)은 약 14 ㎛와 같은, 약 7 ㎛ 내지 약 50 ㎛의 범위일 수 있고, 폭(W2)은 약 7 ㎛와 같은 7 ㎛ 내지 약 25 ㎛의 범위일 수 있다.
도 9b에서, 금속화 패턴(126)과, 시일링 링(140)의 제1 층(140A)이 동시에 형성된다. 금속화 패턴(126)과 제1 시일링 링층(140A)은 유전체층(124)의 주표면 상에서 그리고 주표면을 따라 연장되는 라인 부분(전도성 라인이라고도 함)을 포함한다. 금속화 패턴(126)과 제1 시일링 링층(140A)은, 유전체층(124)을 통해 연장되어 쓰루 비아(116) 및 집적 회로 다이(50)를 물리적으로 그리고 전기적으로 결합시키는 비아 부분(전도성 비아라고도 함)를 더 포함한다. 금속화 패턴(126)과 제1 시일링 링층(140A)을 형성하는 일례로서, 시드층이 유전체층(124) 위에 그리고 그 유전체층(124)을 통해 연장되는 개구부(125A 및 125B) 내에 형성된다. 일부 실시형태에서는, 시드층이 금속층이며, 이것은 단일층이거나, 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있다. 일부 실시형태에 있어서, 시드층은 티탄층과 그 티탄층 위에 구리층을 포함할 수 있다. 시드층은 예컨대 PVD 등을 이용하여 형성될 수 있다. 그런 다음, 포토레지스트가 시드층 상에 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등으로 형성될 수 있고 패터닝을 위해 노광될 수 있다. 포토레지스트의 패턴은 금속화 패턴(126)과 제1 시일링 링층(140A)에 대응한다. 시드층을 노출시키기 위해 패터닝은 포토레지스트를 관통하는 개구부를 형성한다. 그런 다음, 포토레지스트의 개구부 내에 그리고 시드층의 노출부 상에 전도성 재료가 형성된다. 전도성 재료는 전기도금이나 무전해 도금 등의 도금에 의해 형성될 수 있다. 전도성 재료는 금속, 동종 구리, 티탄, 텅스텐, 알루미늄, 등을 포함할 수 있다. 전도성 재료 및 시드층의 하측 부분의 조합이 금속화 패턴(126)과 제1 시일링 링 층(140A)을 형성한다. 전도성 재료가 형성되지 않은 시드층의 부분과 포토레지스트가 제거된다. 포토레지스트는 예컨대 산소 플라즈마 또는 동류를 이용하여, 조건에 맞는 애싱 또는 박리 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 시드층의 노출부는, 예컨대 습식 또는 건식 에칭 등의 조건에 맞는 에칭 공정을 사용하여 제거된다.
금속화 패턴(126)은 전체 높이(H1)를 갖고, 제1 시일링 링 층(140A)은 전체 높이(H2)를 갖는다. 높이(H2)가 커서, 제1 시일링 링층(140A)의 비아부는 작은 폭 대 높이 종횡비를 갖는다. 또한, 높이(H1)는 높이(H2)보다 크다. 예를 들어, 높이(H1)는 약 20 ㎛와 같은 약 10 ㎛ 내지 약 20 ㎛의 범위일 수 있고, 높이(W2)는 약 6.4 ㎛와 같은 6.4 ㎛ 내지 약 10 ㎛의 범위일 수 있다. 또한, 제1 시일링 링층(140A)의 라인부는 작은 높이(H3)를 갖는다. 예를 들어, 높이(H3)는 약 1.4 ㎛ 내지 약 5 ㎛의 범위일 수 있고, 예컨대 약 1.4 ㎛이다. 또한, 제1 시일링 링층(140A)의 비아부는 두께(T1)와 동일한 높이(H4)를 갖는다.
높이(H2) 대 높이(H3)의 비는 크다. 예를 들어, H2:H3 비는 2보다 클 수 있고, 예컨대 약 2 내지 약 4.6의 범위이다. 다시 말해, 비아 높이(H4)는 라인 높이(H3)보다 크다. 큰 H2:H3 비로 제1 시일링 링층(140A)을 형성하면, 개구부(125A 및 125B)를 패터닝할 때 유전체층(124)을 보다 완전하게 현상하는 것을 도와서, 제1 시일링 링층(140A)에서 공극의 형성을 줄일 수 있다. 그러나, H2:H3 비가 증가하면 폭(W2) 대 높이(H3)의 비가 감소한다. 다시 말해, H2:H3 비가 크면, W2:H3 비가 작다. 예를 들어, W2:H3 비는 5보다 작을 수 있고, 예컨대 약 1 내지 약 5의 범위이다. 일부 실시형태에 따르면, 금속화 패턴(126)과 제1 시일링 링층(140A)을 형성하는 데에 도금 공정이 사용되고, 도금 공정의 파라미터는 작은 W2:H3 비에도 개구부(125B)가 보다 완전하게 충전되게 하는 것이 선택된다. 도금 공정은 촉진제(accelerator) 및 억제제(suppressor)를 둘 다 포함하는 도금액에 의해 수행된다. 촉진제는 머캅토프로필설폰산(MPS), 비스(나트륨 설포프로필) 디설파이드(SPS) 등일 수 있고, 억제제는 폴리에틸렌 산화물(PEO), 폴리프로필렌 산화물(PPO), 폴리에틸렌 글리콜(PEG), 폴리프로필렌 글리콜(PPG) 등일 수 있다. 촉진제는 약 1 mL/L의 농도일 수 있고, 억제제는 약 2 mL/L의 농도일 수 있으며, 촉진제 및 억제제의 농도비는 약 1:2일 수 있다. 도금 공정은 고 전류 밀도에서 수행된다. 예를 들어, 전류 밀도는 약 1 A/dm2 내지 약 7 A/dm2의 범위일 수 있고, 예컨대 약 7 A/dm2이다. 선택된 전류 밀도 및 촉진제와 억제제의 농도비는 고 전류 밀도가 고 촉진 거동을 유발시킴과 함께, 도금액의 촉진제 및 억제제의 거동에 영향을 줄 수 있고, 이에 따라 개구부(125A 및 125B)의 하부 영역과 상부 영역 간에 과전압차(overpotential difference)를 유도한다. 개구부(125A 및 125B)의 하부 영역과 상부 영역 간에 과전압차를 유도하면, 도금 공정에 있어서 개구부(125A 및 125B)의 하부 영역에서는 도금 속도가 높아지고, 개구부(125A 및 125B)의 상부 영역에서는 도금 속도가 낮아진다. 도금 공정은 낮은 교반 속도로 수행된다. 예를 들어, 교반 속도는 약 0 RPM 내지 약 50 RPM의 범위일 수 있으며, 예컨대 약 50 RPM이다. 도금 공정은 저온에서 수행된다. 예를 들어, 온도는 약 22℃ 내지 약 25℃의 범위일 수 있고, 예컨대 약 22℃이다. 또한, 낮은 교반 속도와 낮은 온도는 개구부(125A 및 125B)의 하부 영역과 상부 영역 간에 과전압차를 유도하여, 개구부(125A 및 125B)의 하부 영역에서의 도금 속도를 상승시킨다.
일부 실시형태에 있어서, 도금 공정 후에는 어닐이 수행된다. 어닐은 약 170℃ 내지 약 240℃의 범위의 온도에서, 예컨대 약 240℃에서 수행될 수 있으며, 약 60분 내지 약 120분의 범위의 기간, 예컨대 약 60분 동안 수행될 수 있다. 어닐을 수행하면 제1 시일링 링층(140A)의 기계적 강도를 높일 수 있다.
개구부(125A)의 폭(W1)이 개구부(125B)의 폭(W2)보다 크기 때문에, 도금 공정은 개구부(125A 및 125B)에서 상이한 형상의 전도성 피처를 형성한다. 구체적으로, 제1 시일링 링층(140A)은 평편한(예컨대, 평면의) 최상면(140S)을 갖고, 금속화 패턴(126)의 피처는 볼록한 최상면(126S)을 갖는다. (후술하는)다른 실시형태에서는, 제1 시일링 링층(140A)이 오목한(예컨대, 비평면의) 최상면(140S)을 가질 수도 있다.
제1 시일링 링층(140A)의 라인부는 전체 폭(W3)을 갖는다. 폭(W3)은 작다. 예를 들어, 폭(W3)은 약 11 ㎛ 내지 약 13 ㎛의 범위일 수 있으며, 예컨대 약 13 ㎛이다. 또한, 제1 시일링 링층(140A)의 라인부는 제1 시일링 링층(140A)의 비아부보다 거리(D1)만큼 돌출해 있다. 거리(D1)는 작다. 예를 들어, 거리(D1)는 약 3 ㎛일 수 있다. 제1 시일링 링층(140A)의 라인부를 작은 폭으로 그리고 작게 돌출하게 형성함으로써, 시일링 링(140A)이 차지하는 면적, 따라서 패키지 영역(100A/100B)의 전체 사이즈가 줄어들 수 있다.
완충 영역(buffer region)을 전면 재배선 구조(122)의 가장자리 영역(122E)에 마련하면, 전면 재배선 구조(122)의 중심 영역(122C)을 스크라이브 라인 영역(100S)으로부터 분리하는 것을 도울 수 있다. 제1 시일링 링층(140A)은 금속화 패턴(126)의 전도성 피처로부터 적어도 거리(D2)만큼 분리되도록 형성된다. 예를 들어, 거리(D2)는 약 20 ㎛ 내지 약 30 ㎛의 범위일 수 있고, 예컨대 약 20 ㎛이다. 마찬가지로, 제1 시일링 링층(140A)은 스크라이브 라인 영역(100S)으로부터 적어도 거리(D3)만큼 분리되도록 형성된다. 예를 들어, 거리(D3)는 약 10 ㎛ 내지 약 20 ㎛의 범위일 수 있고, 예컨대 약 20 ㎛이다. 시일링 링(140)을 전면 재배선 구조(122)의 중심 영역(122S) 및 스크라이브 라인 영역(100S)으로부터 각각 거리(D2 및 D3)만큼 분리시키면, 형성될 수 있는 커팅으로 인한 크랙을 충분한 영역이 흡수할 수 있다.
도 9c에서, 유전체층(128)이 금속화 패턴(126), 제1 시일링 링층(140A), 및 유전체층(124) 상에 퇴적된다. 유전체층(128)은 유전체층(124)과 유사한 방법으로 형성될 수 있고, 유전체층(124)과 유사한 재료로 형성될 수 있다. 유전체층(128)의 최상면이 평면인 것으로 도시되고 있지만, 그 표면은 금속화 패턴(130)의 볼록한 형상으로 인해 비평면일 수도 있음이 이해되어야 한다.
그런 다음, 금속화 패턴(130)과, 시일링 링(140)의 제2 층(140A)이 동시에 형성된다. 금속화 패턴(130)과 제2 시일링 링층(140B)은 유전체층(128)의 주표면 상에서 주표면을 따라 연장되는 라인 부분을 포함한다. 금속화 패턴(130)과 제2 시일링 링층(140B)은, 유전체층(128)을 통해 연장되어 금속화 패턴(126) 및 제1 시일링 링층(140A)를 물리적으로 그리고 전기적으로 각각 결합시키는 비아 부분을 더 포함한다. 금속화 패턴(130) 및 제2 시일링 링층(140B)은 금속화 패턴(126) 및 제1 시일링 링층(140A)과 동일한 방식 및 동일한 재료로 형성될 수 있다. 일부 실시형태에서, 금속화 패턴(130)은 금속화 패턴(126)과는 상이한 사이즈를 갖는다. 예를 들어, 금속화 패턴(130)의 전도성 라인 및/또는 비아는 금속화 패턴(126)의 전도성 라인 및/또는 비아보다 더 넓거나 더 두꺼울 수 있다. 또한, 금속화 패턴(130)은 금속화 패턴(126)보다 더 큰 피치로 형성될 수 있다. 반면, 제2 시일링 링층(140B)은 제1 시일링 링층(140A)과 동일한 사이즈이다. 구체적으로, 제2 시일링 링층(140B)은 제1 시일링 링층(140A)과 동일한 전체 높이(H2), 비아 폭(W2), 비아 높이(H4), 라인 폭(W3), 및 라인 높이(H3)를 갖는다. 또한, 제2 시일링 링층(140B)은 스크라이브 라인 영역(100S)으로부터 거리(D3)만큼 분리되고, 금속화 패턴(130)의 전도성 피처로부터 거리(D4)만큼 분리된다. 금속화 패턴(130)의 전도성 피처가 금속화 패턴(126)의 전도성 피처보다 작은 실시형태에서는, 거리(D4)가 거리(D2)보다 크다(도 9b 참조). 금속화 패턴(130)의 전도성 피처가 금속화 패턴(126)의 전도성 피처보다 큰 실시형태에서는, 거리(D4)가 거리(D2)보다 작다(도 9b 참조). 예를 들어, 거리(D4)는 약 20 ㎛ 내지 약 30 ㎛의 범위일 수 있고, 예컨대 약 20 ㎛이다.
금속화 패턴(130)의 비아부는 금속화 패턴(126)의 라인부에 연결된다(도 8 참조). 다시 말해, 금속화 패턴(126 및 130)의 비아부들은 상이한 축선을 따라 정렬되는데(도 8 참조), 이들 축선은 밀봉재(120)의 주표면에 수직이다. 반면, 제1 시일링 링층(140A)과 제2 시일링 링층(140B)의 비아부들은 동일한 공통 축선을 따라 정렬되는데, 이 축선은 밀봉재(120)의 주표면에 수직이다. 제1 시일링 링층(140A)과 제2 시일링 링층(140B)의 비아부들을 적층하면 최종 시일링 링(140)의 횡방향 폭을 줄일 수 있다. 시일링 링(140)이 차지하는 면적, 따라서 패키지 영역(100A/100B)의 전체 사이즈가 줄어들 수 있다.
도 9d에서, 유전체층(132)이 금속화 패턴(130), 제2 시일링 링층(140B), 및 유전체층(128) 상에 퇴적된다. 유전체층(132)은 유전체층(124)과 유사한 방법으로 형성될 수 있고, 유전체층(124)과 유사한 재료로 형성될 수 있다.
그런 다음, 금속화 패턴(134)과, 시일링 링(140)의 제3 층(140C)이 동시에 형성된다. 금속화 패턴(134)은 유전체층(132)의 주표면 상에서 주표면을 따라 연장되는 라인 부분을 포함한다. 금속화 패턴(134)은, 유전체층(132)을 통해 연장되어 금속화 패턴(130)을 물리적으로 그리고 전기적으로 결합시키는 비아 부분을 더 포함한다. 금속화 패턴(134)은 금속화 패턴(126)과 유사한 방법으로 그리고 유사한 재료로 형성될 수 있다. 일부 실시형태에서, 금속화 패턴(134)은 금속화 패턴(126 및 130)과는 상이한 사이즈를 갖는다. 예를 들어, 금속화 패턴(134)의 전도성 라인 및/또는 비아는 금속화 패턴(126 및 130)의 전도성 라인 및/또는 비아보다 더 넓거나 더 두꺼울 수 있다. 또한, 금속화 패턴(134)은 금속화 패턴(130)보다 더 큰 피치로 형성될 수 있다. 반면, 제3 시일링 링층(140C)은 제1 시일링 링층(140A) 및 제2 시일링 링층(140B)과 동일한 사이즈이다. 구체적으로, 제3 시일링 링층(140C)은 제1 시일링 링층(140A) 및 제2 시일링 링층(140B)과 동일한 전체 높이(H2), 비아 폭(W2), 비아 높이(H4), 라인 폭(W3), 및 라인 높이(H3)를 갖는다. 또한, 제2 시일링 링층(140B)은 스크라이브 라인 영역(100S)으로부터 거리(D3)만큼 분리되고, 금속화 패턴(134)의 전도성 피처로부터 거리(D5)만큰 분리된다. 금속화 패턴(134)의 전도성 피처가 금속화 패턴(130)의 전도성 피처보다 작은 실시형태에서는, 거리(D5)가 거리(D4)보다 크다(도 9c 참조). 금속화 패턴(134)의 전도성 피처가 금속화 패턴(130)의 전도성 피처보다 큰 실시형태에서는, 거리(D5)가 거리(D4)보다 작다(도 9c 참조). 예를 들어, 거리(D5)는 약 20 ㎛ 내지 약 30 ㎛의 범위일 수 있고, 예컨대 약 20 ㎛이다.
금속화 패턴(134)의 비아부는 금속화 패턴(130)의 라인부에 연결된다(도 8 참조). 다시 말해, 금속화 패턴(126, 130 및 134)의 비아부들은 상이한 축선을 따라 정렬되는데, 이들 축선은 밀봉재(120)의 주표면에 수직이다. 반면, 제1 시일링 링층(140A), 제2 시일링 링층(140B), 및 제3 시일링 링층(140C)의 비아부들은 동일한 공통 축선을 따라 정렬되는데, 이 축선은 밀봉재(120)의 주표면에 수직이다. 제1 시일링 링층(140A), 제2 시일링 링층(140B), 및 제3 시일링 링층(140C)의 비아부들을 적층하면 최종 시일링 링(140)의 횡방향 폭을 줄일 수 있다. 시일링 링(140)이 차지하는 면적, 따라서 패키지 영역(100A/100B)의 전체 사이즈가 줄어들 수 있다. 이에, 단일 캐리어 기판(102) 상에 형성될 수 있는 전체 패키지 영역의 양이 증가할 수 있다.
도 9e에서, 유전체층(136)이 금속화 패턴(134), 제3 시일링 링층(140C), 및 유전체층(132) 상에 퇴적된다. 유전체층(136)은 유전체층(124)과 유사한 방법으로 형성될 수 있고, 유전체층(124)과 유사한 재료로 형성될 수 있다.
그런 다음, UBM(138)과, 시일링 링(140)의 제4 층(140D)이 동시에 형성된다. UBM(138)은 전면 재배선 구조(122)와의 외부 접속을 위한 것이다. UBM(138)은 유전체층(136)의 주표면 상에 그리고 주표면 주위로 연장되는 범프부를 갖고, 유전체층(136)을 통해 연장되어 금속화 패턴(134)을 물리적 그리고 전기적으로 결합시키는 비아부를 갖는다. 그 결과, UBM(138)은 쓰루 비아(116) 및 집적 회로 다이(50)에 전기적으로 결합된다. UBM(138)은 금속화 패턴(126)과 동일한 재료로 형성될 수 있다. 일부 실시형태에서, UBM(138)은 금속화 패턴(126, 130, 및 134)과는 상이한 사이즈를 갖는다. 제4 시일링 링층(140D)은 제1 시일링 링층(140A), 제2 시일링 링층(140B) 및 제3 시일링 링층(140C)과 동일한 사이즈이다. 구체적으로, 제4 시일링 링층(140D)은 제1 시일링 링층(140A), 제2 시일링 링층(140B), 및 제3 시일링 링층(140C)과 동일한 전체 높이(H2), 비아 폭(W2), 비아 높이(H4), 라인 폭(W3), 및 라인 높이(H3)를 갖는다. 또한, 제4 시일링 링층(140D)은 스크라이브 라인 영역(100S)으로부터 거리(D3)만큼 분리되고, UBM(138)으로부터 거리(D6)만큼 분리된다. UBM(138)이 금속화 패턴(134)의 전도성 피처보다 작은 실시형태에서는, 거리(D6)가 거리(D5)보다 크다(도 9d 참조). UBM(138)이 금속화 패턴(134)의 전도성 피처보다 큰 실시형태에서는, 거리(D6)가 거리(D5)보다 작다(도 9d 참조). 예를 들어, 거리(D6)는 약 20 ㎛ 내지 약 30 ㎛의 범위일 수 있고, 예컨대 약 20 ㎛이다.
제4 시일링 링층(140D)은 선택사항이다. 제4 시일링 링층(140D)가 형성될 때, 최종 시일링 링(140)은 유전체층(136)에 의해 노출된다. 이 경우에, 최종 시일링 링(140)의 최상면은 유전체층(136)의 최상면 위로 연장된다. (후술하는)다른 실시형태에서는, 제4 시일링 링층(140D)이 생략되어, 최종 시일링 링(140)은 유전체층(136) 아래에 매립된다. 이 경우에, 유전체층(136)의 최상면은 최종 유전체층(140)의 최상면 위로 연장된다.
도 10은 전면 재배선 구조(122)의 평면도이다. 전면 재부배 구조(122)의 형성이 완성된 후에, 시일링 링(140) 각각은 전면 재배선 구조(122)의 각각의 중심 영역(122C)을 둘러싼다. 각각의 패키지 영역은 하나의 시일링 링(140)을 포함한다. 도 11은 도 10의 영역(11)의 3차원 단면도이다. 시일링 링(140)은 비아 구조로 적층되며, 시일링 링(140)의 각 층(예컨대, 적층된 비아)은 연속적인 전도성 재료로 형성된다. 이 경우에, 시일링 링(140)을 위한 각각의 유전체층(124, 128, 132 및 136)의 개구부는 전면 재배선 구조(122)의 연관된 중심 영역(122C) 주위에서 연속적으로 연장되는 트렌치이다.
도 12에서, 전도성 커넥터(150)가 UBM 상에 형성된다. 일부 실시형태에서는, 전도성 커넥터(150)가 시일링 링(140)의 노출된 부분 상에 형성되지 않는다. 전도성 커넥터(150)는 볼 그리드 어레이(BGA) 커넥터, 솔더 볼, 금속 기둥부(metal pillar), C4(controlled collapse chip connection) 범프, 마이크로 범프, 무전해 니켈 무전해 팔라듐 침지 금(ENEPIG) 기술로 형성된 범프 등일 수 있다. 전도성 커넥터(150)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 도전성 재료를 포함할 수 있다. 일부 실시형태에 있어서, 전도성 커넥터(150)는 증착(evaporation), 전기도금, 인쇄, 솔더 전사, 볼 배치 등등을 통해 초기에 솔더층을 형성함으로써 형성된다. 구조 상에 솔더층이 형성되었으면, 재료를 원하는 범프 형상으로 성형하기 위해 리플로우가 수행될 수 있다. 다른 실시형태에 있어서, 전도성 커넥터(150)는 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 기둥부(예컨대, 구리 기둥부)를 포함한다. 금속 기둥부는 솔더 프리일 수도 있고 실질적으로 수직 측벽을 갖는다. 일부 실시형태에서는, 금속 캡층이 금속 기둥부의 상측 상에 형성된다. 금속 캡층은 니켈, 주식, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들의 조합을 포함할 수 있고, 도금 공정에 의해 형성될 수 있다.
도 13에서, 후면 재배선 구조(106), 예컨대 유전체층(108)으로부터 캐리어 기판(102)을 떼어내기(또는 "분리") 위해 캐리어 기판 디본딩(de-bonding)이 행해진다. 일부 실시형태에 따르면, 디본딩은, 박리층(104)이 광 열에 의해 분해되어 캐리어 기판(102)이 떼어질 수 있도록 레이저광 또는 UV광 등의 광을 박리층(104)에 투사하는 것을 포함한다. 그런 다음 구조가 뒤집혀서 테이프 상에 배치된다.
도 14에서, 전도성 커넥터(152)가 유전체층(108)을 통해 연장되어 금속화 패턴(110)에 접촉한다. 개구부(166)가 유전체층(108)을 통해 형성되어 금속화 패턴(110)의 일부를 노출한다. 개구부는 예컨대 레이저 드릴링, 에칭 등을 사용하여 형성될 수 있다. 개구부에 전도성 커넥터(152)가 형성된다. 일부 실시형태에서, 전도성 커넥터(152)는 플럭스를 포함하고 플럭스 디핑 공정(flux dipping process)에서 형성된다. 일부 실시형태에서, 전도성 커넥터(152)는 솔더 페이스트, 은 페이스트, 등등과 같은 전도성 페이스트를 포함하고, 인쇄 공정에서 분배된다. 일부 실시형태에서, 전도성 커넥터(152)는 전도성 커넥터(150)와 유사한 방법으로 형성될 수 있고, 전도성 커넥터(150)와 유사한 재료로 형성될 수 있다.
도 15 내지 도 20은 일부 실시형태에 따른 디바이스 스택의 형성 및 구현을 도시한다. 디바이스 스택은 제1 패키지 컴포넌트(100)에 형성된 집적 회로 패키지로로부터 형성된다. 디바이스 스택은 PoP(package-on-package) 구조로도 칭해질 수 있다. PoP 구조가 InFO 패키지를 포함하기 때문에, 이 구조는 InFO-PoP 구조라고도 칭해질 수 있다.
도 15에서, 제2 패키지 컴포넌트(200)가 제1 패키지 컴포넌트(100)에 결합된다. 제2 패키지 컴포넌트(200) 중 하나가 각각의 패키지 영역(100A 및 100B)에 결합되어 제1 패키지 컴포넌트(100)의 각 영역에 집적 회로 디바이스를 형성한다.
제2 패키지 컴포넌트(200)는 기판(202) 및 그 기판(202)에 결합된 하나 이상의 다이를 포함한다. 예시하는 실시형태에서는, 다이가 스택형 다이(210A 및 210B)를 포함한다. 일부 실시형태에서, 다이(또는 다이 스택)은 기판(202)의 동일 표면에 나란히 결합되어 배치될 수 있다. 기판(202)은 실리콘, 게르마늄, 다이아몬드 등의 반도체 재료로 제조될 수 있다. 일부 실시형태에서는, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등의 화합물 재료도 사용될 수 있다. 추가로, 기판(202)은 SOI(semiconductor-on-insulator) 기판일 수도 있다. 일반적으로, SOI 기판은, 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator), 또는 이들의 조합 등의 반도체 재료로 된 층을 포함한다. 일 대안 실시형태에서는, 기판(202)이 유리 섬유 강화 수지 코어 등의 절연 코어에 기반한다. 코어 재료의 일례는 FR4 등의 유리 섬유 수지이다. 코어 재료의 대안은 BT(bismaleimide-triazine) 수지 또는 대안으로 다른 인쇄 회로 기판(PCB) 재료 또는 필름을 포함한다. ABF(Ajinomoto build-up film) 또는 다른 라미네이트 등의 빌드업 필름이 기판(202)에 사용될 수도 있다.
기판(202)은 능동 및 수동 디바이스(도시 생략)를 포함할 수 있다. 트랜지스터, 커패시터, 레지스터, 이들의 조합 등의 다양한 디바이스가 제2 패키지 컴포넌트(200)에 대한 설계의 구조적 및 기능적 요건을 생성하는데 사용될 수 있다. 디바이스는 임의의 적절한 방법을 이용하여 형성될 수 있다.
기판(202)은 금속화층(도시 생략) 및 쓰루 비아(208)도 포함할 수 있다. 금속화층은 능동 및 수동 디바이스 위에 형성될 수 있고 다양한 디바이스를 연결하여 기능 회로를 형성하도록 설계된다. 금속화층은 비아가 전도성 재료층을 상호연결하고 있는, 유전체(예컨대, 로우k 유전체 재료) 및 전도성 재료(예컨대, 구리)의 교번층으로 형성될 수 있고, 임의의 적절한 공정(퇴적, 다마신, 이중 다미신 등)을 통해 형성될 수 있다. 일부 실시형태에서는, 기판(202)에 실질적으로 능동 및 수동 디바이스가 없다.
기판(202)은 스택형 다이(210A 및 210B)에 결합하기 위해 기판(202)의 제1 면 상에 본딩 패드(204)를 가질 수 있고, 전도성 커넥터(152)에 결합하기 위해 기판(202)의 제2 면 상에 본딩 패드(206)를 가질 수 있으며, 제2 면은 기판(202)의 제1 면에 대향한다. 일부 실시형태에 있어서, 본딩 패드(204 및 206)는 기판(202)의 제1 및 제2 면 상에서 유전체층(도시 생략)에 리세스를 형성함으로써 형성된다. 리세스는 본딩 패드(204 및 206)가 유전체층에 매립되도록 형성될 수 있다. 다른 실시형태에서는, 본딩 패드(204 및 206)가 유전체층 상에 형성될 수도 있기 때문에 리세스를 생략한다. 일부 실시형태에 있어서, 본딩 패드(204 및 206)는 구리, 티탄, 니켈, 금, 팔라듐 등, 또는 이들의 조합으로 제조된 얇은 시드층을 포함한다. 본딩 패드(204 및 206)의 전도성 재료가 얇은 시드층 위에 퇴적될 수 있다. 전도성 재료는 전기 화학적 도금 공정, 무전해 도금 공정, CVD, ALD(atomic layer deposition), PVD 등, 또는 이들의 조합에 의해 형성될 수 있다. 일 실시형태에 있어서, 본딩 패드(204, 206)의 전도성 재료는 구리, 텅스텐, 알루미늄, 은, 금 등, 또는 이들의 조합이다.
일 실시형태에 있어서, 본딩 패드(204)와 본딩 패드(206)는 티탄층, 구리층, 및 니켈층 등의 전도성 재료의 3개 층을 포함하는 UBM이다. 크롬/크롬-구리 합금/구리/금의 배열, 티탄/티탄 텅스텐/구리의 배열, 또는 구리/니켈/금의 배열 등의, 다수의 적절한 재료 및 층의 배열이 본딩 패드(204 및 206)의 형성에 사용될 수도 있다. 본딩 패드(204 및 206)에 사용될 수 있는 임의의 적절한 재료 또는 층은 본원의 범위 내에 포함되는 것이 전적으로 의도된다. 일부 실시형태에 있어서, 전도성 비아(208)는 기판(202)을 통해 연장되고 본딩 패드(204) 중 적어도 하나를 본딩 패드(206) 중 적어도 하나에 결합시킨다.
예시하는 실시형태에서는, 스택형 다이(210A 및 210B)가 와이어 본드(212)에 의해 기판(202)에 결합되지만, 전도성 범프와 같은 다른 접속부가 사용될 수도 있다. 일 실시형태에서는, 스택형 다이(210A 및 210B)가 스택형 메모리 다이이다. 예를 들어, 스택형 다이(210A 및 210B)는 LPDDR1, LPDDR2, LPDDR3, LPDDR4, 또는 동류의 메모리 모듈 등의 저전력(LP) 더블 데이터 레이트(DDR) 메모리 모듈과 같은 메모리 다이일 수 있다.
스택형 다이(210A 및 210B)와 와이어 본드(212)는 몰딩 재료(214)로 밀봉될 수 있다. 몰딩 재료(214)는 예컨대 압축 성형을 사용하여 와이어 본드(212) 및 스택 다이(210A 및 210B) 상에 성형될 수 있다. 일부 실시형태에 있어서, 몰딩 재료(214)는 몰딩 화합물, 폴리머, 에폭시, 실리콘 산화물 충전 재료 등, 또는 이들의 조합이다. 몰딩 재료(214)를 경화시키기 위해 경화 공정이 수행될 수 있으며, 경화 공정은 열경화, UV 경화 등, 또는 이들의 조합일 수 있다.
일부 실시형태에 있어서, 와이어 본드(212)와 스택 다이(210A 및 210B)는 몰딩 재료(214) 내에 매립되고, 몰딩 재료(214)의 경화 후에, 연삭 등의 평탄화 단계가 수행되어 몰딩 재료(214)의 과량 부분을 제거하고 제2 패키지 컴포넌트(200)에 대해 실질적으로 평면의 표면을 제공한다.
제2 패키지 컴포넌트(200)가 형성된 후에, 제2 패키지 컴포넌트(200)는 전도성 커넥터(152), 본딩 패드(206), 및 후면 재배선 구조(106)에 의해 제1 패키지 컴포넌트(100)에 기계적으로 그리고 전기적으로 본딩된다. 일부 실시형태에 있어서, 스택형 다이(210A 및 210B)는 와이어 본드(212), 본딩 패드(204 및 206), 전도성 비아(208), 전도성 커넥터(152), 후면 재배선 구조(106), 쓰루 비아(116), 및 전면 재배선 구조(122)를 통해 집적 회로 다이(50)에 결합될 수 있다.
일부 실시형태에 있어서, 솔더 레지스트가 스택형 다이(210A 및 210B)의 반대편에 있는 기판(202)의 면 상에 형성된다. 전도성 커넥터(152)는 기판(202) 내의 전도성 피처(예컨대, 본딩 패드(206))에 전기적으로 그리고 기계적으로 결합되도록 솔더 레지스트 내의 개구부에 배치될 수 있다. 솔더 레지스트는 외부 손상으로부터 기판(202)의 영역을 보호하는데 사용될 수 있다.
일부 실시형태에 있어서, 전도성 커넥터(152)는 리플로우되기 전에 형성된 에폭시 플럭스를 가질 수 있으며, 전도성 커넥터는 제2 패키지 컴포넌트(200)가 제1 패키지 컴포넌트(100)에 부착된 후에 남아 있는 에폭시 플럭스의 에폭시 부분의 적어도 일부와 함께 리플로우된다.
일부 실시형태에서는, 제1 패키지 컴포넌트(100)와 제2 패키지 컴포넌트(200) 사이에 언더필이 형성되어 전도성 커넥터(152)를 둘러싼다. 언더필은 응력을 저감시키고 전도성 커넥터(152)의 리플로우에 의해 형성된 접합부를 보호할 수 있다. 언더필은 제2 패키지 컴포넌트(200)가 부착된 후에 모세관 플로우 공정에 의해 형성될 수도 있고, 또는 제2 패키지 컴포넌트(200)가 부착되기 전에 적절한 퇴적 방법에 의해 형성될 수도 있다. 에폭시 플럭스가 형성되는 실시형태에서는, 그 에폭시 플럭스가 언더필로서 작용할 수 있다.
도 16에서는, 스크라이브 라인 영역을 따라, 예컨대 제1 패키지 영역(100A)과 제2 패키지 영역(100B) 사이에서 개편화 공정(singulation process)이 행해진다. 개편화 공정은 예컨대 소잉 공정, 커팅 공정, 레이저 커팅 공정 등일 수 있다. 개편화 공정은 제1 패키지 영역(100A)을 제2 패키지 영역(100B)으로부터 개편화하여, 제1 패키지 컴포넌트(100)의 패키지 영역 사이에 개구부(216)를 형성한다. 일부 실시형태에서, 개편화 공정은 제2 패키지 컴포넌트(200)가 제1 패키지 컴포넌트(100)에 결합된 후에 수행된다. 다른 실시형태에서는, 개편화 공정이, 캐리어 기판(102)이 디본딩되고 전도성 커넥터(152)가 형성된 후와 같이, 제2 패키지 컴포넌트(200)가 제1 패키지 컴포넌트(100)에 부착되기 전에 수행된다. 각각 그렇게 개편화된 패키지는 제1 패키지 영역(100A) 또는 제2 패키지 영역(100B) 중 하나로부터의 것이다.
도 17은 개편화 공정 후의 전면 재배분 구조(122)를 더 상세하게 도시한다. 도 16의 영역(17)이 보다 상세하게 도시된다. 도 18은 전면 재배선 구조(122)를 위에서 내려다 본 도면이며, 도 17과 함께 참조하여 설명한다. 개편화가 완성된 후에, 시일링 링(140) 각각은 전면 재배선 구조(122)의 개편화된 중심 영역(122C)을 둘러싼다. 각각의 개편화된 패키지는 하나의 시일링 링(140)을 포함하는데, 각각의 시일링 링(140)은 개편화된 밀봉재(120)의 가장자리를 따라 배치되어 있다. 개편화 시에, 전면 재배선 구조(122)의 유전체층에 크랙(21)이 형성될 수 있다. 시일링 링(140)은 크랙(218)이 확산되는 것을 막으며, 그래서 크랙(218)은 전면 재배선 구조(122)의 개편화된 가장자리 영역(122E)에 한정된다. 따라서, 전면 재배선 구조(122)의 개편화된 중심 영역(122C)은 크랙이 없을 수 있다. 예를 들어, 크랙(218)은 개편화된 전면 재배선 구조(122)의 외측 가장자리로부터 시일링 링(140)으로 연속으로 연장되며, 또한 시일링 링(140)의 측벽에서 끝난다.
이어서, 도 19에서는, 각각 개편화된 제1 패키지 컴포넌트(100)가 전도성 커넥터(150)를 사용하여 패키지 기판(300)에 탑재된다. 패키지 기판(300)은 기판 코어(302)와 기판 코어(302) 위의 본딩 패드(304)를 포함한다. 기판 코어(302)는 실리콘, 게르마늄, 다이아몬드 등의 반도체 재료로 제조될 수 있다. 한편, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등의 화합물 재료도 사용될 수 있다. 추가로, 기판 코어(302)는 SOI 기판일 수도 있다. 일반적으로, SOI 기판은, 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI, 또는 이들의 조합 등의 반도체 재료로 된 층을 포함한다. 일 대안 실시형태에서는, 기판 코어(302)가 유리 섬유 강화 수지 코어 등의 절연 코어에 기반한다. 코어 재료의 일례는 FR4 등의 유리 섬유 수지이다. 코어 재료의 대안은 BT(bismaleimide-triazine) 수지 또는 대안으로 다른 PCB 재료 또는 필름을 포함한다. ABF 또는 다른 라미네이트 등의 빌드업 필름이 기판 코어(302)에 사용될 수도 있다.
기판 코어(302)는 능동 및 수동 디바이스(도시 생략)를 포함할 수 있다. 당업자라면 트랜지스터, 커패시터, 레지스터, 이들의 조합 등의 다양한 디바이스가 디바이스 스택에 대한 설계의 구조적 및 기능적 요건을 생성하는데 사용될 수 있음을 알 것이다. 디바이스는 임의의 적절한 방법을 이용하여 형성될 수 있다.
기판 코어(302)은 금속화층과 비아(도시 생략)를, 금속화층과 비아에 물리적 및/또는 전기적으로 결합되는 본딩 패드(304)와 함께 포함할 수도 있다. 금속화층은 능동 및 수동 디바이스 위에 형성될 수 있고 다양한 디바이스를 연결하여 기능 회로를 형성하도록 설계된다. 금속화층은 비아가 전도성 재료층을 상호연결하고 있는, 유전체(예컨대, 로우k 유전체 재료) 및 전도성 재료(예컨대, 구리)의 교번층으로 형성될 수 있고, 임의의 적절한 공정(퇴적, 다마신, 이중 다미신 등)을 통해 형성될 수 있다. 일부 실시형태에서는, 기판 코어(302)에 실질적으로 능동 및 수동 디바이스가 없다.
일부 실시형태에서는, 전도성 커넥터(150)가 리플로잉되어 제1 패키지 컴포넌트(100)를 본딩 패드(304)에 부착한다. 전도성 커넥터(150)는 패키지 기판(300) 내의 금속화층을 포함해, 패키지 기판(302)을 제1 패키지 컴포넌트(100)에 전기적 및/또는 물리적으로 결합한다. 일부 실시형태에서는, 솔더 레지스트(306)가 기판 코어(302) 상에 형성된다. 전도성 커넥터(150)는 솔더 레지스트(306)의 개구부에 배치되어 본딩 패드(304)에 전기적으로 그리고 기계적으로 결합될 수 있다. 솔더 레지스트(306)는 외부 손상으로부터 기판(202)의 영역을 보호하는데 사용될 수 있다.
전도성 커넥터(150)는 리플로우잉되기 전에 형성된 에폭시 플럭스를 가질 수 있으며, 전도성 커넥터는 제1 패키지 컴포넌트(100)가 패키지 기판(300)에 부착된 후에 남아 있는 에폭시 플럭스의 에폭시 부분의 적어도 일부와 함께 리플로잉된다. 이 잔여 에폭시 부분은 응력을 줄이고 전도성 커넥터(150)의 리플로우에 의해 형성된 접합부를 보호하기 위한 언더필(underfill)로서 작용할 수 있다. 일부 실시형태에서는, 제1 패키지 컴포넌트(100)와 제2 패키지 컴포넌트(300) 사이에 언더필(308)이 형성되어 전도성 커넥터(150)를 둘러쌀 수 있다. 언더필(308)은 제1 패키지 컴포넌트(100)가 부착된 후에 모세관 플로우 공정에 의해 형성될 수도 있고, 또는 제1 패키지 컴포넌트(100)가 부착되기 전에 적절한 퇴적 방법에 의해 형성될 수도 있다.
일부 실시형태에서, 수동 디바이스(예컨대, 표면 실장 디바이스(SMD), 도시 생략)도 제1 패키지 컴포넌트(100)에(예컨대, UBM(138)에) 또는 패키지 기판(300)에(예컨대, 본딩 패드(304)에) 부착될 수 있다. 예를 들어, 수동 디바이스는 제1 패키지 컴포넌트(100) 또는 패키지 기판(300)의, 전도성 커넥터(150)와 동일한 표면에 본딩될 수 있다. 수동 디바이스는, 패키지 기판(300) 상에 제1 패키지 컴포넌트(100)를 탑재하기 전에 제1 패키지 컴포넌트(100)에 부착될 수도 있고, 패키지 기판(300) 상에 제1 패키지 컴포넌트(100)를 탑재하기 전에 또는 후에 패키지 기판(300)에 부착될 수도 있다.
도 20은 언더필(308)의 형성 이후의 최종 디바이스 스택을 더 상세하게 도시한다. 도 19의 영역(20)이 보다 상세하게 도시된다. 언더필(308)은 형성된 후에, 전도성 커넥터(150) 및 시일링 링(140)의 노출된 부분을 둘러싼다. 예를 들어, 언더필(308)은 형성될 때에 시일링 링(140)의 제4 층(140D)의 측벽에 접촉할 수 있다.
제1 패키지 컴포넌트(100)가 다른 디바이스 스택으로도 구현될 수 있음을 알아야 한다. 예를 들어, PoP 구조가 도시되지만, 제1 패키지 컴포넌트(100)는 또한 FCBGA(Flip Chip Ball Grid Array)로도 구현될 수 있다. 이러한 실시형태에서, 제1 패키지 컴포넌트(100)는 패키지 기판(300) 등의 기판에 탑재되지만, 제2 패키지 컴포넌트(200)는 생략된다. 대신에, 덮개 또는 열 확산기가 제1 패키지 컴포넌트(100)에 부착될 수도 있다. 제2 패키지 컴포넌트(200)가 생략될 경우, 후면 재배선 구조(106)와 쓰루 비아(116)도 생략될 수 있다.
다른 피처 및 공정도 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 돕기 위해 테스트용 구조가 포함될 수도 있다. 테스트용 구조는 예컨대, 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 허용하는, 재배선층에 또는 기판 상에 형성된 테스트 패드를 포함할 수 있다. 검증 테스트는 중간 구조뿐만 아니라 최종 구조에 대해서도 수행될 수 있다. 또한, 여기에 개시하는 구조 및 방법은 수율을 증가시키고 비용을 절감하기 위해 알려진 양호한 다이의 중간 검증을 통합하는 테스트 방법론과 함께 사용될 수 있다.
도 21은 일부 다른 실시형태에 따른 전면 재배선 구조(122)를 더 상세하게 도시한다. 도 16의 영역(17)이 보다 상세하게 도시된다. 이 실시형태에서는, 시일링 링(140)의 제4 층(140D)이 생략된다. 이 경우에, 시일링 링(140)은 유전체층(136) 아래에 매립되어 있다.
도 22는 일부 다른 실시형태에 따른 전면 재배선 구조(122)를 더 상세하게 도시한다. 도 16의 영역(17)이 보다 상세하게 도시된다. 이 실시형태에서는, 시일링 링(140)의 층(140A, 140B, 및 140C)이 오목한 최상면을 갖는다. 이 경우에, 시일링 링층(140A, 140B, 및 140C)의 계면들은 비평면이다. 시일링 링(140)은 시일링 링층(140A, 140B, 및 140C)을 형성하는 도금 공정의 파라미터를 다르게 함으로써 오목한 최상면으로 형성될 수 있다. 구체적으로, 도금 공정에는, 낮은 도금 전류 밀도, 높은 도금 온도, 및 높은 교반 속도가 사용될 수 있다. 예를 들어, 전류 밀도는 약 0.5 A/dm2 내지 약 1.4 A/dm2의 범위일 수 있고, 온도는 약 25℃ 내지 약 35℃의 범위일 수 있으며, 교반 속도는 약 50 RPM 내지 약 375 RPM의 범위일 수 있다. 시일링 링층(140A, 140B, 및 140C)의 오목한 최상면은 깊이(D7)를 가질 수 있으며, 이 깊이는 시일링 링층(140A, 140B, 및 140C)의 나머지 깊이(D8)보다 크다. 예를 들어, 깊이(D7)는 약 5 ㎛ 내지 약 50 ㎛의 범위일 수 있고, 깊이(D8)는 약 0 ㎛ 내지 약 5 ㎛의 범위일 수 있다. 또한, 시일링 링층(140A, 140B, 및 140C)의 오목한 최상면은 내부 각(θ1)을 가질 수 있으며, 이 각도는 시일링 링층(140A, 140B, 및 140C)의 비아부의 측벽에 의해 형성된 각도(θ2)보다 작다. 예를 들어, 각도(θ1)는 약 0°내지 약 70°의 범위일 수 있고, 각도(θ2)는 약 70° 내지 약 90°의 범위일 수 있다.
도 23은 일부 다른 실시형태에 따른 전면 재배선 구조(122)를 더 상세하게 도시한다. 도 16의 영역(17)이 보다 상세하게 도시된다. 이 실시형태에서, 시일링 링(140)의 층들의 일 서브세트는 오목한 최상면을 갖고, 시일링 링(140)의 층들의 다른 서브세트는 평편한 최상면을 갖는다. 구체적으로, 시일링 링(140)의 최상층은 편평한 최상면을 갖고, 하부 층들은 오목한 최상면을 갖는다. 이 경우에, 시일링 링(140)의 층들의 계면들은 비평면이다. 시일링 링(140)은 시일링 링(140)의 층들을 형성하는 도금 공정의 파라미터를 다르게 함으로써, 평편한 최상면과 오목한 최상면이 혼합되게 형성될 수 있다. 예를 들어, 시일링 링(140)의 층들(140A 및 140B)은 도 9a 내지 도 9e와 관련하여 전술한 바와 같이, 높은 도금 전류 밀도, 낮은 도금 온도, 및 낮은 교반 속도로 형성될 수 있다. 예를 들어, 높은 전류 밀도는 약 1 A/dm2 내지 약 7 A/dm2의 범위일 수 있고, 낮은 온도는 약 22℃ 내지 약 25℃의 범위일 수 있으며, 낮은 교반 속도는 약 0 RPM 내지 약 50 RPM의 범위일 수 있다. 마찬가지로, 시일링 링(140)의 층(140C)은 도 22와 관련하여 전술한 바와 같이, 낮은 도금 전류 밀도, 높은 도금 온도, 및 높은 교반 속도로 형성될 수 있다. 예를 들어, 낮은 전류 밀도는 약 0.5 A/dm2 내지 약 1.5 /dm2의 범위일 수 있고, 높은 온도는 약 25℃ 내지 약 35℃의 범위일 수 있으며, 높은 교반 속도는 약 50 RPM 내지 약 375 RPM의 범위일 수 있다.
실시형태들은 이하의 효과를 달성할 수 있다. 시일링 링(140)을 형성함으로써, 전면 재배선 구조(122)의 개편화로 유도된 박리 및 분리가 저감될 수 있다. 시일링 링(140)을 공통 축선을 따라 적층된 다층으로 형성하면, 시일링 링(140)의 풋프린트를 삭감할 수 있고, 그에 따라 패키지 영역(100A 및 100B)의 전체 사이즈를 줄일 수 있다. 일 실험에서, 패키지 영역의 전체 사이즈는 약 8.6%만큼 줄어들었고, 단일 캐리어 기판(102) 상에 형성되는 패키지의 양은 약 2.4% 증가하였다.
일 실시형태에 있어서, 디바이스는, 집적 회로 다이와, 상기 집적 회로 다이를 적어도 부분적으로 둘러싸는 밀봉재와, 재배선 구조를 포함하고, 상기 재배선 구조는, 상기 밀봉재 및 상기 집적 회로 다이 위에 있는 복수의 유전체층과, 상기 유전체층 내에 있고, 상기 집적 회로 다이에 전기적으로 결합되는 복수의 금속화 패턴과, 상기 유전체층 내에 있는 시일링 링(sealing ring)을 포함하고, 상기 시일링 링은 상기 금속화 패턴 주위로 연장되며, 상기 시일링 링은 상기 금속화 패턴 및 상기 집적 회로 다이로부터 전기적으로 절연되고, 상기 시일링 링은 복수의 시일링 링층을 포함하며, 각각의 상기 시일링 링층은 상기 유전체층 각각을 통해 연장되는 비아부를 포함하고, 각각의 상기 시일링 링층의 비아부는 동일한 공통 축선을 따라 정렬된다.
일부 실시형태에서, 상기 디바이스는 상기 밀봉재를 통해 연장되는 쓰루 비아를 더 포함하고, 상기 쓰루 비아는 상기 금속화 패턴에 전기적으로 결합되며, 상기 쓰루 비아는 상기 시일링 링으로부터 전기적으로 절연된다. 상기 디바이스의 일부 실시형태에서, 상기 시일링 링층 각각은 상기 유전체층의 각각을 따라 연장되는 라인부를 더 포함한다. 상기 디바이스의 일부 실시형태에서, 각각의 상기 시일링 링층의 라인부는 평면의 최상면을 갖는다. 상기 디바이스의 일부 실시형태에서, 각각의 상기 시일링 링층의 라인부는 비평면의 최상면을 갖는다. 상기 디바이스의 일부 실시형태에서, 상기 시일링 링층의 제1 서브세트의 라인부는 평면의 최상면을 갖고, 상기 시일링 링층의 제2 서브세트의 라인부는 비평면의 최상면을 갖는다. 상기 디바이스의 일부 실시형태에서, 각각의 상기 시일링 링층의 비아부는 동일한 제1 폭을 갖는다. 상기 디바이스의 일부 실시형태에서, 각각의 상기 시일링 링층의 라인부는 제1 높이를 갖고, 각각의 상기 시일링 링층의 비아부는 제2 높이를 가지며, 상기 제2 높이는 상기 제1 높이보다 크다. 상기 디바이스의 일부 실시형태에서, 상기 시일링 링층의 최상면이 상기 유전체층의 최상층의 최상면 위로 연장된다. 상기 디바이스의 일부 실시형태에서, 상기 유전체층의 최상층의 최상면이 상기 시일링 링층의 최상면 위로 연장된다. 상기 디바이스의 일부 실시형태에서, 상기 시일링 링층은 상기 금속화 패턴의 피처로부터 제1 거리만큼 분리되고, 상기 제1 거리는 20 ㎛ 내지 30 ㎛의 범위이다. 상기 디바이스의 일부 실시형태에서, 상기 시일링 링층은 상기 밀봉재의 가장자리부로부터 제2 거리만큼 분리되고, 상기 제2 거리는 10 ㎛ 내지 20 ㎛의 범위이다.
일 실시형태에 있어서, 방법은, 쓰루 비아에 인접하여 집적 회로 다이를 배치하는 단계와, 상기 쓰루 비아와 상기 집적 회로 다이를 밀봉재로 밀봉하는 단계와, 상기 밀봉재 위에 제1 유전체층을 퇴적하는 단계와, 상기 제1 유전체에 제1 개구부 및 복수의 제2 개구부를 패터닝하는 단계로서, 상기 제1 개구부는 상기 밀봉재를 노출시키고, 상기 제2 개구부는 상기 쓰루 비아와 상기 집적 회로 다이를 노출시키며, 상기 제1 개구부는 상기 제2 개구부 주위로 연속으로 연장되는, 상기 제1 및 제2 개구부 패터닝 단계와, 상기 제1 개구부에 제1 시일링 링층과, 상기 제2 개구부에 제1 금속화 패턴을 형성하는 단계와, 상기 제1 시일링 링층과 상기 제1 금속화 패턴 위에 제2 유전체층을 퇴적하는 단계와, 상기 제2 유전체층에 제3 개구부 및 복수의 제4 개구부를 패터닝하는 단계로서, 상기 제3 개구부는 상기 제1 시일링 링층을 노출시키고, 상기 제4 개구부는 상기 제1 금속화 패턴을 노출시키며, 상기 제3 개구부는 상기 제4 개구부 주위로 연속으로 연장되고, 상기 제3 개구부는 상기 제1 개구부 바로 위에 배치되는, 상기 제3 및 제4 개구부 패터닝 단계와, 상기 제3 개구부에 제2 시일링 링층과, 상기 제4 개구부에 제2 금속화 패턴을 형성하는 단계를 포함한다.
상기 방법의 일부 실시형태에서, 상기 제1 시일링 링층과, 상기 제1 금속화 패턴을 형성하는 단계는, 상기 제1 시일링 링층과 상기 제1 금속화 패턴을 동일한 도금 공정에서 동시에 도금하는 단계를 포함하고, 상기 도금 공정 후에, 상기 제1 시일링 링층은 평편하거나 오목한 최상면을 갖고, 상기 제1 금속화 패턴은 볼록한 최상면을 갖는다. 상기 방법의 일부 실시형태에서, 상기 도금 공정은 1 A/dm2 내지 7 A/dm2의 전류 밀도로 수행된다. 상기 방법의 일부 실시형태에서, 상기 도금 공정은 50 rpm 미만의 교반 속도로 수행된다. 상기 방법의 일부 실시형태에서, 상기 도금 공정은 22℃ 내지 25℃의 온도에서 수행된다. 상기 방법의 일부 실시형태에서, 상기 도금 공정은 촉진제(accelerator) 및 억제제(suppressor)를 포함하는 도금액에 의해 수행된다.
일 실시형태에 있어서, 방법은, 밀봉재로 집적 회로 다이를 밀봉하는 단계와, 상기 밀봉재 위에 제1 유전체층을 퇴적하는 단계와, 상기 제1 유전체층을 통해 연장되는 제1 비아부와, 상기 제1 유전체층을 따라 연장되는 제1 라인부를 갖는 제1 금속화 패턴을 형성하는 단계와, 상기 제1 유전체층을 통해 연장되고 상기 제1 비아부보다 작은 폭을 갖는 제2 비아부와, 상기 제1 유전층을 따라 연장되는 제2 라인부를 갖는 제1 시일링 링층을 형성하는 단계와, 상기 제1 시일링 링층과 상기 제1 금속화 패턴 위에 제2 유전체층을 퇴적하는 단계와, 상기 제2 유전체층을 통해 연장되는 제3 비아부와, 상기 제2 유전체층을 따라 연장되는 제3 라인부를 갖는 제2 금속화 패턴을 형성하는 단계와, 상기 제2 유전체층을 통해 연장되고 상기 제3 비아부보다 작은 폭을 갖는 제4 비아부와, 상기 제2 유전체층을 따라 연장되는 제4 라인부를 갖는 제2 시일링 링층을 형성하는 단계를 포함하고, 상기 제4 비아부와 상기 제2 비아부는 평면에서 볼 때에 겹치는 전도성 링이다.
상기 방법의 일부 실시형태에서, 상기 제1 금속화 패턴 및 상기 제1 시일링 링층은 제1 도금 공정에서 동시에 형성되고, 상기 제2 금속화 패턴 및 상기 제2 시일링 링층은 제2 도금 공정에서 동시에 형성된다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 디바이스에 있어서,
집적 회로 다이와,
상기 집적 회로 다이를 적어도 부분적으로 둘러싸는 밀봉재(encapsulant)와,
재배선 구조(redistribution structure)
를 포함하고, 상기 재배선 구조는,
상기 밀봉재 및 상기 집적 회로 다이 위에 있는 복수의 유전체층과,
상기 유전체층 내에 있고, 상기 집적 회로 다이에 전기적으로 결합되는 복수의 금속화 패턴과,
상기 유전체층 내에 있는 시일링 링(sealing ring)을 포함하고, 상기 시일링 링은 상기 금속화 패턴 주위로 연장되며, 상기 시일링 링은 상기 금속화 패턴 및 상기 집적 회로 다이로부터 전기적으로 절연되고, 상기 시일링 링은 복수의 시일링 링층을 포함하며, 각각의 상기 시일링 링층은 상기 유전체층 각각을 통해 연장되는 비아부(via portion)를 포함하고, 각각의 상기 시일링 링층의 비아부는 동일한 공통 축선을 따라 정렬되는, 디바이스.
2. 제1항에 있어서,
상기 밀봉재를 통해 연장되는 쓰루 비아를 더 포함하고, 상기 쓰루 비아는 상기 금속화 패턴에 전기적으로 결합되며, 상기 쓰루 비아는 상기 시일링 링으로부터 전기적으로 절연되는, 디바이스.
3. 제1항에 있어서, 상기 시일링 링층 각각은,
상기 유전체층 각각을 따라 연장되는 라인부(line portion)를 더 포함하는, 디바이스.
4. 제3항에 있어서, 각각의 상기 시일링 링층의 라인부는 평면의 최상면을 갖는, 디바이스.
5. 제3항에 있어서, 각각의 상기 시일링 링층의 라인부는 비평면의 최상면을 갖는, 디바이스.
6. 제3항에 있어서. 상기 시일링 링층의 제1 서브세트의 라인부는 평면의 최상면을 갖고, 상기 시일링 링층의 제2 서브세트의 라인부는 비평면의 최상면을 갖는, 디바이스.
7. 제3항에 있어서, 각각의 상기 시일링 링층의 비아부는 동일한 제1 폭을 갖는, 디바이스.
8. 제3항에 있어서, 각각의 상기 시일링 링층의 라인부는 제1 높이를 갖고, 각각의 상기 시일링 링층의 비아부는 제2 높이를 가지며, 상기 제2 높이는 상기 제1 높이보다 큰, 디바이스.
9. 제1항에 있어서, 상기 시일링 링층의 최상면이 상기 유전체층의 최상층의 최상면 위로 연장되는, 디바이스.
10. 제1항에 있어서, 상기 유전체층의 최상층의 최상면이 상기 시일링 링층의 최상면 위로 연장되는, 디바이스.
11. 제1항에 있어서, 상기 시일링 링층은 상기 금속화 패턴의 피처로부터 제1 거리만큼 분리되고, 상기 제1 거리는 20 ㎛ 내지 30 ㎛의 범위인, 디바이스.
12. 제11항에 있어서, 상기 시일링 링층은 상기 밀봉재의 가장자리부로부터 제2 거리만큼 분리되고, 상기 제2 거리는 10 ㎛ 내지 20 ㎛의 범위인, 디바이스.
13. 방법에 있어서,
쓰루 비아에 인접하여 집적 회로 다이를 배치하는 단계와,
상기 쓰루 비아와 상기 집적 회로 다이를 밀봉재로 밀봉하는 단계와,
상기 밀봉재 위에 제1 유전체층을 퇴적하는 단계와,
상기 제1 유전체에 제1 개구부 및 복수의 제2 개구부를 패터닝하는 단계로서, 상기 제1 개구부는 상기 밀봉재를 노출시키고, 상기 제2 개구부는 상기 쓰루 비아와 상기 집적 회로 다이를 노출시키며, 상기 제1 개구부는 상기 제2 개구부 주위로 연속으로 연장되는, 상기 제1 및 제2 개구부 패터닝 단계와,
상기 제1 개구부에 제1 시일링 링층과, 상기 제2 개구부에 제1 금속화 패턴을 형성하는 단계와,
상기 제1 시일링 링층과 상기 제1 금속화 패턴 위에 제2 유전체층을 퇴적하는 단계와,
상기 제2 유전체층에 제3 개구부 및 복수의 제4 개구부를 패터닝하는 단계로서, 상기 제3 개구부는 상기 제1 시일링 링층을 노출시키고, 상기 제4 개구부는 상기 제1 금속화 패턴을 노출시키며, 상기 제3 개구부는 상기 제4 개구부 주위로 연속으로 연장되고, 상기 제3 개구부는 상기 제1 개구부 바로 위에 배치되는, 상기 제3 및 제4 개구부 패터닝 단계와,
상기 제3 개구부에 제2 시일링 링층과, 상기 제4 개구부에 제2 금속화 패턴을 형성하는 단계를 포함하는, 방법.
14. 제13항에 있어서, 상기 제1 시일링 링층과, 상기 제1 금속화 패턴을 형성하는 단계는,
상기 제1 시일링 링층과 상기 제1 금속화 패턴을 동일한 도금 공정에서 동시에 도금하는 단계를 포함하고, 상기 도금 공정 후에, 상기 제1 시일링 링층은 평편하거나 오목한 최상면을 갖고, 상기 제1 금속화 패턴은 볼록한 최상면을 갖는, 방법.
15. 제14항에 있어서, 상기 도금 공정은 1 A/dm2 내지 7 A/dm2의 전류 밀도로 수행되는, 방법.
16. 제14항에 있어서, 상기 도금 공정은 50 RPM 미만의 교반 속도로 수행되는, 방법.
17. 제14항에 있어서, 상기 도금 공정은 22℃ 내지 25℃의 온도에서 수행되는, 방법.
18. 제14항에 있어서, 상기 도금 공정은 촉진제(accelerator) 및 억제제(suppressor)를 1:2의 농도비로 포함하는 도금액에 의해 수행되는, 방법.
19. 방법에 있어서,
밀봉재로 집적 회로 다이를 밀봉하는 단계와,
상기 밀봉재 위에 제1 유전체층을 퇴적하는 단계와,
상기 제1 유전체층을 통해 연장되는 제1 비아부와, 상기 제1 유전체층을 따라 연장되는 제1 라인부를 갖는 제1 금속화 패턴을 형성하는 단계와,
상기 제1 유전체층을 통해 연장되고 상기 제1 비아부보다 작은 폭을 갖는 제2 비아부와, 상기 제1 유전층을 따라 연장되는 제2 라인부를 갖는 제1 시일링 링층을 형성하는 단계와,
상기 제1 시일링 링층과 상기 제1 금속화 패턴 위에 제2 유전체층을 퇴적하는 단계와,
상기 제2 유전체층을 통해 연장되는 제3 비아부와, 상기 제2 유전체층을 따라 연장되는 제3 라인부를 갖는 제2 금속화 패턴을 형성하는 단계와,
상기 제2 유전체층을 통해 연장되고 상기 제3 비아부보다 작은 폭을 갖는 제4 비아부와, 상기 제2 유전체층을 따라 연장되는 제4 라인부를 갖는 제2 시일링 링층을 형성하는 단계를 포함하고,
상기 제4 비아부와 상기 제2 비아부는 평면에서 볼 때에 겹치는 전도성 링인, 방법.
20. 제19항에 있어서, 상기 제1 금속화 패턴 및 상기 제1 시일링 링층은 제1 도금 공정에서 동시에 형성되고, 상기 제2 금속화 패턴 및 상기 제2 시일링 링층은 제2 도금 공정에서 동시에 형성되는, 방법.

Claims (10)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 집적 회로 패키지를 형성하는 방법에 있어서,
    쓰루 비아에 인접하여 집적 회로 다이를 배치하는 단계와,
    상기 쓰루 비아와 상기 집적 회로 다이를 밀봉재로 밀봉하는 단계와,
    상기 밀봉재 위에 제1 유전체층을 퇴적하는 단계와,
    상기 제1 유전체에 제1 개구부 및 복수의 제2 개구부를 패터닝하는 단계로서, 상기 제1 개구부는 상기 밀봉재를 노출시키고, 상기 제2 개구부는 상기 쓰루 비아와 상기 집적 회로 다이를 노출시키며, 상기 제1 개구부는 상기 제2 개구부 주위로 연속으로 연장되는, 상기 제1 및 제2 개구부 패터닝 단계와,
    상기 제1 개구부에 제1 시일링 링 층과, 상기 제2 개구부에 제1 금속화 패턴을 형성하는 단계와,
    상기 제1 시일링 링 층과 상기 제1 금속화 패턴 위에 제2 유전체층을 퇴적하는 단계와,
    상기 제2 유전체층에 제3 개구부 및 복수의 제4 개구부를 패터닝하는 단계로서, 상기 제3 개구부는 상기 제1 시일링 링 층을 노출시키고, 상기 제4 개구부는 상기 제1 금속화 패턴을 노출시키며, 상기 제3 개구부는 상기 제4 개구부 주위로 연속으로 연장되고, 상기 제3 개구부는 상기 제1 개구부 바로 위에 배치되는, 상기 제3 및 제4 개구부 패터닝 단계와,
    상기 제3 개구부에 제2 시일링 링 층과, 상기 제4 개구부에 제2 금속화 패턴을 형성하는 단계
    를 포함하는, 집적 회로 패키지를 형성하는 방법.
  9. 제8항에 있어서, 상기 제1 시일링 링 층과, 상기 제1 금속화 패턴을 형성하는 단계는,
    상기 제1 시일링 링 층과 상기 제1 금속화 패턴을 동일한 도금 공정에서 동시에 도금하는 단계를 포함하고, 상기 도금 공정 후에, 상기 제1 시일링 링 층은 평편하거나 오목한 최상면을 갖고, 상기 제1 금속화 패턴은 볼록한 최상면을 갖는, 집적 회로 패키지를 형성하는 방법.
  10. 집적 회로 패키지를 형성하는 방법에 있어서,
    밀봉재로 집적 회로 다이 및 상기 집적 회로 다이에 인접하여 배치된 쓰루 비아를 밀봉하는 단계와,
    상기 밀봉재 위에 제1 유전체층을 퇴적하는 단계와,
    상기 제1 유전체에 복수의 제1 개구부 및 제2 개구부를 패터닝하는 단계로서, 상기 복수의 제1 개구부는 상기 쓰루 비아와 상기 집적 회로 다이를 노출시키며, 상기 제2 개구부는 상기 밀봉재를 노출시키고, 상기 제2 개구부는 상기 복수의 제1 개구부 주위로 연속으로 연장되는, 상기 복수의 제1 개구부 및 상기 제2 개구부 패터닝 단계와,
    제1 금속화 패턴 및 제1 시일링 링 층을 형성하는 단계로서, 상기 제1 금속화 패턴은 상기 제1 유전체층을 통해 상기 복수의 제1 개구부 내로 연장되는 제1 비아부 및 상기 제1 유전체층을 따라 연장되는 제1 라인부를 갖고, 상기 제1 시일링 링 층은 상기 제1 유전체층을 통해 상기 제2 개구부 내로 연장되는 제2 비아부 및 상기 제1 유전체층을 따라 연장되는 제2 라인부를 갖고, 상기 제2 비아부는 상기 제1 비아부보다 작은 폭을 갖는, 상기 제1 금속화 패턴 및 상기 제1 시일링 링 층 형성 단계와,
    상기 제1 시일링 링 층과 상기 제1 금속화 패턴 위에 제2 유전체층을 퇴적하는 단계와,
    상기 제2 유전체층에 복수의 제3 개구부 및 제4 개구부를 패터닝하는 단계로서, 상기 복수의 제3 개구부는 상기 제1 금속화 패턴을 노출시키며, 상기 제4 개구부는 상기 복수의 제3 개구부 주위로 연속으로 연장되고, 상기 제4 개구부는 상기 제1 시일링 링 층을 노출시키고, 상기 제4 개구부는 상기 제2 개구부 바로 위에 배치되는, 상기 복수의 제3 개구부 및 상기 제4 개구부 패터닝 단계와,
    제2 금속화 패턴 및 제2 시일링 링 층을 형성하는 단계로서, 상기 제2 금속화 패턴은 상기 제2 유전체층을 통해 상기 복수의 제3 개구부 내로 연장되는 제3 비아부 및 상기 제2 유전체층을 따라 연장되는 제3 라인부를 갖고, 상기 제2 시일링 링 층은 상기 제2 유전체층을 통해 상기 제4 개구부 내로 연장되는 제4 비아부 및 상기 제2 유전체층을 따라 연장되는 제4 라인부를 갖고, 상기 제4 비아부는 상기 제3 비아부보다 작은 폭을 갖는, 상기 제2 금속화 패턴 및 상기 제2 시일링 링 층 형성 단계를 포함하고,
    상기 제4 비아부와 상기 제2 비아부는 평면에서 볼 때에 겹치는 전도성 링이고,
    상기 제1 및 제2 시일링 링 층은 평편한 최상면을 갖고, 상기 제1 및 제2 금속화 패턴은 볼록한 최상면을 갖는 것인, 집적 회로 패키지를 형성하는 방법.
KR1020190126338A 2019-07-18 2019-10-11 집적 회로 패키지 및 방법 KR102366981B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/515,251 US11387191B2 (en) 2019-07-18 2019-07-18 Integrated circuit package and method
US16/515,251 2019-07-18

Publications (2)

Publication Number Publication Date
KR20210010798A KR20210010798A (ko) 2021-01-28
KR102366981B1 true KR102366981B1 (ko) 2022-02-25

Family

ID=74093320

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190126338A KR102366981B1 (ko) 2019-07-18 2019-10-11 집적 회로 패키지 및 방법

Country Status (5)

Country Link
US (2) US11387191B2 (ko)
KR (1) KR102366981B1 (ko)
CN (1) CN112242381A (ko)
DE (1) DE102019120381B4 (ko)
TW (1) TWI727852B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11742301B2 (en) * 2019-08-19 2023-08-29 Advanced Micro Devices, Inc. Fan-out package with reinforcing rivets
US11780210B2 (en) * 2019-09-18 2023-10-10 Intel Corporation Glass dielectric layer with patterning
US11063011B1 (en) * 2020-02-20 2021-07-13 Nanya Technology Corporation Chip and wafer having multi-layered pad
US20220230915A1 (en) * 2021-01-15 2022-07-21 Advanced Semiconductor Engineering, Inc. Electronic device package and method of manufacturing the same
JP7200436B1 (ja) * 2021-05-18 2023-01-06 キヤノンアネルバ株式会社 積層体及び積層体の製造方法
US11817413B2 (en) * 2021-08-30 2023-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package structure comprising via structure and redistribution layer structure and method for forming the same
TWI803312B (zh) * 2021-12-23 2023-05-21 南亞科技股份有限公司 具有多堆疊載體結構之半導體元件

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011018906A (ja) * 2009-07-08 2011-01-27 Lsi Corp ダイシングされた集積回路における破壊の抑制

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1617312A (zh) * 2003-11-10 2005-05-18 松下电器产业株式会社 半导体器件及其制造方法
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
TWI341554B (en) * 2007-08-02 2011-05-01 Enthone Copper metallization of through silicon via
CN102859691B (zh) 2010-04-07 2015-06-10 株式会社岛津制作所 放射线检测器及其制造方法
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US8624359B2 (en) * 2011-10-05 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level chip scale package and method of manufacturing the same
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
US8785299B2 (en) 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US9075941B2 (en) * 2013-05-14 2015-07-07 Hong Kong Applied Science and Technology Research Institute Company Limited Method for optimizing electrodeposition process of a plurality of vias in wafer
US10074631B2 (en) * 2014-04-14 2018-09-11 Taiwan Semiconductor Manufacturing Company Packages and packaging methods for semiconductor devices, and packaged semiconductor devices
US9502270B2 (en) 2014-07-08 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device packages, packaging methods, and packaged semiconductor devices
US10446522B2 (en) * 2015-04-16 2019-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming multiple conductive features in semiconductor devices in a same formation process
US11018025B2 (en) 2015-07-31 2021-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution lines having stacking vias
US9761522B2 (en) * 2016-01-29 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Wireless charging package with chip integrated in coil center
US10249506B2 (en) * 2016-03-03 2019-04-02 Gan Systems Inc. GaN-on-si semiconductor device structures for high current/ high voltage lateral GaN transistors and methods of fabrication thereof
US10720360B2 (en) * 2016-07-29 2020-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor die singulation and structures formed thereby
US10103125B2 (en) 2016-11-28 2018-10-16 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure and method for forming the same
US10483239B2 (en) * 2016-12-20 2019-11-19 Sandisk Semiconductor (Shanghai) Co. Ltd. Semiconductor device including dual pad wire bond interconnection
US10510691B2 (en) 2017-08-14 2019-12-17 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US10074618B1 (en) 2017-08-14 2018-09-11 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US11177142B2 (en) 2017-11-30 2021-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method for dicing integrated fan-out packages without seal rings
US10396004B2 (en) * 2018-01-25 2019-08-27 Dialog Semiconductor (Uk) Limited Reduction of cross talk in WLCSP's through laser drilled technique
US10490513B2 (en) * 2018-03-28 2019-11-26 International Business Machines Corporation Advanced crack stop structure

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011018906A (ja) * 2009-07-08 2011-01-27 Lsi Corp ダイシングされた集積回路における破壊の抑制

Also Published As

Publication number Publication date
KR20210010798A (ko) 2021-01-28
TWI727852B (zh) 2021-05-11
US20210020584A1 (en) 2021-01-21
TW202105629A (zh) 2021-02-01
US11387191B2 (en) 2022-07-12
US20220336376A1 (en) 2022-10-20
DE102019120381B4 (de) 2021-09-16
CN112242381A (zh) 2021-01-19
DE102019120381A1 (de) 2021-01-21

Similar Documents

Publication Publication Date Title
US11621205B2 (en) Underfill structure for semiconductor packages and methods of forming the same
KR102366981B1 (ko) 집적 회로 패키지 및 방법
US11984372B2 (en) Integrated circuit package and method
US11935804B2 (en) Integrated circuit package and method
KR102455197B1 (ko) 집적 회로 패키지 및 방법
US20230014913A1 (en) Heat Dissipation Structures for Integrated Circuit Packages and Methods of Forming the Same
EP3945547A1 (en) Heat dissipation in semiconductor packages
US11854994B2 (en) Redistribution structure for integrated circuit package and method of forming same
US12002767B2 (en) Integrated circuit package and method
US11444034B2 (en) Redistribution structure for integrated circuit package and method of forming same
US20230230849A1 (en) Laser drilling process for integrated circuit package
US20230387039A1 (en) Semicondcutor packages and methods of forming thereof
US20240063208A1 (en) Semiconductor package and method
US20230377905A1 (en) Dummy through vias for Integrated Circuit Packages and Methods of Forming the Same
TW202410216A (zh) 半導體封裝體及其形成方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant