CN114975359A - 半导体器件和制造方法 - Google Patents

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Abstract

本申请的实施例提供了三维结构和方法，其中电容器与第一半导体器件分开形成，电容器然后连接到第一半导体器件。例如，提供电容器芯片，然后将其接合到第一半导体管芯。用第一密封剂密封电容器芯片和第一半导体管芯，并且减薄电容器芯片和第一半导体管芯中的一个以暴露贯通孔。本申请的实施例还提供了半导体器件及其制造方法。

Description

半导体器件和制造方法
技术领域
本发明的实施例涉及半导体器件和制造方法。
背景技术
由于各种电子元件(如晶体管、二极管、电阻器、电容器等)的集成密度不断提高，半导体行业经历了快速增长。在大多数情况下，集成密度的提高来自于最小部件尺寸的重复减小(例如，将半导体工艺节点朝向到亚20nm节点缩小)，这允许更多的组件集成到给定区域中。随着最近对小型化、更高速度和更大带宽以及更低功耗和延迟的需求的增长，越来越需要更小和更具创造性的半导体芯片封装技术。
随着半导体技术的进一步发展，堆叠半导体器件，例如3D集成电路(3DIC)，已成为进一步减小半导体器件物理尺寸的有效器件。在堆叠半导体器件中，诸如逻辑、存储器、处理器电路等的有源电路被制造在不同的半导体晶圆上。可以将两个或多个半导体晶圆安装在彼此的顶部，以进一步减小半导体器件的形状因子。然而，为了进一步减小器件的尺寸和改进器件的操作特性，需要进一步的改进。
发明内容
根据本申请实施例的一个方面，提供了一种制造半导体器件的方法，方法包括：提供电容器芯片，电容器芯片包括深沟槽电容器；将第一半导体管芯接合到电容器芯片；用第一密封剂密封电容器芯片和第一半导体管芯中的第一个；减薄电容器芯片和第一半导体管芯中的第二个以暴露贯通孔；将电容器芯片和第一半导体管芯中的第二个连接到中介层；和将中介层接合到衬底上。
根据本申请实施例的另一个方面，提供了一种制造半导体器件的方法，方法包括：将电容器芯片和第一半导体管芯组合成第一结构；将第一结构的至少部分嵌入第一密封剂中；减薄第一结构以暴露贯通孔；将贯通孔连接到中介层；将第二半导体管芯接合到中介层；将第二半导体管芯和组合嵌入第二密封剂中；以及将中介层连接到衬底。
根据本申请实施例的又一个方面，提供了一种半导体器件，包括：中介层，位于衬底上方；第一集成电容器器件，接合到中介层，第一集成电容器器件包括：电容器芯片；第一半导体管芯，连接到电容器芯片；和贯通孔，延伸穿过第一集成电容器器件的半导体衬底；第二半导体管芯，接合到中介层；以及密封剂，密封第一集成电容器器件和第二半导体管芯。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的电容器的形成。
图2示出了根据一些实施例的贯通孔的形成。
图3示出了根据一些实施例的金属化层的形成。
图4示出了根据一些实施例的外部连接器的形成。
图5A至图5B示出了根据一些实施例的第一半导体器件的接合。
图6示出了根据一些实施例的密封。
图7A至图7C示出了根据一些实施例的形成集成电容器器件的贯通孔的暴露。
图8A至图8B示出了根据一些实施例的贯通孔与衬底的接合。
图9示出了根据一些实施例的将贯通孔连接到第一中介层。
图10示出了根据一些实施例的将贯通孔连接到第二中介层。
图11示出了根据一些实施例的在集成扇出封装件中连接贯通孔。
图12示出了根据一些实施例的将电容器芯片附接到载体晶圆。
图13示出了根据一些实施例的减薄电容器芯片。
图14示出了根据一些实施例的在电容器芯片上形成金属化层。
图15示出了根据一些实施例的外部连接器的形成。
图16示出了根据一些实施例的第一半导体器件的附接。
图17示出了根据一些实施例的第一半导体器件的密封。
图18示出了根据一些实施例的载体晶圆的去除。
图19示出了根据一些实施例的外部连接的形成。
图20A至图20C示出了根据一些实施例的面对背连接的形成。
图21A至图21B示出了根据一些实施例的面对面连接。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
现在将关于特定实施例来描述实施例，在特定实施例中使用具有通过微凸块管芯-管芯集成的芯片上系统/深沟槽电容器的3D结构，来提供大的极端电容，这有助于实现系统芯片的大电压应用。然而，所描述的实施例并不旨在限制，因为本文提出的思想可以在各种各样的实施例中使用，并且所有这些实施例可以完全旨在包括在实施例的范围内。
现在参考图1，其示出了具有电容器103的半导体衬底101，电容器103形成在半导体衬底101内或半导体衬底101上。半导体衬底101可包括掺杂或未掺杂的体硅，或绝缘体上硅(SOI)衬底的有源层。通常，SOI衬底包括半导体材料层，诸如硅、锗、硅锗、SOI、绝缘体上硅锗(SGOI)或其组合。可使用的其他衬底包括多层衬底、梯度衬底或混合取向衬底。
在实施例中，半导体衬底101是无源的，以使得半导体衬底101不包括任何有源器件(晶体管等)。因此，半导体衬底101形成为除了电容器103之外没有其他有源器件。然而，在其它实施例中，半导体衬底101可具有形成于其中的有源器件。可以使用任何合适的组合。
在半导体衬底101内形成开口，以容纳使用导电材料和介电材料的深沟槽电容器的形成。在实施例中，可以使用一个或多个光刻掩模和蚀刻工艺来形成开口，诸如使用光刻掩模，随后使用各向异性蚀刻工艺来去除半导体衬底101的部分。然而，可以使用任何合适的工艺。
一旦开口已经形成，就可以沉积衬垫来衬垫开口，随后形成一系列导电材料和介电材料的交替层(为了清楚起见，未单独示出)。在实施例中，衬垫可以是诸如氧化硅的介电材料，导电材料可以是诸如氮化钛的导电材料，并且介电材料可以是一层或多层高k介电材料，诸如氧化锆、氧化铝、氧化铪、这些的组合等。可以使用诸如化学气相沉积、物理气相沉积、原子层沉积、这些的组合等的沉积工艺来沉积每一层，直到有四层导电材料和四层介电材料为止。然而，可以使用任何合适的材料、工艺和交替层的数量。
在特定实施例中，电容器103是深沟槽电容器。例如，电容器103可以形成为延伸到半导体衬底101中约5μm至约10μm之间的第一距离D1。然而，可以使用任何合适类型的电容器和任何合适的距离。
一旦电容器103已经形成，就可以形成覆盖在第一金属化层301上的接触件105(图1中未示出，但在下面关于图3进一步示出和描述)。在实施例中，可使用镶嵌或双镶嵌工艺形成接触件105，诸如通过最初沉积介电层107、对介电层107进行图案化以暴露下面的导电材料、用另外的导电材料过填充开口、并且平坦化导电材料以形成接触件105。然而，可以使用任何合适的方法来形成接触件105。
图2示出了至少部分地延伸穿过半导体衬底101的贯通孔201的形成。在实施例中，贯通孔201可以通过最初在半导体衬底101(以及如果需要，穿过介电层107)中形成硅贯通孔(TSV)开口来形成。TSV开口可以通过施加和显影合适的光刻胶(未示出)、并且去除半导体衬底101和介电层107中暴露于所需深度的部分来形成。TSV开口可以形成为至少比形成在半导体衬底101内和/或上的器件更远地延伸到半导体衬底101中，并且可以延伸到大于半导体衬底101的最终期望高度的深度。因此，尽管深度取决于总体设计，但深度可在约20μm至约200μm之间。
一旦在半导体衬底101内形成TSV开口，可以用衬垫来衬垫TSV开口。衬垫可以是例如由正硅酸乙酯(TEOS)或氮化硅形成的氧化物，尽管也可以使用任何合适的介电材料。可使用等离子体增强化学气相沉积(PECVD)工艺形成衬垫，但也可使用其他合适工艺，诸如物理气相沉积或热工艺。此外，衬垫可形成为约0.1μm至约5μm之间的厚度，诸如约1μm。
一旦沿着TSV开口的侧壁和底部形成衬垫，就可形成阻挡层(也未单独示出)，并且可利用第一导电材料填充TSV开口的其余部分。第一导电材料可包括铜，尽管可以可替代地使用诸如铝、合金、掺杂多晶硅、其组合等其他合适材料。第一导电材料可通过在晶种层(未示出)上电镀铜、填充和过填充TSV开口来形成。一旦填充TSV开口，TSV开口外部的多余衬垫、阻挡层、晶种层和第一导电材料可通过平坦化工艺(诸如化学机械抛光(CMP))去除，尽管可使用任何合适的去除工艺。
此外，贯通孔201可以与电容器103形成足够的距离，以使得贯通孔201的使用不会显著干扰电容器103的功能。在实施例中，贯通孔可以间隔第二距离D2，D2至少与贯通孔201的临界尺寸(CD)一样大，诸如大于或等于贯通孔CD的1倍，介于贯通孔201的临界尺寸的约5倍到约20倍之间。然而，可以利用任何合适的距离。
图3示出，一旦形成贯通孔201，则形成第一金属化层301，以便将接触件105和贯通孔201彼此互连，并互连到第一外部连接器401(图3中未示出，但下文关于图4进一步示出和描述)。在实施例中，第一金属化层301由介电材料和导电材料的交替层形成，并且可以通过任何合适的工艺(诸如沉积、镶嵌、双镶嵌等)形成。在实施例中，可以有四层金属化层与半导体衬底101分离，但是第一金属化层301的精确数量取决于设计。
图4示出了第一凸块下金属化403以及第一外部连接器401的形成。在实施例中，第一凸块下金属化403可分别包括三层导电材料，诸如钛层、铜层和镍层。然而，本领域的普通技术人员将认识到材料和层有许多合适的布置，诸如铬/铬铜合金/铜/金的布置、钛/钛钨/铜的布置或铜/镍/金的布置，适用于形成第一凸块下金属化403。可用于第一凸块下金属化403的任何合适材料或材料层完全旨在包括在实施例的范围内。
在实施例中，通过在第一金属化层301上方形成每个层来创建第一凸块下金属化403。每个层的形成可使用电镀工艺(例如电化学电镀)来执行，尽管可根据所需材料使用其它形成工艺，诸如溅射、蒸发或PECVD工艺。第一凸块下金属化403可形成为具有约0.7μm至约10μm之间的厚度，诸如约5μm。
在另一实施例中，第一凸块下金属化403可以是接触焊盘，由此在结构上方毯式沉积诸如铝的导电材料。一旦就位，将导电材料图案化为第一凸块下金属化403或接触焊盘的所需形状，然后沉积介电材料并图案化，以保护第一凸块下金属化403，同时仍然暴露用于连接到第一外部连接器401的部分。然而，可以使用任何合适的导电连接。
第一外部连接器401可以是接触凸块，诸如微凸块或受控塌陷芯片连接(C4)凸块，并且可以包括诸如锡的材料、或者诸如银或铜的其他合适的材料。在第一外部连接器401是锡焊料凸块的实施例中，第一外部连接器401可以通过由任何合适的方法(诸如蒸发、电镀、印刷、焊料转移、球放置等)最初形成厚度例如为约100μm的锡层来形成。一旦在结构上形成了锡层，则进行回流焊，以便将材料成形为所需的凸块形状。
此外，为了帮助减少电容器103上的碰撞应力损伤401，第一凸块下金属化403可以与电容器103间隔第三距离D3，以便帮助避免噪声和开裂的可能性。在实施例中，第三距离D3可以在约50μm至约80μm之间。然而，可以利用任何合适的距离。
可选地，此时可以执行切割。在实施例中，可使用一个或多个锯片执行切割。然而，也可以使用任何合适的切割方法，包括激光烧蚀或者一种或多种湿蚀刻。通过在此处执行切割，可以形成深沟槽电容器(DTC)芯片400。
图5A示出了在面对面接合到配置中，例如使用第一外部连接器401的第一半导体器件501到DTC芯片400的接合。在实施例中，第一半导体器件501可以是芯片上系统器件(诸如逻辑器件)，其被设计为与其他器件一起操作以提供期望的功能。然而，可以利用任何合适的功能性或功能性的组合，诸如逻辑管芯、中央处理单元(CPU)管芯、存储器管芯、输入/输出管芯、这些的组合等，并且所有这些类型可以完全意在包括在实施例的范围内。
在一些实施例中，第一半导体器件501可包括第二半导体衬底503、第一有源器件(未单独示出，并且可以包括或不包括附加电容器)、第二金属化层505和第二凸块下金属化层507。在实施例中，第二半导体衬底503可以包括掺杂或未掺杂的体硅，或绝缘体上硅(SOI)衬底的有源层。通常，SOI衬底包括半导体材料层，诸如硅、锗、硅锗、SOI、绝缘体上硅锗(SGOI)或其组合。可以使用的其他衬底包括多层衬底、梯度衬底或混合取向衬底。
有源器件(图5A中未单独示出)可形成在第二半导体衬底503上。在实施例中，有源器件可以包括可用于生成设计的所需结构和功能部件的多种有源器件，诸如晶体管等，以及无源器件，诸如电容器、电阻器、电感器等。有源器件和无源器件可以在第二半导体衬底503内或第二半导体衬底503上使用任何合适的方法形成。
第二金属化层505形成在第二半导体衬底503和有源器件上方，并且设计为用于连接各种有源器件以形成设计的功能电路。在实施例中，第二金属化层505由介电材料和导电材料的交替层形成，并且可以通过任何合适的工艺(例如沉积、镶嵌、双镶嵌等)形成。在实施例中，可以存在通过至少一个层间介电层(ILD)与第二半导体衬底503分离的一层至十二层金属化层，但是金属化层的精确数量取决于设计。
在实施例中，第二凸块下金属化层507可以使用与第一凸块下金属化403类似的材料和工艺形成。例如，第二凸块下金属化层507可以包括铬/铬铜合金/铜/金的布置，或者可以是诸如铝接触焊盘的接触焊盘。可使用任何合适的凸块下金属化。
一旦形成，第一半导体器件501可以例如使用拾取和放置工具连接到DTC芯片400，以便将第二凸块下金属化层507与第一外部连接器401的各个层物理地对齐。在第一外部连接器401使用诸如焊料球的连接器的实施例中，一旦放置了第一半导体器件501，就可以执行回流工艺，以便将第一半导体器件501与下面的第一外部连接器401物理接合。然而，可以使用任何其他合适的连接器或连接工艺，诸如金属与金属接合等。
图5B示出了第一半导体器件501和DTC芯片400的俯视图。在实施例中，由于第一半导体器件501小于DTC芯片400，因此第一半导体器件501的侧壁将与DTC芯片400的侧壁例如隔开(在俯视图中)第一间距S1、第二间距S2、第三间距S3和第四间距S4。虽然第一间距S1、第二间距S2、第三间距S3和第四间距S4可以彼此相同或不同，但第一间距S1、第二间距S2、第三间距S3和第四间距S4中的每个可以在约500μm至约800μm之间。然而，可以使用任何合适的间距。
图5B还示出了电容器区域509(例如，包括一个或多个电容器103的区域)位于第一半导体器件501的垂直投影内。通过将电容器区域509(并且因此电容器103)定位在垂直投影内，可以通过将电容器103放置在更靠近电容器103附接第一半导体器件501的那些部分的位置来实现更好的总体性能。此外，电容器区域509可以占据的面积小于第一半导体器件501的面积(在自顶向下视图中)，诸如小于第一半导体器件501的面积的约10％。但是，可以使用任何合适的区域。
此外，尽管上面讨论的一些实施例利用了其中所有电容器103都位于DTC芯片400内并且第一半导体器件501不包括任何功能电容器的结构，但这是为了说明而不是为了限制。相反，可以使用电容器的任何适当组合和位置。例如，在另一个实施例中，虽然DTC芯片400包括深沟槽电容器，但第一半导体器件501还包括电容器，该电容器可以是深沟槽电容器或其他类型的电容器。在这样的实施例中，位于DTC芯片400内的电容器103比位于第一半导体器件501内的电容器具有更大的电容。在特定实施例中，位于DTC芯片400内的电容器103可以具有约0.32μF/mm2至约0.64μF/mm2之间的电容，而第一半导体器件501内的电容器可以具有约0.022μF/mm2至约0.044μF/mm2之间的电容。然而，可以使用任何合适的电容。
图6示出，一旦第一半导体器件501已被接合，则可以施加第一底部填充物601，然后用第一密封剂603密封第一半导体器件501。在实施例中，第一底部填充物601是保护材料，用于缓冲和支撑第一半导体器件501和DTC芯片400，使其免受操作和环境退化，诸如由操作过程中产生的热引起的应力。第一底部填充物601可以使用具有毛细管作用的注射工艺放置，或者可以以其他方式形成在第一半导体器件501和DTC芯片400之间的空间中，并且可以例如包括在第一半导体器件501和DTC芯片400之间分配然后固化硬化的液体环氧树脂。
一旦分配了第一底部填充物601，则设置第一密封剂603以密封第一半导体器件501和第一底部填充物601。密封可以在模塑装置(图6中未示出)中执行，模塑装置可以包括顶部模塑部分和可与顶部模塑部分分离的底部模塑部分。当顶部模塑部分降低到与底部模塑部分相邻时，可形成用于第一半导体器件501的模塑腔。
在该密封过程中，顶部模塑部分可以与底部模塑部分相邻放置，从而将第一半导体器件501封闭在模塑腔内。一旦封闭，顶部模塑部分和底部模塑部分可以形成气密密封，以便控制来自模塑腔的气体流入和流出。一旦密封，第一密封剂603可以被放置在模塑腔内。第一密封剂603可以是模塑化合物树脂，诸如聚酰亚胺、PPS、PEEK、PES、耐热晶体树脂、这些的组合等。第一密封剂603可以在对齐顶部模塑部分和底部模塑部分对齐之前被放置在模塑腔中，或者可以通过注射端口注射到模塑腔中。
一旦将密封剂603放置在模塑腔中使得第一密封剂603密封第一半导体器件501，则可固化第一密封剂603以便硬化第一密封剂603以获得最佳保护。虽然确切的固化工艺至少部分取决于为第一密封剂603选择的特定材料，但是在选择模塑化合物作为第一密封剂603的实施例中，发生固化可以通过诸如将第一密封剂603加热至约100℃至约130℃之间的工艺，诸如约125℃，持续约60秒至约3000秒，诸如约600秒。此外，引发剂和/或催化剂可以被包括在第一密封剂603内以更好地控制固化工艺。
然而，如本领域普通技术人员将认识到的，上述固化工艺仅为示例性工艺，并不意味着限制当前实施例。也可以使用其它固化工艺，诸如辐照或甚至允许第一密封剂603在环境温度下硬化。可以使用任何合适的固化工艺，并且所有此类工艺完全可以包括在本文讨论的实施例的范围内。
此外，一旦放置了密封剂603，可以减薄第一密封剂603以暴露第一半导体器件501，并创建包括第一密封剂603和第一半导体器件501中的每个的第一表面。可以例如使用机械研磨或化学机械抛光(CMP)工艺来执行减薄，其中利用化学蚀刻剂和研磨剂以反应并研磨第一密封剂603和第一半导体器件501，直到已经暴露第一半导体器件501。因此，第一半导体器件501可以具有也与第一密封剂603齐平的平坦表面。
然而，尽管上述CMP工艺作为一个说明性实施例呈现，但并不打算限制实施例。任何其他合适的去除工艺可用于减薄第一密封剂603和第一半导体器件501。例如，可以使用一系列化学蚀刻。该工艺和任何其他合适的工艺可以用于减薄第一密封剂603和第一半导体器件501，并且所有此类工艺可完全包括在实施例的范围内。
此外，如果需要，当第一密封剂603被减薄时，可以使用相同的减薄工艺来减小第一半导体器件501的厚度。在这样的实施例中，在减薄之后，第一半导体器件501可以具有约300μm至约750μm之间的第一厚度T1。然而，可以使用任何合适的厚度。
图7A示出，一旦密封第一半导体器件501，可以减薄半导体衬底101，以便暴露贯通孔201以进行进一步连接。在实施例中，减薄可以使用化学机械抛光(CMP)来进行，以去除半导体衬底101的材料，直到已暴露贯通孔201的导电部分，并且DTC芯片400具有约20μm至约40μm之间的第二厚度T2。然而，可以使用任何合适的工艺，诸如研磨或者甚至蚀刻工艺。
可选地，如果需要，第三金属化层823(图7A中未单独示出，但下文将结合图8B进一步说明和讨论)可以与贯通孔201形成电连接。在实施例中，第三金属化层823可以类似于第一金属化层301并以与第一金属化层301相同的方式形成，例如包括使用镶嵌和/或双镶嵌工艺形成的一系列交错的导电层和介电层。但是，可以使用任何合适的材料和工艺。
一旦形成第三金属化层823(如果需要)，则形成第二外部连接701以提供到贯通孔201的电连接。第二外部连接701可以是诸如微凸块或受控塌陷芯片连接(C4)凸块的接触凸块，并且可以包括诸如锡的材料或诸如银或铜的其他合适材料。在第二外部连接701是锡焊料凸块的实施例中，第二外部连接701可以通过由任何合适的方法(诸如蒸发、电镀、印刷、焊料转移、球放置等)最初形成厚度为约100μm的锡层来形成。一旦在结构上形成了锡层，则进行回流焊，以便将材料成形为所需的凸块形状。
此外，如果半导体衬底101尚未被切割，此时可执行切割以便形成集成电容器结构700。在实施例中，可以使用一个或多个锯片执行切割。然而，也可以使用任何合适的切割方法，包括激光烧蚀或一种或多种湿蚀刻。
在实施例中，一旦集成电容器结构700被切割，第一厚度T1(例如，第一半导体器件501的厚度)大于第二厚度T2(例如，具有上覆结构的半导体衬底101的厚度)。此外，第二厚度T2可以比(例如，电容器103的)第一距离D1大至少30μm，以便避免开裂。但是，可以使用任何合适的尺寸。
通过利用上述实施例，第一半导体器件501(例如，芯片上系统器件)可以直接接入电容器103。此外，由于电容器103位于半导体衬底101内，而不是位于其他结构上，因此电容器103位于更靠近第一半导体器件501和位于第一半导体器件501内的器件的位置。因此，可以使用深沟槽电容器提供更大的电容。
图7B至图7C示出了使用本文讨论的实施例可以获得的特定改进。首先看图7B(其示出了沿Y轴的阻抗和沿X轴的频率的图)，例如，通过如上述形成电容器103，然后连接第一半导体器件501，与不将电容器103放置于第一半导体器件501外(如标记为705的线所示)相比，通过将电容器103放置于第一半导体器件501外(如标记为703的线所示)可以在更高频率处获得更低阻抗。在所示的特定实施例中，通过不如上所述的放置电容器103，阻抗可以比通过将电容器103置放于第一半导体器件501外高高达93％。
接下来看图7C(图7C示出了沿Y轴的电压和沿X轴的时间的图)，将电容器103放置在第一半导体器件501外允许实现更稳定的电压。具体而言，通过如上所述形成电容器103，然后连接第一半导体器件501，与不将电容器103放置于第一半导体器件501外相比(如标记为709的线所示)，可以通过将电容器103放置于第一半导体器件501外(如标记为707的线所示)可以获得电压随时间的较小变化。在所示的特定实施例中，通过如上述放置电容器103，通过将电容器103放置于第一半导体器件501外，电压的变化可以小至先前变化的28％。
图8A至图8B示出，一旦形成了集成电容器结构700，集成电容器结构700可以并入更大的结构中，诸如衬底上晶圆上芯片(CoWoS)结构800。在该实施例中，集成电容器结构700连同第二半导体管芯805和第三半导体管芯807接合到第一中介层801(具有第二底部填充物803)。在实施例中，第二半导体管芯805和第三半导体管芯807可以是诸如逻辑管芯、DRAM管芯、SRAM管芯、中央处理单元管芯、I/O管芯、这些的组合等的半导体器件。此外，尽管第二半导体管芯805和第三半导体管芯807可以是相同类型的器件(例如，两者都是DRAM管芯)，但它们也可以是不同类型的器件(例如，一个可以是逻辑管芯，另一个可以是DRAM管芯，诸如高带宽存储器(HBM)管芯)。第二半导体管芯805和第三半导体管芯807还可以包括多个管芯的堆叠。可以利用半导体管芯的任何适当组合和任何数量的半导体管芯，并且所有这些数量、组合和功能性可以完全意在包括在实施例的范围内。
接下来看第一中介层801，第一中介层801可以包括具有衬底贯通孔(TSV)的中介层衬底802。在该实施例中，中介层衬底802可以是例如掺杂或未掺杂的硅衬底，或者绝缘体上硅(SOI)衬底的有源层。然而，中介层衬底802也可以是玻璃衬底、陶瓷衬底、聚合物衬底或可提供适当保护和/或互连功能的任何其他衬底。这些和任何其他合适的材料可以可替代地用于中介层衬底802。
在一些实施例中，中介层衬底802可以包括电子元件，诸如电阻器、电容器、信号分配电路、它们的组合等。这些电子元件可以是有源、无源或其组合。在其他实施例中，中介层衬底802在其中不含有源和无源电子元件。所有这样的组合都可以完全包括在实施例的范围内。
此外，如果需要，可以在中介层衬底802的一个或多个侧上形成中介层金属化层804。中介层金属化层804可以包括导电材料和介电材料的交替层以及任何期望的凸块下金属化层和/或接触焊盘，以允许电连接。可以使用任何合适的结构。
第二半导体管芯805和第三半导体管芯807可以接合到第一中介层801，并且第三底部填充物809可以放置在它们之间。此外，为了保护结构，第二半导体管芯805和第三半导体管芯807可以使用与第一密封剂603类似的工艺和材料(例如第二密封剂811)密封在第一中介层801上方。但是，可以使用任何合适的方法和材料。
可以使用第三外部连接器817(其可类似于第一外部连接器401)将第一中介层801接合到第三衬底813(例如，它们之间具有第四底部填充物815)，以形成衬底上晶圆上芯片(CoWoS)结构800。在实施例中，第三衬底813可以是具有第四外部连接器819(其也可以类似于第一外部连接器401)的印刷电路板，诸如形成为聚合物材料(诸如双马来酰亚胺三嗪(BT)、FR-4、ABF等)的多个薄层(或层压板)的堆叠的层压衬底。然而，可以可替代地利用任何其它合适的衬底，诸如硅中介层、硅衬底、有机衬底、陶瓷衬底等，并且提供支撑和连接性的所有此类重分布衬底可完全意在包括在实施例的范围内。
图8B在标有821的虚线框中显示了图8A截面的特写图。如在该特写图中可以看到的，电容器103延伸到半导体衬底101中，但不穿过半导体衬底101，并且电连接到第一金属化层301。此外，贯通孔201延伸穿过半导体衬底101，并将第一金属化层301(并且因此第一外部连接器401)电连接到第三金属化层823和第二外部连接701。在该实施例中，第三金属化层823包括可在其上形成第二外部连接701的第二凸块下金属化825(例如，铜金属化)。但是，可以使用任何合适的材料。
此外，如图8B所示，由于贯通孔201形成为前侧通孔，贯通孔201的侧壁可能不是完全垂直的，但可能具有例如锥形和成角度的侧壁。在一些实施例中，锥形和成角度的侧壁可以在侧壁和半导体衬底101的表面之间具有约80°和约90°之间的第一角度α1。然而，可以使用任何合适的角度。
图9示出了在第二芯片上系统结构900中使用集成电容器结构700的非常特定的实施例。在本实施例中，集成电容器结构700接合到第一中介层801(在本实施例中示出，中介层金属化层804形成在中介层衬底802的第一侧上)，并且中介层衬底802是具有延伸穿过硅的贯通孔的硅中介层。然而，第一中介层801可以是任何其他合适的中介层。
此外，在本实施例中，集成电容器结构700通过第二半导体管芯805而不是第三半导体管芯807接合到第一中介层801。在本实施例中，第二半导体管芯805可以是包括多个存储器管芯的存储器器件，诸如混合存储器立方体(HMC)模块、高带宽存储器(HBM)模块等。在这些实施例中，第二半导体管芯805包括通过贯衬底通孔(TSV)互连的多个半导体衬底。每个半导体衬底可以(也可以不)具有互连结构。
图10示出了另一具体实施例，其中集成电容器结构700用于第三芯片上系统结构1000。虽然图10中所示的实施例类似于上文关于图9所示和所讨论的实施例(例如，第二半导体管芯805是HBM模块)，但本实施例中的第一中介层801不是硅中介层，而是有机中介层。
在本实施例中，第一中介层801可以形成为具有第一重分布层的有机中介层，第一重分布层包括嵌入在介电层的系列1003(诸如四或五个介电层)内的导电层的系列1001(诸如两、三或四个导电层)，导电层的系列1001不仅用于为信号提供导电路由而且还可用于提供诸如集成电感器或电容器的结构。在实施例中，介电层的系列1003中的第一个形成在例如支撑衬底(图10中未单独示出)上方，并且该介电层的系列1003中的第一个可以是诸如聚苯并恶唑(PBO)的材料，尽管可以利用任何合适的材料，诸如聚酰亚胺或聚酰亚胺衍生物。尽管可以使用任何合适的方法，但是可以使用例如旋涂工艺来放置该介电层的系列1003中的第一个。
在形成介电层的系列1003中的第一个之后，可以通过去除介电层的系列1003中的第一个的部分来形成穿过该介电层的系列1003中的第一个的开口。可以使用合适的光刻掩模和蚀刻工艺来形成开口，尽管可以使用任何合适的工艺来图案化介电层的系列1003中的第一个。
一旦形成并图案化了介电层的系列1003中的第一个，则导电层的系列1001中的第一个形成在介电层的系列1003中的第一个上方并且穿过形成在介电层的系列1003中的第一个内的开口。在实施例中，导电层的系列1001中的第一个可通过由诸如CVD或溅射等合适的形成工艺最初形成钛铜合金的晶种层来形成。然后可以形成光刻胶以覆盖晶种层，并且光刻胶随后可以被图案化以暴露晶种层的位于导电层的系列1001中的第一个期望位于的位置的那些部分。
一旦形成并图案化光刻胶，则可以通过诸如电镀的沉积工艺在晶种层上形成导电材料，诸如铜。导电材料可以形成为具有介于约1μm至约10μm之间的厚度，诸如约5μm。然而，尽管所讨论的材料和方法适于形成导电材料，但这些材料仅为示例性材料。任何其他合适的材料，诸如AlCu或Au，以及任何其他合适的形成过程，诸如CVD或PVD，可用于形成导电层的系列中的第一个。一旦形成导电材料，可通过适当的去除工艺(例如灰化)去除光刻胶。此外，在去除光刻胶之后，可通过例如使用导电材料作为掩模的适当蚀刻工艺去除被光刻胶覆盖的晶种层的那些部分。
一旦形成了导电层的系列1001中的第一个，可通过重复类似于介电层系列1003中的第一个和导电层的系列1001中的第一个的步骤来形成介电层的系列1003中的第二个和导电层的系列1001中的第二个。可以根据需要重复这些步骤，以便将该导电层的系列1001中的每个电连接到该导电层的系列1001中的下一个，并且可以根据需要重复，直到形成导电层的系列1001中最上面的一个和介电层的系列1003中最上面的一个。在实施例中，导电层的系列1001和介电层的系列1003的沉积和图案化可以继续，直到第一重分布层具有所需数量的层为止，尽管可以使用任何适当数量的单层。
一旦形成了所需数量的导电层1001和介电层1003，则去除支撑衬底，可形成凸块下金属化(如果需要)和第三外部连接器817，以与导电层1001中的第一个进行电连接。此外，第一中介层801随后可用于将第三衬底813与集成电容器结构700和第二半导体管芯805互连。
图11示出了其中在集成扇出封装上封装(InFO PoP)结构1100内使用集成电容器结构700的实施例。在这样的实施例中，贯通孔1103最初形成在例如载体晶圆(未单独示出)上。在实施例中，可通过在载体晶圆上最初沉积晶种层来形成贯通孔1103。在实施例中，晶种层是导电材料的薄层，这有助于在后续处理步骤中形成较厚的层。晶种层可以包括约
Figure BDA0003524799610000161
厚的钛层和约
Figure BDA0003524799610000162
厚的铜层。根据所需材料，可以使用诸如溅射、蒸发或PECVD工艺等工艺来创建晶种层。晶种层可以形成为具有约0.3μm至约1μm之间的厚度，诸如约0.5μm。
可使用例如旋转涂覆技术将光刻胶(未单独图示)放置在晶种层上为约50μm至约250μm之间(诸如约120μm)的高度。一旦放置到位，可以通过将光刻胶暴露于图案化能量源(例如，图案化的光源)来图案化光刻胶从而诱导化学反应，从而在暴露于图案化的光源的光刻胶的那些部分中诱导物理变化。然后将显影剂施加到曝光的光刻胶上以利用物理变化并根据所需图案选择性地去除光刻胶的曝光部分或未曝光部分。
在实施例中，形成到光刻胶中的图案是用于贯通孔1103的图案。贯通孔1103以这样的布置形成，以便位于诸如集成电容器结构700等随后附接的器件的不同侧上。然而，可利用用于贯通孔1103的图案的任何适当布置。
在实施例中，贯通孔1103形成在光刻胶内。在实施例中，贯通孔1103包括一种或多种导电材料，诸如铜、钨、其他导电金属等，并且可以例如通过电镀、化学镀等形成。在实施例中，使用电镀工艺，其中晶种层和光刻胶浸入或浸没在电镀溶液中。晶种层表面电连接到外部直流电源的负极侧，使得晶种层在电镀工艺中用作阴极。固体导电阳极(如铜阳极)也浸入溶液中，并连接到电源的正极侧。来自阳极的原子溶解到溶液中，阴极(例如晶种层)从溶液中获得溶解的原子，从而在光刻胶的开口内电镀暴露的晶种层的导电区域。
一旦使用光刻胶和晶种层形成贯通孔1103，可使用适当的去除工艺去除光刻胶。在实施例中，可使用等离子体灰化工艺来去除光刻胶，由此可提高光刻胶的温度，直到光刻胶经历热分解并可去除。然而，可以使用任何其他合适的工艺，诸如湿剥离。去除光刻胶可暴露晶种层的底层部分。
一旦暴露，可以执行晶种层的暴露部分的去除。在实施例中，晶种层的暴露部分(例如，未被贯通孔1103覆盖的那些部分)可通过例如湿蚀刻或干蚀刻工艺去除。例如，在干蚀刻工艺中，可使用贯通孔1103作为掩模将反应物导向晶种层。在另一实施例中，蚀刻剂可被喷涂或以其他方式与晶种层接触，以去除晶种层的暴露部分。
在形成贯通孔1103之后，可以用例如粘合层1105将集成电容器结构700连接到载体晶圆。在实施例中，可以使用例如拾取和放置工艺来连接集成电容器结构700，以将集成电容器结构700放置在贯通孔1103之间。然而，可以使用任何合适的工艺。
一旦形成贯通孔1103并且放置了集成电容器结构700，则用第三密封剂1107密封贯通孔1103和集成电容器结构700。在实施例中，贯通孔1103和集成电容器结构700可以如上述相对于第一封装件剂603进行密封，然后可以减薄第三封装剂1107以暴露贯通孔1103。然而，可以使用任何合适的方法。
一旦密封，在第三密封剂1107上形成第一重分布层1101。在实施例中，第一重分布层1101可通过由诸如CVD或溅射等合适的形成工艺最初形成钛铜合金的晶种层来形成。一旦已沉积晶种层，可将光刻胶放置在晶种层上并图案化以准备形成第一重分布层1101。
一旦形成并图案化光刻胶，可通过诸如电镀的沉积工艺在晶种层上形成导电材料，诸如铜。导电材料可形成为具有介于约1μm至约10μm之间的厚度，诸如约5μm。然而，尽管所讨论的材料和方法适于形成导电材料，但这些材料仅为示例性材料。任何其他合适的材料，诸如AlCu或Au，以及任何其他合适的形成工艺，诸如CVD或PVD，可用于形成第一重分布层1101。
一旦形成导电材料，可通过适当的去除工艺(如灰化、湿蚀刻或等离子蚀刻)去除光刻胶。此外，在去除光刻胶之后，可通过例如使用导电材料作为掩模的适当蚀刻工艺去除被光刻胶覆盖的晶种层的那些部分。
在导电材料上方沉积第一介电层，以便为导电材料和其他底层结构提供保护和隔离。在实施例中，第一介电层可以是聚苯并恶唑(PBO)，尽管可以使用任何合适的材料，诸如聚酰亚胺或聚酰亚胺衍生物。尽管可以使用任何合适的方法和厚度，但是可以使用诸如旋涂工艺将第一介电层放置为约5μm至约25μm之间的厚度，诸如约7μm。
在形成第一介电层后，可通过去除第一介电层的部分以暴露至少部分下面的导电材料来形成穿过第一介电层的第一开口。第一开口允许导电材料和导电材料的第二层之间的接触。可以使用合适的光刻掩模和蚀刻工艺形成第一开口，尽管可以使用暴露导电材料部分的任何合适工艺。
可形成另一层导电材料，以提供额外的布线和连接，并与第一层导电材料进行电连接。在实施例中，可形成与第一层导电材料类似的第二层导电材料。例如，可形成晶种层，可在晶种层顶部放置光刻胶并将其图案化，并且可通过光刻胶将导电材料镀入图案化开口中。一旦形成，可去除光刻胶，可蚀刻下面的晶种层，可由另一钝化层覆盖导电材料的第二层，且可将钝化层图案化以形成第二开口并暴露导电材料的第二层的下面的导电部分。
这些步骤可根据需要重复多次，以提供所需层数和所需连接。因此，尽管不同层的精确数量可至少部分取决于总体设计，但在所示实施例中，有三层导电材料。然而，可以使用任何适当数量的层。
第五外部连接器1109和凸块下金属化与第一重分布层1101形成电连接。在实施例中，凸块下金属化可分别包括三层导电材料，例如钛层、铜层和镍层。然而，本领域的普通技术人员将认识到材料和层有许多合适的布置，诸如铬/铬铜合金/铜/金的布置、钛/钛钨/铜的布置或铜/镍/金的布置，适用于形成凸块下金属化。可用于凸块下金属化的任何合适材料或材料层完全旨在包括在实施例的范围内。
在实施例中，凸块下金属化是通过在第一重分布层1101上方形成每个层并与第一重分布层1101电连接而形成的。每个层的形成可使用电镀工艺(诸如电化学电镀)来执行，尽管可根据所需材料使用其它形成工艺(诸如溅射、蒸发或PECVD工艺)。凸块下金属化可形成为具有约0.7μm至约10μm之间的厚度，诸如约7μm。
在实施例中，第五外部连接器1109可以放置在凸块下金属化上，并且可以是包括共晶材料(诸如焊料)的球栅阵列(BGA)，尽管也可以使用任何合适的材料。在第五外部连接器1109是焊料球的实施例中，第五外部连接器1109可以使用落球方法形成，例如直接落球工艺。或者，可通过以下方法形成焊料球：首先通过蒸发、电镀、印刷、焊料转移等任何合适方法形成锡层，然后进行回流，以便将材料成形为所需的凸块形状。一旦形成了第五外部连接器1109，就可以执行测试以确保结构适合于进一步处理。
在已经形成第五外部连接器1109之后，去除载体晶圆，并且第一封装件1111电连接到贯通孔1103。在实施例中，第一封装件1111可包括封装衬底、第四半导体管芯、第五半导体管芯(接合到第四半导体管芯)和第四密封剂。在实施例中，封装衬底可以例如是包含内部互连(例如，贯衬底通孔)的封装衬底，以将第四半导体管芯和第五半导体管芯连接到通孔。
一旦接合，第五底部填充物1113放置在第一封装件1111和第三密封剂1107之间。在实施例中，第五底部填充物1113的放置方式与上文关于图6所描述的第一底部填充物601的放置方式相似。但是，可以使用任何合适的工艺和材料。
图12示出了另一种工艺，其中第一金属化层301不是直接接合到第一半导体器件501(如上文关于图5A和图5B所描述的)，而是接合到第一载体衬底1201。第一载体衬底1201例如包括硅基材料(诸如玻璃或氧化硅)或其他材料(诸如氧化铝)、这些材料中的任何的组合等。第一载体衬底1201是平面的，以便容纳第一金属化层301的附接。
可以使用粘合剂1203将第一金属化层301附接到第一载体衬底1201。在一些实施例中，粘合剂1203可以是诸如管芯附接膜(DAF)、环氧树脂、酚醛树脂、丙烯酸橡胶、二氧化硅填料或其组合的粘合剂，并使用层压技术施加。然而，也可以使用任何其他合适的替代材料和形成方法。
图13示出，一旦第一金属化层301已经附接到第一载体衬底1201，半导体衬底101被减薄以暴露嵌入的贯通孔201。在实施例中，可以使用化学机械抛光(CMP)来进行减薄，以去除半导体衬底101的材料，直到已经暴露贯通孔201的导电部分。然而，可以使用任何合适的工艺，例如研磨或者甚至回蚀刻工艺。
图14示出，一旦暴露贯通孔201，第四金属化层1401可形成为与贯通孔201电连接。在实施例中，第四金属化层1401可以类似于第一金属化层301并以与第一金属化层301相同的方式形成，诸如包括使用镶嵌和/或双镶嵌工艺形成的一系列交错的导电层和介电层。但是，可以使用任何合适的材料和工艺。
此外，一旦形成了第四金属化层1401，也可以形成第二接触焊盘1403。第二接触焊盘1403可以包括铜(例如，不同于第一凸块下金属化403)，但可使用其他材料，诸如铝(例如，与第一凸块下金属化403相同)。可以使用沉积工艺(例如溅射)形成第二接触焊盘1403以形成材料层，并且随后可以通过适当工艺(例如光刻掩模和蚀刻)去除材料层的部分以形成第二接触焊盘1403。然而，可以使用任何其他合适的工艺来形成第二接触焊盘1403。第二接触焊盘1403可形成为具有大于约0.1μm至约10μm之间的厚度，诸如约1.45μm。
图15示出，一旦形成第四金属化层1401和第二接触焊盘1403，则形成第一外部连接器401。如上文关于图4所描述的，第一外部连接器401可以是诸如微凸块或受控塌陷芯片连接(C4)凸块的接触凸块，并且可以包括诸如锡的材料或诸如银或铜的其他合适材料。在第一外部连接器401是锡焊料凸块的实施例中，第一外部连接器401可以通过任何合适的方法(例如蒸发、电镀、印刷、焊料转移、球放置等)通过最初形成例如厚度为约100μm的锡层来形成。一旦在结构上形成了锡层，则进行回流焊，以便将材料成形为所需的凸块形状。
图16示出，一旦形成了第一外部连接器401，就将第一半导体器件501接合到第一外部连接器401。在第一外部连接器401使用诸如焊料球的连接器的实施例中，一旦放置了第一半导体器件501，就可以执行回流工艺，以便将第一半导体器件501与下面的第一外部连接器401物理地接合。然而，可以使用任何其他合适的连接器或连接工艺，例如金属与金属接合等。
图16还示出，一旦第一半导体器件501已被接合，则可施加第一底部填充物601。在实施例中，第一底部填充物601是保护材料，用于缓冲和支撑第一半导体器件501和半导体衬底101，使其免受操作和环境退化，例如由操作过程中产生的热引起的应力。第一底部填充物601可以使用具有毛细管作用的注入过程放置，或者可以以其他方式形成在第一半导体器件501和半导体衬底101之间的空间中，并且可以例如包含分配在第一半导体器件501和半导体衬底101之间然后固化硬化的液体环氧树脂。
图17示出，一旦施加了第一底层填充601，施加第一密封剂603。在实施例中，如上文关于图6所描述的施加第一密封剂603。此外，一旦被施加，第一密封剂603可以如上文关于图6所描述的被减薄，以暴露第一半导体器件501并使第一密封剂603与第一半导体器件501平坦化。但是，可以使用任何合适的材料和工艺。
最后，在此处，可以执行切割。在实施例中，可使用一个或多个锯片执行切割。然而，也可以使用任何合适的切割方法，包括激光烧蚀或一个或多个湿蚀刻。
图18示出，一旦执行了切割，去除第一载体衬底1201。在实施例中，物理地去除第一载体衬底1201，然后从第一金属化层301物理地去除粘合剂1203。因此，暴露第一金属化层301以进行进一步处理。
图19示出了在暴露第一金属化层301之后，形成第二外部连接701。在实施例中，如上文关于图7A所描述的形成第二外部连接701，其中第二外部连接701为微凸块。但是，可以使用任何合适的方法和材料。
此外，尽管上面讨论的一些实施例利用了其中所有电容器103都位于DTC芯片400内并且第一半导体器件501不包括任何功能电容器的结构，但这是为了说明而不是为了限制。相反，可以使用电容器的任何适当组合和位置。例如，在另一个实施例中，虽然DTC芯片400包括深沟槽电容器，但第一半导体器件501还包括电容器，该电容器可以是深沟槽电容器或其他类型的电容器。在这样的实施例中，位于DTC芯片400内的电容器103具有比位于第一半导体器件501内的电容器更大的电容。在特定实施例中，位于DTC芯片400内的电容器103可具有约0.32μF/mm2至约0.64μF/mm2之间的电容，而第一半导体器件501内的电容器可具有约0.022μF/mm2至约0.044μF/mm2之间的电容。然而，可以使用任何合适的电容。
图20A至图20C示出了另一个实施例，其中第一半导体器件501以背对背接合配置连接到DTC芯片400，其中在接合工艺期间第一半导体器件501中保留晶圆2001的部分。在本实施例中，如上所描述的制造第一半导体器件501，但不形成第二凸块金属化层507。相反，在形成第二凸块下金属化层507之前，使用例如第二粘合剂2005将第二金属化层505接合到第二载体衬底2003。在实施例中，第二载体衬底2003可以类似于第一载体衬底1201(上文关于图12所描述的)，而第二粘合剂2005可以类似于粘合剂1203(上文关于图12所描述的)。然而，可以使用任何合适的方法或材料将第一半导体器件501接合到第二载体衬底2003。
此外，在本实施例中，第一半导体器件501可以与形成在第二半导体衬底503内的第二贯通孔2007形成。在实施例中，可以使用与贯通孔201类似的工艺和材料形成第二贯通孔2007，如上文关于图2所描述的。但是，可以使用任何合适的工艺和材料。
图20B示出，一旦晶圆2001内的第一半导体器件501接合到第二载体衬底2003或以其他方式连接到第二载体衬底2003，则减薄第二半导体衬底503以暴露第二贯通孔2007。在实施例中，第二半导体衬底503可使用平坦化工艺(例如化学机械抛光(CMP))进行减薄。然而，可以利用任何适当的减薄。
图20B还示出，在已经暴露第二贯通孔2007之后，可以形成可选的第五金属化层2009，可以在第五金属化层2009上形成第二接触焊盘1403，并且可以形成第一外部连接器401。在实施例中，第五金属化层2009可以类似于第一金属化层301形成，可以如上关于图14所描述的形成第二接触焊盘1403，并且可以如上关于图4所描述的形成第一外部连接器401。但是，可以使用任何合适的方法和材料。
图20C示出，一旦形成了第一外部连接器401，DTC芯片400(在本实施例中已经被切割)就被连接到晶圆2001。在实施例中，使用例如拾取和放置工艺将DTC芯片400与第一外部连接器401对齐，然后对第一外部连接器401进行回流，以便将DTC芯片400接合到晶圆2001内的第一半导体器件501。然而，可以使用任何合适的工艺。
图20C还示出，在接合之后，施加第一底部填充物601，并使用第一密封剂603密封DTC芯片400(而不是第一半导体器件501)。在实施例中，如上文关于图6所描述的，放置第一底部填充物601和第一密封剂603。但是，可以使用任何合适的方法和材料。
在密封DTC芯片400之后，切割晶圆2001。在实施例中，可使用一个或多个锯片执行切割。然而，也可以使用任何合适的切割方法，包括激光烧蚀或一个或多个湿蚀刻。通过在此处执行切割，可以形成第二集成电容器器件2000。
一旦形成，则从第二集成电容器器件2000去除第二载体衬底2003和第二粘合剂2005。在实施例中，可如上文关于图18所描述的去除第二载体衬底2003和第二粘合剂2005。然而，可以使用任何合适的方法。
一旦去除第二载体衬底2003，则形成第六金属化层2015、第三接触焊盘2011和第六外部连接器2013。在实施例中，第六金属化层2015可以类似于第四金属化层1401形成，第三接触焊盘2011可以类似于第二接触焊盘1403形成，第六外部连接器2013可以类似于第一外部连接器401形成。然而，在本实施例中，第六金属化层2015、第三接触焊盘2011和第六外部连接器2013形成在第一半导体器件501上而不是DTC芯片400上。但是，可以使用任何合适的方法和材料。
此外，尽管上面讨论的一些实施例利用了其中所有电容器103都位于DTC芯片400内并且第一半导体器件501不包括任何功能电容器的结构，但这是为了说明而不是为了限制。相反，可以使用电容器的任何适当组合和位置。例如，在另一个实施例中，虽然DTC芯片400包括深沟槽电容器，但第一半导体器件501还包括电容器，该电容器可以是深沟槽电容器或其他类型的电容器。在这样的实施例中，位于DTC芯片400内的电容器103具有比位于第一半导体器件501内的电容器更大的电容。在特定实施例中，位于DTC芯片400内的电容器103可具有约0.32μF/mm2至约0.64μF/mm2之间的电容，而第一半导体器件501内的电容器可具有约0.022μF/mm2至约0.044μF/mm2之间的电容。然而，可以使用任何合适的电容。
图21A至图21B示出了另一个实施例，其中第一半导体器件501连接到DTC芯片400，而第一半导体器件501仍然是晶圆2001的部分。然而，在本实施例中，第一半导体器件501以面对面组合接合到DTC芯片400。
首先看图21A，在本实施例中，使用例如拾取和放置工艺将第一半导体器件501(晶圆2001内)与DTC芯片400对齐。一旦就位，使用例如第一外部连接器401将第一半导体器件501和DTC芯片400彼此接合。在实施例中，可使用例如回流工艺来执行接合。然而，可以使用任何合适的接合工艺。
图21B示出，一旦第一半导体器件501接合到DTC芯片400，施加第一底部填充物601，并使用第一密封剂603以密封DTC芯片400(而不是第一半导体器件501)。在实施例中，如上文关于图6所描述的，放置第一底部填充物601和第一密封剂603。但是，可以使用任何合适的方法和材料。
图21B还示出，在本实施例中一旦DTC芯片400被密封，可减薄第一半导体器件501的第二半导体衬底503，以暴露第二贯通孔2007。在实施例中，可使用平坦化工艺(例如化学机械抛光(CMP))减薄第二半导体衬底503。然而，可以利用任何适当的减薄。
图21B还示出，在暴露第二贯通孔2007后，可以形成第三接触焊盘2011和第六外部连接器2013。在实施例中，第三接触焊盘2011和第六外部连接器2013可以如上文关于图20A至图20B所描述的形成。但是，可以使用任何合适的方法和材料。
最后，在形成第六外部连接器2013之后，切割晶圆2001。在实施例中，可以使用一个或多个锯片执行切割。然而，也可以使用任何合适的切割方法，包括激光烧蚀或一个或多个湿蚀刻。通过在此处执行切割，可以形成第三集成电容器器件2100。
此外，尽管上面讨论的一些实施例利用了其中所有电容器103都位于DTC芯片400内并且第一半导体装置501不包括任何功能电容器的结构，但这是为了说明而不是为了限制。相反，可以使用电容器的任何适当组合和位置。例如，在另一个实施例中，虽然DTC芯片400包括深沟槽电容器，但第一半导体器件501还包括电容器，该电容器可以是深沟槽电容器或其他类型的电容器。在这样的实施例中，位于DTC芯片400内的电容器103具有比位于第一半导体器件501内的电容器更大的电容。在特定实施例中，位于DTC芯片400内的电容器103可以具有约0.32μF/mm2至约0.64μF/mm2之间的电容，而第一半导体器件501内的电容器可以具有约0.022μF/mm2至约0.044μF/mm2之间的电容。然而，可以使用任何合适的电容。
通过将电容器103与第一半导体器件501分开放置，可以在较高频率处获得具有较低阻抗的较大电容。此外，通过将电容器103放置在DTC芯片400(而不是诸如中介层801或其他半导体器件的其他衬底)上，电容器103可以位于更靠近第一半导体器件501的位置，从而允许更短的连接和整体改进的性能。
根据一个实施例，一种制造半导体器件的方法，该方法包括：提供电容器芯片，电容器芯片包括深沟槽电容器；将第一半导体管芯接合到电容器芯片；用第一密封剂密封电容器芯片和第一半导体管芯中的第一个；减薄电容器芯片和第一半导体管芯中的第二个以暴露贯通孔；将电容器芯片和第一半导体管芯中的第二个连接到中介层；以及将中介层接合到衬底上。在实施例中，该方法还包括用第二密封剂密封第一密封剂。在实施例中，在将第一半导体管芯接合到电容器芯片之后，电容器芯片的面面对第一半导体管芯，并且第一半导体管芯的面面对电容器芯片。在实施例中，在将第一半导体管芯接合到电容器芯片之后，电容器芯片的面背对第一半导体管芯，并且第一半导体管芯的面背对电容器芯片。在实施例中，在将第一半导体管芯接合到电容器芯片之后，电容器芯片的面背对第一半导体管芯，并且第一半导体管芯的面面对电容器芯片。在实施例中，在将第一半导体管芯接合到电容器芯片之后，电容器芯片的面面对第一半导体管芯，并且第一半导体管芯的面面对电容器芯片。在实施例中，第一半导体管芯不包含电容器。
根据另一实施例，一种制造半导体器件的方法，该方法包括：将电容器芯片和第一半导体管芯组合成第一结构；将第一结构的至少部分嵌入第一密封剂中；减薄第一结构以暴露贯通孔；将贯通孔连接到中介层；将第二半导体管芯接合到中介层；将第二半导体管芯和组合嵌入第二密封剂中；以及将中介层连接到衬底。在实施例中，第一半导体管芯是芯片上系统器件。在实施例中，电容器芯片包括深沟槽电容器。在实施例中，组合电容器芯片和第一半导体管芯将电容器芯片接合到半导体晶圆上。在实施例中，组合电容器芯片和第一半导体管芯将第一半导体管芯接合到半导体晶圆上。在实施例中，减薄第一结构使电容器芯片减薄。在实施例中，第一结构的减薄使第一半导体管芯减薄。
根据另一实施例，半导体器件包括：中介层，位于衬底上方；第一集成电容器器件，接合到中介层，第一集成电容器器件包括：电容器芯片；第一半导体管芯，连接到电容器芯片；和贯通孔，延伸穿过第一集成电容器器件的半导体衬底；第二半导体管芯，接合到中介层；以及密封剂，密封第一集成电容器器件和第二半导体管芯。在实施例中，半导体衬底是电容器芯片的部分。在实施例中，半导体衬底是第一半导体管芯的部分。在实施例中，电容器芯片的面面对第一半导体芯片，并且第一半导体芯片的面面对电容器芯片。在实施例中，电容器芯片的面背对第一半导体芯片，并且第一半导体芯片的面背对电容器芯片。在实施例中，电容器芯片的面背对第一半导体芯片，并且第一半导体芯片的面面对电容器芯片。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，所述方法包括：
提供电容器芯片，所述电容器芯片包括深沟槽电容器；
将第一半导体管芯接合到所述电容器芯片；
用第一密封剂密封所述电容器芯片和所述第一半导体管芯中的第一个；
减薄所述电容器芯片和所述第一半导体管芯中的第二个以暴露贯通孔；
将所述电容器芯片和所述第一半导体管芯中的所述第二个接合到中介层；以及
将所述中介层接合到衬底上。
2.根据权利要求1所述的方法，还包括用第二密封剂密封所述第一密封剂。
3.根据权利要求1所述的方法，其中，在将所述第一半导体管芯接合到所述电容器芯片之后，所述电容器芯片的面面对所述第一半导体管芯，并且所述第一半导体管芯的面面对所述电容器芯片。
4.根据权利要求1所述的方法，其中，在将所述第一半导体管芯接合到所述电容器芯片之后，所述电容器芯片的面背对所述第一半导体管芯，并且所述第一半导体管芯的面背对所述电容器芯片。
5.根据权利要求1所述的方法，其中，在将所述第一半导体管芯接合到所述电容器芯片之后，所述电容器芯片的面背对所述第一半导体管芯，并且所述第一半导体管芯的面面对所述电容器芯片。
6.根据权利要求1所述的方法，其中，在将所述第一半导体管芯接合到所述电容器芯片之后，所述电容器芯片的面面对所述第一半导体管芯，并且所述第一半导体管芯的面背对所述电容器芯片。
7.根据权利要求1所述的方法，其中，所述第一半导体管芯不包含电容器。
8.一种制造半导体器件的方法，所述方法包括：
将电容器芯片和第一半导体管芯组合成第一结构；
将所述第一结构的至少部分嵌入第一密封剂中；
减薄所述第一结构以暴露贯通孔；
将所述贯通孔连接到中介层；
将第二半导体管芯接合到所述中介层；
将所述第二半导体管芯以及所述电容器芯片和所述第一半导体管芯的组合嵌入第二密封剂中；以及
将所述中介层连接到衬底。
9.根据权利要求8的方法，其中，所述第一半导体管芯是芯片上系统器件。
10.一种半导体器件，包括：
中介层，位于衬底上方；
第一集成电容器器件，接合到所述中介层，所述第一集成电容器器件包括：
电容器芯片；
第一半导体管芯，接合到所述电容器芯片；和
贯通孔，延伸穿过所述第一集成电容器器件的半导体衬底；
第二半导体管芯，接合到所述中介层；以及
密封剂，密封所述第一集成电容器器件和所述第二半导体管芯。
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