KR102329567B1 - 반도체 패키지 및 그를 형성하는 방법 - Google Patents

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Abstract

반도체 패키지 및 그를 형성하는 방법이 개시된다. 한 실시예에서, 패키지는, 기판; 기판 내에 배치된 제1 다이; 기판 및 제1 다이 위의 재분배 구조물; 및 재분배 구조물 위의 봉지화된(encapsulated) 디바이스를 포함하며, 재분배 구조물은 제1 다이를 봉지화된 디바이스에 커플링한다.

Description

반도체 패키지 및 그를 형성하는 방법{SEMICONDUCTOR PACKAGE AND METHODS OF FORMING THE SAME}
반도체 업계는 최소 피처 크기의 계속적인 축소에 의해 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속하여 개선시키고 있으며, 이는, 주어진 면적 내에 더 많은 컴포넌트, 따라서 더 많은 기능이 집적되도록 한다. 높은 기능성을 갖는 집적 회로는 많은 입력/출력 패드를 요구한다. 그러나, 소형화가 중요한 응용 분야에 대해서는 작은 패키지가 요구될 수 있다.
집적형 팬아웃(InFO, Integrated fan-out) 패키지 기술이 점점 대중화되고 있으며, 특히 웨이퍼 수준 패키징(WLP, wafer-level packaging) 기술과 조합될 때 그렇다. InFO 패키지는, 집적 회로의 콘택트 패드보다 더 큰 피치에서 전기 접촉이 이루어질 수 있도록, 패키지의 콘택트 패드를 위한 팬아웃 배선을 위해 사용되는 패시배이션 후의 상호연결부, 또는 재분배층(RDL, redistribution layer)을 일반적으로 포함하는 패키지 내에 패키징된 집적 회로를 포함할 수 있다. 결과적인 패키지 구조물은 상대적으로 낮은 비용 및 고성능 패키지로 높은 기능 밀도를 가능하게 한다.
본 개시의 양상들은 다음의 상세한 설명을 첨부 도면과 함께 읽음으로써 가장 잘 이해된다. 업계의 표준 관행에 따라서, 다양한 피처가 비례에 맞게 도시지 않았다는 점에 유의해야 한다. 실제로, 설명의 명료함을 위해, 다양한 피처의 치수가 임의적으로 증가 또는 감소될 수 있다.
도 1은, 일부 실시예에 따른 코어 기판을 도시한다.
도 2는, 일부 실시예에 따른, 코어 기판 내의 개구의 형성을 도시한다.
도 3은, 일부 실시예에 따른, 코어 기판 내의 전도성 트레이스 및 전도성 플러그의 형성을 도시한다.
도 4는, 일부 실시예에 따른, 코어 기판 위의 유전체층 및 보호층의 형성을 도시한다.
도 5는, 일부 실시예에 따른, 코어 기판 내의 공동(cavity)의 형성을 도시한다.
도 6은, 일부 실시예에 따른, 캐리어로의 기판의 접합을 도시한다.
도 7a는, 일부 실시예에 따른, 공동 내에서의 제1 다이의 부착을 도시한다.
도 7b는, 일부 실시예에 따른 다층 세라믹 커패시터를 도시한다.
도 8은, 일부 실시예에 따른, 수동 디바이스를 둘러싸는 언더필(underfill)의 형성을 도시한다.
도 9 내지 도 15는, 기판 및 수동 디바이스 위의 전면 재분배 구조물의 형성을 도시한다.
도 16은, 일부 실시예에 따른, 전면 재분배 구조물 내의 개구의 형성을 도시한다.
도 17a는, 일부 실시예에 따른, 전면 재분배 구조물 상의 전도성 커넥터의 형성을 도시한다.
도 17b 및 도 17c는, 일부 실시예에 따른, 캐리어 위에 형성된 제1 패키지를 도시한다.
도 18은, 일부 실시예에 따른, 캐리어의 접합해제를 도시한다.
도 19는, 일부 실시예에 따른, 패키징된 반도체 디바이스의 접합을 도시한다.
도 20은, 일부 실시예에 따른, 링 구조물의 부착을 도시한다.
도 21은, 일부 실시예에 따른, 기판의 후면 상의 전도성 커넥터의 형성을 도시한다.
다음의 개시는, 본 발명의 상이한 특징들을 구현하기 위한 여러 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위하여, 아래에는 컴포넌트 및 배열의 특정한 예가 설명되어 있다. 물론, 이들은 단지 예일 뿐이며, 제한하도록 의도되지 않는다. 예컨대, 다음 설명에서의 제2 피처 위에서의 또는 제2 피처 상에서의 제1 피처의 형성은, 제1 및 제2 피처가 직접 접촉하는 상태로 형성되는 실시예를 포함할 수 있으며, 제1 및 제2 피처가 직접 접촉하지 않을 수 있도록 제1 및 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 참조 번호 및/또는 문자를 다양한 예시에서 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면에 도시된 또 다른 요소(들)나 피처(들)에 대한 한 요소나 피처의 관계를 설명하기 위하여, "밑", "아래", "하부", "위", "상부" 등과 같은 공간 상대적 용어가 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간 상대적 용어는, 도면에 도시된 배향에 더하여, 사용 중 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 다르게 배향될 수도 있으며(90도 회전되거나 다른 배향으로 회전됨), 본 명세서에서 사용되는 공간 상대적 기술어들은 마찬가지로 적절히 해석될 수 있다.
다양한 실시예가, 패키징된 반도체 디바이스 및 그를 형성하는 방법에 관련되어 있다. 패키징된 반도체 디바이스는 SoIS(system on integrated substrate) 패키지 또는 SiP(system-in-package) 등일 수 있다. 코어 기판 내에 공동이 형성될 수 있으며, 다층 세라믹 커패시터(MLCC, multilayer ceramic capacitor), 집적형 수동 디바이스(IPD, integrated passive device), 집적형 전압 조정기(IVR, integrated voltage regulator), 또는 정적 랜덤 액세스 메모리(SRAM, static random access memory) 등과 같은, 전자 컴포넌트가 공동 내에서 코어 기판에 부착될 수 있다. 코어 기판 위에 재분배층(RDL)이 형성될 수 있으며, 칩-온-웨이퍼(CoW, chip-on-wafer), 집적형 팬아웃(InFO) 패키지, 다이, 또는 또 다른 패키지와 같은 전자 디바이스 및 전자 컴포넌트가 RDL에 부착될 수 있다. 전자 컴포넌트를 코어 기판 내에 매립하는 것은, 전자 컴포넌트와 전자 디바이스 사이의 거리를 단축시키며, 이는 전자 컴포넌트와 전자 디바이스 사이의 전압 강하를 감소시키고, 패키징된 반도체 디바이스의 전력 무결성 및 전체적인 성능을 개선시킨다.
먼저 도 1을 참조하면, 일부 실시예에 따라서, 해당 절연층(100)의 양면에 전도성층(102)을 갖는 절연층(100)을 포함하는 기판(104)이 도시되어 있다. 기판(104)은 코어 기판일 수 있다. 일부 실시예에서, 기판(104)은 양면 구리 클래드 라미네이트(CCL, copper clad laminate)이다. 절연층(100)은 유기 기판, 세라믹 기판, 미리 함침된 복합 섬유(prepreg, pre-impregnated composite fiber), ABF(Ajinomoto Build-up Film), 종이, 유리 섬유, 비직조 유리 섬유, 다른 절연 물질, 또는 이들의 조합일 수 있다. 전도성층(102)은, 절연층(100)의 양면에 형성되거나 라미네이팅된 구리, 니켈, 알루미늄, 다른 전도성 물질, 또는 이들의 조합 중 하나 이상의 층일 수 있다.
도 2를 참조하면, 기판(104) 내에 개구(106)가 형성된다. 일부 실시예에서, 개구(106)는 레이저 드릴링에 의해 형성된다. 다른 공정, 예컨대, 기계적 드릴링 또는 에칭 등 또한 사용될 수 있다. 평면도에서 개구(106)는 직사각형, 원형, 또는 다른 형상을 가질 수 있다.
도 3을 참조하면, 일부 실시예에 따라서, 전도성 플러그(110), 제1 전도성 트레이스(108), 및 제2 전도성 트레이스(112)를 형성하기 위해 개구(106)(도 2 참조)가 충전된다. 제1 전도성 트레이스(108) 및 제2 전도성 트레이스(112)와 같은 전도성 트레이스는, 전기 신호를 재분배하기 위한 라우팅 라인을 형성하기 위해 사용되거나, 다이 커넥터가 부착될 수 있는 다이 커넥터 패드로서 사용될 수 있다. 개구(106) 내에 전도성 물질을 퇴적시키기 전에, 표면 준비 공정이 수행될 수 있다. 표면 준비 공정은, 흙, 기름, 및/또는 고유한(native) 산화물 필름을 제거하거나 감소시키기 위해 하나 이상의 세척 용액(예컨대, 황산, 크롬산, 중화 알칼리 용액, 물 린스 등)으로 기판(104)의 노출된 표면(예컨대, 개구(106) 내의 절연층(100)의 표면 및 전도성층(102)의 표면)을 세척하는 단계를 포함할 수 있다. 개구(106)를 형성하기 위해 제거된 절연층(100)의 물질로 스미어링(smearing)되었을 수 있는, 개구(106) 근처의 영역을 세척하기 위해 스미어 제거(desmear) 공정이 수행될 수 있다. 스미어 제거는 기계적으로(예컨대, 젖은 슬러리 내에서 미세한 연마재로 블라스팅(blasting)), 화학적으로(예컨대, 유기 용제, 과망간산염 등의 조합으로 세정), 또는 기계적 및 화학적 스미어 제거의 조합에 의해 달성될 수 있다. 세척 후, 후속적인 무전해 도금 중에 사용되는 활성제의 흡착을 용이하게 하는, 화학적 컨디셔너를 사용한 처리가 사용될 수 있다. 일부 실시예에서, 컨디셔닝 단계 이후, 전도성층(102)과 이후에 퇴적되는 전도성 물질 사이의 더 나은 접합을 위해 전도성층(102)의 전도성 표면을 미세하게 거칠게 하기 위하여 전도성층(102)을 마이크로에칭하는 단계가 뒤따를 수 있다.
전도성 플러그(110), 제1 전도성 트레이스(108), 및 제2 전도성 트레이스(112)를 형성하는 단계는, 패터닝된 마스크층을 형성하고, 금속 무전해 도금 기법을 사용해, 패터닝된 마스크층 내의 개구 내에 전도성 물질(예컨대, 구리, 다른 금속, 또는 금속 합금 등)을 선택적으로 퇴적시키는 단계를 포함할 수 있다. 패터닝된 마스크층은, 포토레지스트층으로 표면을 코팅하고, 포토레지스트층을 광 패턴에 노광시키고, 노광된 포토레지스트층을 현상하여, 전도성 물질이 선택적으로 퇴적될 수 있는 영역의 패턴을 규정하는 포토레지스트층 내의 개구를 형성함으로써 형성될 수 있다.
제1 전도성 트레이스(108) 및 제2 전도성 트레이스(112)를 형성한 후, 패터닝된 마스크층(예컨대, 포토레지스트)이 스트리핑될 수 있다. 패터닝된 마스크층에 의해 커버되었던 전도성층(102)의 부분은, 적합한 에칭 공정을 사용하여 제거될 수 있다. 전도성층(102)의 원치 않는 부분의 제거는, 패터닝된 마스크층에 의해 노출되었던 영역 내에 형성된 전도성 피처 사이의 원치 않는 전기 단락을 방지한다. 전도성 플러그(110), 제1 전도성 트레이스(108), 및 제2 전도성 트레이스(112)는 전술한 방식으로 기판(104)의 양면에 형성될 수 있다. 도 3에 도시된 단면도는, 전술한 바와 같이 전도성층(102)이 에칭된 후의 기판(104)의 상태를 도시한다.
아래에서 더 상세히 논의되는 바와 같이, 기판(104)은 공동 함유 코어 기판(120)(도 3에는 도시되어 있지 않지만, 도 5에는 도시되어 있음)을 형성하기 위한 기초의 역할을 한다. 도 3에서, 후속 처리 단계 중에 공동(118)(도 3에는 도시되어 있지 않지만, 도 5에는 도시되어 있음)이 형성되는 절연층(100)의 일면 상에 제1 전도성 트레이스(108)가 형성된다. 일부 실시예에 따라서, 공동이 후속적으로 형성될 수 있는 영역, 예컨대, 이 예에서의 최내측 전도성 플러그(110) 사이의 영역으로부터 제1 전도성 트레이스(108)가 생략될 수도 있다.
이 예에는 도시되어 있지 않지만, 인접한 전도성 트레이스층을 수직으로 연결하기 위해, 전도성 플러그를 갖는 전도성 트레이스와 절연 물질의 다수의 교호층을 수직으로 적층하기 위하여, 금속 클래드 라미네이트를 사용하고, 금속 클래드 라미네이트를 관통하여 연장되는 개구를 형성하고, 패터닝된 전도성 트레이스층을 형성하고(예컨대, 무전해 퇴적 또는 무전해 도금 등을 사용), 원치 않는 금속 클래딩을 제거하는 방법이 반복적으로 수행될 수 있다는 것이 이해된다.
도 4를 참조하면, 제1 전도성 트레이스(108)와 제2 전도성 트레이스(112) 각각 및 기판(104)의 위에 유전체층(114) 및 보호층(116)이 형성된다. 일부 실시예에서, 유전체층(114)은, 리소그래피 마스크를 사용해 패터닝될 수 있는, PBO, 폴리이미드, 또는 BCB 등과 같은, 감광성 물질일 수 있는 폴리머로 형성된다. 유전체층(114)은 스핀 코팅, 라미네이션, 화학적 기상 증착(CVD, chemical vapor deposition) 등, 또는 이들의 조합에 의해 형성될 수 있다. 제1 전도성 트레이스(108)의 부분을 노출시키는 개구를 형성하도록 유전체층(114)이 패터닝된다. 유전체층(114)이 감광성 물질일 때, 패터닝은, 유전체층(114)을 노광시키고 유전체층(114)을 현상함으로써 행해질 수 있다. 유전체층(114)은, 실리콘 질화물, 실리콘 산화물, 인규산염 유리(PSG, phosphosilicate glass), 또는 붕소인규산염 유리(BPSG, borophosphosilicate glass) 등과 같이, 감광성이 아닌 물질로도 형성될 수 있다. 감광성이 아닌 물질로 유전체층(114)이 형성되는 실시예에서, 유전체층(114)은, 패터닝된 포토레지스트 마스크를 통해 적합한 에칭 공정(예컨대, 이방성 반응성 이온 에칭)을 사용하여 에칭함으로써 패터닝될 수 있다.
다양한 실시예에서, 보호층(116)은, 외부 손상으로부터 절연층(100)의 영역을 보호하기 위해 제2 전도성 트레이스(112) 위에 형성되는 솔더 레지스트 등일 수 있다. 제2 전도성 트레이스(112)의 부분을 노출시키는 개구를 형성하기 위해 보호층(116)이 패터닝될 수 있다. 보호층(116)이 감광성 물질로 형성되는 실시예에서, 패터닝은, 보호층(116)을 노광시키고 보호층(116)을 현상함으로써 행해질 수 있다. 감광성이 아닌 물질로 보호층(116)이 형성되는 실시예에서, 보호층(116)은, 패터닝된 포토레지스트 마스크를 통해 적합한 에칭 공정(예컨대, 이방성 반응성 이온 에칭)을 사용하여 에칭함으로써 패터닝될 수 있다. 제2 전도성 트레이스(112)를 노출시키는 개구는, 전도성 커넥터(198)(도 4에는 도시되어 있지 않지만, 도 21에는 도시되어 있음)가 후속적으로 부착될 수 있는 다이 커넥터 패드로서 사용될 수 있다.
도 5에서, 일부 실시예에 따라서, 절연층(100)의 일부를 제거함으로써 공동(118)이 형성된다. 절연층(100)의 일부의 제거는, 제거 공정에 의해 리세싱되는 절연층(100)의 동일면 상에 위치하는 제1 전도성 트레이스(108)에 영향을 미치지 않는다. 도 3을 참조하여 위에서 언급한 바와 같이, 제1 전도성 트레이스(108)를 형성하기 위해 사용되는 패터닝된 마스크는, 공동(118)이 형성되는 절연층(100)의 일부 위에 제1 전도성 트레이스(108)가 형성되는 것을 차단하도록 설계될 수 있다. 공동(118)을 형성하기 위해 물질을 제거하는 것은, 기계적 드릴에 의해 물질이 제거되는 컴퓨터 수치 제어(CNC, computer numeric control) 기계가공 공정에 의해 수행될 수 있다. 도 5에 도시된 바와 같이, 결과적인 구조물은 공동 기판(120)이다. 공동 기판(120)의 절연층(100)은 약 25μm 내지 약 2,000μm, 예를 들어 약 250μm 또는 약 500μm의 두께(T1)를 가질 수 있다. 공동(118)은 약 10μm 내지 약 1,000μm, 예를 들어 약 70μm 또는 약 400μm의 깊이를 가질 수 있다. 공동(118)은 약 1mm x 1mm 내지 약 20mm x 20mm, 예를 들어 약 1.5mm x 1.5mm 또는 약 5.0mm x 4.0mm의 면적을 가질 수 있다. 일부 실시예에서, 절연층(100)의 일부가 공동(118)의 하단을 따라서 잔존할 수 있으며 약 20μm 내지 약 1,600μm, 예를 들어 약 30μm 또는 약 800μm의 두께를 가질 수 있다. 공동(118)을 형성하기 위해, 레이저 드릴링 및/또는 에칭 등과 같은 다른 공정이 사용될 수도 있다.
도 6에서, 일부 실시예에 따라서, 공동 기판(120)은 박리층(124)을 사용하여 캐리어 기판(122)에 부착된다. 도 6에 도시된 바와 같이, 공동(118)이 박리층(124)의 반대측에 위치하도록, 공동 기판(120)은 박리층(124)을 사용하여 캐리어 기판(122)에 부착될 수 있다. 캐리어 기판(122)은 유리 캐리어 기판 또는 세라믹 캐리어 기판 등일 수 있다. 박리층(124)은 폴리머계 물질, 광열전환(LTHC, light-to-heat-conversion) 박리 코팅과 같은 에폭시계 열박리 물질, 또는 자외선(UV, ultra-violet) 아교(예컨대, UV 광에 노광될 때 접착 그 특성을 잃는 아교)일 수 있다. 박리층(124)은 후속 처리 중에 캐리어 기판(122)의 제거를 도울 수 있다. 박리층(124)은 후속 처리 중에 캐리어 기판(122)과 함께 제거될 수 있다.
도 7a에서, 일부 실시예에 따라서, (도 6에 도시된) 공동(118) 내부에 제1 다이(126)가 배치된다. 제1 다이(126)는 픽 앤드 플레이스(PnP, pick-and-place) 도구를 사용하여 공동(118) 내부에 배치될 수 있다. 제1 다이(126)는, 다층 세라믹 칩(MLCC) 커패시터; 집적형 수동 디바이스(IPD); 집적형 전압 조정기(IVR) 등, 또는 이들의 조합과 같은 수동 디바이스; 또는 메모리 다이(예컨대, 정적 랜덤 액세스 메모리(SRAM) 다이, 동적 랜덤 액세스 메모리(DRAM, dynamic random-access memory) 다이, 또는 고대역폭 메모리(HBM, high bandwidth memory) 다이 등), 로직 칩, 아날로그 칩, 마이크로전기기계 시스템(MEMS, microelectromechanical system) 칩, 무선 주파수(RF, radio frequency) 칩 등, 또는 이들의 조합과 같은 능동 디바이스일 수 있다. 일부 실시예에서, 제1 다이(126)는 접착제(128)에 의해 절연층(100)에 접착된다. 도 7a는, 공동(118) 내에 배치된 하나의 제1 다이(126)를 도시하지만, 공동 기판(120)의 공동(118) 내에 다수의 다이 또는 디바이스가 배치될 수도 있다는 것이 이해되어야 한다. 예컨대, 일부 실시예에서, 제1 다이(126)는, 측방향으로 서로 인접하게 배치된 그리고/또는 서로의 위에 적층된 복수의 디바이스일 수 있으며, 다수의 디바이스는 동일하거나 상이한 크기를 가질 수 있다. 공동 기판(120) 상에 배치되기 전에, 각 디바이스 구조물을 형성하기 위해 적용가능한 제조 공정에 따라서 제1 다이(126)가 처리될 수 있다. 제1 다이(126)는, 외부 연결이 이루어지는 연결 단자(130)(예컨대, 알루미늄 패드 또는 구리 패드 등)를 포함할 수 있다. 제1 다이(126)는 약 30μm 내지 약 350μm의 높이, 약 0.5mm 내지 약 0.8mm의 길이, 및 약 0.5mm 내지 약 0.8mm의 폭을 가질 수 있다.
접착제(128)는 제1 다이(126)의 후면에 부착될 수 있으며 제1 다이(126)를 절연층(100)에 부착시킬 수 있다. 접착제(128)는 임의의 적합한 접착제, 에폭시, 또는 다이 부착 필름(DAF, die attach film) 등일 수 있다. 접착제(128)는, 제1 다이(126)의 개별화(singulation) 이전에 제1 다이(126)의 후면에 도포될 수 있다. 제1 다이(126)는 예를 들어 소잉(sawing) 또는 다이싱(dicing)에 의해 개별화되고, 예컨대, PnP 도구를 사용해 접착제(128)에 의해 절연층(100)에 접착될 수 있다. 일부 실시예에서, 공동(118) 내에 제1 다이(126)를 배치하기 전에 접착제(128)가 공동 기판(120)에 부착될 수 있다.
도 7b는, 제1 다이(126)로서 사용될 수 있는 MLCC(220)를 도시한다. 도 7b에 도시된 바와 같이, MLCC(220)는, 세라믹의 층(224) 사이에 끼워 넣어진 전극(226)을 포함한다. MLCC(220)는 외부 연결을 위한 연결 단자(222)를 더 포함한다.
도 8에서, 일부 실시예에 따라서, 공동 기판(120)과 제1 다이(126)의 측벽 사이에 언더필(132)이 형성된다. 언더필(132)은, 제1 다이(126)가 부착된 후에 모세관류 공정에 의해 형성될 수 있거나 제1 다이(126)가 부착되기 전에 적합한 퇴적 방법에 의해 형성될 수 있다. 언더필(132)은 몰딩 화합물, 에폭시, 언더필, 몰딩 언더필(MUF, molding underfill), 또는 수지 등과 같은 물질일 수 있다. 언더필(132)은 제1 다이(126)와 공동 기판(120) 사이의 응력을 감소시킬 수 있으며 공동(118) 내에 제1 다이(126)를 고정시키는 것을 도울 수 있다. 도 8에 도시된 바와 같이, 언더필(132)의 상부 표면은 오목할 수 있지만; 일부 실시예에서, 언더필(132)의 상부 표면은 볼록하거나 평평할 수 있다.
도 9 내지 도 15는, 일부 실시예에 따른, 공동 기판(120)의 제1 전도성 트레이스(108) 및 제1 다이(126)의 연결 단자(130) 위의 전면 재분배 구조물(140)(도 15에 도시되어 있음)의 형성을 도시한다. 전면 재분배 구조물(140)은 유전체와 전도성 트레이스의 교호층의 수직 스택을 포함한다. 유전체층에 의해 전도성 트레이스의 각 층은 수직으로 인접한 전도성 트레이스의 층으로부터 분리된다. 수직으로 인접한 전도성 트레이스를 상호연결하기 위해 사용되는 전도성 비아를 형성하기 위해, 전도성 트레이스는 그 아래에 놓이는 유전체층을 관통해 연장된다. 전면 재분배 구조물(140) 및 공동 기판(120)은 함께 제1 패키지(101)(도 15에 도시되어 있음)를 형성한다.
도 9에서 공동 기판(120), 언더필(132), 및 제1 다이(126) 위에 유전체층(134)이 형성된다. 일부 실시예에서, 유전체층(134)은, 리소그래피 마스크를 사용해 패터닝될 수 있는, PBO, 폴리이미드, 또는 BCB 등과 같은, 감광성 물질일 수 있는 폴리머로 형성된다. 유전체층(134)은 스핀 코팅, 라미네이션, 화학적 기상 증착(CVD) 등, 또는 이들의 조합에 의해 형성될 수 있다. 제1 전도성 트레이스(108) 및 연결 단자(130)의 부분을 노출시키는 개구를 형성하기 위해 유전체층(134)이 패터닝된다. 유전체층(134)이 감광성 물질일 때, 패터닝은, 유전체층(134)을 노광시킴으로써 행해질 수 있다. 유전체층(134)은, 실리콘 질화물, 실리콘 산화물, 인규산염 유리(PSG), 또는 붕소인규산염 유리(BPSG) 등과 같이, 감광성이 아닌 물질로도 형성될 수 있다. 감광성이 아닌 물질로 유전체층(134)이 형성되는 실시예에서, 유전체층(134)은, 패터닝된 포토레지스트 마스크를 통해 적합한 에칭 공정(예컨대, 이방성 반응성 이온 에칭)을 사용하여 에칭함으로써 패터닝될 수 있다.
도 10에서, 금속화 패턴(136)이 유전체층(134) 상에 형성되고 유전체층(134)을 관통하여 연장된다. 금속화 패턴(136)을 형성하는 예로서, 유전체층(134) 위에 시드층(별도로 도시되지 않음)이 형성된다. 일부 실시예에서, 시드층은 금속층이며, 이는 단일층, 또는 상이한 물질로 형성된 복수의 하위층을 포함하는 복합층일 수 있다. 일부 실시예에서, 시드층은 티타늄층과, 티타늄층 위의 구리층을 포함한다. 시드층은, 예컨대, 물리적 기상 증착(PVD, physical vapor deposition) 또는 CVD 등을 사용하여 형성될 수 있다. 이후, 시드층 상에 포토레지스트(별도로 도시되지 않음)가 형성 및 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패턴화된 광 또는 또 다른 패턴화된 에너지 소스에 노광될 수 있고, 포토레지스트의 노광되거나 노광되지 않은 부분을 제거하기 위해 현상액에 노출될 수 있다. 포토레지스트의 패턴은 금속화 패턴(136)에 대응한다. 패터닝은 포토레지스트를 관통해 개구를 형성하여, 시드층을 노출시킨다. 포토레지스트의 개구 내에 그리고 시드층의 노출된 부분 상에 전도성 물질(별도로 도시되지 않음)이 형성된다. 전도성 물질은, 전기도금 또는 무전해 도금 등과 같은, 도금에 의해 형성될 수 있다. 전도성 물질은, 구리, 티타늄, 텅스텐, 또는 알루미늄 등과 같은, 금속을 포함할 수 있다. 이후, 그 위에 전도성 물질이 형성되지 않은 시드층의 부분 및 포토레지스트가 제거된다. 포토레지스트는, 수용가능한 애싱 또는 스트리핑 공정에 의해, 예를 들면 산소 플라즈마 등을 사용하여 제거될 수 있다. 포토레지스트가 제거되면, 시드층의 노출된 부분이, 습식 또는 건식 에칭과 같은 수용가능한 에칭 공정을 사용하여 제거된다. 전도성 물질 및 시드층의 잔존 부분은 금속화 패턴(136)을 형성한다. 금속화 패턴(136)은, 유전체층(134)을 관통하는 전도성 비아 및 유전체층(134)의 상단 표면을 따라서 형성되는 전도성 트레이스를 포함한다. 비아는 금속화 패턴(136)의 전도성 트레이스를, 유전체층(134) 바로 아래에 있는 금속 패턴(예컨대, 제1 전도성 트레이스(108) 및 연결 단자(130))에 전기적 및 물리적으로 연결한다.
(도 9에 관하여 논의된) 유전체층(134) 및 (도 10에 관하여 논의된) 금속화 패턴(136)의 비아 및 전도성 트레이스를 형성하는 방법은 단지 예로서 설명된 것이다. 유전체층(134) 및 금속화 패턴(136)을 형성하기 위한 공정은 설계의 명세, 예컨대, 패턴의 요구되는 최소 치수에 기초하여 달라질 수 있다는 것이 이해되어야 한다. 예컨대, 일부 실시예에서, 다마신(damascene) 공정(예컨대, 단일 또는 이중 다마신 공정)이 이용될 수 있다. 전면 재분배 구조물(140)은, 추가적인 유전체층 및 금속화 패턴을 수직으로 적층함으로써 빌드업될 수 있다.
도 11은, 금속화 패턴(136) 및 유전체층(134)의 상단 표면 위에 형성된 추가적인 유전체층(138, 144, 및 148)을 도시한다. 도 11에는 금속화 패턴(142, 146 및 150)도 도시되어 있다. 금속화 패턴(142, 146, 및 150)은, 각 유전체층(138, 144, 및 148)을 관통해 연장되는 전도성 비아, 및 각 유전체층(138, 144, 및 148)의 상단 표면을 따라서 형성된 전도성 트레이스를 포함한다. 금속화 패턴(142, 146, 및 150)의 비아는 금속화 패턴(142, 146, 및 150)의 전도성 트레이스를, 각 유전체층(138, 144, 및 148) 바로 아래에 있는 각 금속화 패턴(예컨대, 각 금속화 패턴(136, 142, 및 146))에 전기적 및 물리적으로 연결한다. 유전체층(138, 144, 및 148) 및 금속화 패턴(142, 146, 및 150)을 형성하기 위하여, 유전체층(134) 및 금속화 패턴(136)에 관하여 전술한 것과 유사한 공정, 기법, 및 물질이 반복될 수 있다.
도 12에서, 금속화 패턴(150) 상에 전도성 필라(pillar)(152)가 형성된다. 전도성 필라(152)를 형성하는 예로서, 유전체층(148) 및 금속화 패턴(150) 위에 시드층(별도로 도시되지 않음)이 형성된다. 일부 실시예에서, 시드층은 금속층이며, 이는 단일층, 또는 상이한 물질로 형성된 복수의 하위층을 포함하는 복합층일 수 있다. 일부 실시예에서, 시드층은 티타늄층과, 티타늄층 위의 구리층을 포함한다. 시드층은, 예컨대, PVD 또는 CVD 등을 사용하여 형성될 수 있다. 이후, 시드층 상에 포토레지스트(별도로 도시되지 않음)가 형성 및 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패턴화된 광 또는 또 다른 패턴화된 에너지 소스에 노광될 수 있고, 포토레지스트의 노광되거나 노광되지 않은 부분을 제거하기 위해 현상액에 노출될 수 있다. 포토레지스트의 패턴은 전도성 필라(152)에 대응한다. 패터닝은 포토레지스트를 관통해 개구를 형성하여, 시드층을 노출시킨다. 포토레지스트의 개구 내에 그리고 시드층의 노출된 부분 상에 전도성 물질(별도로 도시되지 않음)이 형성된다. 전도성 물질은, 전기도금 또는 무전해 도금 등과 같은, 도금에 의해 형성될 수 있다. 전도성 물질은, 구리, 티타늄, 텅스텐, 또는 알루미늄 등과 같은, 금속을 포함할 수 있다. 이후, 그 위에 전도성 물질이 형성되지 않은 시드층의 부분 및 포토레지스트가 제거된다. 포토레지스트는, 수용가능한 애싱 또는 스트리핑 공정에 의해, 예를 들면 산소 플라즈마 등을 사용하여 제거될 수 있다. 포토레지스트가 제거되면, 시드층의 노출된 부분이, 습식 또는 건식 에칭과 같은 수용가능한 에칭 공정을 사용하여 제거된다. 전도성 물질 및 시드층의 잔존 부분은 전도성 필라(152)를 형성한다. 전도성 필라(152)는 금속화 패턴(150)에 전기적 및 물리적으로 연결된다.
이제 도 13을 참조하면, 전도성 필라(152)는, 예컨대, ABF 또는 prepreg 등과 같은, 빌드업 필름을 라미네이팅하고, CMP 또는 그라인딩 등과 같은, 평탄화 또는 에칭백 공정을 사용하여, 전도성 필라(152)의 상단 표면을 노출시킴으로써 절연층(154) 내에 매립될 수 있다. 일부 실시예에서, 절연층(154)은, 유전체층(148) 및 금속화 패턴(150) 상에 그리고 전도성 필라(152)를 둘러싸며 몰딩되는 액체 몰딩 화합물로서 퇴적될 수 있다.
도 14에서, 전도성 필라(152) 및 절연층(154) 위에 전도성 트레이스(156)가 형성된다. 전도성 트레이스(156)는, 시드층이 퇴적되고, 패터닝된 마스크가 시드층 위에 형성되고, 금속화 패턴을 형성하기 위해 도금 공정이 수행되고, 패터닝된 마스크가 제거되고, 시드층의 사용되지 않은 부분이 제거되는, 도 10에 도시된 바와 같은 금속화 패턴(136)의 형성을 참조하여 전술한 것과 유사한 공정, 기법, 및 물질을 사용하여 형성될 수 있다.
도 15에서, 전도성 트레이스(156) 및 절연층(154) 위에 유전체층(158), 전도성 트레이스(160), 전도성 필라(162), 절연층(164), 전도성 트레이스(166), 및 언더 범프 금속화부(UBM, under-bump metallization)(168)가 형성된다. 유전체층(158)은, 도 9에 도시된 바와 같은, 유전체층(134)의 형성을 참조하여 전술한 것과 유사한 공정, 기법, 및 물질을 사용하여 형성될 수 있다. 전도성 트레이스(160 및 166) 및 전도성 필라(162)는, 시드층이 퇴적되고, 패터닝된 마스크가 시드층 위에 형성되고, 금속화 패턴을 형성하기 위해 도금 공정이 수행되고, 패터닝된 마스크가 제거되고, 시드층의 사용되지 않은 부분이 제거되는, 도 10에 도시된 바와 같은 금속화 패턴(136)의 형성을 참조하여 전술한 것과 유사한 공정, 기법, 및 물질을 사용하여 형성될 수 있다. 도 15에는 도시되어 있지 않지만, 유전체층(158)을 관통해 연장되고 전도성 트레이스(160)를 전도성 트레이스(156)에 전기적으로 연결하는 전도성 비아가 형성될 수 있다. 절연층(164)은, 도 13에 도시된 바와 같은, 절연층(154)의 형성을 참조하여 전술한 것과 유사한 공정, 기법, 및 물질을 사용하여 형성될 수 있다.
UBM(168)은 절연층(164) 및 전도성 필라(162) 위에 형성될 수 있다. UBM(168)은, 후속적으로 형성되는 솔더 범프(예컨대, 도 17a에 도시된 전도성 커넥터(174))와 전면 재분배 구조물(140) 사이의 계면으로서 소용될 수 있는, 솔더링가능한 금속 표면을 포함한다. 도 15에 도시된 바와 같이, UBM(168)은 전도성 필라(162)에 전기적 및 물리적으로 연결될 수 있다. UBM(168)은, 도 10에 도시된, 금속화 패턴(136)을 형성하기 위해 사용된 것과 유사한 공정, 기법, 및 물질을 사용해 형성될 수 있다. 이후, 도 9에 도시된 바와 같은, 유전체층(134)의 형성을 참조하여 전술한 것과 유사한 공정, 기법, 및 물질을 사용하여 절연층(164), 전도성 트레이스(166), 및 UBM(168) 위에 유전체층(170)이 형성될 수 있다.
전면 재분배 구조물(140) 내에는 더 많거나 더 적은 유전체층, 절연층, 금속화 패턴, 전도성 트레이스, 및 전도성 필라가 형성될 수 있다. 일부 실시예에서, 전면 재분배 구조물(140)은 1개 내지 10개의 유전체층/절연층을 포함할 수 있으나; 전면 재분배 구조물(140)은 선택적일 수 있고 일부 실시예에는 포함되지 않을 수 있다. 더 적은 유전체층 및 금속화 패턴이 형성되어야 한다면, 전술한 단계 및 공정이 생략될 수 있다. 더 많은 유전체층 및 금속화 패턴이 형성되어야 한다면, 전술한 단계 및 공정이 반복될 수 있다. 유전체층(134, 138, 144, 148, 158, 및 170) 각각 및 절연층(154 및 164) 각각은 약 5μm 내지 약 100μm, 예를 들어 약 30μm의 두께를 가질 수 있다.
전술한 실시예에서는, 2개의 절연층(154 및 164)은 전면 재분배 구조물(140) 내에 포함된다. 절연층(154 및 164)은, 유전체층(134, 138, 144, 148, 158, 및 170)을 형성하기 위해 사용되는 유전체 물질보다 더 낮은 임피던스를 갖는 몰딩 화합물 물질로 형성될 수 있다. 그러므로, 전면 재분배 구조물(140)의 임피던스를 제어하고 전면 재분배 구조물의 임피던스를 요구되는 값으로 정합시키기 위해 절연층(154 및 164)이 전면 재분배 구조물(140) 내에 포함될 수 있다. 예컨대, 절연층(154 및 164)을 포함하는 전면 재분배 구조물(140)의 임피던스는 약 90Ω과 약 100Ω 사이, 예를 들어 약 100Ω일 수 있다.
도 16에서, UBM(168)의 부분을 노출시키는 개구(172)를 형성하기 위해 유전체층(170)이 패터닝된다. 유전체층(170)이 감광성 물질일 때, 패터닝은, 유전체층(170)을 노광시킴으로써 행해질 수 있다. 감광성이 아닌 물질로 유전체층(170)이 형성되는 실시예에서, 유전체층(170)은, 패터닝된 포토레지스트 마스크를 통해 적합한 에칭 공정(예컨대, 이방성 반응성 이온 에칭)을 사용하여 에칭함으로써 패터닝될 수 있다.
도 17a에서, UBM(168) 상에 전도성 커넥터(174)가 형성된다. 전도성 커넥터(174)는 볼 그리드 어레이(BGA, ball grid array) 커넥터, 솔더 볼, 전도성 필라, C4(controlled collapse chip connection) 범프, 마이크로 범프, 또는 무전해 니켈-무전해 팔라듐-침지 금(ENEPIG, electroless nickel-electroless palladium-immersion gold) 기법으로 형성된 범프 등일 수 있다. 전도성 커넥터(174)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 전도성 물질을 포함할 수 있다. 일부 실시예에서, 전도성 커넥터(174)는, 최초에 증발, 전기도금, 인쇄, 솔더 전사, 또는 볼 배치 등과 같은 공정을 통해 도 16의 구조물 위에 솔더층을 형성함으로써 형성된다. 솔더층이 형성되면, 요구되는 범프 형상으로 솔더 물질을 성형하기 위해 리플로우가 수행될 수 있다. 또 다른 실시예에서, 전도성 커넥터(174)는, 스퍼터링, 인쇄, 전기도금, 무전해 도금, 또는 CVD 등에 의해 형성되는 (구리 필라와 같은) 전도성 필라이다. 전도성 커넥터(174)는 솔더를 포함하지 않을 수 있으며 실질적으로 수직인 측벽을 가질 수 있다. 일부 실시예에서, 전도성 필라의 상단 상에 금속 캡층(별도로 도시되지 않음)이 형성된다. 금속 캡층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들의 조합을 포함할 수 있으며 도금 공정에 의해 형성될 수 있다.
단일 캐리어 기판(122) 상에 복수의 제1 패키지(101)가 형성될 수 있다. 도 17b에 도시된 바와 같이, 제1 패키지(101)는 사각형 형상을 가질 수 있고, 캐리어 기판(122)은 원형 형상과 같은 둥근 형상을 가질 수 있고, 캐리어 기판(122)은 웨이퍼로서 지칭될 수 있다. 도 17c에 도시된 바와 같이, 제1 패키지(101)는 사각형 형상을 가질 수 있고, 캐리어 기판(122)은 사각형 형상을 가질 수 있고, 캐리어 기판(122)은 패널로서 지칭될 수 있다. 제1 패키지(101)는 예를 들어 소잉 또는 다이싱 등에 의해 서로로부터 개별화될 수 있다. 제1 패키지(101)는, 캐리어 기판(122)을 제거하기 전에 개별화될 수 있다. 도 17b에는 4개의 제1 패키지(101)가 도시되어 있고 도 17c에는 9개의 제1 패키지(101)가 도시되어 있지만, 예를 들어 단일 제1 패키지(101)에서부터 수천 개의 제1 패키지(101)에 이르는, 임의의 수의 제1 패키지(101)가 캐리어 기판(122) 상에 형성될 수 있다.
도 18에서, 일부 실시예에 따라서, 공동 기판(120)의 보호층(116)으로부터 캐리어 기판(122)을 분리(접합해제)하기 위해 캐리어 기판 접합해제 공정이 수행된다. 박리층(124)이 감광성 접착제인 일부 실시예에서, 박리층(124)이 분해되고 캐리어 기판(122)이 제거될 수 있도록, 레이저 광 또는 UV 광과 같은 광을 박리층(124) 상에 투사시킴으로써 접합해제가 수행될 수 있다. 보호층(116)으로부터 박리층(124)의 잔여물을 제거하기 위해 세척 공정이 수행될 수 있다. 캐리어 기판(122)의 분리는, 보호층(116) 및 그 안의 개구를 노출시킨다.
도 19에서, 패키징된 반도체 디바이스(180)가 전도성 커넥터(174)에 접합된다. 한 실시예에 따라서, 패키징된 반도체 디바이스(180)는, 예컨대, 픽 앤드 플레이스 기계(별도로 도시되지 않음)에 의해 전면 재분배 구조물(140) 위에 배열될 수 있다. 그러나, 패키징된 반도체 디바이스(180)를 전면 재분배 구조물(140) 상에 배열하는 임의의 다른 대안적 방법이 사용될 수 있다.
한 실시예에서, 패키징된 반도체 디바이스(180)는 중앙 처리 장치(CPU, central processing unit), 마이크로 제어 장치(MCU, micro control unit), 그래픽 처리 장치(GPU, graphics processing unit), 또는 애플리케이션 프로세서(AP, application processor) 등과 같은 프로세서 다이(182)(예컨대, xPU)를 포함한다. 패키징된 반도체 디바이스(180)는 메모리 다이(예컨대, 동적 랜덤 액세스 메모리(DRAM) 다이, 와이드 입력/출력(I/O, input/output) 다이, 자기 랜덤 액세스 메모리(MRAM, magnetic random-access memory) 다이, 저항성 랜덤 액세스 메모리(RRAM, resistive random-access memory) 다이, NAND 다이, 또는 정적 랜덤 액세스 메모리(SRAM) 다이 등), 메모리 큐브(예컨대, 고대역폭 메모리(HBM) 또는 하이브리드 메모리 큐브(HMC, hybrid memory cube) 등), 하이 데이터 레이트 송수신기 다이, I/O 인터페이스 다이, 집적형 수동 디바이스(IPD) 다이, 전력 관리 다이(예컨대, 전력 관리 집적 회로(PMIC, power management integrated circuit) 다이), 무선 주파수(RF) 다이, 센서 다이, 마이크로 전기 기계 시스템(MEMS) 다이, 신호 처리 다이(예컨대, 디지털 신호 처리(DSP, digital signal processing) 다이), 프론트엔드 다이(예컨대, 아날로그 프론트엔드(AFE, analog front-end) 다이), 모놀리식 3D 이종 칩렛 적층(monolithic 3D heterogeneous chiplet stacking) 다이 등, 또는 이들의 조합과 같은 추가적 다이(184)도 포함할 수 있다. 프로세서 다이(182) 및 추가적 다이(184)는 HMC 링크, 실리콘 관통 비아(TSV, through-silicon via), 및 마이크로범프의 조합을 통해 함께 연동될 수 있으며 봉지화(encapsulation) 물질(186) 내에 매립될 수 있다. 일부 실시예에서, 패키징된 반도체 디바이스(180)는 단일 칩-온-웨이퍼(CoW) 디바이스, 시스템 온 칩(SoC, system on chip) 디바이스, 집적형 팬아웃(InFO, integrated fan-out) 디바이스, 단일 다이, 또는 하나 이상의 다이를 포함하는 패키징일 수 있다. 패키징된 반도체 디바이스(180)의 외부 콘택트는, 패키징된 반도체 디바이스(180)의 얇은 후면 제2 표면의 반대측의, 패키징된 반도체 디바이스(180)의 제1 표면 상에 배치될 수 있다.
또한, 패키징된 반도체 디바이스(180)는, 외부 콘택트(190)를 갖는 집적형 팬아웃(InFO) 구조물(188)을 포함할 수 있다. InFO 구조물(188)은, InFO 구조물(188)의 제1면 상에 배열된 패키징된 반도체 디바이스(180)의 외부 콘택트를, InFO 구조물(188)의 제1면의 반대측의, InFO 구조물(188)의 제2면 상에 배열된 외부 콘택트(190)에 상호연결하기 위한 복수의 재분배층(RDL) 및 유전체층을 포함할 수 있다.
한 실시예에서, 외부 콘택트(190)는, 예컨대, 구리 필라 또는 구리 기둥과 같은 전도성 필라일 수 있다. 일부 실시예에서, 외부 콘택트(190)는 솔더 범프 또는 구리 범프이거나, 예컨대, 전도성 커넥터(174) 및 전면 재분배 구조물(140)을 통해, 패키징된 반도체 디바이스(180)로부터 다른 외부 디바이스까지의 전기 연결을 제공하도록 제조될 수 있는 다른 적합한 외부 콘택트(190)일 수 있다. 모든 그러한 외부 콘택트는 본 실시예의 범위에 내에 포함되도록 완전히 의도된다.
도 19에 더 도시된 바와 같이, 한 실시예에서, 패키징된 반도체 디바이스(180)의 외부 콘택트(190)가 전면 재분배 구조물(140) 상의 전도성 커넥터(174)와 정렬되고 접촉하여 배치되도록, 패키징된 반도체 디바이스(180)가 전면 재분배 구조물(140) 위에 배열될 수 있다. 배열 후, 패키징된 반도체 디바이스(180)를 전면 재분배 구조물(140)에 접합하기 위해 접합 절차가 수행될 수 있다. 외부 콘택트는, 금속-금속 접합 또는 솔더 접합 등을 사용하여 전도성 커넥터(174)에 접합될 수 있다.
InFO 구조물(188)과 전면 재분배 구조물(140) 사이의 개구 내에, 그리고 전도성 커넥터(174) 및 외부 콘택트(190)를 둘러싸면서, 언더필 물질(192)이 형성될 수 있다. 언더필 물질(192)은, 패키징된 반도체 디바이스(180)가 부착된 후에 모세관 언더필 공정에 의해 형성될 수 있다. 또 다른 실시예에서, 언더필 물질(192)은, 패키징된 반도체 디바이스(180)가 부착되기 전에 적합한 퇴적 공정에 의해 제공될 수 있다.
도 19는, 패키징된 반도체 디바이스(180)가 전면 재분배 구조물(140), 전도성 커넥터(174), 및 InFO 구조물(188)을 통해 제1 다이(126)에 연결된다는 것을 도시한다. 공동 기판(120)의 공동(118) 내에 제1 다이(126)를 배치하는 것은, 패키징된 반도체 디바이스(180)와 제1 다이(126) 사이의 거리가 감소되도록 한다. 예컨대, 패키징된 반도체 디바이스(180)와 제1 다이(126) 사이의 거리는 약 0.3mm 미만, 또는 약 0.1mm 내지 약 0.5mm일 수 있다. 이와 대조적으로, 대안적인 패키징 구조물은, 패키징된 반도체 디바이스(180)와 제1 다이(126) 사이에 약 10mm보다 더 큰 거리를 가질 수 있다. 이러한 거리를 감소시키는 것은, 패키징된 반도체 디바이스(180)와 제1 다이(126) 사이의 전압 강하를 감소시키며, 이는 전력 무결성, 및 패키징된 반도체 디바이스(180) 와 제1 다이(126)를 포함하는 패키징된 반도체 디바이스(예컨대, 도 21에 관하여 아래에서 논의되는 SoIS(200))의 전력 무결성을 개선시킨다.
도 20에서, 패키징된 반도체 디바이스(180)를 둘러싸면서 링 구조물(194)이 전면 재분배 구조물(140)에 부착된다. 패키징된 반도체 디바이스(180)를 보호하기 위해, 제1 패키지(101)에 안정성을 더하기 위해, 그리고 패키징된 반도체 디바이스(180) 및 제1 패키지(101)로부터의 열을 방산시키기 위해 링 구조물(194)이 부착될 수 있다. 링 구조물(194)은, 강철, 스테인리스강, 구리, 알루미늄, 또는 이들의 조합 등과 같이, 높은 열 전도성을 갖는 물질로부터 형성될 수 있다. 일부 실시예에서, 링 구조물(194)은, 금과 같은, 또 다른 금속으로 코팅된 금속일 수 있다. 다양한 실시예에서, 링 구조물(194)은, 패키징된 반도체 디바이스(180)의 상부 표면을 커버하는 덮개일 수 있다. 링 구조물(194)을 전면 재분배 구조물(140)에 고정시키기 위해 접착제(196)가 사용될 수 있다.
도 21에서, SoIS(200)를 형성하기 위해 제2 전도성 트레이스(112) 상에 전도성 커넥터(198)가 형성된다. 전도성 커넥터(198)는 BGA 커넥터, 솔더 볼, 전도성 필라, C4 범프, 마이크로 범프, 또는 ENEPIG 형성 범프 등일 수 있다. 전도성 커넥터(198)는, 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등 또는 이들의 조합과 같은, 전도성 물질을 포함할 수 있다. 일부 실시예에서, 전도성 커넥터(198)는, 최초에 증발, 전기도금, 인쇄, 솔더 전사, 또는 볼 배치 등과 같은 공정을 통해 도 20의 구조물 위에 솔더층을 형성함으로써 형성된다. 솔더층이 형성되면, 요구되는 범프 형상으로 솔더 물질을 성형하기 위해 리플로우가 수행될 수 있다. 또 다른 실시예에서, 전도성 커넥터(198)는, 스퍼터링, 인쇄, 전기도금, 무전해 도금, 또는 CVD 등에 의해 형성되는 (구리 필라와 같은) 전도성 필라이다. 전도성 커넥터(198)는 솔더를 포함하지 않을 수 있으며 실질적으로 수직인 측벽을 가질 수 있다. 일부 실시예에서, 전도성 필라의 상단 상에 금속 캡층(별도로 도시되지 않음)이 형성된다. 금속 캡층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들의 조합을 포함할 수 있으며 도금 공정에 의해 형성될 수 있다.
공동 기판(120)의 공동(118) 내에 제1 다이(126)를 부착한 후, 패키징된 반도체 디바이스(180)를 전면 재분배 구조물(140), 전도성 커넥터(174), 및 InFO 구조물(188)을 통해 제1 다이(126)에 연결하는 것은, 패키징된 반도체 디바이스(180)와 제1 다이(126) 사이의 거리를 최소화한다. 이는 패키징된 반도체 디바이스(180)와 제1 다이(126) 사이의 전압 강하를 감소시키며, 이는 SoIS(200)의 전력 무결성 및 전체적인 성능을 개선시킨다.
한 실시예에 따라서, 패키지는, 기판; 기판 내에 배치된 제1 다이; 기판 및 제1 다이 위의 재분배 구조물; 및 재분배 구조물 위의 봉지화된 디바이스를 포함하며, 재분배 구조물은 제1 다이를 봉지화된 디바이스에 커플링한다. 한 실시예에서, 제1 다이는 다층 세라믹 커패시터(MLCC)를 포함한다. 한 실시예에서, 제1 다이는 집적형 수동 디바이스(IPD)를 포함한다. 한 실시예에서, 제1 다이는 집적형 전압 조정기(IVR)를 포함한다. 한 실시예에서, 제1 다이는 정적 랜덤 액세스 메모리(SRAM) 다이를 포함한다. 한 실시예에서, 봉지화된 디바이스와 제1 다이 사이의 거리는 0.3mm 미만이다. 한 실시예에서, 재분배 구조물은 하나 이상의 몰딩 화합물층을 포함한다. 한 실시예에서, 하나 이상의 몰딩 화합물층 각각은 5μm 내지 100μm의 두께를 갖는다. 한 실시예에서, 패키지는, 재분배 구조물에 부착된 링 구조물을 더 포함하며, 링 구조물은, 봉지화된 디바이스를 둘러싼다. 한 실시예에서, 패키지는, 제1 다이의 측벽을 둘러싸는 언더필 물질을 더 포함한다.
또 다른 실시예에 따라서, 방법은, 기판 내에 공동을 형성하는 단계; 기판에 제1 다이를 부착하는 단계로서, 제1 다이는 공동 내에 배치되는, 제1 다이를 부착하는 단계; 제1 다이 및 기판의 제1면 위에 재분배 구조물을 형성하는 단계; 및 재분배 구조물에 반도체 디바이스를 부착하는 단계를 포함하며, 반도체 디바이스는, 봉지재에 의해 봉지화된 제2 다이를 포함한다. 한 실시예에서, 방법은, 기판에 제1 다이를 부착한 후에 언더필로 공동을 충전시키는 단계를 더 포함한다. 한 실시예에서, 제1 다이는, 접착제를 사용하여 기판에 부착된다. 한 실시예에서, 재분배 구조물을 형성하는 단계는, 제1 다이 및 기판의 제1면 위에 비아를 형성하고, 비아를 둘러싸는 몰딩 화합물을 형성하는 단계를 포함하며, 몰딩 화합물은 기판과 경계를 접한다.
또 다른 실시예에 따라서, 방법은, 기판 내에 공동을 형성하는 단계; 기판을 캐리어 상에 실장하는 단계; 공동 내에서 기판에 제1 디바이스를 부착하는 단계; 및 제1 디바이스에 제2 디바이스를 커플링하는 단계를 포함하며, 제2 디바이스는 봉지재에 의해 봉지화되고, 제2 디바이스는 기판의 주 표면에 수직인 방향으로 제1 디바이스 위에 배치된다. 한 실시예에서, 방법은, 제1 디바이스를 둘러싸는 언더필을 퇴적시키는 단계를 더 포함한다. 한 실시예에서, 방법은, 제1 디바이스 및 기판의 전면 위에 전면 재분배 구조물을 형성하는 단계를 더 포함하며, 전면 재분배 구조물은 하나 이상의 몰딩 화합물층을 포함하고, 제2 디바이스는 전면 재분배 구조물을 통해 제1 디바이스에 커플링된다. 한 실시예에서, 제2 디바이스를 제1 디바이스에 커플링하기 전에 캐리어가 기판으로부터 접합해제된다. 한 실시예에서, 방법은, 캐리어를 접합해제한 후에 기판의 후면 위에 전기 커넥터를 형성하는 단계를 더 포함한다. 한 실시예에서, 공동은 기계적 드릴링을 사용하여 형성된다.
전술한 내용은, 당업자가 본 개시의 양상들을 더 잘 이해할 수 있도록, 여러 실시예의 특징을 약술한다. 당업자는, 동일한 목적을 수행하기 위해 다른 공정 및 구조를 설계 또는 수정하기 위한 기초로서 및/또는 본 명세서에 소개된 실시예의 동일한 장점을 달성하기 위한 기초로서 본 개시를 수월하게 사용할 수 있다는 것을 이해할 것이다. 또한, 당업자는 그러한 등가 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 것과, 본 개시의 사상 및 범위로부터 벗어나지 않으면서 본 개시의 다양한 변경, 대체, 및 수정을 할 수 있다는 것을 인지할 것이다.
<부기>
1. 패키지에 있어서,
기판;
상기 기판 내에 배치된 제1 다이;
상기 기판 및 상기 제1 다이 위의 재분배 구조물; 및
상기 재분배 구조물 위의 봉지화된(encapsulated) 디바이스를 포함하며, 상기 재분배 구조물은 상기 제1 다이를 상기 봉지화된 디바이스에 커플링하는,
패키지.
2. 제1항에 있어서, 상기 제1 다이는 다층 세라믹 커패시터(MLCC, multilayer ceramic capacitor)를 포함하는, 패키지.
3. 제1항에 있어서, 상기 제1 다이는 집적형 수동 디바이스(IPD, integrated passive device)를 포함하는, 패키지.
4. 제1항에 있어서, 상기 제1 다이는 집적형 전압 조정기(IVR, integrated voltage regulator)를 포함하는, 패키지.
5. 제1항에 있어서, 상기 제1 다이는 정적 랜덤 액세스 메모리(SRAM, static random access memory) 다이를 포함하는, 패키지.
6. 제1항에 있어서, 상기 봉지화된 디바이스와 상기 제1 다이 사이의 거리는 0.3mm 미만인, 패키지.
7. 제1항에 있어서, 상기 재분배 구조물은 하나 이상의 몰딩 화합물층을 포함하는, 패키지.
8. 제7항에 있어서, 상기 하나 이상의 몰딩 화합물층 각각은 5μm 내지 100μm의 두께를 갖는, 패키지.
9. 제1항에 있어서, 상기 재분배 구조물에 부착된 링 구조물을 더 포함하며, 상기 링 구조물은 상기 봉지화된 디바이스를 둘러싸는, 패키지.
10. 제1항에 있어서, 상기 제1 다이의 측벽을 둘러싸는 언더필(underfill) 물질을 더 포함하는, 패키지.
11. 방법에 있어서,
기판 내에 공동(cavity)을 형성하는 단계;
상기 기판에 제1 다이를 부착하는 단계로서, 상기 제1 다이는 상기 공동 내에 배치되는, 상기 제1 다이를 부착하는 단계;
상기 제1 다이 및 상기 기판의 제1면 위에 재분배 구조물을 형성하는 단계; 및
상기 재분배 구조물에 반도체 디바이스를 부착하는 단계를 포함하며, 상기 반도체 디바이스는, 봉지재에 의해 봉지화된 제2 다이를 포함하는,
방법.
12. 제11항에 있어서, 상기 기판에 상기 제1 다이를 부착한 후에 언더필로 상기 공동을 충전시키는 단계를 더 포함하는, 방법.
13. 제11항에 있어서, 상기 제1 다이는, 접착제를 사용하여 상기 기판에 부착되는, 방법.
14. 제11항에 있어서, 상기 재분배 구조물을 형성하는 단계는, 상기 제1 다이 및 상기 기판의 제1면 위에 비아를 형성하고, 상기 비아를 둘러싸는 몰딩 화합물을 형성하는 단계를 포함하며, 상기 몰딩 화합물은 상기 기판과 경계를 접하는, 방법.
15. 패키지를 형성하는 방법에 있어서,
기판 내에 공동을 형성하는 단계;
상기 기판을 캐리어 상에 실장하는 단계;
상기 공동 내에서 상기 기판에 제1 디바이스를 부착하는 단계; 및
상기 제1 디바이스에 제2 디바이스를 커플링하는 단계를 포함하며, 상기 제2 디바이스는 봉지재에 의해 봉지화되고, 상기 제2 디바이스는 상기 기판의 주 표면에 수직인 방향으로 상기 제1 디바이스 위에 배치되는,
방법.
16. 제15항에 있어서, 상기 제1 디바이스를 둘러싸는 언더필을 퇴적시키는 단계를 더 포함하는, 방법.
17. 제16항에 있어서, 상기 제1 디바이스 및 상기 기판의 전면 위에 전면 재분배 구조물을 형성하는 단계를 더 포함하며, 상기 전면 재분배 구조물은 하나 이상의 몰딩 화합물층을 포함하고, 상기 제2 디바이스는 상기 전면 재분배 구조물을 통해 상기 제1 디바이스에 커플링되는, 방법.
18. 제17항에 있어서, 상기 제2 디바이스를 상기 제1 디바이스에 커플링하기 전에 상기 캐리어가 상기 기판으로부터 접합해제되는, 방법.
19. 제18항에 있어서, 상기 캐리어를 접합해제한 후에 상기 기판의 후면 위에 전기 커넥터를 형성하는 단계를 더 포함하는, 방법.
20. 제15항에 있어서, 상기 공동은 기계적 드릴링을 사용하여 형성되는, 방법.

Claims (10)

  1. 패키지에 있어서,
    기판;
    상기 기판 내에 배치된 제1 다이;
    상기 기판 및 상기 제1 다이 위의 재분배 구조물;
    상기 재분배 구조물 위에 집적형 팬아웃(InFO) 구조물을 포함하는 봉지화된(encapsulated) 디바이스 - 상기 재분배 구조물은 상기 InFO 구조물을 통해 상기 제1 다이를 상기 봉지화된 디바이스에 커플링함 - ;
    상기 봉지화된 디바이스를 상기 재분배 구조물에 접합하는 복수의 전도성 커넥터; 및
    상기 재분배 구조물과 상기 봉지화된 디바이스 사이에서 연장되는 언더필 물질 - 상기 언더필 물질은 상기 복수의 전도성 커넥터를 둘러싸고, 상기 언더필 물질은 상기 봉지화된 디바이스를 봉지화하는 봉지재와는 상이한 물질을 포함함 - 을 포함하는, 패키지.
  2. 제1항에 있어서, 상기 제1 다이는 다층 세라믹 커패시터(MLCC, multilayer ceramic capacitor)를 포함하는, 패키지.
  3. 제1항에 있어서, 상기 제1 다이는 집적형 수동 디바이스(IPD, integrated passive device)를 포함하는, 패키지.
  4. 제1항에 있어서, 상기 제1 다이는 집적형 전압 조정기(IVR, integrated voltage regulator)를 포함하는, 패키지.
  5. 제1항에 있어서, 상기 제1 다이는 정적 랜덤 액세스 메모리(SRAM, static random access memory) 다이를 포함하는, 패키지.
  6. 제1항에 있어서, 상기 재분배 구조물은 하나 이상의 몰딩 화합물층을 포함하는, 패키지.
  7. 제1항에 있어서, 상기 재분배 구조물에 부착된 링 구조물을 더 포함하며, 상기 링 구조물은 상기 봉지화된 디바이스를 둘러싸는, 패키지.
  8. 제1항에 있어서, 상기 제1 다이의 측벽을 둘러싸는 제2 언더필(underfill) 물질을 더 포함하는, 패키지.
  9. 방법에 있어서,
    기판 내에 공동(cavity)을 형성하는 단계;
    상기 기판에 제1 다이를 부착하는 단계로서, 상기 제1 다이는 상기 공동 내에 배치되는, 상기 제1 다이를 부착하는 단계;
    상기 제1 다이 및 상기 기판의 제1면 위에 재분배 구조물을 형성하는 단계;
    상기 재분배 구조물 위에 복수의 전도성 커넥터를 형성하는 단계;
    상기 재분배 구조물 위의 상기 복수의 전도성 커넥터에 반도체 디바이스를 부착하는 단계 - 상기 반도체 디바이스는, 봉지재에 의해 봉지화된 제2 다이와 상기 재분배 구조물 위의 집적형 팬아웃(InFO) 구조물 포함하고, 상기 재분배 구조물은 상기 InFO 구조물을 통해 상기 제1 다이를 상기 반도체 디바이스에 커플링함 - ; 및
    상기 재분배 구조물과 상기 반도체 디바이스 사이에서 연장하는 언더필 물질을 형성하는 단계 - 상기 언더필 물질은 상기 복수의 전도성 커넥터를 둘러싸고, 상기 언더필 물질은 상기 제2 다이를 봉지화하는 상기 봉지재와는 상이한 물질을 포함함 - 를 포함하는, 방법.
  10. 패키지를 형성하는 방법에 있어서,
    기판 내에 공동을 형성하는 단계;
    상기 기판을 캐리어 상에 실장하는 단계;
    상기 공동 내에서 상기 기판에 제1 디바이스를 부착하는 단계;
    상기 제1 디바이스 위에 복수의 전도성 커넥터를 형성하는 단계;
    상기 복수의 전도성 커넥터를 통해 상기 제1 디바이스에 제2 디바이스를 커플링하는 단계 - 상기 제2 디바이스는 봉지재에 의해 봉지화되고, 상기 제2 디바이스는 상기 기판의 주 표면에 수직인 방향으로 상기 제1 디바이스 위에 배치되고, 상기 제2 디바이스는 상기 제1 디바이스 위에 집적형 팬아웃(InFO) 구조물을 포함하고, 상기 제1 디바이스는 상기 InFO 구조물을 통해 상기 제2 디바이스에 커플링됨 - ; 및
    상기 복수의 전도성 커넥터를 둘러싸는 언더필 물질을 형성하는 단계 - 상기 언더필 물질은 상기 제2 디바이스를 봉지화하는 상기 봉지재와는 상이한 물질을 포함함 - 를 포함하는, 패키지를 형성하는 방법.
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