DE102019117027A1 - Halbleiter-package und verfahren für dessen bildung - Google Patents
Halbleiter-package und verfahren für dessen bildung Download PDFInfo
- Publication number
- DE102019117027A1 DE102019117027A1 DE102019117027.3A DE102019117027A DE102019117027A1 DE 102019117027 A1 DE102019117027 A1 DE 102019117027A1 DE 102019117027 A DE102019117027 A DE 102019117027A DE 102019117027 A1 DE102019117027 A1 DE 102019117027A1
- Authority
- DE
- Germany
- Prior art keywords
- die
- substrate
- redistribution structure
- package
- cavity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 68
- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 97
- 230000008878 coupling Effects 0.000 claims abstract description 6
- 238000010168 coupling process Methods 0.000 claims abstract description 6
- 238000005859 coupling reaction Methods 0.000 claims abstract description 6
- 239000000463 material Substances 0.000 claims description 50
- 239000000945 filler Substances 0.000 claims description 19
- 238000000465 moulding Methods 0.000 claims description 14
- 150000001875 compounds Chemical class 0.000 claims description 13
- 230000001070 adhesive effect Effects 0.000 claims description 10
- 239000000853 adhesive Substances 0.000 claims description 9
- 238000005553 drilling Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 238000005538 encapsulation Methods 0.000 claims description 5
- 230000003068 static effect Effects 0.000 claims description 5
- 239000003985 ceramic capacitor Substances 0.000 claims description 4
- 238000011049 filling Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 175
- 239000004020 conductor Substances 0.000 description 58
- 230000008569 process Effects 0.000 description 35
- 238000001465 metallisation Methods 0.000 description 31
- 238000009413 insulation Methods 0.000 description 30
- 229920002120 photoresistant polymer Polymers 0.000 description 27
- 230000015572 biosynthetic process Effects 0.000 description 19
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 16
- 229910052802 copper Inorganic materials 0.000 description 16
- 239000010949 copper Substances 0.000 description 16
- 229910052751 metal Inorganic materials 0.000 description 16
- 239000002184 metal Substances 0.000 description 16
- 229910000679 solder Inorganic materials 0.000 description 16
- 238000005530 etching Methods 0.000 description 13
- 239000011241 protective layer Substances 0.000 description 12
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 10
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 229910052737 gold Inorganic materials 0.000 description 8
- 239000010931 gold Substances 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 238000009713 electroplating Methods 0.000 description 7
- 238000007747 plating Methods 0.000 description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- 229910052719 titanium Inorganic materials 0.000 description 6
- 238000007772 electroless plating Methods 0.000 description 5
- 229910052759 nickel Inorganic materials 0.000 description 5
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- 239000000919 ceramic Substances 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 4
- 239000003292 glue Substances 0.000 description 4
- 229910052763 palladium Inorganic materials 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 239000005360 phosphosilicate glass Substances 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 238000007639 printing Methods 0.000 description 4
- 229910052709 silver Inorganic materials 0.000 description 4
- 239000004332 silver Substances 0.000 description 4
- 238000004528 spin coating Methods 0.000 description 4
- 229910052718 tin Inorganic materials 0.000 description 4
- 239000004593 Epoxy Substances 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 229920000642 polymer Polymers 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 239000003365 glass fiber Substances 0.000 description 2
- MSNOMDLPLDYDME-UHFFFAOYSA-N gold nickel Chemical compound [Ni].[Au] MSNOMDLPLDYDME-UHFFFAOYSA-N 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- LQBJWKCYZGMFEV-UHFFFAOYSA-N lead tin Chemical compound [Sn].[Pb] LQBJWKCYZGMFEV-UHFFFAOYSA-N 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000007726 management method Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000011135 tin Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910000831 Steel Inorganic materials 0.000 description 1
- 239000003082 abrasive agent Substances 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 239000012670 alkaline solution Substances 0.000 description 1
- 238000005422 blasting Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- KRVSOGSZCMJSLX-UHFFFAOYSA-L chromic acid Substances O[Cr](O)(=O)=O KRVSOGSZCMJSLX-UHFFFAOYSA-L 0.000 description 1
- 238000005253 cladding Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- AWJWCTOOIBYHON-UHFFFAOYSA-N furo[3,4-b]pyrazine-5,7-dione Chemical compound C1=CN=C2C(=O)OC(=O)C2=N1 AWJWCTOOIBYHON-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003472 neutralizing effect Effects 0.000 description 1
- 239000003921 oil Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 239000000123 paper Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000007788 roughening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 239000010959 steel Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5383—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
- H01L2924/143—Digital devices
- H01L2924/1431—Logic devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
- H01L2924/143—Digital devices
- H01L2924/1434—Memory
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Es werden eine Halbleitervorrichtung und Verfahren zu deren Bildung offenbart. In einer Ausführungsform umfasst ein Package ein Substrat; einen ersten Die, der innerhalb des Substrats angeordnet ist; eine Umverteilungsstruktur über dem Substrat und dem ersten Die; und eine eingekapselte Vorrichtung über der Umverteilungsstruktur, wobei die Umverteilungsstruktur den ersten Die an die eingekapselte Vorrichtung koppelt.
Description
- ALLGEMEINER STAND DER TECHNIK
- Die Halbleiterbranche setzt die Verbesserung der Integrationsdichte von verschiedenen elektronischen Bauelementen (z. B. Transistoren, Dioden, Widerständen, Kondensatoren usw.) durch kontinuierliche Verkleinerungen der Mindestmerkmalsgröße fort, die es ermöglichen, mehr Bauelemente und somit mehr Funktionen in eine gegebene Fläche zu integrieren. Integrierte Schaltungen mit hoher Funktionalität erfordern viele Eingangs/Ausgangs-Pads. Es können indes kleine Packages für Anwendungen erwünscht sein, wo Miniaturisierung wichtig ist.
- Integrated fan-out (InFO) Package-Technologie erfreut sich einer wachsenden Beliebtheit, insbesondere, wenn sie mit Wafer-Level Packaging (WLP) Technologie kombiniert wird. InFO-Packages können integrierte Schaltungen umfassen, die in Packages untergebracht sind, die typischerweise eine Redistribution Layer (RDL — Umverteilungsschicht) oder ein Post-Passivation Interconnect (Nachpassivierungsverbindung) umfassen, das verwendet wird, um Verdrahtung für Kontakt-Pads des Packages auszufächern, derart dass elektrische Kontakte auf einem größeren Pitch hergestellt werden können als Kontakt-Pads der integrierten Schaltung. Resultierende Package-Strukturen stellen eine hohe Funktionsdichte mit relativ niedrigen Kosten und Hochleistungs-Packages bereit.
- Figurenliste
- Gesichtspunkte der vorliegenden Offenbarung sind bei der Lektüre der nachfolgenden detaillierten Beschreibung im Zusammenhang mit den begleitenden Figuren am besten verständlich. Es sei erwähnt, dass verschiedene Merkmale gemäß der Standardpraxis in der Branche nicht maßstabsgetreu sind. Tatsächlich kann es sein, dass die Abmessungen der verschiedenen Merkmale der Deutlichkeit der Erörterung halber beliebig vergrößert oder verkleinert wurden.
-
1 veranschaulicht ein Kernsubstrat gemäß einigen Ausführungsformen. -
2 veranschaulicht eine Bildung von Öffnungen in dem Kernsubstrat gemäß einigen Ausführungsformen. -
3 veranschaulicht eine Bildung von Leiterbahnen und leitfähigen Stiften in dem Kernsubstrat gemäß einigen Ausführungsformen. -
4 veranschaulicht eine Bildung einer dielektrischen Schicht und einer Schutzschicht über dem Kernsubstrat gemäß einigen Ausführungsformen. -
5 veranschaulicht eine Bildung eines Hohlraums in dem Kernsubstrat gemäß einigen Ausführungsformen. -
6 veranschaulicht ein Bonden des Substrats an einen Träger gemäß einigen Ausführungsformen. -
7A veranschaulicht eine Befestigung eines ersten Dies innerhalb des Hohlraums gemäß einigen Ausführungsformen. -
7B veranschaulicht einen Vielschicht-Keramikkondensator gemäß einigen Ausführungsformen. -
8 veranschaulicht eine Bildung eines Füllmaterials, das das passive Bauelement umgibt, gemäß einigen Ausführungsformen. -
9 bis15 veranschaulichen eine Bildung einer vorderseitigen Umverteilungsstruktur über dem Substrat und dem passiven Bauelement gemäß einigen Ausführungsformen. -
16 veranschaulicht eine Bildung von Öffnungen in der vorderseitigen Umverteilungsstruktur gemäß einigen Ausführungsformen. -
17A veranschaulicht eine Bildung von leitfähigen Verbindern auf der vorderseitigen Umverteilungsstruktur gemäß einigen Ausführungsformen. -
17B und17C veranschaulichen erste Packages, die über einem Träger gebildet sind, gemäß einigen Ausführungsformen. -
18 veranschaulicht eine Ablösung des Trägers gemäß einigen Ausführungsformen. -
19 veranschaulicht ein Bonden von in einem Package untergebrachten Halbleitervorrichtungen gemäß einigen Ausführungsformen. -
20 veranschaulicht ein Anbringen einer Ringstruktur gemäß einigen Ausführungsformen. -
21 veranschaulicht eine Bildung von leitfähigen Verbindern auf einer Rückseite des Substrats gemäß einigen Ausführungsformen. - DETAILLIERTE BESCHREIBUNG
- Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Ausführung verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Bauelementen und Anordnungen sind in der Folge beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dabei handelt es sich selbstverständlich lediglich um Beispiele und damit wird keine Einschränkung beabsichtigt. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachfolgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, derart dass es möglich ist, dass das erste und das zweite Merkmal nicht in direktem Kontakt stehen. Zusätzlich ist es möglich, dass in der vorliegenden Offenbarung Bezugsziffern und/oder -buchstaben sich in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient den Zwecken der Einfachheit und Deutlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Ausgestaltungen vor.
- Ferner kann es sein, dass Begriffe, die eine räumliche Beziehung beschreiben, wie beispielsweise „unterhalb“, „unter“, „untere/r/s“, „über“, „obere/r/s“ und dergleichen, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) andere/n Element/en oder Merkmal/en zu beschreiben, wie in den Figuren veranschaulicht. Es wird beabsichtigt, dass Begriffe, die eine räumliche Beziehung beschreiben, zusätzlich zu der in den Figuren bildlich dargestellten Ausrichtung verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder beim Betrieb umfassen. Die Vorrichtung kann anders (um 90 Grad gedreht oder in anderen Ausrichtungen) ausgerichtet sein und die Bezeichnungen für räumliche Beziehungen, die hier verwendet werden, können ebenfalls dementsprechend ausgelegt werden.
- Verschiedene Ausführungsformen betreffen in einem Package untergebrachte Halbleitervorrichtungen und Verfahren zu deren Bildung. Die in dem Package untergebrachten Halbleitervorrichtungen können System on Integrated Substrate (SoIP) Packages, System-in-Packages (SiPs) oder dergleichen sein. Ein Hohlraum kann in einem Kernsubstrat gebildet sein und ein elektronisches Bauelement, wie beispielsweise ein Vielschicht-Keramikkondensator (Multilayer Ceramic Capacitor - MLCC), ein integriertes passives Bauelement (Integrated Passive Device - IPD), ein integrierter Spannungsregler (Integrated Voltage Regulator - IVR), ein Static Random Access Memory (SRAM) oder dergleichen können an dem Kernsubstrat in dem Hohlraum angebracht werden. Umverteilungsschichten (Redistribution Layers - RDLs) können über dem Kernsubstrat und dem elektronischen Bauelement gebildet werden und eine elektronische Vorrichtung, wie beispielsweise ein Chip-on-Wafer (CoW), ein Integrated Fan-Out (InFO) Package, ein Die oder ein anderes Package können an den RDLs angebracht werden. Das Einbetten des elektronischen Bauelements in dem Kernsubstrat verkürzt den Abstand zwischen dem elektronischen Bauelement und der elektronischen Vorrichtung, wodurch der Spannungsabfall zwischen dem elektronischen Bauelement und der elektronischen Vorrichtung verringert wird und die Leistungsintegrität und Gesamtleistung der in einem Package untergebrachten Halbleitervorrichtung verbessert wird.
- Zuerst unter Bezugnahme auf
1 ist ein Substrat104 gezeigt, das eine Isolationsschicht100 mit leitfähigen Schichten102 auf beiden Seiten der Isolationsschicht100 gemäß einigen Ausführungsformen umfasst. Das Substrat104 kann ein Kernsubstrat sein. In einigen Ausführungsformen ist das Substrat104 ein doppelseitiges kupferkaschietes Laminat (Copper Clad Laminate - CCL). Die Isolationsschicht100 kann ein organisches Substrat, ein keramisches Substrat, eine vorimprägnierte Verbundfaser (Prepreg), ein Ajinomoto Build-up Film (ABF), Papier, Glasfaser, Glasfaservlies, andere isolierende Materialien oder Kombinationen davon sein. Die leitfähigen Schichten102 können eine oder mehrere Schichten aus Kupfer, Nickel, Aluminium, anderen leitfähigen Materialien oder einer Kombination davon sein, die auf entgegengesetzte Seiten der Isolationsschicht100 laminiert oder darauf gebildet sind. - Unter Bezugnahme auf
2 werden Öffnungen106 in dem Substrat104 gebildet. In einigen Ausführungsformen werden die Öffnungen106 durch Laserbohren gebildet. Andere Prozesse, z. B. mechanisches Bohren, Ätzen oder dergleichen, können auch verwendet werden. Die Öffnungen106 können in einer Ansicht von oben nach unten eine rechtwinklige, kreisförmige oder andere Form aufweisen. - Unter Bezugnahme auf
3 werden die Öffnungen106 (siehe2 ) gefüllt, um leitfähige Stifte110 , erste Leiterbahnen108 und zweite Leiterbahnen112 gemäß einigen Ausführungsformen zu bilden. Leiterbahnen, wie beispielsweise die ersten Leiterbahnen108 und die zweiten Leiterbahnen112 , können zum Bilden von Leitungsführungsleitungen zur Umverteilung von elektrischen Signalen oder als Die-Verbinder-Pads verwendet werden, an denen Die-Verbinder angebracht werden können. Vor dem Abscheiden eines leitfähigen Materials innerhalb der Öffnungen106 kann ein Flächenvorbereitungsprozess durchgeführt werden. Der Flächenvorbereitungsprozess kann das Reinigen der freiliegenden Flächen des Substrats104 (z. B. Flächen der leitfähigen Schichten102 und Flächen der Isolationsschicht100 in den Öffnungen106 ) mit einer oder mehreren Reinigungslösungen (z. B. Schwefelsäure, Chromsäure, neutralisierende alkalische Lösung, Wasserspülung usw.) umfassen, um Schmutz, Öle und/oder native Oxidfilme zu entfernen oder zu verringern. Ein Desmear-Prozess kann durchgeführt werden, um den Bereich in der Nähe der Öffnungen106 zu reinigen, der mit dem Material der Isolationsschicht100 beschmutzt sein kann, die entfernt wurde, um die Öffnungen106 zu bilden. Das Desmearing kann mechanisch (z. B. Bestrahlen mit einem feinen Schleifmaterial in einer nassen wässrigen Mischung), chemisch (z. B. Spülen mit einer Kombination aus organischen Lösungsmitteln, Permanganat usw.) oder durch eine Kombination von mechanischem und chemischem Desmearing bewerkstelligt werden. Nach dem Reinigen kann eine Behandlung mit einem chemischen Vorbehandlungsmittel verwendet werden, das die Adsorption eines Aktivierungsmittels erleichtert, das während der anschließenden stromlosen Plattierung verwendet wird. In einigen Ausführungsformen kann auf den Vorbehandlungsschritt ein Mikroätzen der leitfähigen Schichten102 zum Mikro-Aufrauen der leitfähigen Flächen der leitfähigen Schichten102 für ein besseres Bonden zwischen den leitfähigen Schichten102 und dem später abgeschiedenen leitfähigen Material folgen. - Das Bilden der leitfähigen Stifte
110 , der ersten Leiterbahnen108 und der zweiten Leiterbahnen112 kann das Bilden einer strukturierten Maskenschicht und das selektive Abscheiden leitfähiger Materialien (z. B. Kupfer, anderer Metalle, Metalllegierungen oder dergleichen) in den Öffnungen in der strukturierten Maskenschicht unter Verwendung einer stromlosen Metallplattierungstechnik umfassen. Die strukturierte Maskenschicht kann durch Beschichten der Fläche mit einer Photoresist-Schicht, Belichteten der Photoresist-Schicht zu einer optischen Struktur und Entwickeln der belichteten Photoresist-Schicht zum Bilden von Öffnungen in der Photoresist-Schicht gebildet werden, die eine Struktur des Gebiets definieren, wo leitfähiges Material selektiv abgeschieden werden kann. - Nach dem Bilden der ersten Leiterbahnen
108 und der zweiten Leiterbahnen112 kann die strukturierte Maskenschicht (z. B. das Photoresist) abgelöst werden. Abschnitte der leitfähigen Schichten102 , die durch die strukturierte Maskenschicht bedeckt waren, können unter Verwendung eines geeigneten Ätzprozesses entfernt werden. Die Entfernung der unerwünschten Abschnitte der leitfähigen Schichten102 verhindert unerwünschte elektrische Kurzschlüsse zwischen den leitfähigen Merkmalen, die in den Gebieten gebildet sind, die durch die strukturierte Maskenschicht belichtet wurden. Die leitfähigen Stifte110 , die ersten Leiterbahnen108 und die zweiten Leiterbahnen112 können auf die vorhergehend beschriebene Weise auf beiden Seiten des Substrats104 gebildet werden. Die in3 veranschaulichte Querschnittsansicht zeigt den Zustand des Substrats104 , nachdem die leitfähigen Schichten102 geätzt wurden, wie vorhergehend beschrieben. - Wie in der Folge mit mehr Details erörtert, wird das Substrat
104 als eine Basis zum Bilden eines einen Hohlraum enthaltenden Kernsubstrats120 wirken (in3 nicht veranschaulicht, aber in5 gezeigt). In3 werden erste Leiterbahnen108 auf einer Seite der Isolationsschicht100 gebildet, in der ein Hohlraum118 (in3 nicht veranschaulicht, aber in5 gezeigt) während anschließender Verarbeitungsschritte gebildet wird. Gemäß einigen Ausführungsformen können die ersten Leiterbahnen108 von dem Gebiet weggelassen werden, in dem der Hohlraum anschließend gebildet werden kann, in diesem Beispiel z. B. dem Gebiet zwischen den am weitesten innen gelegenen leitfähigen Stiften110 . - Obgleich dies in diesem Beispiel nicht veranschaulicht ist, versteht sich, dass das Verfahren der Verwendung eines metallkaschierten Laminats, der Bildung von Öffnungen, die sich durch das metallkaschierte Laminat erstrecken, der Bildung einer strukturierten Leiterbahnschicht (z. B. unter Verwendung von stromloser Abscheidung oder Elektroplattierung oder dergleichen) und der Entfernung unerwünschter Metallkaschierung wiederholt durchgeführt werden kann, um mehrere abwechselnde Schichten aus Isolationsmaterial und Leiterbahnen mit leitfähigen Stiften zur vertikalen Verbindung benachbarter Schichten von Leiterbahnen vertikal zu stapeln.
- Unter Bezugnahme auf
4 werden eine dielektrische Schicht114 und eine Schutzschicht116 über den ersten Leiterbahnen108 beziehungsweise den zweiten Leiterbahnen112 und dem Substrat104 gebildet. In einigen Ausführungsformen ist die dielektrische Schicht114 aus einem Polymer gebildet, das ein lichtempfindliches Material, wie beispielsweise PBO, Polyimid, BCB oder dergleichen, sein kann, das unter Verwendung einer Lithografiemaske strukturiert werden kann. Die dielektrische Schicht114 kann durch Aufschleudern, Laminierung, chemische Gasphasenascheidung (Chemical Vapor Deposition - CVD), dergleichen oder eine Kombination davon gebildet werden. Die dielektrische Schicht114 wird strukturiert, um Öffnungen zu bilden, die Abschnitte der ersten Leiterbahnen108 freilegen. Das Strukturieren kann durch Aussetzen der dielektrischen Schicht114 gegenüber Licht und Entwickeln der dielektrischen Schicht114 , wenn die dielektrische Schicht114 ein lichtempfindliches Material ist, erfolgen. Die dielektrische Schicht114 kann auch aus Materialien gebildet werden, die nicht lichtempfindlich sind, wie beispielsweise Siliziumnitrid, Siliziumoxid, Phosphorsilikatglas (PSG), Borphosphosilikatglas (BPSG) oder dergleichen. In Ausführungsformen, in denen die dielektrische Schicht114 aus Materialien gebildet wird, die nicht lichtempfindlich sind, kann die dielektrische Schicht114 durch Ätzen mit einem geeigneten Ätzprozess (z. B. anisotropes reaktives Ionenätzen) durch eine strukturierte Photoresist-Maske strukturiert werden. - In verschiedenen Ausführungsformen kann die Schutzschicht
116 ein Lötstopplack oder dergleichen sein, der über den zweiten Leiterbahnen112 gebildet ist, um Bereiche der Isolationsschicht100 vor äußerer Beschädigung zu schützen. Die Schutzschicht116 kann strukturiert werden, um Öffnungen zu bilden, die Abschnitte der zweiten Leiterbahnen112 freilegen. In Ausführungsformen, in denen die Schutzschicht116 aus einem lichtempfindlichen Material gebildet wird, kann das Strukturieren durch Aussetzen der Schutzschicht116 gegenüber Licht und Entwickeln der Schutzschicht116 erfolgen. In Ausführungsformen, in denen die Schutzschicht116 aus Materialien gebildet wird, die nicht lichtempfindlich sind, kann die Schutzschicht116 durch Ätzen mit einem geeigneten Ätzprozess (z. B. anisotropes reaktives Ionenätzen) durch eine strukturierte Photoresist-Maske strukturiert werden. Die Öffnungen, die die zweiten Leiterbahnen112 freilegen, können als Die-Verbinder-Pads verwendet werden, an denen anschließend leitfähige Verbinder198 (in4 nicht veranschaulicht, aber in21 gezeigt) angebracht werden können. - In
5 wird ein Hohlraum118 durch Entfernen eines Abschnitts der Isolationsschicht100 gemäß einigen Ausführungsform gebildet. Das Entfernen des Abschnitts der Isolationsschicht100 beeinträchtigt nicht die ersten Leiterbahnen108 , die sich auf der gleichen Seite der Isolationsschicht100 befinden, die durch den Entfernungsprozess vertieft wird. Wie vorhergehend unter Bezugnahme auf3 erwähnt, kann die strukturierte Maske, die zum Bilden der ersten Leiterbahnen108 verwendet wird, gestaltet sein, um das Bilden der ersten Leiterbahnen108 über einem Abschnitt der Isolationsschicht100 , wo der Hohlraum118 gebildet wird, auszuschließen. Die Entfernung von Material zum Bilden des Hohlraums118 kann durch einen Bearbeitungsprozess (Computer Numeric Control - CNC) durchgeführt werden, in dem das Material durch ein mechanisches Bohren entfernt wird. Wie in5 veranschaulicht, ist die resultierende Struktur ein Hohlraumsubstrat120 . Die Isolationsschicht100 des Hohlraumsubstrats120 kann eine Dicke T1 von etwa 25 µm bis etwa 2000 µm, wie beispielsweise etwa 250 µm oder etwa 500 µm, aufweisen. Der Hohlraum118 kann eine Tiefe von etwa 10 µm bis etwa 1000 µm, wie beispielsweise 70 µm oder etwa 400 µm, aufweisen. Der Hohlraum118 kann eine Fläche von etwa 1 mm mal 1 mm bis etwa 20 mm mal 20 mm, wie beispielsweise etwa 1,5 mm mal 1,5 mm oder etwa 5,0 mm mal 4,0 mm, aufweisen. In einigen Ausführungsformen kam ein Abschnitt der Isolationsschicht100 entlang des Bodens des Hohlraums118 bleiben und kann eine Dicke von etwa 20 µm bis etwa 1600 µm, wie beispielsweise etwa 30 µm oder etwa 800 µm, aufweisen. Es können auch andere Prozesse verwendet werden, um den Hohlraum118 zu bilden, wie beispielsweise Laserbohren, Ätzen und/oder dergleichen. - In
6 wird das Hohlraumsubstrat120 unter Verwendung einer Ablöseschicht124 gemäß einigen Ausführungsformen an einem Trägersubstrat122 angebracht. Wie in6 veranschaulicht, kann das Hohlraumsubstrat120 unter Verwendung der Ablöseschicht124 an dem Trägersubstrat122 angebracht werden, derart dass der Hohlraum118 sich der Ablöseschicht124 entgegengesetzt befindet. Das Trägersubstrat122 kann ein Glasträgersubstrat, ein Keramikträgersubstrat oder dergleichen sein. Die Ablöseschicht124 kann ein Material auf Polymerbasis, ein thermisches Ablösungsmaterial auf Epoxidbasis, wie beispielsweise eine Light-To-Heat-Conversion (LTHC) Ablösebeschichtung oder ein Ultraviolett-Kleber (UV) sein (z. B. ein Kleber, der seine Hafteigenschaft verliert, wenn er UV-Licht ausgesetzt wird). Die Ablöseschicht124 kann bei der Entfernung des Trägersubstrats122 während der anschließenden Verarbeitung helfen. Die Ablöseschicht124 kann während der anschließenden Verarbeitung gemeinsam mit dem Trägersubstrat122 entfernt werden. - In
7A wird gemäß einigen Ausführungsformen ein erster Die126 im Inneren des Hohlraums118 platziert (in6 veranschaulicht). Der erste Die126 kann unter Verwendung eines Pick-and-Place-Werkzeugs (PnP) in dem Hohlraum118 platziert werden. Der erste Die126 kann ein passives Bauelement, wie beispielsweise ein Vielschicht-Keramikchipkondensator (Multilayer Ceramic Chip Capacitor - MLCC); ein integriertes passives Bauelement (Integrated Passive Device - IPD); ein integrierter Spannungsregler (Integrated Voltage Regulator - IVR), dergleichen oder eine Kombination davon; oder ein aktives Bauelement, wie beispielsweise ein Speicher-Die (z. B. ein Static Random-Access Memory (SRAM) Die, ein Dynamic Random-Access Memory (DRAM) Die, ein Speicher-Die mit hoher Bandbreite (High Bandwidth Memory (HBM)) oder dergleichen), ein Logik-Chip, ein analoger Chip, ein mikroelektromechanischer System-Chip (MEMS), ein Hochfrequenz-Chip (HF), dergleichen oder eine Kombination davon sein. In einigen Ausführungsformen wird der erste Die126 durch einen Kleber128 an der Isolationsschicht100 zum Haften gebracht. Obgleich7A nur einen ersten Die126 veranschaulicht, der in dem Hohlraum118 platziert wird, wird man verstehen, dass auch mehrere Dies oder Vorrichtungen in dem Hohlraum118 des Hohlraumsubstrats120 platziert werden können. Zum Beispiel kann in einigen Ausführungsformen der erste Die126 mehrere Vorrichtungen sein, die einander seitlich benachbart platziert und/oder aufeinander gestapelt werden, wobei die mehreren Vorrichtungen die gleiche oder unterschiedliche Größen aufweisen können. Bevor er auf dem Hohlraumsubstrat120 platziert wird, kann der erste Die126 gemäß anwendbaren Herstellungsprozessen verarbeitet werden, um die entsprechende Vorrichtungsstruktur zu bilden. Der erste Die126 kann Verbindungsanschlüsse130 (z. B. Aluminium-Pads, Kupfer-Pads oder dergleichen) umfassen, mit denen externe Verbindungen hergestellt werden. Der erste Die126 kann eine Höhe von etwa 30 µm bis etwa 350 µm, eine Länge von etwa 0,5 mm bis etwa 0,8 mm und eine Breite von etwa 0,5 mm bis etwa 0,8 mm aufweisen. - Der Kleber
128 kann an einer Rückseite des ersten Dies126 angebracht werden und kann den ersten Die126 an der Isolationsschicht100 anbringen. Der Kleber128 kann irgendein geeigneter Kleber, Epoxid, Die-Befestigungsfilm (Die Attach Film - DAF) oder dergleichen sein. Der Kleber128 kann vor der Vereinzelung des ersten Dies126 an der Rückseite des ersten Dies126 aufgebracht werden. Der erste Die126 kann vereinzelt, wie beispielsweise durch Sägen oder Dicing, und durch den Kleber128 unter Verwendung von zum Beispiel einem PnP-Werkzeug an der Isolationsschicht100 zum Haften gebracht werden. In einigen Ausführungsformen kann der Kleber128 vor dem Platzieren des ersten Dies126 in dem Hohlraum118 an dem Hohlraumsubstrat120 angebracht werden. -
7B veranschaulicht einen MLCC220 , der als der erste Die126 verwendet werden kann. Wie in7B veranschaulicht, umfasst der MLCC220 Elektroden226 , die zwischen Schichten aus Keramik224 eingeschoben sind. Der MLCC220 umfasst ferner Verbindungsanschlüsse222 zur externen Verbindung. - In
8 wird ein Füllmaterial123 zwischen Seitenwänden des ersten Dies126 und dem Hohlraumsubstrat120 gemäß einigen Ausführungsformen gebildet. Das Füllmaterial132 kann durch einen Kapillarströmungsprozess gebildet werden, nachdem der erste Die126 angebracht wurde, oder kann durch ein geeignetes Abscheidungsverfahren gebildet werden, bevor der erste Die126 angebracht wird. Das Füllmaterial132 kann ein Material, wie beispielsweise eine Formmasse, ein Epoxid, ein Füllmaterial, ein Formfüllmaterial (Molding Underfill - MUF), ein Harz oder dergleichen sein. Das Füllmaterial132 kann Spannung zwischen dem ersten Die126 und dem Hohlraumsubstrat120 vermindern und kann dabei helfen, den ersten Die126 in dem Hohlraum118 zu sichern. Wie in8 veranschaulicht, können obere Flächen des Füllmaterials132 konkav sein; in einigen Ausführungsformen können die oberen Flächen des Füllmaterials132 indes konvex oder eben sein. -
9 bis15 veranschaulichen die Bildung einer vorderseitigen Umverteilungsstruktur140 (in15 gezeigt) über den Verbindungsanschlüssen130 des ersten Dies126 und den ersten Leiterbahnen108 des Hohlraumsubstrats120 gemäß einigen Ausführungsformen. Die vorderseitige Umverteilungsstruktur140 umfasst einen vertikalen Stapel von abwechselnden Schichten aus Dielektrikum und Leiterbahnen. Jede Schicht von Leiterbahnen ist durch eine dielektrische Schicht von vertikal benachbarten Schichten von Leiterbahnen getrennt. Die Leiterbahnen erstrecken sich durch darunterliegende dielektrische Schichten, um leitfähige Durchkontaktierungen zu bilden, die zum Zusammenschalten von vertikal benachbarten Leiterbahnen verwendet werden. Die vorderseitige Umverteilungsstruktur140 und das Hohlraumsubstrat120 bilden zusammen ein erstes Package101 (in15 gezeigt). - In
9 wird eine dielektrische Schicht134 über dem Hohlraumsubstrat120 , dem Füllmaterial132 und dem ersten Die126 gebildet. In einigen Ausführungsformen ist die dielektrische Schicht134 aus einem Polymer gebildet, das ein lichtempfindliches Material, wie beispielsweise PBO, Polyimid, BCB oder dergleichen, sein kann, das unter Verwendung einer Lithografiemaske strukturiert werden kann. Die dielektrische Schicht134 kann durch Aufschleudern, Laminierung, chemische Gasphasenascheidung (Chemical Vapor Deposition - CVD), dergleichen oder eine Kombination davon gebildet werden. Die dielektrische Schicht134 wird strukturiert, um Öffnungen zu bilden, die Abschnitte der Verbindungsanschlüsse130 und der ersten Leiterbahnen108 freilegen. Das Strukturieren kann durch Aussetzen der dielektrischen Schicht134 gegenüber Licht, wenn die dielektrische Schicht134 ein lichtempfindliches Material ist, erfolgen. Die dielektrische Schicht134 kann auch aus Materialien gebildet werden, die nicht lichtempfindlich sind, wie beispielsweise Siliziumnitrid, Siliziumoxid, Phosphorsilikatglas (PSG), Borphosphosilikatglas (BPSG) oder dergleichen. In Ausführungsformen, in denen die dielektrische Schicht134 aus Materialien gebildet wird, die nicht lichtempfindlich sind, kann die dielektrische Schicht134 durch Ätzen mit einem geeigneten Ätzprozess (z. B. anisotropes reaktives Ionenätzen) durch eine strukturierte Photoresist-Maske strukturiert werden. - In
10 wird eine Metallisierungsstruktur136 auf der dielektrischen Schicht134 und sich dadurch erstreckend gebildet. Als ein Beispiel für die Bildung der Metallisierungsstruktur136 wird eine Keimschicht (nicht separat veranschaulicht) über der dielektrischen Schicht134 gebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine Einzelschicht oder eine Verbundschicht sein kann, die mehrere Unterschichten umfasst, die aus verschiedenen Materialien gebildet sind. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann unter Verwendung von zum Beispiel physikalischer Gasphasenabscheidung (PVD), CVD oder dergleichen gebildet werden. Ein Photoresist (nicht separat veranschaulicht) wird dann auf der Keimschicht gebildet und strukturiert. Das Photoresist kann durch Aufschleudern oder dergleichen gebildet werden, kann strukturiertem Licht oder einer anderen strukturierten Energiequelle ausgesetzt werden und kann einem Entwickler ausgesetzt werden, um belichtete oder unbelichtete Abschnitte des Photoresists zu entfernen. Die Struktur des Photoresists entspricht der Metallisierungsstruktur136 . Die Strukturierung bildet Öffnungen durch das Photoresist, um die Keimschicht freizulegen. Ein leitfähiges Material (nicht separat veranschaulicht) wird in den Öffnungen des Photoresists und auf den freiliegenden Abschnitten der Keimschicht gebildet. Das leitfähige Material kann durch Plattierung, wie beispielsweise Elektroplattierung, stromlose Plattierung, oder dergleichen gebildet werden. Das leitfähige Material kann ein Metall, wie beispielsweise Kupfer, Titan, Wolfram, Aluminium oder dergleichen, umfassen. Das Photoresist und Abschnitte der Keimschicht, auf denen das leitfähige Material nicht gebildet ist, werden dann entfernt. Das Photoresist kann durch einen annehmbaren Veraschungs- oder Ablösungsprozess, wie beispielsweise unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Nachdem das Photoresist entfernt wurde, werden freiliegende Abschnitte der Keimschicht unter Verwendung eines annehmbaren Ätzprozesses, wie beispielsweise Nass- oder Trockenätzen, entfernt. Die übrigen Abschnitte der Keimschicht und des leitfähigen Materials bilden die Metallisierungsstruktur136 . Die Metallisierungsstruktur136 umfasst Leiterbahnen, die entlang der oberen Fläche der dielektrischen Schicht134 gebildet sind, und leitfähige Durchkontaktierungen durch die dielektrische Schicht134 . Die Durchkontaktierungen verbinden die Leiterbahnen der Metallisierungsstruktur136 elektrisch und physisch mit der Metallstruktur direkt unter der dielektrischen Schicht134 (z. B. den ersten Leiterbahnen108 und den Verbindungsanschlüssen130 ). - Das Verfahren zum Bilden der dielektrischen Schicht
134 (unter Bezugnahme auf9 erörtert) und der Leiterbahnen und Durchkontaktierungen der Metallisierungsstruktur136 (unter Bezugnahme auf10 erörtert) wird rein beispielhaft beschrieben. Man wird verstehen, dass die Prozesse zum Bilden der dielektrischen Schicht134 und der Metallisierungsstruktur136 basierend auf den Spezifikationen der Gestaltung, z. B. der gewünschten Mindestabmessungen der Strukturen, variiert werden können. Zum Beispiel kann in einigen Ausführungsformen ein Damascene-Prozess (z. B. ein Single- oder Dual-Damascene-Prozess) verwendet werden. Die vorderseitige Umverteilungsstruktur140 kann durch vertikales Stapeln zusätzlicher dielektrischer Schichten und Metallisierungsstrukturen aufgebaut werden. -
11 veranschaulicht zusätzliche dielektrische Schichten138 ,144 und148 , die über einer oberen Fläche der dielektrischen Schicht134 und der Metallisierungsstruktur136 gebildet werden. Auch in11 veranschaulicht sind die Metallisierungsstrukturen142 ,146 und150 . Die Metallisierungsstrukturen142 ,146 und150 umfassen Leiterbahnen, die entlang der oberen Flächen der entsprechenden dielektrischen Schichten138 ,144 und148 gebildet sind, und leitfähige Durchkontaktierungen, die sich durch die dielektrischen Schichten138 ,144 und148 erstrecken. Die Durchkontaktierungen der Metallisierungsstrukturen142 ,146 und150 verbinden die Leiterbahnen der Metallisierungsstrukturen142 ,146 und150 elektrisch und physisch mit den entsprechenden Metallisierungsstrukturen direkt unter den entsprechenden dielektrischen Schichten138 ,144 und148 (z. B. den entsprechenden Metallisierungsstrukturen136 ,142 und146 ). Prozesse, Techniken und Materialien, die denjenigen, die vorhergehend unter Bezugnahme auf die dielektrische Schicht134 und die Metallisierungsstruktur136 beschrieben wurden, ähnlich sind, können wiederholt werden, um die dielektrischen Schichten138 ,144 und148 und die Metallisierungsstrukturen142 ,146 und150 zu bilden. - In
12 werden leitfähigen Säulen152 auf der Metallisierungsstruktur150 gebildet. Als ein Beispiel für die Bildung der leitfähigen Säulen152 wird eine Keimschicht (nicht separat veranschaulicht) über der dielektrischen Schicht148 und der Metallisierungsstruktur150 gebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine Einzelschicht oder eine Verbundschicht sein kann, die mehrere Unterschichten umfasst, die aus verschiedenen Materialien gebildet sind. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann unter Verwendung von zum Beispiel PVD, CVD oder dergleichen gebildet werden. Dann wird ein Photoresist (nicht separat veranschaulicht) auf der Keimschicht gebildet und strukturiert. Das Photoresist kann durch Aufschleudern oder dergleichen gebildet werden, kann strukturiertem Licht oder einer anderen strukturierten Energiequelle ausgesetzt werden und kann einem Entwickler ausgesetzt werden, um belichtete oder unbelichtete Abschnitte des Photoresists zu entfernen. Die Struktur des Photoresists entspricht den leitfähigen Säulen152 . Die Strukturierung bildet Öffnungen durch das Photoresist, um die Keimschicht freizulegen. Ein leitfähiges Material (nicht separat veranschaulicht) wird in den Öffnungen des Photoresists und auf den freiliegenden Abschnitten der Keimschicht gebildet. Das leitfähige Material kann durch Plattierung, wie beispielsweise Elektroplattierung, stromlose Plattierung, oder dergleichen gebildet werden. Das leitfähige Material kann ein Metall, wie beispielsweise Kupfer, Titan, Wolfram, Aluminium oder dergleichen, umfassen. Das Photoresist und Abschnitte der Keimschicht, auf denen das leitfähige Material nicht gebildet ist, werden dann entfernt. Das Photoresist kann durch einen annehmbaren Veraschungs- oder Ablösungsprozess, wie beispielsweise unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Nachdem das Photoresist entfernt wurde, werden freiliegende Abschnitte der Keimschicht unter Verwendung eines annehmbaren Ätzprozesses, wie beispielsweise durch Nass- oder Trockenätzen, entfernt. Die übrigen Abschnitte der Keimschicht und des leitfähigen Materials bilden die leitfähigen Säulen152 . Die leitfähigen Säulen152 sind elektrisch und physisch mit der Metallisierungsstruktur150 verbunden. - Nun unter Bezugnahme auf
13 können die leitfähigen Säulen152 durch zum Beispiel Laminieren eines Build-up-Films, wie beispielsweise ABF, oder eines Prepreg oder dergleichen und unter Verwendung eines Rückätz- oder Planarisierungsprozesses, wie beispielsweise CMP, Schleifen oder dergleichen, zum Freilegen oberer Flächen der leitfähigen Säulen152 in einer Isolationsschicht154 eingebettet werden. In einigen Ausführungsformen kann die Isolationsschicht154 als eine flüssige Formmasse aufgebracht werden, die auf die dielektrische Schicht148 und die Metallisierungsstruktur150 geformt wird und die leitfähigen Säulen152 umgibt. - In
14 werden Leiterbahnen156 über den leitfähigen Säulen152 und der Isolationsschicht154 gebildet. Die Leiterbahnen156 können unter Verwendung von Prozessen, Techniken und Materialien gebildet werden, die denjenigen ähnlich sind, die vorhergehend unter Bezugnahme auf die Bildung der Metallisierungsstruktur136 beschrieben wurden, wie in10 veranschaulicht, wobei eine Keimschicht abgeschieden wird, eine strukturierte Maske über der Keimschicht gebildet wird, ein Plattierungsprozess durchgeführt wird, um die Metallisierungsstruktur zu bilden, die strukturierte Maske entfernt wird und nicht verwendete Abschnitte der Keimschicht entfernt werden. - In
15 werden eine dielektrische Schicht158 , Leiterbahnen160 leitfähige Säulen162 , eine Isolationsschicht164 , Leiterbahnen166 und Under-Bump Metallizations (UBMs)168 über den Leiterbahnen156 und der Isolationsschicht154 gebildet. Die dielektrische Schicht158 kann unter Verwendung von Prozessen, Techniken und Materialien gebildet werden, die denjenigen ähnlich sind, die vorhergehend unter Bezugnahme auf das Bilden der dielektrischen Schicht134 beschrieben wurden, wie in9 veranschaulicht. Die Leiterbahnen160 und166 und die leitfähigen Säulen162 können unter Verwendung von Prozessen, Techniken und Materialien gebildet werden, die denjenigen ähnlich sind, die vorhergehend unter Bezugnahme auf die Bildung der Metallisierungsstruktur136 beschrieben wurden, wie in10 veranschaulicht, wobei eine Keimschicht abgeschieden wird, eine strukturierte Maske über der Keimschicht gebildet wird, ein Plattierungsprozess durchgeführt wird, um die Metallisierungsstruktur zu bilden, die strukturierte Maske entfernt wird und nicht verwendete Abschnitte der Keimschicht entfernt werden. Obgleich dies in15 nicht veranschaulicht ist, können Leiterbahnen gebildet werden, die sich durch die dielektrische Schicht158 erstrecken und die Leiterbahnen160 elektrisch mit den Leiterbahnen156 verbinden. Die Isolationsschicht164 kann unter Verwendung von Prozessen, Techniken und Materialien gebildet werden, die denjenigen ähnlich sind, die vorhergehend unter Bezugnahme auf das Bilden der Isolationsschicht154 beschrieben wurden, wie in13 veranschaulicht. - Die UBMs
168 können über der Isolationsschicht164 und den leitfähigen Säulen162 gebildet werden. Die UBMs168 umfassen lötbare Metallflächen, die als eine Grenzfläche zwischen anschließend gebildetem Lot-Bump (z. B. leitfähige Verbinder174 , die in17A veranschaulicht sind) und der vorderseitigen Umverteilungsstruktur140 dienen können. Wie in15 veranschaulicht, können die UBMs168 elektrisch und physisch mit den leitfähigen Säulen162 verbunden werden. Die UBMs168 können unter Verwendung von Prozessen, Techniken und Materialien gebildet werden, die denjenigen ähnlich sind, die zum Bilden der Metallisierungsstruktur136 verwendet werden, die in10 veranschaulicht ist. Die dielektrische Schicht170 kann dann über der Isolationsschicht164 , den Leiterbahnen166 und den UBMs168 unter Verwendung von Prozessen, Techniken und Materialien gebildet werden, die denjenigen ähnlich sind, die vorhergehend unter Bezugnahme auf das Bilden der dielektrischen Schicht134 beschrieben wurden, wie in9 veranschaulicht. - In der vorderseitigen Umverteilungsstruktur
140 können mehr oder weniger dielektrische Schichten, Isolationsschichten, Metallisierungsstrukturen, Leiterbahnen und leitfähige Säulen gebildet werden. In einigen Ausführungsformen kann die vorderseitige Umverteilungsstruktur140 von 1 bis 10 dielektrische Schichten/Isolationsschichten umfassen; die vorderseitige Umverteilungsstruktur140 kann indes wahlfrei sein und kann in einigen Ausführungsformen nicht enthalten sein. Wenn weniger dielektrische Schichten und Metallisierungsstrukturen zu bilden sind, können vorhergehend erörterte Schritte und Prozesse weggelassen werden. Wenn mehr dielektrische Schichten und Metallisierungsstrukturen zu bilden sind, können vorhergehend erörterte Schritte und Prozesse wiederholt werden. Jede von den dielektrischen Schichten134 ,138 ,144 ,148 ,158 und170 und jede von den Isolationsschichten154 und164 kann eine Dicke von etwa 5 µm bis etwa 100 µm, wie beispielsweise etwa 30 µm, aufweisen. - In der vorhergehenden beschriebenen Ausführungsform sind zwei Isolationsschichten
154 und164 in der vorderseitigen Umverteilungsstruktur140 enthalten. Die Isolationsschichten154 und164 können aus einem Formmassematerial gebildet werden, das eine niedrigere Impedanz als die dielektrischen Materialien aufweist, die zum Bilden der dielektrischen Schichten134 ,138 ,144 ,148 ,158 und170 verwendet werden. An sich können die Isolationsschichten154 und164 in der vorderseitigen Umverteilungsstruktur140 enthalten sein, um die Impedanz der vorderseitigen Umverteilungsstruktur140 zu steuern und die Impedanz der vorderseitigen Umverteilungsstruktur auf einen gewünschten Wert abzustimmen. Zum Beispiel kann die Impedanz der vorderseitigen Umverteilungsstruktur140 , die die Isolationsschichten154 und164 umfasst, zwischen etwa 90 Ω und etwa 100 Ω, wie beispielsweise etwa 100 Ω, betragen. - In
16 wird die dielektrische Schicht170 strukturiert, um Öffnungen172 zu bilden, die Abschnitte der UBMs168 freilegen. Das Strukturieren kann durch Aussetzen der dielektrischen Schicht170 gegenüber Licht, wenn die dielektrische Schicht170 ein lichtempfindliches Material ist, erfolgen. In Ausführungsformen, in denen die dielektrische Schicht170 aus Materialien gebildet wird, die nicht lichtempfindlich sind, kann die dielektrische Schicht170 durch Ätzen mit einem geeigneten Ätzprozess (z. B. anisotropes reaktives Ionenätzen) durch eine strukturierte Photoresist-Maske strukturiert werden. - In
17A werden leitfähige Verbinder174 auf den UBMs168 gebildet. Die leitfähigen Verbinder174 können Ball-Grid-Array-Verbinder (BGA), Lötkugeln, leitfähige Säulen, Controlled-Collapse-Chip-Connection-Kontakt-Bumps (C4), Mikro-Bumps mit Electroless Nickel-Electroless Palladium-Immersion Gold (ENEPIG) Technik gebildete Kontakt-Bumps oder dergleichen sein. Die leitfähigen Verbinder174 können ein leitfähiges Material, wie beispielsweise Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn, dergleichen oder eine Kombination davon umfassen. In einigen Ausführungsformen werden die leitfähigen Verbinder174 durch anfängliches Bilden einer Schicht aus Lot durch einen Prozess, wie beispielsweise Aufdampfen, Elektroplattierung, Drucken, Lotzufuhr, Kugelplatzierung oder dergleichen, über der Struktur von16 gebildet. Nachdem die Schicht aus Lot gebildet wurde, kann ein Reflow durchgeführt werden, um das Lotmaterial in die gewünschten Bump-Formen zu formen. In einer anderen Ausführungsform sind die leitfähigen Verbinder174 leitfähige Säulen (wie beispielsweise Kupfersäulen), die durch Sputtern, Drucken, Elektroplattierung, stromlose Plattierung, CVD oder dergleichen gebildet werden. Die leitfähigen Verbinder174 können lotfrei sein und können im Wesentlichen vertikale Seitenwände aufweisen. In einigen Ausführungsformen wird eine Metalldeckschicht (nicht separat veranschaulicht) auf der Oberseite der leitfähigen Säulen gebildet. Die Metalldeckschicht kann Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold, dergleichen oder eine Kombination davon umfassen und kann durch einen Plattierungsprozess gebildet werden. - Mehrere erste Packages
101 können auf einem einzigen Trägersubstrat122 gebildet werden. Wie in17B veranschaulicht, können erste Packages101 rechteckige Formen aufweisen, kann das Trägersubstrat122 eine runde Form, wie beispielsweise eine kreisförmige Form, aufweisen und kann das Trägersubstrat122 als ein Wafer bezeichnet werden. Wie in17C veranschaulicht, können erste Packages101 rechteckige Formen aufweisen, kann das Trägersubstrat122 eine rechteckige Form aufweisen und kann das Trägersubstrat122 als ein Feld bezeichnet werden. Die ersten Packages101 können voneinander vereinzelt werden, wie beispielsweise durch Sägen, Dicing oder dergleichen. Die ersten Packages101 können vor dem Entfernen des Trägersubstrats122 vereinzelt werden. Obgleich in17B vier erste Packages101 veranschaulicht sind und in17C neun erste Packages101 veranschaulicht sind, kann irgendeine Anzahl von ersten Packages101 auf dem Trägersubstrat122 gebildet werden, wie beispielsweise von einem einzigen ersten Package101 bis zu Tausenden von ersten Packages101 . - In
18 wird gemäß einigen Ausführungsformen ein Trägersubstrat-Ablösungsprozess durchgeführt, um das Trägersubstrat122 von der Schutzschicht116 des Hohlraumsubstrats120 abzunehmen (abzulösen). In Ausführungsformen, in denen die Ablöseschicht124 ein lichtempfindlicher Kleber ist, kann das Ablösen durch Projizieren eines Lichts, wie beispielsweise eines Laserlichts oder eines UV-Lichts, auf die Ablöseschicht124 durchgeführt werden, derart dass die Ablöseschicht124 sich zersetzt und das Trägersubstrat122 entfernt werden kann. Ein Reinigungsprozess kann durchgeführt werden, um Rückstände der Ablöseschicht124 von der Schutzschicht116 zu entfernen. Das Ablösen des Trägersubstrats122 legt die Schutzschicht116 und die Öffnungen darin frei. - In
19 können in einem Package untergebrachte Halbleitervorrichtungen180 an die leitfähigen Verbinder174 gebondet werden. Die in einem Package untergebrachten Halbleitervorrichtungen180 können gemäß einer Ausführungsform zum Beispiel durch eine Pick-and-Place-Maschine (nicht separat veranschaulicht) über der vorderseitigen Umverteilungsstruktur140 angeordnet werden. Es kann indes irgendein anderes alternatives Verfahren zum Anordnen der in einem Package untergebrachten Halbleitervorrichtungen180 auf der vorderseitigen Umverteilungsstruktur140 verwendet werden. - In einer Ausführungsform können die in einem Package untergebrachten Halbleitervorrichtungen
180 einen Prozessor-Die182 (z. B. einen xPU), wie beispielsweise eine Zentraleinheit (Central Processing Unit - CPU), eine Mikrosteuereinheit (Micro Control Unit - MCU), eine Grafikverarbeitungseinheit (Graphics Processing Unit - GPU), einen Anwendungsprozessor (AP) oder dergleichen, umfassen. Die in einem Package untergebrachten Halbleitervorrichtungen180 können auch zusätzliche Dies184 , wie beispielsweise einen Speicher-Die (z. B. Dynamic Random-Access Memory (DRAM) Die, einen breiten Input/Output (I/O) Die, einen Magnetic Random-Access Memory (MRAM) Die, einen Resistive Random-Access Memory (RRAM) Die, einen NAND-Die, einen Static Random-Access Memory (SRAM) Die oder dergleichen), einen Memory Cube (z. B. einen High Bandwidth Memory (HBM), einen Hybrid Memory Cube (HMC) oder dergleichen), einen Sendeempfangs-Die mit hoher Datenrate, einen E/A-Schnittstellen-Die, einen integrierten passiven Bauelement (Integrated Passive Device (IPD)) Die, einen Leistungsverwaltungs-Die (z. B. einen Power Management Integrated Circuit (PMIC) Die), einen Hochfrequenz-Die (HF), einen Sensor-Die, einen Micro-Electro-Mechanical-System (MEMS) Die, einen Signalverarbeitungs-Die (z. B. einen digitalen Signalverarbeitungs-Die (DSP)), einen Front-End-Die (z. B. einen Analog Front-End (AFE) Die), einen monolithischen heterogenen 3D-Chiplet-Stapelungs-Die, dergleichen oder eine Kombination davon umfassen. Der Prozessor-Die182 und die zusätzlichen Dies184 können über eine Kombination von HMC-Verbindungen, Silizium-Durchkontaktierungen (Through-Silicon Vias -TSVs), und Mikro-Bumps verbunden werden und können in einem Verkapselungsmaterial186 eingebettet sein. In einigen Ausführungsformen können die in einem Package untergebrachten Halbleitervorrichtungen180 eine einzelne Chip-on-Wafer-Vorrichtung (CoW), eine System-on-Chip-Vorrichtung (SoC), eine Integrated-Fan-Out-Vorrichtung (InFO), ein einzelner Die oder ein Package sein, das ein oder mehrere Dies umfasst. Externe Kontakte der in einem Package untergebrachten Halbleitervorrichtungen180 können auf ersten Flächen der in einem Package untergebrachten Halbleitervorrichtungen180 entgegengesetzt zu verdünnten zweiten Rückseitenflächen der in einem Package untergebrachten Halbleitervorrichtungen180 abgeschieden werden. - Ferner können die in einem Package untergebrachten Halbleitervorrichtungen
180 eine Integrated-Fan-Out-Struktur (InFO)188 mit externen Kontakten190 umfassen. Die InFO-Struktur188 kann eine mehrere dielektrische Schichten und Umverteilungsschichten (RDLs) zum Zusammenschalten der externen Kontakte der in einem Package untergebrachten Halbleitervorrichtungen180 , die an einer ersten Seite der InFO-Struktur188 angeordnet sind, mit den externen Kontakten190 umfassen, die auf einer zweiten Seite der InFO-Struktur188 der ersten Seite der InFO-Struktur188 entgegengesetzt angeordnet sind. - In einer Ausführungsform können die externen Kontakte
190 z. B. leitfähige Säulen, wie beispielsweise Kupfersäulen oder Kupferpfeiler, sein. In einigen Ausführungsformen können die externen Kontakte190 Lot-Bumps, Kupfer-Bumps oder andere geeignete externe Kontakte190 sein, die hergestellt werden können, um eine elektrische Verbindung von den in einem Package untergebrachten Halbleitervorrichtungen180 mit anderen externen Vorrichtungen durch zum Beispiel die leitfähigen Verbinder174 und die vorderseitige Umverteilungsstruktur140 bereitzustellen. Es wird beabsichtigt, dass alle solchen externen Kontakte vollständig innerhalb des Schutzbereichs der Ausführungsformen umfasst sind. - Wie in
19 weiter veranschaulicht, können in einer Ausführungsform die in einem Package untergebrachten Halbleitervorrichtungen180 über der vorderseitigen Umverteilungsstruktur140 angeordnet werden, derart dass die externen Kontakte190 der in einem Package untergebrachten Halbleitervorrichtungen180 ausgerichtet und in Kontakt mit den leitfähigen Verbindern174 auf der vorderseitigen Umverteilungsstruktur140 platziert werden. Nachdem sie angeordnet wurden, kann eine Bonding-Prozedur durchgeführt werden, um die in einem Package untergebrachten Halbleitervorrichtungen180 an die vorderseitige Umverteilungsstruktur140 zu bonden. Die externen Kontakte können unter Verwendung von Metall-Metall-Bonden, Lot-Bonden oder dergleichen an die leitfähigen Verbinder174 gebondet werden. - Ein Füllmaterial
192 kann in Öffnungen zwischen der InFO-Struktur188 und der vorderseitigen Umverteilungsstruktur140 und die leitfähigen Verbinder174 und die externen Kontakte170 umgebend gebildet werden. Das Füllmaterial192 kann durch einen Kapillarfüllprozess gebildet werden, nachdem die in einem Package untergebrachten Halbleitervorrichtungen180 angebracht wurden. In einer anderen Ausführungsform kann das Füllmaterial192 durch einen geeigneten Abscheidungsprozess bereitgestellt werden, bevor die in einem Package untergebrachten Halbleitervorrichtungen180 angebracht werden. -
19 veranschaulicht, dass die in einem Package untergebrachten Halbleitervorrichtungen180 durch die vorderseitige Umverteilungsstruktur140 , die leitfähigen Verbinder174 und die InFO-Struktur188 mit dem ersten Die126 verbunden sind. Das Anordnen des ersten Dies126 in dem Hohlraum118 des Hohlraumsubstrats120 ermöglicht die Verkleinerung des Abstands zwischen dem ersten Die126 und den in einem Package untergebrachten Halbleitervorrichtungen180 . Zum Beispiel kann ein Abstand zwischen dem ersten Die126 und den in einem Package untergebrachten Halbleitervorrichtungen180 kleiner als etwa 0,3 mm oder von etwa 0,1 mm bis etwa 0,5 mm betragen. Im Gegensatz dazu können alternative Package-Strukturen einen Abstand zwischen einem ersten Die126 und einer in einem Package untergebrachten Halbleitervorrichtung180 von größer als etwa 10 mm aufweisen. Die Verringerung dieses Abstands vermindert den Spannungsabfall zwischen dem ersten Die126 und den in einem Package untergebrachten Halbleitervorrichtungen180 , wodurch die Leistungsintegrität und Leistungsintegrität der in einem Package untergebrachten Halbleitervorrichtung (z. B. der SoIS 200, die in der Folge unter Bezugnahme auf21 erörtert wird), die den ersten Die126 und die in einem Package untergebrachten Halbleitervorrichtungen180 umfasst, verbessert werden. - In
20 wird eine Ringstruktur194 an der vorderseitigen Umverteilungsstruktur140 angebracht, die die in einem Package untergebrachten Halbleitervorrichtungen180 umgibt. Die Ringstruktur194 kann angebracht werden, um die in einem Package untergebrachten Halbleitervorrichtungen180 zu schützen, um die Stabilität des ersten Packages101 zu verstärken und um Wärme von den in einem Package untergebrachten Halbleitervorrichtungen180 und dem ersten Package101 abzuführen. Die Ringstruktur194 kann aus einem Material gebildet werden, das eine hohe Wärmeleitfähigkeit aufweist, wie beispielsweise Stahl, Edelstahl, Kupfer, Aluminium, Kombinationen davon oder dergleichen. In einigen Ausführungsformen kann die Ringstruktur194 ein Metall sein, das mit einem anderen Metall, wie beispielsweise Gold, beschichtet ist. In verschiedenen Ausführungsformen kann die Ringstruktur194 ein Deckel sein, der obere Flächen in der in einem Package untergebrachten Halbleitervorrichtungen180 bedeckt. Ein Kleber196 kann verwendet werden, um die Ringstruktur194 an der vorderseitigen Umverteilungsstruktur140 zu sichern. - In
21 werden leitfähige Verbinder198 an den zweiten Leiterbahnen112 gebildet, um ein System on Integrated Substrate (SoIS)200 zu bilden. Die leitfähigen Verbinder198 können BGA-Verbinder, Lötkugeln, leitfähige Säulen, C4-Bumps, Mikrobumps, mit ENEPIG gebildete Bumps oder dergleichen sein. Die leitfähigen Verbinder198 können aus einem leitfähigen Material, wie beispielsweise Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn, dergleichen oder einer Kombination davon gebildet werden. In einigen Ausführungsformen werden die leitfähigen Verbinder198 durch anfängliches Bilden einer Schicht aus Lot durch ein Verfahren, wie beispielsweise Aufdampfen, Elektroplattierung, Drucken, Lotzufuhr, Kugelplatzierung oder dergleichen, über der Struktur von20 gebildet. Nachdem die Schicht aus Lot gebildet wurde, kann ein Reflow durchgeführt werden, um das Lotmaterial in die gewünschten Bump-Formen zu formen. In einer anderen Ausführungsform sind die leitfähigen Verbinder198 leitfähige Säulen (wie beispielsweise Kupfersäulen), die durch Sputtern, Drucken, Elektroplattierung, stromlose Plattierung, CVD oder dergleichen gebildet werden. Die leitfähigen Verbinder198 können lotfrei sein und im Wesentlichen vertikale Seitenwände aufweisen. In einigen Ausführungsformen wird eine Metalldeckschicht (nicht separat veranschaulicht) auf der Oberseite der leitfähigen Säulen gebildet. Die Metalldeckschicht kann Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold, dergleichen oder eine Kombination davon umfassen und kann durch einen Plattierungsprozess gebildet werden. - Das Anbringen des ersten Dies
126 in dem Hohlraum118 des Hohlraumsubstrats120 und dann das Verbinden der in einem Package untergebrachten Halbleitervorrichtungen180 , die durch die vorderseitige Umverteilungsstruktur140 , die leitfähigen Verbinder174 und die InFO-Struktur188 mit dem ersten Die126 verbunden sind, minimiert den Abstand zwischen dem ersten Die126 und den in dem Package untergebrachten Halbleitervorrichtungen180 . Dies verringert den Spannungsabfall zwischen dem ersten Die126 und den in dem Package untergebrachten Halbleitervorrichtungen180 , wodurch die Leistungsintegrität und die Gesamtleistung des SoIS200 verbessert werden. - Gemäß einer Ausführungsform umfasst ein Package: ein Substrat; einen ersten Die, der innerhalb des Substrats angeordnet ist; eine Umverteilungsstruktur über dem Substrat und dem ersten Die; und eine eingekapselte Vorrichtung über der Umverteilungsstruktur, wobei die Umverteilungsstruktur den ersten Die an die eingekapselte Vorrichtung koppelt. In einer Ausführungsform umfasst der erste Die einen Vielschicht-Keramikkondensator (Multilayer Ceramic Capacitor - MLCC). In einer Ausführungsform umfasst der erste Die ein integriertes passives Bauelement (Integrated Passive Device - IPD). In einer Ausführungsform umfasst der erste Die einen integrierten Spannungsregler (Integrated Voltage Regulator - IVR). In einer Ausführungsform umfasst der erste Die einen Static Random Access Memory (SRAM) Die. In einer Ausführungsform ist ein Abstand zwischen der eingekapselten Vorrichtung und dem ersten Die kleiner als 0,3 mm. In einer Ausführungsform umfasst die Umverteilungsstruktur eine oder mehrere Formmasseschichten. In einer Ausführungsform weist jede von der einen oder den mehreren Formmasseschichten eine Dicke von 5 µm bis 100 µm auf. In einer Ausführungsform umfasst das Package ferner eine Ringstruktur, die an der Umverteilungsstruktur angebracht ist, wobei die Ringstruktur die eingekapselte Vorrichtung umgibt. In einer Ausführungsform umfasst das Package ferner ein Füllmaterial, das Seitenwände des ersten Dies umgibt.
- Gemäß einer anderen Ausführungsform umfasst ein Verfahren das Bilden eines Hohlraums in einem Substrat; Anbringen eines ersten Dies an dem Substrat, wobei der erste Die innerhalb des Hohlraums angeordnet wird; Bilden einer Umverteilungsstruktur über einer ersten Seite des Substrats und dem ersten Die; und Anbringen einer Halbleitervorrichtung an der Umverteilungsstruktur, wobei die Halbleitervorrichtung einen zweiten Die umfasst, der durch eine Einkapselung eingekapselt wird. In einer Ausführungsform umfasst das Verfahren ferner das Füllen des Hohlraums mit einem Füllmaterial nach dem Anbringen des ersten Dies an dem Substrat. In einer Ausführungsform wird der erste Die unter Verwendung eines Klebers an dem Substrat angebracht. In einer Ausführungsform umfasst das Bilden der Umverteilungsstruktur das Bilden einer Durchkontaktierung über der ersten Seite des Substrats und dem ersten Die und das Bilden einer Formmasse, die die Durchkontaktierung umgibt, wobei die Formmasse an das Substrat angrenzt.
- Gemäß noch einer anderen Ausführungsform umfasst ein Verfahren das Bilden eines Hohlraums in einem Substrat; Montieren des Substrats an einem Träger; Anbringen einer ersten Vorrichtung an dem Substrat innerhalb des Hohlraums; und Koppeln einer zweiten Vorrichtung an die erste Vorrichtung, wobei die zweite Vorrichtung durch eine Einkapselung eingekapselt wird, wobei die zweite Vorrichtung über der ersten Vorrichtung in einer Richtung senkrecht zu einer Hauptfläche des Substrats angeordnet wird. In einer Ausführungsform umfasst das Verfahren ferner das Abscheiden eines Füllmaterials, das die erste Vorrichtung umgibt. In einer Ausführungsform umfasst das Verfahren ferner das Bilden einer vorderseitigen Umverteilungsstruktur über einer Vorderseite des Substrats und der ersten Vorrichtung, wobei die vorderseitige Umverteilungsstruktur eine oder mehrere Formmasseschichten umfasst, wobei die zweite Vorrichtung durch die vorderseitige Umverteilungsstruktur an die erste Vorrichtung gekoppelt wird. In einer Ausführungsform wird der Träger vor dem Koppeln der zweiten Vorrichtung an die erste Vorrichtung von dem Substrat abgelöst. In einer Ausführungsform umfasst das Verfahren ferner das Bilden elektrischer Verbinder über einer Rückseite des Substrats nach dem Ablösen des Trägers. In einer Ausführungsform wird der Hohlraum unter Verwendung von mechanischem Bohren gebildet.
- Vorhergehend wurden Merkmale von mehreren Ausführungsformen dargestellt, derart dass der Fachmann die Gesichtspunkte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte verstehen, dass die vorliegende Offenbarung ohne Weiteres als Grundlage zum Gestalten oder Abwandeln anderer Prozesse und Strukturen verwendet werden kann, um die gleichen Zwecke durchzuführen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu erreichen. Der Fachmann sollte auch verstehen, dass solche äquivalenten Konstruktionen nicht vom Gedanken und Schutzbereich der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Abwandlungen daran vornehmen kann, ohne vom Gedanken und Schutzbereich der vorliegenden Offenbarung abzuweichen.
Claims (20)
- Package, das Folgendes umfasst: ein Substrat; einen ersten Die, der innerhalb des Substrats angeordnet ist; eine Umverteilungsstruktur über dem Substrat und dem ersten Die; und eine eingekapselte Vorrichtung über der Umverteilungsstruktur, wobei die Umverteilungsstruktur den ersten Die an die eingekapselte Vorrichtung koppelt.
- Package nach
Anspruch 1 , wobei der erste Die einen Vielschicht-Keramikkondensator (Multilayer Ceramic Capacitor - MLCC) umfasst. - Package nach
Anspruch 1 oder2 , wobei der erste Die ein integriertes passives Bauelement (Integrated Passive Device - IPD) umfasst. - Package nach einem der vorhergehenden Ansprüche, wobei der erste Die einen integrierten Spannungsregler (Integrated Voltage Regulator - IVR) umfasst.
- Package nach einem der vorhergehenden Ansprüche, wobei der erste Die einen Static Random Access Memory (SRAM) Die umfasst.
- Package nach einem der vorhergehenden Ansprüche, wobei ein Abstand zwischen der eingekapselten Vorrichtung und dem ersten Die kleiner als 0,3 mm ist.
- Package nach einem der vorhergehenden Ansprüche, wobei die Umverteilungsstruktur eine oder mehrere Formmasseschichten umfasst.
- Package nach
Anspruch 7 , wobei jede von der einen oder den mehreren Formmasseschichten eine Dicke von 5 µm bis 100 µm aufweist. - Package nach einem der vorhergehenden Ansprüche, das ferner eine Ringstruktur umfasst, die an der Umverteilungsstruktur angebracht ist, wobei die Ringstruktur die eingekapselte Vorrichtung umgibt.
- Package nach einem der vorhergehenden Ansprüche, das ferner ein Füllmaterial umfasst, das Seitenwände des ersten Dies umgibt.
- Verfahren, das umfasst: Bilden eines Hohlraums in einem Substrat; Anbringen eines ersten Dies an dem Substrat, wobei der erste Die innerhalb des Hohlraums angeordnet wird; Bilden einer Umverteilungsstruktur über einer ersten Seite des Substrats und dem ersten Die; und Anbringen einer Halbleitervorrichtung an der Umverteilungsstruktur, wobei die Halbleitervorrichtung einen zweiten Die umfasst, der durch eine Einkapselung eingekapselt wird.
- Verfahren nach
Anspruch 11 , das ferner das Füllen des Hohlraums mit einem Füllmaterial nach dem Anbringen des ersten Dies an dem Substrat umfasst. - Verfahren nach
Anspruch 11 oder12 , wobei der erste Die unter Verwendung eines Klebers an dem Substrat angebracht wird. - Verfahren nach einem der vorhergehenden
Ansprüche 11 bis13 , wobei das Bilden der Umverteilungsstruktur das Bilden einer Durchkontaktierung über der ersten Seite des Substrats und dem ersten Die und das Bilden einer Formmasse umfasst, die die Durchkontaktierung umgibt, wobei die Formmasse an das Substrat angrenzt. - Verfahren zum Bilden eines Packages, wobei das Verfahren umfasst: Bilden eines Hohlraums in einem Substrat; Montieren des Substrats an einem Träger; Anbringen einer ersten Vorrichtung an dem Substrat innerhalb des Hohlraums; und Koppeln einer zweiten Vorrichtung an die erste Vorrichtung, wobei die zweite Vorrichtung durch eine Einkapselung eingekapselt wird, wobei die zweite Vorrichtung über der ersten Vorrichtung in einer Richtung senkrecht zu einer Hauptfläche des Substrats angeordnet wird.
- Verfahren nach
Anspruch 15 , das ferner das Abscheiden eines Füllmaterials umfasst, das die erste Vorrichtung umgibt. - Verfahren nach
Anspruch 16 , das ferner das Bilden einer vorderseitigen Umverteilungsstruktur über einer Vorderseite des Substrats und der ersten Vorrichtung umfasst, wobei die vorderseitige Umverteilungsstruktur eine oder mehrere Formmasseschichten umfasst, wobei die zweite Vorrichtung durch die vorderseitige Umverteilungsstruktur an die erste Vorrichtung gekoppelt wird. - Verfahren nach
Anspruch 17 , wobei der Träger vor dem Koppeln der zweiten Vorrichtung an die erste Vorrichtung von dem Substrat abgelöst wird. - Verfahren nach
Anspruch 18 , das ferner das Bilden elektrischer Verbinder über einer Rückseite des Substrats nach dem Ablösen des Trägers umfasst. - Verfahren nach einem der vorhergehenden
Ansprüche 15 bis19 , wobei der Hohlraum unter Verwendung von mechanischem Bohren gebildet wird.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US16/441,716 US11380620B2 (en) | 2019-06-14 | 2019-06-14 | Semiconductor package including cavity-mounted device |
US16/441,716 | 2019-06-14 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102019117027A1 true DE102019117027A1 (de) | 2020-12-17 |
Family
ID=73546933
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102019117027.3A Granted DE102019117027A1 (de) | 2019-06-14 | 2019-06-25 | Halbleiter-package und verfahren für dessen bildung |
Country Status (5)
Country | Link |
---|---|
US (2) | US11380620B2 (de) |
KR (1) | KR102329567B1 (de) |
CN (1) | CN112086443A (de) |
DE (1) | DE102019117027A1 (de) |
TW (1) | TWI727463B (de) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11049802B2 (en) * | 2019-07-18 | 2021-06-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method of manufacture |
US11728238B2 (en) * | 2019-07-29 | 2023-08-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor package with heat dissipation films and manufacturing method thereof |
KR20210108075A (ko) * | 2020-02-25 | 2021-09-02 | 삼성전자주식회사 | 반도체 패키지 및 반도체 패키지의 제조 방법 |
DE102020130962A1 (de) * | 2020-05-29 | 2021-12-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Halbleitervorrichtung und herstellungsverfahren |
US11894318B2 (en) | 2020-05-29 | 2024-02-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and method of manufacture |
KR20210152721A (ko) * | 2020-06-09 | 2021-12-16 | 삼성전자주식회사 | 반도체 패키지 |
KR20220135447A (ko) * | 2021-03-30 | 2022-10-07 | 삼성전자주식회사 | 반도체 패키지 및 이의 제조 방법 |
CN115643791A (zh) * | 2021-07-20 | 2023-01-24 | 安徽寒武纪信息科技有限公司 | 一种系统整合单晶片、生成方法与可读存储介质 |
US20230050785A1 (en) * | 2021-08-12 | 2023-02-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure and manufacturing method thereof |
TWI828191B (zh) * | 2021-08-26 | 2024-01-01 | 台灣積體電路製造股份有限公司 | 中介層、扇出晶圓級封裝體及半導體封裝體的製造方法 |
US11676826B2 (en) * | 2021-08-31 | 2023-06-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor die package with ring structure for controlling warpage of a package substrate |
US11908764B2 (en) * | 2021-08-31 | 2024-02-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor package including a circuit substrate having a cavity and a floor plate embedded in a dielectric material and a semiconductor die disposed in the cavity |
US11810895B2 (en) * | 2021-10-14 | 2023-11-07 | Honeywell Federal Manufacturing & Technologies, Llc | Electrical interconnect structure using metal bridges to interconnect die |
TWI781049B (zh) | 2022-01-24 | 2022-10-11 | 欣興電子股份有限公司 | 電路板結構及其製作方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20140097532A1 (en) * | 2012-10-04 | 2014-04-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Thermally Enhanced Package-on-Package (PoP) |
US20150061139A1 (en) * | 2013-08-29 | 2015-03-05 | Weng F. Yap | Microelectronic packages containing opposing devices and methods for the fabrication thereof |
US20160322332A1 (en) * | 2015-04-29 | 2016-11-03 | Qualcomm Incorporated | Reinforced wafer level package comprising a core layer for reducing stress in a solder joint and improving solder joint reliability |
US20160336296A1 (en) * | 2015-05-15 | 2016-11-17 | Samsung Electro-Mechanics Co., Ltd. | Electronic component package and package-on-package structure including the same |
DE102018106773A1 (de) * | 2017-10-31 | 2019-05-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package mit Fan-Out-Strukturen |
Family Cites Families (50)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101037229B1 (ko) * | 2006-04-27 | 2011-05-25 | 스미토모 베이클리트 컴퍼니 리미티드 | 반도체 장치 및 반도체 장치의 제조 방법 |
TWI325745B (en) * | 2006-11-13 | 2010-06-01 | Unimicron Technology Corp | Circuit board structure and fabrication method thereof |
US20080157316A1 (en) | 2007-01-03 | 2008-07-03 | Advanced Chip Engineering Technology Inc. | Multi-chips package and method of forming the same |
US20080217761A1 (en) * | 2007-03-08 | 2008-09-11 | Advanced Chip Engineering Technology Inc. | Structure of semiconductor device package and method of the same |
TWI341577B (en) | 2007-03-27 | 2011-05-01 | Unimicron Technology Corp | Semiconductor chip embedding structure |
US8759964B2 (en) | 2007-07-17 | 2014-06-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wafer level package structure and fabrication methods |
EP2430656A1 (de) * | 2009-05-14 | 2012-03-21 | Megica Corporation | System-in packages |
EP2557597A4 (de) | 2010-04-07 | 2014-11-26 | Shimadzu Corp | Strahlungsdetektor und verfahren zu seiner herstellung |
US9048233B2 (en) | 2010-05-26 | 2015-06-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package systems having interposers |
US8361842B2 (en) | 2010-07-30 | 2013-01-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Embedded wafer-level bonding approaches |
US8884431B2 (en) | 2011-09-09 | 2014-11-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaging methods and structures for semiconductor devices |
US9064879B2 (en) | 2010-10-14 | 2015-06-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaging methods and structures using a die attach film |
KR20120040038A (ko) | 2010-10-18 | 2012-04-26 | 하나 마이크론(주) | 적층 반도체 패키지 및 그 제조 방법 |
US8797057B2 (en) | 2011-02-11 | 2014-08-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Testing of semiconductor chips with microbumps |
US9087701B2 (en) * | 2011-04-30 | 2015-07-21 | Stats Chippac, Ltd. | Semiconductor device and method of embedding TSV semiconductor die within substrate for vertical interconnect in POP |
US8829676B2 (en) | 2011-06-28 | 2014-09-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure for wafer level package |
US9000584B2 (en) | 2011-12-28 | 2015-04-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaged semiconductor device with a molding compound and a method of forming the same |
US8680647B2 (en) | 2011-12-29 | 2014-03-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packages with passive devices and methods of forming the same |
US9548251B2 (en) * | 2012-01-12 | 2017-01-17 | Broadcom Corporation | Semiconductor interposer having a cavity for intra-interposer die |
US9991190B2 (en) | 2012-05-18 | 2018-06-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaging with interposer frame |
US8703542B2 (en) | 2012-05-18 | 2014-04-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wafer-level packaging mechanisms |
US9443783B2 (en) | 2012-06-27 | 2016-09-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3DIC stacking device and method of manufacture |
US8809996B2 (en) | 2012-06-29 | 2014-08-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package with passive devices and method of forming the same |
US8975726B2 (en) * | 2012-10-11 | 2015-03-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | POP structures and methods of forming the same |
KR101419597B1 (ko) * | 2012-11-06 | 2014-07-14 | 앰코 테크놀로지 코리아 주식회사 | 반도체 디바이스 및 그 제조 방법 |
US8785299B2 (en) | 2012-11-30 | 2014-07-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package with a fan-out structure and method of forming the same |
US8803306B1 (en) | 2013-01-18 | 2014-08-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fan-out package structure and methods for forming the same |
US8778738B1 (en) | 2013-02-19 | 2014-07-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaged semiconductor devices and packaging devices and methods |
US9299649B2 (en) | 2013-02-08 | 2016-03-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3D packages and methods for forming the same |
US9263511B2 (en) | 2013-02-11 | 2016-02-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package with metal-insulator-metal capacitor and method of manufacturing the same |
US9048222B2 (en) | 2013-03-06 | 2015-06-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating interconnect structure for package-on-package devices |
US8993380B2 (en) | 2013-03-08 | 2015-03-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for 3D IC package |
US9214450B2 (en) * | 2013-03-12 | 2015-12-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package-on-package with via on pad connections |
US9368460B2 (en) | 2013-03-15 | 2016-06-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fan-out interconnect structure and method for forming same |
US8877554B2 (en) | 2013-03-15 | 2014-11-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices |
KR102245770B1 (ko) * | 2013-10-29 | 2021-04-28 | 삼성전자주식회사 | 반도체 패키지 장치 |
US9184128B2 (en) * | 2013-12-13 | 2015-11-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3DIC package and methods of forming the same |
KR102154039B1 (ko) | 2013-12-23 | 2020-09-09 | 에스케이하이닉스 주식회사 | 접속 조인트부의 크랙이 억제된 칩 내장형 패키지 |
US9281254B2 (en) | 2014-02-13 | 2016-03-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of forming integrated circuit package |
US9935090B2 (en) * | 2014-02-14 | 2018-04-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Substrate design for semiconductor packages and method of forming same |
US9425126B2 (en) | 2014-05-29 | 2016-08-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dummy structure for chip-on-wafer-on-substrate |
US9496189B2 (en) | 2014-06-13 | 2016-11-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Stacked semiconductor devices and methods of forming same |
US9496213B2 (en) | 2015-02-05 | 2016-11-15 | Qualcomm Incorporated | Integrated device package comprising a magnetic core inductor with protective ring embedded in a package substrate |
US9666502B2 (en) | 2015-04-17 | 2017-05-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Discrete polymer in fan-out packages |
US9461018B1 (en) | 2015-04-17 | 2016-10-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fan-out PoP structure with inconsecutive polymer layer |
US9735131B2 (en) | 2015-11-10 | 2017-08-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-stack package-on-package structures |
CN105575913B (zh) * | 2016-02-23 | 2019-02-01 | 华天科技(昆山)电子有限公司 | 埋入硅基板扇出型3d封装结构 |
KR102041661B1 (ko) | 2016-12-06 | 2019-11-07 | 삼성전기주식회사 | 팬-아웃 반도체 패키지 |
KR101942742B1 (ko) | 2017-10-26 | 2019-01-28 | 삼성전기 주식회사 | 팬-아웃 반도체 패키지 |
US10515827B2 (en) * | 2017-10-31 | 2019-12-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming chip package with recessed interposer substrate |
-
2019
- 2019-06-14 US US16/441,716 patent/US11380620B2/en active Active
- 2019-06-25 DE DE102019117027.3A patent/DE102019117027A1/de active Granted
- 2019-09-18 KR KR1020190114972A patent/KR102329567B1/ko active IP Right Grant
- 2019-10-17 TW TW108137366A patent/TWI727463B/zh active
- 2019-10-18 CN CN201910993012.1A patent/CN112086443A/zh active Pending
-
2022
- 2022-06-24 US US17/808,889 patent/US20220328418A1/en active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20140097532A1 (en) * | 2012-10-04 | 2014-04-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Thermally Enhanced Package-on-Package (PoP) |
US20150061139A1 (en) * | 2013-08-29 | 2015-03-05 | Weng F. Yap | Microelectronic packages containing opposing devices and methods for the fabrication thereof |
US20160322332A1 (en) * | 2015-04-29 | 2016-11-03 | Qualcomm Incorporated | Reinforced wafer level package comprising a core layer for reducing stress in a solder joint and improving solder joint reliability |
US20160336296A1 (en) * | 2015-05-15 | 2016-11-17 | Samsung Electro-Mechanics Co., Ltd. | Electronic component package and package-on-package structure including the same |
DE102018106773A1 (de) * | 2017-10-31 | 2019-05-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package mit Fan-Out-Strukturen |
Also Published As
Publication number | Publication date |
---|---|
US20200395308A1 (en) | 2020-12-17 |
US20220328418A1 (en) | 2022-10-13 |
CN112086443A (zh) | 2020-12-15 |
TW202046457A (zh) | 2020-12-16 |
KR102329567B1 (ko) | 2021-11-23 |
KR20200143629A (ko) | 2020-12-24 |
TWI727463B (zh) | 2021-05-11 |
US11380620B2 (en) | 2022-07-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102019117027A1 (de) | Halbleiter-package und verfahren für dessen bildung | |
DE102020101431B4 (de) | Halbleitervorrichtung und Herstellungsverfahren | |
DE102017117815B4 (de) | Struktur eines Halbleitergehäuses und Herstellungsverfahren | |
DE102019117762B4 (de) | Integriertes schaltungspackage und verfahren | |
DE102015117881B4 (de) | Packagestrukturen und Verfahren zu deren Bildung | |
DE102019103729B4 (de) | Halbleiter-package und verfahren | |
DE102018130035B4 (de) | Package und verfahren | |
DE102015110635A1 (de) | Integrierte Schaltung-Paktet-Kontaktstelle und Bildungsverfahren | |
DE102012106892B4 (de) | Verfahren zum Ausbilden von Zwischenverbindungen für dreidimensionalen integrierten Schaltkreis | |
DE102019117199A1 (de) | Fan-out-packages und verfahren zu deren herstellung | |
DE102020119181A1 (de) | Halbleiterpackages und verfahren zu deren herstellung | |
DE102018121879A1 (de) | Halbleiter-Package und Verfahren | |
DE102019129870A1 (de) | Halbleitervorrichtung und herstellungsverfahren | |
DE102020105134A1 (de) | Halbleiterpackage und herstellungsverfahren | |
DE102019114074A1 (de) | Integriertes-schaltkreis-package und verfahren | |
DE102020124229A1 (de) | Halbleitervorrichtung und verfahren | |
DE102021102227A1 (de) | Wärmeableitung bei Halbleiter-Packages und Verfahren zum Ausbilden derselben | |
DE102018124848A1 (de) | Package-Struktur und Verfahren | |
DE102017122831B4 (de) | Gehäusestrukturen und Ausbildungsverfahren | |
DE102021107792A1 (de) | Halbleiter-packages und verfahren | |
DE102020112941A1 (de) | Sensor-package und verfahren | |
DE102017126181A1 (de) | Leitfähige Durchkontaktierungen in Halbleiterpackages und Verfahren zur Herstellung derselben | |
DE102020119971B4 (de) | Halbleiterstruktur mit Chip-on-Wafer-Struktur mit Chiplet-Interposer und Verfahren zum Bilden derselben | |
DE102021119243A1 (de) | Geformte dies in halbleiterpackages und deren herstellungsverfahren | |
DE102018123492A1 (de) | Halbleiterbauelement und herstellungsverfahren |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division |