CN115643791A - 一种系统整合单晶片、生成方法与可读存储介质 - Google Patents

Abstract

本披露提供了系统整合单晶片以及生成系统整合单晶片的方法，本披露的第一晶片包括逻辑侧及与逻辑侧相对的相对侧，相对侧设置有深沟道电容器；本披露的第一混合键合层用于键合第一晶片及第二晶片。深沟道电容器通过第一混合键合层向第一晶片及第二晶片其中之一供电。

Description

一种系统整合单晶片、生成方法与可读存储介质

技术领域

本披露一般地涉及半导体。更具体地，本披露涉及一种系统整合单晶片、生成系统整合单晶片的方法与可读存储介质。

背景技术

CoWoS(chip on wafer on substrate)是一种整合生产技术，先将芯片通过CoW(chip on wafer)的封装制程连接至硅晶圆，再把CoW芯片与基板(substrate)连接，整合成CoWoS。通过这种技术可以把多颗芯片封装到一起，平面上的裸芯片彼此通过中介层(interposer)互联，达到了封装体积小、功耗低、引脚少的技术功效。CoWoS的电源是以电容器蓄电来提供。

目前CoWoS的电容器位于中介层，多颗芯片通过中介层中的电容器来供电。这种方案中电容器向芯片的供电路径长，电容器的供电效能欠佳，因此一种改良式的向CoW芯片供电的技术方案是迫切需要的。

发明内容

为了至少部分地解决背景技术中提到的技术问题，本披露的方案提供了种系统整合单晶片以及生成系统整合单晶片的方法与可读存储介质。

在一个方面中，本披露揭示一种系统整合单晶片包括第一晶片、第二晶片以及第一混合键合层。第一晶片包括逻辑侧及与所述逻辑侧相对的相对侧，所述相对侧设置有深沟道电容器。第一混合键合层用于键合所述第一晶片及所述第二晶片。其中，所述深沟道电容器通过所述第一混合键合层向所述第一晶片及所述第二晶片其中之一供电。

在另一个方面，本披露揭示一种生成系统整合单晶片的方法，系统整合单晶片包括第一晶片和第二晶片，第一晶片包括逻辑侧及与所述逻辑侧相对的相对侧。所述方法包括：在逻辑侧形成第一逻辑层；在相对侧形成深沟道电容器；以及形成第一混合键合层，第一混合键合层用于键合第一晶片及第二晶片。其中，深沟道电容器通过第一混合键合层向第一晶片及第二晶片其中之一供电。

在另一个方面，本披露揭示一种计算机可读存储介质，其上存储有生成系统整合单晶片的计算机程序代码，当所述计算机程序代码由处理装置运行时，执行前述的方法。

通过将深沟道电容器设置在晶片逻辑侧相对的相对侧，可以缩短深沟道电容器的供电路径，提供更多的电容器容量。本披露的技术方案中深沟电容器提供的容量够大，且距离逻辑电路更近，其整体效能更为优异。

附图说明

通过参考附图阅读下文的详细描述，本披露示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本披露的若干实施方式，并且相同或对应的标号表示相同或对应的部分其中：

图1是示出本披露实施例的板卡的结构图；

图2是示出本披露实施例的集成电路装置的结构图；

图3是示出本披露实施例的计算装置的内部结构示意图；

图4是示出本披露实施例的处理器核的内部结构示意图；

图5是示出本披露实施例的一种系统整合单晶片的截面剖视图；

图6是示出本披露另一实施例的一种系统整合单晶片的截面剖视图；

图7是示出本披露又一个实施例的生成系统整合单晶片的方法；

图8至图16示出根据图5的实施例的各步骤相应的系统整合单晶片的部分截面剖视图；以及

图17是示出本披露另一个实施例的生成系统整合单晶片的方法。

具体实施方式

下面将结合本披露实施例中的附图，对本披露实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本披露一部分实施例，而不是全部的实施例。基于本披露中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本披露保护的范围。

应当理解，本披露的权利要求、说明书及附图中的术语“第一”、“第二”、“第三”和“第四”等是用于区别不同对象，而不是用于描述特定顺序。本披露的说明书和权利要求书中使用的术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。

还应当理解，在此本披露说明书中所使用的术语仅仅是出于描述特定实施例的目的，而并不意在限定本披露。如在本披露说明书和权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。还应当进一步理解，在本披露说明书和权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。

如在本说明书和权利要求书中所使用的那样，术语“如果”可以依据上下文被解释为“当...时”或“一旦”或“响应于确定”或“响应于检测到”。

下面结合附图来详细描述本披露的具体实施方式。

现今的半导体制程是从一块完整的晶圆(wafer)开始的，晶圆由纯硅构成的圆形薄片，一般分为6英寸、8英寸、12英寸等多种规格，晶圆会被切割成一个个的小块，这小块称为晶片(die)。每个晶片上会贴装有芯片(chip)，并布置好接线，以实现特定的电气功能。接着以晶片为单位封装成为一个颗粒，封装的目的是安放、固定、密封、保护芯片和增强电热性能的作用，同时在芯片的触点上用导线连接到封装外壳的引脚上，一个芯片封装结构便完成了。

本披露的一个实施例是一种在晶片上形成的CoWoS封装结构，在本实施例中，芯片主要包括内存与片上系统，但本披露不限制仅能封装前述元件。

内存用于暂时存放片上系统所需的运算数据，以及与外部存储器交换的数据。在本实施例中，内存可以是高宽带内存(high bandwidth memory，HBM)，这是一种基于3D堆栈工艺制作的高性能DRAM，适用于高存储器带宽需求的应用场合，像是图形处理器、网上交换及转发设备(如路由器、交换器)等。

片上系统(SoC)指的是在单个芯片上集成一个完整的系统，它是由多个具有特定功能的集成电路组合在一个芯片上形成的系统或产品。系统整合单晶片(system-on-integrated-chips，SoIC)是一种多芯片的堆栈技术，可以实现晶圆对晶圆(wafer-on-wafer)或芯片对晶圆(chip-on-wafer)的接合(bonding)。系统整合单晶片通过晶圆级的接合技术，可以将多个单个芯片的片上系统垂直整合成一个完整的系统。

在本实施例中，系统整合单晶片装配在板卡上。图1示出本披露实施例的一种板卡10的结构示意图。如图1所示，板卡10包括组合处理装置101，其是一种人工智能运算单元，用以支持各类深度学习和机器学习算法，满足计算机视觉、语音、自然语言处理、数据挖掘等领域复杂场景下的智能处理需求。特别是深度学习技术大量应用在云端智能领域，云端智能应用的一个显著特点是输入数据量大，对平台的存储能力和计算能力有很高的要求，本实施例的板卡10适用在云端智能应用，具有庞大的片外存储、片上存储和大量的计算能力。

组合处理装置101通过对外接口装置102与外部设备103相连接。外部设备103例如是服务器、计算机、摄像头、显示器、鼠标、键盘、网卡或wifi接口等。待处理的数据可以由外部设备103通过对外接口装置102传递至组合处理装置101。组合处理装置101的计算结果可以经由对外接口装置102传送回外部设备103。根据不同的应用场景，对外接口装置102可以具有不同的接口形式，例如PCIe接口等。

板卡10还包括用于存储数据的外部存储器104，其包括一个或多个存储单元105。外部存储器104通过总线与控制器件106和组合处理装置101进行连接和数据传输。板卡10中的控制器件106配置用于对组合处理装置101的状态进行调控。为此，在一个应用场景中，控制器件106可以包括单片机(micro controller unit，MCU)。

图2是示出本实施例的组合处理装置101中的示意图。如图2中所示，组合处理装置101包括计算装置201、接口装置202、处理装置203和DRAM204。在一种应用场景中，计算装置201、接口装置202、处理装置203整合成前述的片上系统。

计算装置201配置成执行用户指定的操作，主要实现为单核智能处理器或者多核智能处理器，用以执行深度学习或机器学习的计算，其可以通过接口装置202与处理装置203进行交互，以共同完成用户指定的操作。

接口装置202用于在计算装置201与处理装置203间传输数据和控制指令。例如，计算装置201可以经由接口装置202从处理装置203中获取输入数据，写入计算装置201片上的存储装置。进一步，计算装置201可以经由接口装置202从处理装置203中获取控制指令，写入计算装置201片上的控制缓存中。替代地或可选地，接口装置202也可以读取计算装置201的存储装置中的数据并传输给处理装置203。

处理装置203作为通用的处理装置，执行包括但不限于数据搬运、对计算装置201的开启和/或停止等基本控制。根据实现方式的不同，处理装置203可以是中央处理器、图形处理器或其他通用和/或专用处理器中的一种或多种类型的处理器，这些处理器包括但不限于数字信号处理器(digital signal processor，DSP)、专用集成电路(applicationspecific integrated circuit，ASIC)、现场可编程门阵列(field-programmable gatearray，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等，并且其数目可以根据实际需要来确定。处理装置203亦可以是系统整合单晶片加上CoWoS技术封装结构。如前所述，仅就本披露的计算装置201而言，其可以视为具有单核结构或者同构多核结构。然而，当将计算装置201和处理装置203整合共同考虑时，二者视为形成异构多核结构。

DRAM 204即为前述的高宽带内存，用以存储待处理的数据，大小通常为16G或更大，用于保存计算装置201和/或处理装置203的数据。

图3示出了计算装置201的内部结构示意图。计算装置201用以处理计算机视觉、语音、自然语言、数据挖掘等输入数据，图中的计算装置201采用多核分层结构设计，其包括外部存储控制器301、外设通信模块302、片上互联模块303、同步模块304以及多个集群305。

外部存储控制器301可以有多个，在图中示例性地展示2个，其用以响应处理器核发出的访问请求，访问外部存储设备，例如图2中的DRAM 204，从而自片外读取数据或是将数据写入。外设通信模块302用以通过接口装置202接收来自处理装置203的控制信号，启动计算装置201执行任务。片上互联模块303将外部存储控制器301、外设通信模块302及多个集群305连接起来，用以在各个模块间传输数据和控制信号。同步模块304是一种全局同步屏障控制器(global barrier controller，GBC)，用以协调各集群的工作进度，确保信息的同步。多个集群305是计算装置201的计算核心，在图中示例性地展示4个，随着硬件的发展，本披露的计算装置201还可以包括8个、16个、64个、甚至更多的集群305。集群305用以高效地执行深度学习算法。

每个集群305包括多个处理器核(IPU core)306及一个存储核(MEM core)307。

处理器核306在图中示例性地展示4个，本披露不限制处理器核306的数量。其内部架构如图4所示。每个处理器核306包括三大模块：控制模块41、运算模块42及存储模块43。

控制模块41用以协调并控制运算模块42和存储模块43的工作，以完成深度学习的任务，其包括取指单元(instruction fetch unit，IFU)411及指令译码单元(instructiondecode unit，IDU)412。取指单元411用以获取来自处理装置203的指令，指令译码单元412则将获取的指令进行译码，并将译码结果作为控制信息发送给运算模块42和存储模块43。

运算模块42包括向量运算单元421及矩阵运算单元422。向量运算单元421用以执行向量运算，可支持向量乘、加、非线性变换等复杂运算；矩阵运算单元422负责深度学习算法的核心计算，即矩阵乘及卷积。

存储模块43用来存储或搬运相关数据，包括神经元存储单元(neuron RAM，NRAM)431、权值存储单元(weight RAM，WRAM)432、输入/输出直接内存访问模块(input/outputdirect memory access，IODMA)433、搬运直接内存访问模块(move direct memoryaccess，MVDMA)434。NRAM 431用以存储供处理器核306计算的输入、输出数据及中间结果；WRAM 432则用以存储深度学习网络的权值；IODMA 433通过广播总线309控制NRAM 431/WRAM 432与DRAM 204的访存；MVDMA 434则用以控制NRAM 431/WRAM 432与SRAM 308的访存。

回到图3，存储核307主要用以存储和通信，即存储处理器核306间的共享数据或中间结果、以及执行集群305与DRAM 204之间的通信、集群305间彼此的通信、处理器核306间彼此的通信等。在其他实施例中，存储核307具有标量运算的能力，用以执行标量运算。

存储核307包括共享存储单元(SRAM)308、广播总线309、集群直接内存访问模块(cluster direct memory access，CDMA)310及全局直接内存访问模块(global directmemory access，GDMA)311。SRAM 308承担高性能数据中转站的角色，在同一个集群305内不同处理器核306之间所复用的数据不需要通过处理器核306各自向DRAM 204获得，而是经SRAM 308在处理器核306间中转，存储核307只需要将复用的数据从SRAM 308迅速分发给多个处理器核306即可，以提高核间通讯效率，亦大大减少片上片外的输入/输出访问。

广播总线309、CDMA 310及GDMA 311则分别用来执行处理器核306间的通信、集群305间的通信和集群305与DRAM 204的数据传输。以下将分别说明。

广播总线309用以完成集群305内各处理器核306间的高速通信，本实施例的广播总线309支持核间通信方式包括单播、多播与广播。单播是指点对点(即单一处理器核至单一处理器核)的数据传输，多播是将一份数据从SRAM 308传输到特定几个处理器核306的通信方式，而广播则是将一份数据从SRAM 308传输到所有处理器核306的通信方式，属于多播的一种特例。

CDMA 310用以控制在同一个计算装置201内不同集群305间的SRAM 308的访存。GDMA 311与外部存储控制器301协同，用以控制集群305的SRAM 308到DRAM 204的访存，或是将数据自DRAM 204读取至SRAM 308中。

图5示出本实施例的一种系统整合单晶片的截面剖视图。该系统整合单晶片500可以采用晶圆堆叠技术(wafer-on-wafer，WoW)制造而成的。晶圆堆叠技术通过10微米的硅通孔(through silicon via，TSV)垂直连接上下晶片，硅通孔技术是一项高密度封装技术，通过铜、钨、多晶硅等导电物质的填充，实现硅通孔的垂直电气互连，进而减小互联长度、降低信号延迟，实现晶片间的低功耗、高速通讯、增加宽带和实现器件集成的小型化。本实施例的系统整合单晶片包括多层垂直单元结构，每个单元结构包括晶片及混合键合层，图中示例性的展示2层垂直单元结构：第一晶片501及第一混合键合层502，和第二晶片503及第二混合键合层504。

第一晶片501分为逻辑侧505和相对侧506，相对侧506与逻辑侧505相对，在图中，逻辑侧505指的是第一晶片501的下侧，相对侧506则是第一晶片501的上侧。逻辑侧505设置有逻辑电路(芯片)以实现特定的功能，例如是计算装置201或处理装置203，即图中所示的有源器件507。相对侧506则是第一晶片501中未布设逻辑电路的闲置区域。

第一晶片501包括第一工序层508，其设置于第一晶片501的逻辑侧505，第一工序层508整合了前道工序层(front end of line,FEOL)及后道工序层(backend of line，BEOL)。前道工序是在硅衬底上划分制备晶体管的区域，然后离子注入实现N型和P型区域，实现N型和/或P型场效应晶体管。后道工序是多层的导电金属线，这些导电金属线可以将衬底上的晶体管按设计的要求连接起来，实现特定的功能。经过前道工序和后道工序后，分别形成前道工序层及后道工序层。有源器件507设置在第一工序层508与衬底上。

第一晶片501还包括多个深沟道电容器509，用以对有源器件507供电。在本实施例中，深沟道电容器509的宽度与深度的比例约为1:5，较佳地，深沟道电容器509的宽度约为1微米、深度约为5微米，深沟道电容器509和有源器件507的垂直距离小于60微米，优选地，深沟道电容器509和有源器件507的距离约为10微米。

第一晶片501还包括多个第一硅通孔510。第一硅通孔510垂直贯穿于第一晶片501，通过第一工序层508中的导电金属线与有源器件507电性连接。

第一混合键合层502是一种晶圆与晶圆之间或者晶圆与晶片之间的键合界面，既有金属又有绝缘物质的键合方式，导电金属构成第一混合键合层502的布线。通过第一混合键合层502中的布线，可以使得第一晶片501向上或向下进行电性传导。

第二晶片503具有与第一晶片501相同或类似的结构，其包括第二工序层511、有源器件512、多个第二硅通孔513及多个深沟道电容器514，其分别与第一晶片501中的第一工序层508、有源器件507、第一硅通孔510、深沟道电容器509具有相同或类似的结构和功能，不再赘述。

第二混合键合层504具有与第一混合键合层502相同或类似的结构，不再赘述。通过第二混合键合层504中的布线，可以使得第二晶片503向上或向下进行电性传导。

需要说明的是，本实施例中的系统整合单晶片500可以包括N个(N大于或等于2)具有与第一晶片501相同或类似结构的晶片(如图5中的第二晶片503)垂直堆叠，各个晶片之间通过混合键合层的混合键合方式电性互联。

系统整合单晶片500通过a端和b端的两路通路接通外部电源，例如a端可以接通工作电压(Vdd)、b端可以接通公共接地端电压(Vss)。系统整合单晶片500的a端口与外部电源接通后，经过第一工序层508→第一硅通孔510→第一混合键合层502→第二工序层511→第一混合键合层502→深沟道电容器509的通路(即图5中的a端路径箭头所示)，连接至这些深沟道电容器509的正电端，这些深沟道电容器509的负电端又从第一混合键合层502→第二工序层511→第一混合键合层502→第一硅通孔510→第一工序层508，最后到达公共接地端电压(即图5中的b端路径箭头所示)。此回路可以对深沟道电容器509进行充电。

下面结合图5对深沟道电容器509向有源器件507供电的原理进行说明。深沟道电容器509对有源器件507放电时，电荷可以通过深沟道电容器509→第一混合键合层502→第二工序层511→第一混合键合层502→第一硅通孔510→第一工序层508→有源器件507，以实现对第一工序层508中的有源器件507供电。本实施例中，有源器件507和深沟道电容器509是并联关系。

深沟道电容器509还可以对第二晶片503的有源器件512供电。如图所示，有源器件512设置于第二晶片的逻辑侧505，深沟道电容器509可以通过第一混合键合层502→第二工序层511→有源器件512的通路向有源器件512供电。同样地，深沟道电容器509和有源器件512为并联关系。

综上所述，本实施例的深沟道电容器不仅可以对同一个晶片的有源器件进行供电，还可以对系统整合单晶片中垂直堆叠的其他晶片的有源器件进行供电，不论这些有源器件位于深沟道电容器的上方或下方。

图6示出另一实施例的系统整合单晶片的截面剖视图，系统整合单晶片600是通过CoW(chip on wafer)的封装制程而制成的CoW芯片。CoW封装制程指的是先将芯片连接至晶圆，然后再对晶圆进行切割进而得到CoW芯片。系统整合单晶片600同样包括多层垂直单元结构，每个单元结构包括晶片及混合键合层，图中示例性的展示3层垂直单元结构，除了第一晶片501及第一混合键合层502，和第二晶片503及第二混合键合层504外，与前述实施例不同处在于系统整合单晶片600还包括基层晶片601、基层混合键合层602及模塑层610，基层晶片601及基层混合键合层602位于第一晶片501的下方，与第一工序层508相接。模塑层610用于填充第一晶片501和第二晶片503与其他晶片间的间隙。

基层晶片601亦具有逻辑侧603和与逻辑侧603相对的相对侧604，逻辑侧603处设置有有源器件605，与第一晶片501和第二晶片503不同处在于，逻辑侧603位于基层晶片601的上方，相对侧604位于基层晶片601的下方。基层晶片601包括基层工序层606，位于逻辑侧603，其结构与第一工序层508相同，不再赘述。

基层混合键合层602设置于基层工序层606与第一工序层508间，深沟道电容器509通过第一混合键合层502→第二工序层511→第一混合键合层502→第一硅通孔510→第一工序层508→基层混合键合层602→基层工序层606→有源器件605(即图6中的路径箭头所示)，对有源器件605供电。

在本实施例的一些可选的实现方式中，基层晶片601还可以包括设置于相对侧604的深沟道电容器607、贯穿基层晶片601的基层硅通孔608及底层工序层609。底层工序层609包括由钝化层(passivation)和导电金属(例如铜)组成的布线，通过这些布线可以使深沟道电容器607和基层硅通孔608电性互联。深沟道电容器607通过底层工序层609→基层硅通孔608→基层工序层606对有源器件605供电。不仅如此，深沟道电容器607还可以对第一晶片501或第二晶片503的有源器件供电，以第一晶片501为例，深沟道电容器607通过底层工序层609→基层硅通孔608→基层工序层606→基层混合键合层602→第一工序层508向第一晶片501中的有源器件507供电。

前述多个实施例示例性地展示了本披露通过将深沟道电容器设置在晶片逻辑侧相对的相对侧，以缩短深沟道电容器的供电路径，提供更稳定的电容量给系统整合单晶片中各层晶片的有源器件。

图7示出根据本披露另一个实施例的生成系统整合单晶片的方法的流程图，更详细来说是生成图5的系统整合单晶片的方法。本实施例采用了晶圆堆叠技术制程，其中图8至图16示出本实施例的各步骤相应的系统整合单晶片的部分截面剖视图。

在步骤701中，同时参照图8所示的结构800，依次采用硅通孔技术、前道工序、后道工序，形成第一晶圆5011的第一工序层508和多个第一硅通孔510。在此步骤完成后，形成如图8所示的结构800。第一硅通孔510形成于第一晶圆5011中，第一工序层508设置于第一晶圆5011的逻辑侧505，第一工序层508包括有源器件507，也就是在第一晶圆的一侧(逻辑侧)形成第一逻辑层(第一工序层508加上有源器件507)。

在步骤702中，将第一晶圆5011翻转并将翻转后的第一晶圆5011安装于玻璃载体801上。在此步骤完成后，可以形成如图9所示的结构900。

在步骤703中，研磨抛光第一晶圆5011，以裸露第一硅通孔510。在此步骤完成后，形成如图10所示的结构1000。

在步骤704中，于第一晶圆5011的相对侧506刻蚀深沟道802。本实施例可以采用光刻(photo&etch)技术在相对侧506刻蚀深沟道802。可选地，深沟道802的宽度与深度的比例约为1:5，例如深沟道电容器的宽度约为1微米、深度约为5微米。在此步骤完成后，于玻璃载体801上形成如图11所示的结构1100，其中，深沟道802设置于第一晶圆5011的相对侧506。

在步骤705中，同时参照图12所示的结构1200，于深沟道802处沉积绝缘层802-3和多个金属层(即图12中示出的第一金属层802-2和第二金属层802-4)。在此步骤中，首先采用低温化学气相沉积技术在深沟道802处沉积第一层介电质802-1，然后继续在深沟道802处沉积导电金属以形成第一金属层802-2，接着继续采用低温化学气相沉积技术在深沟道802处沉积第二层介电质以形成绝缘层802-3，最后继续在深沟道802处沉积导电金属以形成第二金属层802-4。绝缘层802-3构成电容器的绝缘介质，第一金属层802-2和第二金属层802-4则构成电容器的正负极板。在此步骤完成后，在深沟道处生成电容器，形成如图12所示的结构1200。

在步骤706中，形成第一混合键合层的第一层5031。首先沉积一层包覆深沟道电容器802和第一硅通孔510的介电质，然后通过光刻技术形成多个导孔，接着在导孔处沉积导电金属(例如铜)，进而形成第一混合键合层的第一层5031中的布线803。通常而言，用于键合两个晶圆的混合键合层包括两层结构，在此实施例中，这两层结构分别形成于两个晶圆之上，最后再进行贴合。此步骤形成其中一层，称为混合键合层的第一层，贴合于第一晶圆5011。在此步骤完成后，形成如图13所示的结构1300，在电性连接深沟道电容器的两个导孔中，一个导孔与第一金属层802-2电性连接，另一个导孔与第二金属层802-4电性连接。

在步骤707中，依次采用硅通孔技术、前道工序、后道工序，形成第二晶圆5033的第二工序层511和多个第二硅通孔513。在此步骤完成后，可以形成如图14所示的结构1400。第二硅通孔513形成于第二晶圆5033中，第二工序层511设置于第二晶圆5022的逻辑侧505，有源器件512设置在第二工序层511与衬底上。

在步骤708中，形成第一混合键合层的第二层5032。首先沉积一层覆盖第二工序层511的介电质，然后通过光刻技术形成多个导孔，接着在导孔处沉积导电金属(例如铜)进而形成第一混合键合层的第二层5032中的布线803。通过这些布线可以使得第一混合键合层的第二层5032、第二工序层511、第二硅通孔513电性连接。在此步骤完成后，形成如图15所示的结构1500。

在步骤709中，键合第一混合键合层的第一层5031和第二层5032，以使第一晶圆5011和第二晶圆5033通过第一混合键合层键合。在此步骤完成后，可以形成如图16所示的结构1600。

在步骤710中，于第二晶圆5033的相对侧506形成第二混合键合层。第二混合键合层的结构和形成方法与第一混合键合层相同或近似，在此不再赘述。

最后，经过去玻璃载体工艺和晶圆切割工艺(saw)，将第一晶圆5011和第一晶圆5033切割成第一晶片501和第二晶片503，以得到根据本披露实施例的系统整合单晶片。通过第一混合键合层的第一层5031与第二层5032中的布线803，使得第一晶圆5011和第二晶圆5033电性连接，让深沟道电容器802通过这些布线向第一晶圆5011和第二晶圆5033至少其中之一供电。

图17示出根据本披露另一个实施例的生成系统整合单晶片的方法的流程图，即生成图6的系统整合单晶片的方法实施例。本实施例采用了CoW(chip on wafer)的封装制程。本实施例的方法如图17所示，最终形成图6所示的系统整合单晶片。

在步骤1701中，依次采用硅通孔技术、前道工序、后道工序，形成基层晶圆的基层工序层和多个基层硅通孔。在步骤1702中，形成基层混合键合层的第一层。在步骤1703中，依次采用硅通孔技术、前道工序、后道工序，形成第一晶片的工序层和硅通孔。在步骤1704中，形成针对第一晶片的基层混合键合层的第二层。在步骤1705中，键合基层混合键合层的第一层和第二层，以使基层晶圆和第一晶片通过基层混合键合层键合。在步骤1706中，采用模塑封装工艺(molding compound formation)塑封第一晶片。在步骤1707中，研磨抛光第一晶片，以裸露硅通孔。在步骤1708中，于第一晶片的相对侧刻蚀深沟道。在步骤1709中，于深沟道处沉积绝缘层和多个金属层。在步骤1710中，形成第一晶片的混合键合层以键合第二晶片。在步骤1711中，于第二晶片的相对侧形成第二混合键合层。

在本实施例中，步骤1701与上述步骤701类似、步骤1702与上述步骤708类似、步骤1703与上述步骤701类似、步骤1704与上述步骤708类似、步骤1705与上述步骤709类似、步骤1707与上述步骤703类似、步骤1708与上述步骤704、步骤1709与上述步骤705类似、步骤1710与上述步骤706类似、步骤1711与上述步骤710类似，不再赘述。

除了片上系统及内存，本披露的系统整合单晶片还可以包括各种集成电路，例如各种无源和有源微电子器件，像是电阻器、其他电容器类型(例如MIMCAP)、电感器、二极管、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结晶体管(BJT)、横向扩散金属氧化物半导体(LDMOS)晶体管、高功率金属氧化物半导体晶体管或其他类型的晶体管等。

本披露另一个实施例为一种计算机可读存储介质，其上存储有生成系统整合单晶片的计算机程序代码，当所述计算机程序代码由处理器运行时，执行如前所述各实施例的方法。在一些实现场景中，上述集成的单元可以采用软件程序模块的形式来实现。如果以软件程序模块的形式实现并作为独立的产品销售或使用时，所述集成的单元可以存储在计算机可读取存储器中。基于此，当本公开的方案以软件产品(例如计算机可读存储介质)的形式体现时，该软件产品可以存储在存储器中，其可以包括若干指令用以使得计算机设备(例如个人计算机、服务器或者网络设备等)执行本公开实施例所述方法的部分或全部步骤。前述的存储器可以包括但不限于U盘、闪存盘、只读存储器(read only memory，ROM)、随机存取存储器(random access memory，RAM)、移动硬盘、磁碟或者光盘等各种可以存储程序代码的介质。

本披露通过将深沟道电容器设置在晶片逻辑侧相对的相对侧，可以缩短深沟道电容器的供电路径，提供更多的电容器容量。本披露的技术方案中深沟电容器提供的容量够大，其供电效能更为优异。综上所述，本披露的技术方案的整体效能突出。

依据以下条款可更好地理解前述内容：

A1、一种系统整合单晶片，包括：

第一晶片，包括逻辑侧及与所述逻辑侧相对的相对侧，所述相对侧设置有深沟道电容器；

第二晶片；以及

第一混合键合层，用于键合所述第一晶片及所述第二晶片；

其中，所述深沟道电容器通过所述第一混合键合层向所述第一晶片及所述第二晶片其中之一供电。

A2、根据条款A1所述的系统整合单晶片，其中所述第一晶片包括有源器件，其设置于所述逻辑侧，所述深沟道电容器通过所述混合键合层向所述有源器件供电。

A3、根据条款A2所述的系统整合单晶片，其中所述深沟道电容器与所述有源器件的距离小于A60微米。

A4、根据条款A3所述的系统整合单晶片，其中所述深沟道电容器与所述有源器件的距离为A10微米。

A5、根据条款A1所述的系统整合单晶片，其中所述第一晶片还包括：

第一工序层，其设置于所述逻辑侧，所述第一工序层包括前道工序层及后道工序层；以及

多个第一硅通孔，贯穿所述第一晶片，用于电性连接所述第一工序层和所述第一混合键合层。

A6、根据条款A1所述的系统整合单晶片，其中所述第二晶片包括逻辑侧及与所述逻辑侧相对的相对侧，所述系统整合单晶片还包括第二工序层，其设置于所述第一混合键合层与所述第二晶片的逻辑侧间，所述第二工序层包括前道工序层及后道工序层，其中所述第一晶片的相对侧与所述第二晶片的逻辑侧通过所述第一混合键合层与所述第二工序层键合。

A7、根据条款A6所述的系统整合单晶片，其中所述第二晶片包括有源器件，其设置于所述第二晶片的逻辑侧，所述深沟道电容器通过所述第一混合键合层与所述第二工序层向所述第二晶片的有源器件供电。

A8、根据条款A6所述的系统整合单晶片，还包括：

第二混合键合层，其贴合于所述第二晶片的相对侧；以及

第二晶片包括多个第二硅通孔，贯穿所述第二晶片，用于电性连接所述第二工序层和所述第二混合键合层。

A9、根据条款A1所述的系统整合单晶片，还包括：

基层晶片，包括：

逻辑侧；

与所述逻辑侧相对的相对侧；以及

有源器件，其设置于所述基层晶片的逻辑侧；

基层工序层，贴合于所述基层晶片的逻辑侧，所述基层工序层包括前道工序层及后道工序层；以及

基层混合键合层，其设置于所述基层工序层与所述第一工序层间；

其中，所述深沟道电容器通过所述第一混合键合层、所述基层混合键合层与所述基层工序层向所述基层晶片的有源器件供电。

A10、根据条款A1至A9所述的系统整合单晶片，其中所述深沟道电容器的宽度与深度的比例约为A1:5。

A11、根据条款A1所述的系统整合单晶片，其中所述深沟道电容器的深度为5微米。

A12、一种生成系统整合单晶片的方法，所述系统整合单晶片包括第一晶片和第二晶片，所述第一晶片包括逻辑侧及与所述逻辑侧相对的相对侧，所述方法包括：

在所述逻辑侧形成第一逻辑层；

在所述相对侧形成深沟道电容器；以及

形成第一混合键合层，所述第一混合键合层用于键合所述第一晶片及所述第二晶片；

其中，所述深沟道电容器通过所述第一混合键合层向所述第一晶片及所述第二晶片其中之一供电。

A13、根据条款A1或A2所述的方法，其中所述形成深沟道电容器的步骤包括：

在所述相对侧刻蚀深沟道；以及

在所述深沟道处生成电容器，以形成所述深沟道电容器。

A14、根据条款A1或A3所述的方法，其中所述生成电容器的步骤包括：

在所述深沟道处沉积绝缘层和多个金属层；

其中，所述绝缘层构成所述电容器的绝缘介质，所述多个金属层构成所述电容器的极板。

A15、根据条款A1或A2所述的方法，还包括：

于所述逻辑侧形成第一工序层，所述第一工序层包括前道工序层及后道工序层；以及

形成多个第一硅通孔，所述多个第一硅通孔贯穿所述第一晶片，并电性连接所述第一工序层和所述第一混合键合层。

A16、根据条款A1或A2所述的方法，其中所述第二晶片包括逻辑侧及与所述逻辑侧相对的相对侧，所述方法还包括：

于所述第一混合键合层与所述第二晶片的逻辑侧间形成第二工序层，所述第二工序层包括前道工序层及后道工序层；

其中，所述第一晶片的相对侧与所述第二晶片的逻辑侧通过所述第一混合键合层与所述第二工序层键合。

A17、根据条款A1或A6所述的方法，其中所述第二晶片包括有源器件，其设置于所述第二晶片的逻辑侧，所述深沟道电容器通过所述第一混合键合层与所述第二工序层向所述第二晶片的有源器件供电。

A18、根据条款A1或A6所述的方法，还包括：

形成第二混合键合层于所述第二晶片的相对侧；以及

形成多个第二硅通孔，贯穿所述第二晶片，用于电性连接所述第二工序层和所述第二混合键合层。

A19、根据条款A1或A2所述的方法，其中所述系统整合单晶片还包括基层晶片，所述基层晶片包括逻辑侧、与所述逻辑侧相对的相对侧以及设置于所述基层晶片的逻辑侧的有源器件，所述方法还包括：

形成所述基层工序层，贴合于所述基层晶片的逻辑侧，所述基层工序层包括前道工序层及后道工序层；以及

形成基层混合键合层，其设置于所述基层工序层与所述第一工序层间；

其中，所述深沟道电容器通过所述第一混合键合层、所述基层混合键合层与所述基层工序层向所述基层晶片的有源器件供电。

A20、根据条款A1或A2所述的方法，所述系统整合单晶片采用CoW工艺制作而成。

A21、一种计算机可读存储介质，其上存储有生成系统整合单晶片的计算机程序代码，当所述计算机程序代码由处理装置运行时，执行条款A12至20任一项所述的方法。

以上对本披露实施例进行了详细介绍，本文中应用了具体个例对本披露的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本披露的方法及其核心思想；同时，对于本领域的一般技术人员，依据本披露的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本披露的限制。

Claims (21)

1.一种系统整合单晶片，包括：

第一晶片，包括逻辑侧及与所述逻辑侧相对的相对侧，所述相对侧设置有深沟道电容器；

第二晶片；以及

第一混合键合层，用于键合所述第一晶片及所述第二晶片；

其中，所述深沟道电容器通过所述第一混合键合层向所述第一晶片及所述第二晶片其中之一供电。

2.根据权利要求1所述的系统整合单晶片，其中所述第一晶片包括有源器件，其设置于所述逻辑侧，所述深沟道电容器通过所述混合键合层向所述有源器件供电。

3.根据权利要求2所述的系统整合单晶片，其中所述深沟道电容器与所述有源器件的距离小于60微米。

4.根据权利要求3所述的系统整合单晶片，其中所述深沟道电容器与所述有源器件的距离为10微米。

5.根据权利要求1所述的系统整合单晶片，其中所述第一晶片包括：

第一工序层，其设置于所述逻辑侧，所述第一工序层包括前道工序层及后道工序层；以及

多个第一硅通孔，贯穿所述第一晶片，用于电性连接所述第一工序层和所述第一混合键合层。

6.根据权利要求1所述的系统整合单晶片，其中所述第二晶片包括：

逻辑侧及与所述逻辑侧相对的相对侧；以及

第二工序层，其设置于所述第一混合键合层与所述第二晶片的逻辑侧间，所述第二工序层包括前道工序层及后道工序层；

其中，所述第一晶片的相对侧与所述第二晶片的逻辑侧通过所述第一混合键合层与所述第二工序层键合。

7.根据权利要求6所述的系统整合单晶片，其中所述第二晶片包括有源器件，其设置于所述第二晶片的逻辑侧，所述深沟道电容器通过所述第一混合键合层与所述第二工序层向所述第二晶片的有源器件供电。

8.根据权利要求6所述的系统整合单晶片，还包括第二混合键合层，其贴合于所述第二晶片的相对侧，所述第二晶片包括多个第二硅通孔，贯穿所述第二晶片，用于电性连接所述第二工序层和所述第二混合键合层。

9.根据权利要求1所述的系统整合单晶片，还包括：

基层晶片，包括：

逻辑侧；

与所述逻辑侧相对的相对侧；以及

有源器件，其设置于所述基层晶片的逻辑侧；

基层工序层，贴合于所述基层晶片的逻辑侧，所述基层工序层包括前道工序层及后道工序层；以及

基层混合键合层，其设置于所述基层工序层与所述第一工序层间；

其中，所述深沟道电容器通过所述第一混合键合层、所述基层混合键合层与所述基层工序层向所述基层晶片的有源器件供电。

10.根据权利要求1至9所述的系统整合单晶片，其中所述深沟道电容器的宽度与深度的比例约为1:5。

11.根据权利要求1所述的系统整合单晶片，其中所述深沟道电容器的深度为5微米。

12.一种生成系统整合单晶片的方法，所述系统整合单晶片包括第一晶片和第二晶片，所述第一晶片包括逻辑侧及与所述逻辑侧相对的相对侧，所述方法包括：

在所述逻辑侧形成第一逻辑层；

在所述相对侧形成深沟道电容器；以及

形成第一混合键合层，所述第一混合键合层用于键合所述第一晶片及所述第二晶片；

其中，所述深沟道电容器通过所述第一混合键合层向所述第一晶片及所述第二晶片其中之一供电。

13.根据权利要求12所述的方法，其中所述形成深沟道电容器的步骤包括：

在所述相对侧刻蚀深沟道；以及

在所述深沟道处生成电容器，以形成所述深沟道电容器。

14.根据权利要求13所述的方法，其中所述生成电容器的步骤包括：

在所述深沟道处沉积绝缘层和多个金属层；

其中，所述绝缘层构成所述电容器的绝缘介质，所述多个金属层构成所述电容器的极板。

15.根据权利要求12所述的方法，还包括：

于所述逻辑侧形成第一工序层，所述第一工序层包括前道工序层及后道工序层；以及

形成多个第一硅通孔，所述多个第一硅通孔贯穿所述第一晶片，并电性连接所述第一工序层和所述第一混合键合层。

16.根据权利要求12所述的方法，其中所述第二晶片包括逻辑侧及与所述逻辑侧相对的相对侧，所述方法还包括：

于所述第一混合键合层与所述第二晶片的逻辑侧间形成第二工序层，所述第二工序层包括前道工序层及后道工序层；

其中，所述第一晶片的相对侧与所述第二晶片的逻辑侧通过所述第一混合键合层与所述第二工序层键合。

17.根据权利要求16所述的方法，其中所述第二晶片包括有源器件，其设置于所述第二晶片的逻辑侧，所述深沟道电容器通过所述第一混合键合层与所述第二工序层向所述第二晶片的有源器件供电。

18.根据权利要求16所述的方法，还包括：

形成第二混合键合层于所述第二晶片的相对侧；以及

形成多个第二硅通孔，贯穿所述第二晶片，用于电性连接所述第二工序层和所述第二混合键合层。

19.根据权利要求12所述的方法，其中所述系统整合单晶片还包括基层晶片，所述基层晶片包括逻辑侧、与所述逻辑侧相对的相对侧以及设置于所述基层晶片的逻辑侧的有源器件，所述方法还包括：

形成所述基层工序层，贴合于所述基层晶片的逻辑侧，所述基层工序层包括前道工序层及后道工序层；以及

形成基层混合键合层，其设置于所述基层工序层与所述第一工序层间；

其中，所述深沟道电容器通过所述第一混合键合层、所述基层混合键合层与所述基层工序层向所述基层晶片的有源器件供电。

20.根据权利要求12所述的方法，所述系统整合单晶片采用CoW工艺制作而成。

21.一种计算机可读存储介质，其上存储有生成系统整合单晶片的计算机程序代码，当所述计算机程序代码由处理装置运行时，执行权利要求12至20任一项所述的方法。

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