CN114937643A - 半导体封装中的模塑管芯及其形成方法 - Google Patents

半导体封装中的模塑管芯及其形成方法 Download PDF

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dielectric
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陈洁
陈宪伟
陈明发
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Abstract

本公开涉及半导体封装中的模塑管芯及其形成方法。一种封装，包括：中介层，具有第一重新分布结构；第一管芯，通过电介质到电介质接合和金属到金属接合被直接接合到第一重新分布结构的第一表面；第二管芯，通过电介质到电介质接合和金属到金属接合被直接接合到第一重新分布结构的第一表面；密封剂，围绕第一管芯和第二管芯；以及多个导电连接件，在第一重新分布结构的与第一管芯和第二管芯相反的第二侧上。

Description

半导体封装中的模塑管芯及其形成方法
技术领域
本公开涉及半导体封装中的模塑管芯及其形成方法。
背景技术
由于各种电子元件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续提高，半导体工业经历了快速增长。在大多数情况下，集成密度的提高源于最小特征尺寸的迭代减小，这允许将更多组件集成到给定区域。随着对缩小电子器件的需求不断增长，出现了对半导体管芯的更小且更具创意的封装技术的需求。这类封装系统的示例是层叠封装(Package-on-Package，PoP)技术。在PoP器件中，顶部半导体封装堆叠在底部半导体封装的顶部上，以提供高水平的集成和组件密度。PoP技术通常能够在印刷电路板(printedcircuit board，PCB)上生产具有增强功能和小尺寸的半导体器件。
发明内容
根据本公开的一方面，提供了一种半导体封装，包括：中介层，其中，所述中介层包括第一重新分布结构；第一管芯，通过电介质到电介质接合和金属到金属接合被接合到所述第一重新分布结构的第一表面；第二管芯，通过电介质到电介质接合和金属到金属接合被接合到所述第一重新分布结构的第一表面；密封剂，围绕所述第一管芯和所述第二管芯；以及多个导电连接件，在所述第一重新分布结构的与所述第一管芯和所述第二管芯相反的第二侧上。
根据本公开的一方面，提供了一种半导体封装，包括：多个第一电介质层，所述多个第一电介质层中的每个第一电介质层都具有设置在其中的第一金属化图案；接合层，在所述多个第一电介质层之上；多个接合焊盘，在所述接合层中；第一管芯，包括：第一绝缘层，触及所述接合层；以及第一导电焊盘，触及所述多个接合焊盘；芯片堆叠，包括：第二绝缘层，触及所述接合层；以及第二导电焊盘，触及所述多个接合焊盘；以及密封剂，在所述接合层之上，所述密封剂设置在所述管芯堆叠和所述第一管芯周围。
根据本公开的一方面，提供了一种形成半导体封装的方法，包括：在衬底之上形成第一重新分布结构，其中，所述衬底不具有任何有源器件，并且其中，所述第一重新分布结构包括：多个第一金属化图案，在多个第一电介质层中；接合层，在所述多个第一金属化图案之上；以及多个接合焊盘，在所述接合层中，其中，所述多个接合焊盘电连接到所述多个第一金属化图案；将第一管芯接合到所述第一重新分布结构，其中，接合所述第一管芯包括：将所述第一管芯的第一绝缘层直接接合到所述接合层，以及将所述第一管芯的第一管芯连接件直接接合到所述多个接合焊盘；将第二管芯接合到所述第一重新分布结构，其中，接合所述第二管芯包括：将所述第二管芯的第二绝缘层直接接合到所述接合层，以及将所述第二管芯的第二管芯连接件直接接合到所述多个接合焊盘；以及将所述第一管芯和所述第二管芯封装在模塑料中。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各个方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1示出了根据一些实施例的集成电路管芯的横截面视图。
图2至图9示出了根据一些实施例的在用于形成半导体封装的工艺期间的中间步骤的横截面视图。
图10示出了根据一些实施例的封装的横截面视图。
图11至图16示出了根据一些实施例的在用于形成半导体封装的工艺期间的中间步骤的横截面视图。
图17示出了根据一些实施例的封装的横截面视图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。以下描述了组件和布置的特定示例以简化本公开。当然，这些只是示例，而并不旨在进行限制。例如，在下面的描述中在第二特征之上或上方形成第一特征可以包括其中第一特征和第二特征以直接接触方式形成的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文可以使用空间相关术语(例如，“下方”、“之下”、“低于”、“之上”、“上部”等)以易于描述图中所示的一个元件或特征相对于另外(一个或多个)元件或(一个或多个)特征的关系。这些空间相关术语旨在涵盖器件在使用或操作中的除了图中所示的定向之外的不同定向。器件可以以其他方式定向(旋转90度或处于其他定向)，并且本文使用的空间相关描述符也可以相应地解释。
根据一些实施例，中介层结构(interposer structure)设置有直接接合到其上的半导体管芯和/或管芯堆叠。例如，混合接合工艺可以用于在中介层结构和其他封装组件(半导体管芯和/或管芯堆叠)之间形成直接金属到金属和直接绝缘体到绝缘体接合。半导体管芯和/或管芯堆叠之间的互连可以通过混合接合和中介层来提供。各种实施例可以实现下列非限制性优点中的一者或多者：更细的凸块间距；通过使用混合接合的小形状因子(small form factor，SFF)封装；用于实现高密度的管芯到管芯互连的针对芯片I/O的较小接合间距可扩展性；提高的机械耐久性；改进的电气性能；减少的缺陷；以及提高的良率。此外，短的管芯到管芯连接具有下列优点：较小的形状因子、较高的带宽、改进的电源完整性(PI)、改进的信号完整性(SI)、以及较低的功耗。
下面在特定上下文中描述各种实施例。具体地，描述了衬底上的晶圆上芯片类型的集成芯片上系统(system on integrated chip，SoIC)封装。然而，各种实施例也可以应用于其他类型的封装技术，例如集成扇出(integrated fan-out，InFO)封装等。
图1示出了根据一些实施例的集成电路管芯50的横截面视图。集成电路管芯50将在后续处理中被封装，以形成集成电路封装。集成电路管芯50可以是逻辑管芯(例如，中央处理单元(central processing unit，CPU)、图形处理单元(graphics processing unit，GPU)、芯片上系统(system-on-a-chip，SoC)、应用处理器(application processor，AP)、微控制器等)、存储管芯(例如，动态随机存取存储(dynamic random access memory，DRAM)管芯、静态随机存取存储(static random access memory，SRAM)管芯等)、电源管理管芯(例如，电源管理集成电路(power management integrated circuit，PMIC)管芯)、射频(radiofrequency，RF)管芯、传感器管芯、微机电系统(micro-electro-mechanical-system，MEMS)管芯、信号处理管芯(例如，数字信号处理(digital signal processing，DSP)管芯)、前端管芯(例如，模拟前端(analog front-end，AFE)管芯)等、或其组合。
集成电路管芯50可以形成在晶圆中，该晶圆可以包括在后续步骤中被分割以形成多个集成电路管芯的不同器件区域。集成电路管芯50可以根据适当制造工艺进行处理，以形成集成电路。例如，集成电路管芯50包括半导体衬底52，例如，硅(掺杂的、或未掺杂的)，或者绝缘体上半导体(semiconductor-on-insulator，SOI)衬底的有源层。半导体衬底52可以包括其他半导体材料，例如，锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。还可以使用其他衬底，例如，多层或梯度衬底。半导体衬底52具有有源表面(例如，图1中朝上的表面)，有时称为正表面，以及非有源表面(例如，图1中朝下的表面)，有时称为背表面。
器件(由晶体管表示)54可以形成在半导体衬底52的正表面。器件54可以是有源器件(例如，晶体管、二极管等)、电容器、电阻器等。层间电介质(inter-layer dielectric，ILD)56在半导体衬底52的正表面之上。ILD 56围绕并且可以覆盖器件54。ILD 56可以包括由下列材料形成的一个或多个电介质层，例如，磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。
导电插塞58延伸穿过ILD 56以电耦合和实体耦合器件54。例如，当器件54是晶体管时，导电插塞58可以耦合晶体管的栅极和源极/漏极区域。导电插塞58可以由钨、钴、镍、铜、银、金、铝等或其组合形成。互连结构60在ILD 56和导电插塞58之上。互连结构60将器件54互连以形成集成电路。互连结构60可以通过例如ILD 56上的电介质层中的金属化图案来形成。金属化图案包括形成在一个或多个低k电介质层中的金属线和过孔。互连结构60的金属化图案通过导电插塞58电耦合到器件54。
集成电路管芯50还包括焊盘62(例如，铝焊盘)，该焊盘62连接到外部连接。焊盘62在集成电路管芯50的有源侧上，例如，在互连结构60中和/或上。一个或多个钝化膜64在集成电路管芯50上，例如，在互连结构60和焊盘62的部分上。开口延伸穿过钝化膜64到达焊盘62。
管芯连接件66(例如，导电柱(例如，由诸如铜之类的金属形成))延伸穿过钝化膜64中的开口，并且实体耦合和电耦合到相应的焊盘62。管芯连接件66可以通过例如镀敷等形成。管芯连接件66电耦合集成电路管芯50的相应集成电路。
连接件66可以被电介质层68围绕，该电介质层68横向封装管芯连接件66，并且与集成电路管芯50横向相连。在后续处理步骤中，管芯连接件66和电介质层68可以用于将集成电路管芯50直接接合到另一封装组件(例如，中介层结构)。因此，电介质层68也可以称为接合层，并且可以由用于直接接合的任何适合材料制成，例如，氧化物(例如，氧化硅)、氮化物(例如，氮化硅)、氮氧化物(例如，氮氧化硅)等。电介质层68可以例如通过旋涂、化学气相沉积(CVD)、原子层沉积(ALD)等来形成。最初，电介质层68可以被沉积以掩埋管芯连接件66，使得电介质层68的最上表面高于管芯连接件66的最上表面。然后可以应用平坦化工艺(例如，化学机械抛光(CMP)、回蚀工艺等)，以使管芯连接件66和电介质层68的顶表面齐平，从而暴露出管芯连接件66。
在一些实施例中，集成电路管芯50是包括多个半导体衬底52的管芯堆叠的一部分。例如，管芯堆叠可以是存储器件，例如，混合存储立方体(hybrid memory cube，HMC)模块、高带宽存储(high bandwidth memory，HBM)模块等，其包括多个存储管芯。在这样的实施例中，管芯堆叠包括通过衬底通孔(through-substrate via，TSV)互连的多个集成电路管芯50，该衬底通孔延伸穿过集成电路管芯50的衬底52。每个半导体衬底52可以(或可以不)具有互连结构60.
图2至图9示出了根据一些实施例的在用于形成第一封装组件100的工艺期间的中间步骤的横截面视图。示出了第一封装区域100A和第二封装区域100B，并且一个或多个集成电路管芯50被封装以在每个封装区域100A和100B中形成集成电路封装。
在图2中，提供了载体衬底102。载体衬底102可以是玻璃载体衬底、陶瓷载体衬底等。载体衬底102可以是晶圆，使得可以同时在载体衬底102上形成多个封装。例如，载体衬底102可以是不具有任何有源或无源器件的体材料。
可以在载体衬底102上形成重新分布结构104。在所示的实施例中，重新分布结构104包括电介质层106、电介质层108(标记为108A、108B和108C)和金属化图案110(有时被称为重新分布层或重新分布线，标记为110A、110B和110C)。
电介质层106可以形成在载体衬底102上。电介质层106的底表面可以与载体衬底102的顶表面接触。在一些实施例中，电介质层106由聚合物形成，例如，聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等。在其他实施例中，电介质层106由下列材料形成：氮化物，例如氮化硅；氧化物，例如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)等；或类似材料。电介质层106可以通过任何可接受的沉积工艺来形成，例如，旋涂、CVD、层压等、或其组合。在一些实施例中，电介质层106可以不具有任何金属化图案，并且在后续去除载体衬底102时保护上覆的金属化图案110免受损坏。
金属化图案110A可以形成在电介质层106上。作为形成金属化图案110A的示例，在电介质层106之上形成种子层。在一些实施例中，种子层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，种子层包括钛层和在钛层之上的铜层。可以使用例如物理气相沉积(PVD)等来形成种子层。然后在种子层上形成光致抗蚀剂(未示出)并进行图案化。光致抗蚀剂可以通过旋涂等形成，并且可以被曝光以进行图案化。光致抗蚀剂的图案对应于金属化图案110A。图案化形成穿过光致抗蚀剂的开口，以暴露出种子层。在光致抗蚀剂的开口中和种子层的暴露部分上形成导电材料。导电材料可以通过镀敷来形成，例如电镀或化学镀等。导电材料可以包括金属，例如铜、钛、钨、铝等。然后，去除光致抗蚀剂和种子层的在其上未形成导电材料的部分。光致抗蚀剂可以通过可接受的灰化或剥离工艺来去除，例如使用氧等离子体等。一旦去除光致抗蚀剂，就去除种子层的暴露部分，例如通过使用可接受的蚀刻工艺，例如通过湿法蚀刻或干法蚀刻。种子层和导电材料的剩余部分形成金属化图案110A。
电介质层108A可以形成在金属化图案110A和电介质层106上。在一些实施例中，电介质层108A由聚合物形成，该聚合物可以是诸如PBO、聚酰亚胺、BCB之类的光敏材料，其可以使用光刻掩模来进行图案化。在其他实施例中，电介质层108A由下列材料形成：氮化物，例如氮化硅；氧化物，例如氧化硅、PSG、BSG、BPSG等；或类似材料。电介质层108A可以通过旋涂、层压、CVD等、或其组合来形成。然后，电介质层108A被图案化以形成暴露出金属化图案110A的部分的开口。图案化可以通过可接受的工艺来形成，例如当电介质层108A是光敏材料时通过将电介质层108A暴露于光、或者通过使用例如各向异性蚀刻来进行蚀刻。如果电介质层108A是光敏材料，则可以在曝光后对电介质层108A进行显影。
替代地，在未具体示出的其他实施例中，可以在形成金属化图案110A之前沉积电介质层108A。例如，电介质层108A可以使用如上所述的类似工艺由类似材料来沉积。在沉积之后，可以使用镶嵌工艺(例如，双镶嵌工艺或单镶嵌工艺)来在电介质层108A中图案化开口。开口的图案化可以对应于金属化图案110A的图案。然后可以例如使用镀敷工艺来在开口中沉积金属化图案110A。金属化图案110A最初可以溢出开口，并且可以使用平坦化工艺(例如，CMP工艺等)来使电介质层108A和金属化图案110A的顶部齐平。
可以分别在电介质层108B和108C中在金属化图案110A之上形成附加金属化图案110B和110C。具体地，金属化图案110B形成在电介质层108B中，该电介质层108B设置在电介质层108A和金属化图案110A之上。此外，金属化图案110C形成在电介质层108C中，该电介质层108C设置在电介质层108B和金属化图案110B之上。每个电介质层108B和108C可以使用如上文关于电介质层108A所描述的类似工艺由类似材料形成。此外，每个金属化图案110B和110C可以使用如上文关于金属化图案110A所描述的类似工艺由类似材料形成。
为了说明的目的，图2示出了具有特定数量的金属化图案(例如，金属化图案110A、110B和110C)的重新分布结构104。在一些实施例中，背面重新分布结构104可以包括任意数量的电介质层和金属化图案。如果要形成更多的电介质层和金属化图案，则可以重复上述步骤和工艺。金属化图案可以包括一个或多个导电元件。导电元件可以在金属化图案的形成期间中通过在下面的电介质层的表面之上和下面的电介质层的开口中形成种子层和金属化图案的导电材料来形成，从而互连和电耦合各种导电线。此外，完成的重新分布结构104可以不具有任何有源器件和/或不具有任何无源器件，并且载体衬底102和重新分布结构104可以统称为中介层。
在图3中，在金属化图案110C和电介质层108C之上形成重新分布结构104的接合焊盘114。形成接合焊盘114以用于到重新分布结构104的外部连接。接合焊盘114具有在电介质层108C的主表面上并沿着电介质层108C的主表面延伸的着陆焊盘部分，并且具有延伸穿过电介质层108C以实体耦合和电耦合金属化图案110C的过孔部分。作为结果，UBM 122电耦合到重新分布结构104的金属化图案。接合焊盘114可以使用如上文关于金属化图案110A所描述的类似工艺由类似材料形成。在一些实施例中，接合焊盘114具有与金属化图案110A、110B和110C不同的尺寸(例如，不同的厚度)。
同样在图3中示出的，可以在金属化图案110C和电介质层108C之上形成重新分布结构104的接合层112。接合焊盘114可以设置在接合层112中。接合层112可以是适合于实现电介质到电介质接合的任何材料。例如，接合层112可以包括氧化硅、氮化硅、氮氧化硅等，并且接合层112可以使用诸如PVD、CVD、ALD之类的适当沉积工艺来沉积。然后可以执行平坦化步骤以使接合焊盘114和接合层112的表面基本齐平。
在图4中，集成电路管芯50(例如，第一集成电路管芯50A、第二集成电路管芯50B和多个堆叠集成电路管芯50C)通过接合焊盘114和接合层112接合到重新分布结构104。期望类型和数量的集成电路管芯50粘附在每个封装区域100A和100B中。在所示的实施例中，多个集成电路管芯50彼此相邻地粘附。第一集成电路管芯50A和第二集成电路管芯50B可以是逻辑器件，例如中央处理单元(CPU)、图形处理单元(GPU)、芯片上系统(SoC)、微控制器等。多个堆叠集成电路管芯50C(有时称为管芯堆叠)可以是存储器件，例如动态随机存取存储(DRAM)管芯、静态随机存取存储(SRAM)管芯、混合存储立方体(HMC)模块、高带宽存储(HBM)模块等。在一些实施例中，集成电路管芯50A和50B可以是相同类型的管芯，例如SoC管芯。第一集成电路管芯50A、第二集成电路管芯50B和多个堆叠集成电路管芯50C可以在相同技术节点的工艺中形成，或者可以在不同技术节点的工艺中形成。例如，第一集成电路管芯50A可以是比第二集成电路管芯50B和/或堆叠集成电路管芯50C更先进的工艺节点。集成电路管芯50A和50B可以具有不同的尺寸(例如，不同的高度和/或表面积)，或者可以具有相同的尺寸(例如，相同的高度和/或表面积)。在其他实施例中，集成电路管芯的其他组合(例如，具有或不具有堆叠管芯)也是可能的。
集成电路管芯50A和50B以及堆叠集成电路管芯50C例如以混合接合配置被接合到重新分布结构104。集成电路管芯50面朝下设置，使得集成电路管芯50的正面面向重新分布结构104，并且集成电路管芯50的背面背离重新分布结构104。集成电路管芯50的电介质层68可以直接接合到接合层112，并且集成电路管芯50的管芯连接件66可以直接接合到接合焊盘114。在实施例中，电介质层68与接合层112之间的接合是氧化物到氧化物接合等。混合接合工艺进一步通过直接金属到金属接合，将集成电路管芯50的管芯连接件66直接接合到接合焊盘114。因此，集成电路管芯50和重新分布结构104之间的电连接可以通过管芯连接件66和接合焊盘114的实体和电连接来提供。在一些实施例中，界面还包括集成电路管芯50和重新分布结构104之间的电介质到金属界面(例如，其中管芯连接件66和接合焊盘114没有完美对齐和/或具有不同的宽度)。
作为示例，混合接合工艺开始于对电介质层68或接合层112中的一者或多者施加表面处理。表面处理可以包括等离子体处理。等离子体处理可以在真空环境中进行。在等离子体处理之后，表面处理可以进一步包括清洁工艺(例如，用去离子水进行冲洗等)，该清洁工艺可以应用于电介质层68或接合层112中的一者或多者。混合接合工艺然后可以继续，将管芯连接件66与接合焊盘114对齐。当集成电路管芯50和重新分布结构104对齐时，管芯连接件66可以与相应接合焊盘114重叠。接下来，混合接合包括预接合步骤，在此期间每个集成电路管芯50被放置与接合层112和相应接合焊盘114接触。预接合可以在室温下执行(例如，在约21℃和约25℃之间)。混合接合工艺继续执行退火，例如在约150℃和约400℃之间的温度下持续约0.5小时和约3小时之间的持续时间，使得管芯连接件55中的金属(例如，铜)与接合焊盘114的金属(例如，铜)彼此相互扩散，并且因此形成直接金属到金属接合。在其他实施例中，可以使用其他直接结合工艺(例如，使用粘合剂、聚合物到聚合物接合等)。
值得注意的是，集成电路管芯50在不使用焊料连接(例如，微凸块等)的情况下被接合到重新分布结构104。通过将集成电路管芯50直接接合到重新分布结构104，可以实现优势，例如更细的凸块间距；通过使用混合接合的小形状因子封装；用于实现高密度的管芯到管芯互连的针对芯片I/O的较小接合间距可扩展性；提高的机械耐久性；改进的电气性能；减少的缺陷；以及提高的良率。此外，可以在集成电路管芯50之间实现较短的管芯到管芯连接，并且其具有下列优点：较小的形状因子、较高的带宽、改进的电源完整性(PI)、改进的信号完整性(SI)、以及较低的功耗。
在图5中，密封剂120形成在各种组件上和周围。在形成之后，密封剂120封装集成电路管芯50，并且密封剂120可以接触接合层112的顶表面。密封剂120可以是模塑料、环氧树脂等。密封剂120可以通过压缩模塑、传递模塑等来施加，并且可以形成在重新分布结构104之上，使得集成电路管芯50被掩埋或覆盖。密封剂120还形成在集成电路管芯50之间的间隙区域中。密封剂120可以以液体或半液体形式被施加并且随后被固化。
在形成密封剂120之后，对密封剂120执行平坦化工艺以暴露出一个或多个集成电路管芯50(例如，堆叠集成电路管芯50C)。平坦化工艺还可以去除集成电路管芯50的被暴露的材料，同时其他集成电路管芯(例如，集成电路管芯50A和50B)在平坦化之后可以保持掩埋在密封剂120中。在工艺变化范围内的平坦化工艺之后，密封剂120的顶表面是基本共面的。平坦化工艺可以是例如化学机械抛光(CMP)、研磨工艺等。在一些实施例中，可以省略平坦化。在平坦化工艺之后，密封剂120可以具有在约50μm至约1000μm、或约300μm至约500μm的范围内的厚度T1。厚度T1可以对应于集成电路管芯50的最大支座高度，并且由于在没有焊料连接的情况下将集成电路管芯50接合到重新分布结构104，在所描述的实施例中可以有利地减小厚度T1。
在图6中，去除衬底102以暴露出重新分布结构104的电介质层106。去除衬底102可以使用任何合适的工艺来执行，例如研磨工艺、CMP工艺、回蚀工艺、其组合等。临时手柄(temporary handle)(未明确示出)(例如，玻璃载体衬底等)可以通过管芯附着膜(DAF)等附着到密封剂120的与重新分布结构104相反的表面。在将重新分布结构104接合到另一器件组件(例如，封装衬底200，参见图9)之后，可以随后去除临时手柄。
在图7中，形成凸块下金属化(under bump metallization，UBM)122以用于到重新分布结构104的外部连接。UBM 122具有在电介质层106的主表面上并沿着电介质层106的主表面延伸的凸块部分，并且具有延伸穿过电介质层106以实体耦合和电耦合金属化图案110A的过孔部分。作为结果，UBM 122电耦合到集成电路管芯50。
作为形成UBM 122的示例，穿过电介质层106形成开口以暴露出金属化图案110A的部分。例如，可以使用激光钻孔、蚀刻等来形成开口。导电UBM 122形成在开口中。在一些实施例中，UBM 122包括助焊剂，并且在助焊剂浸渍工艺中形成。在一些实施例中，UBM 122包括诸如焊料膏、银膏之类的导电膏，并且在印刷工艺中被分配。在一些实施例中，UBM 122以与金属化图案110A类似的方式形成，并且可以由与金属化图案110A类似的材料形成。在一些实施例中，UBM 122具有与金属化图案110A、110B和110C不同的尺寸。例如，UBM 122可以比金属化图案110A、110B和/或110C更厚。
还如图7所示，在UBM 122上形成导电连接件124。导电连接件124可以是球栅阵列(ball grid array，BGA)连接件、焊料球、金属柱、受控塌陷芯片连接(controlledcollapse chip connection，C4)凸块、微凸块、化学镀镍-化学镀钯-浸金技术(electroless nickel-electroless palladium-immersion gold technique，ENEPIG)形成的凸块等。导电连接件124可以包括导电材料，例如焊料、铜、铝、金、镍、银、钯、锡等、或其组合。在一些实施例中，通过蒸发、电镀、印刷、焊料转移、球放置等最初形成焊料层，来形成导电连接件124。一旦在结构上形成了焊料层，就可以执行回流以将材料成形为期望的凸块形状。在另一实施例中，导电连接件124包括通过溅射、印刷、电镀、化学镀、CVD等形成的金属柱(例如，铜柱)。金属柱可以是无焊料的，并且具有基本垂直的侧壁。在一些实施例中，金属帽盖层形成在金属柱的顶部上。金属帽盖层可以包括镍、锡、锡铅、金、银、钯、铟、镍钯金、镍金等、或其组合，并且可以通过镀敷工艺来形成。
在图8中，通过沿着例如第一封装区域100A和第二封装区域100B之间的切割线区域进行锯切，来执行分割工艺。锯切将第一封装区域100A与第二封装区域100B分割开。所得分割的器件100来自第一封装区域100A或第二封装区域100B中的一者。
在图9中，每个分割的第一封装组件100可以使用导电连接件124安装到封装衬底200。封装衬底200包括衬底核心202和在衬底核心202之上的接合焊盘204。衬底核心202可以由半导体材料制成，例如硅、锗、金刚石等。替代地，也可以使用复合材料，例如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化锗硅、磷化镓砷、磷化镓铟、其组合等。此外，衬底核心202可以是SOI衬底。通常，SOI衬底包括半导体材料层，例如外延硅、锗、硅锗、SOI、SGOI、或其组合。在一个替代实施例中，衬底核心202基于绝缘核心，例如玻璃纤维增强树脂核心。一种示例核心材料是玻璃纤维树脂，例如FR4。核心材料的替代品包括双马来酰亚胺-三嗪(BT)树脂、或者其他PCB材料或薄膜。诸如ABF或其他层压材料之类的构建膜可以用于衬底核心202。
衬底核心202可以包括有源和无源器件(未示出)。可以使用多种器件(例如，晶体管、电容器、电阻器、其组合等)来生成器件堆叠设计的结构和功能要求。可以使用任何合适的方法来形成器件。
衬底核心202还可以包括金属化层和过孔(未示出)，其中接合焊盘204实体耦合和/或电耦合到金属化层和过孔。金属化层可以形成在有源和无源器件之上，并且被设计为连接各种器件以形成功能电路。金属化层可以由电介质材料(例如，低k电介质材料)和导电材料(例如，铜)的交替层形成(其中过孔将导电材料层互连)，并且可以通过任何合适的工艺(例如，沉积、镶嵌、双镶嵌等)来形成。在一些实施例中，衬底核心202基本不具有有源和无源器件。导电连接件210(例如，球栅阵列(BGA)球等)可以设置在衬底核心202的与第一封装组件100相反的表面上。导电连接件210可以允许封装衬底200附接到另一组件，例如母板、印刷电路板(PCB)等。
在一些实施例中，导电连接件124被回流以将第一封装组件100附接到接合焊盘204。导电连接件124将封装衬底200(包括衬底核心202中的金属化层)电耦合和/或实体耦合到第一封装组件100。在一些实施例中，在衬底核心202上形成阻焊剂206。导电连接件124可以设置在阻焊剂206中的开口中，以电耦合和机械耦合到接合焊盘204。阻焊剂206可以用于保护衬底202的区域免受外部损坏。
导电连接件124可以具有在其被回流之前形成在其上的环氧树脂助焊剂(未示出)，其中在第一封装组件100附接到封装衬底200之后，环氧树脂助焊剂的至少一些环氧树脂部分剩余。该剩余的环氧树脂部分可以用作底部填充物，以减少应力并保护由回流导电连接件124而产生的接头。在一些实施例中，底部填充物208可以形成在第一封装组件100和封装衬底200之间，并且围绕导电连接件124。底部填充物208可以在附接第一封装组件100之后通过毛细流动工艺来形成，或者可以在附接第一封装组件100之前通过合适的沉积方法来形成。因此，形成包括第一封装组件100和封装衬底200的封装300A。
第一封装组件100可以在其他器件堆叠中实现。例如，示出了衬底结构上的晶圆上芯片，但是第一封装组件100也可以在层叠封装(PoP)配置(例如，具有集成扇出(InFO)配置)、倒装芯片球栅阵列(FCBGA)封装等中实现。可选地，可以将盖子或散热器(未具体示出)附接到第一封装组件100的与衬底相反的表面。
还可以包括其他特征和工艺。例如，可以包括测试结构以帮助对3D封装或3DIC器件进行验证测试。测试结构可以包括例如形成在重新分布层中或衬底上的测试焊盘，其允许测试3D封装或3DIC、使用探针和/或探针卡等。验证测试可以对中间结构以及最终结构执行。此外，本文公开的结构和方法可以与包含对已知良好管芯的中间验证的测试方法结合使用，以增加良率并降低成本。
在一些实施例中，无源器件(例如，表面安装器件(SMD)等)也可以附接到第一封装组件100(例如，到UBM 122)或封装衬底200(例如，到接合焊盘204)。例如，图10示出了根据一些实施例的具有无源器件的封装300B的横截面视图。封装300B可以类似于封装300A，其中相同的附图标记指示由相同工艺形成的相同元件。无源器件400可以是表面安装器件(SMD)等，并且包括一个或多个电容器、电感器、电阻器等、或其组合。无源器件400可以基本不具有任何有源器件。无源器件400可以使用混合接合工艺(例如，类似于上文关于将集成电路管芯50接合到重新分布结构104所描述的工艺)接合到重新分布结构104的金属化图案110A。具体地，无源器件400的接合层402可以使用电介质到电介质接合被直接接合到重新分布结构104的电介质层108A，并且无源器件400的接合焊盘404可以使用金属到金属接合被直接接合到金属化图案110A。接合层402和接合焊盘404可以分别由与接合层112和接合焊盘114相似的材料和相似的工艺形成。无源器件400可以在不具有焊料连接(例如，微凸块等)的情况下被接合，以在所得封装300B中实现较小形状因子。在一些实施例中，可以在去除衬底102之后去除电介质层106，以暴露出金属化图案110A。在其他实施例中，无源器件400可以在倒装芯片接合工艺中接合到重新分布结构104的金属化图案110A，例如通过回流无源器件400和金属化图案110A之间的焊料连接。
图11至图15示出了根据一些实施例的形成封装500A的中间步骤的横截面视图。在图11至图14中，形成第二封装组件150。示出了第一封装区域150A和第二封装区域150B，并且封装一个或多个集成电路管芯50以在每个封装区域150A和150B中形成集成电路封装。第二封装组件150可以类似于第一封装组件100，其中相同的附图标记表示由相同的工艺形成的相同的元件。
图11示出了使用与上述类似的工艺在其上形成有重新分布结构104的衬底102。衬底102可以包括衬底通孔(TSV)130，其可以电连接到重新分布结构104中的金属化图案。通孔130可以包括导电材料(例如，铜等)，并且可以从重新分布结构104延伸进入衬底102。绝缘阻挡层(未单独示出)可以形成在衬底102中的通孔130的至少一些部分的周围。绝缘阻挡层可以包括例如氧化硅、氮化硅、氮氧化硅等，并且可以用于将通孔130与衬底102实体和电隔离。在后续处理步骤中，衬底102可以被减薄以暴露出通孔130(参见图13)。在减薄之后，通孔130提供从衬底102的背面到衬底102的正面的电连接。
在图12中，集成电路管芯50(例如，第一集成电路管芯50A、第二集成电路管芯和多个堆叠集成电路管芯50C)使用例如如上所述的混合接合工艺被接合到重新分布结构104。通过将集成电路管芯50直接接合到重新分布结构104，可以实现优势，例如更细的凸块间距；通过使用混合接合的小形状因子封装；用于实现高密度的管芯到管芯互连的针对芯片I/O的较小接合间距可扩展性；提高的机械耐久性；改进的电气性能；减少的缺陷；以及提高的良率。此外，可以在集成电路管芯50之间实现较短的管芯到管芯连接，并且其具有下列优点：较小的形状因子、较高的带宽、改进的电源完整性(PI)、改进的信号完整性(SI)、以及较低的功耗。还如图12所示，密封剂120形成在如上所述的集成电路管芯150周围。
在图13中，对衬底102应用平坦化工艺以暴露出通孔130。平坦化可以去除衬底102的与重新分布结构104相反的部分，使得暴露出通孔130。平坦化可以通过任何合适的工艺来实现，例如研磨、CMP、回蚀等、或其组合。在平坦化之后，通孔130完全延伸穿过衬底120，并且提供从重新分布结构104到衬底120的与重新分布结构104相反的表面的互连。
在图14中，重新分布结构132形成在衬底102的与重新分布结构104相反的一侧上。重新分布结构132包括电介质层134(标记为134A、134B和134C)和金属化图案136(有时被称为重新分布层或重新分布线，标记为136A、136B和136C)。电介质层134和金属化图案136可以分别使用与电介质层108和金属化图案110相似的工艺并由相似的材料制成。金属化图案136可以通过通孔130电连接到金属化图案110。虽然图14将重新分布结构132图示为具有特定数量的电介质层134和金属化图案136，但是应当理解的是，在其他实施例中，重新分布结构132可以具有不同数量的电介质层134和/或金属化图案136。此外，重新分布结构132中电介质层和金属化图案的数量可以与重新分布结构104中电介质层和金属化图案的数量相同或不同。完成的重新分布结构132可以不具有任何有源器件和/或者不具有任何无源器件，并且载体衬底102、重新分布结构104和重新分布结构132可以统称为中介层。
还如图14所示，UBM 122和导电连接件124可以形成在重新分布结构132上。例如，UBM 122和导电连接件124可以使用与上述类似的材料和类似的工艺形成在重新分布结构132的金属化图案136C上。
在图15中，通过沿着例如第一封装区域150A和第二封装区域150B之间的切割线区域进行锯切，来执行分割工艺。锯切将第一封装区域150A与第二封装区域150B分割开。所得分割的器件150来自第一封装区域150A或第二封装区域150B中的一者。
在图16中，每个分割的第二封装组件150可以使用导电连接件124安装到封装衬底200。封装衬底200包括衬底核心202、在衬底核心202之上的接合焊盘204、和在衬底核心202的与如上所述的第二封装组件150相反的一侧上的导电连接件210。
在一些实施例中，导电连接件124被回流以将第二封装组件150附接到接合焊盘204。导电连接件124将封装衬底200(包括衬底核心202中的金属化层)电耦合和/或实体耦合到第二封装组件150。在一些实施例中，在衬底核心202上形成阻焊剂206。导电连接件124可以设置在阻焊剂206中的开口中，以电耦合和机械耦合到接合焊盘204。阻焊剂206可以用于保护衬底202的区域免受外部损坏。
导电连接件124可以具有在其被回流之前形成在其上的环氧树脂助焊剂(未示出)，其中在第二封装组件150附接到封装衬底200之后，环氧树脂助焊剂的至少一些环氧树脂部分剩余。该剩余的环氧树脂部分可以用作底部填充物，以减少应力并保护由回流导电连接件124而产生的接头。在一些实施例中，底部填充物208可以形成在第二封装组件150和封装衬底200之间，并且围绕导电连接件124。底部填充物208可以在附接第二封装组件150之后通过毛细流动工艺来形成，或者可以在附接第二封装组件150之前通过合适的沉积方法来形成。因此，形成包括第二封装组件150和封装衬底200的封装500A。
第二封装组件150可以在其他器件堆叠中实现。例如，示出了衬底结构上的晶圆上芯片，但是第二封装组件150也可以在PoP配置(例如，具有InFO配置)、FCBGA封装等中实现。可选地，可以将盖子或散热器(未具体示出)附接到第二封装组件150的与衬底200相反的表面。
还可以包括其他特征和工艺。例如，可以包括测试结构以帮助对3D封装或3DIC器件进行验证测试。测试结构可以包括例如形成在重新分布层中或衬底上的测试焊盘，其允许测试3D封装或3DIC、使用探针和/或探针卡等。验证测试可以对中间结构以及最终结构执行。此外，本文公开的结构和方法可以与包含对已知良好管芯的中间验证的测试方法结合使用，以增加良率并降低成本。
在一些实施例中，无源器件(例如，表面安装器件(SMD)等)也可以附接到第二封装组件150(例如，到UBM 122)或封装衬底200(例如，到接合焊盘204)。例如，图17示出了根据一些实施例的具有无源器件的封装500B的横截面视图。封装500B可以类似于封装500A，其中相同的附图标记指示由相同工艺形成的相同元件。无源器件400可以是表面安装器件(SMD)等，并且包括一个或多个电容器、电感器、电阻器等、或其组合。无源器件400可以基本不具有任何有源器件。无源器件400可以使用混合接合工艺(例如，类似于上文关于将集成电路管芯50接合到重新分布结构104所描述的工艺)接合到重新分布结构132的金属化图案136C。具体地，可以在UBM 122周围形成接合层138。接合层138可以使用与接合层112相似的工艺并由相似的材料形成。可以应用平坦化工艺，以使接合层138和UBM 122的表面齐平。接着，无源元件400的接合层402可以使用电介质到电介质接合被直接接合到重新分布结构132的接合层138，并且无源元件400的接合焊盘404可以使用金属到金属接合被直接接合到UBM 122。接合层402和接合焊盘404可以分别由与接合层112和接合焊盘114相似的材料和相似的工艺形成。无源器件400可以在不具有焊料连接(例如，微凸块等)的情况下被接合，以在所得封装500B中实现较小形状因子。在其他实施例中，无源器件400可以在倒装芯片接合工艺中接合到重新分布结构132的UBM 122，例如通过回流无源器件400与UBM 122之间的焊料连接(例如，微凸块等)。
各种实施例包括具有直接接合到其上的半导体管芯和/或管芯堆叠的中介层结构。例如，混合接合工艺可以用于在中介层结构和其他封装组件(半导体管芯和/或管芯堆叠)之间形成直接金属到金属和直接绝缘体到绝缘体接合。半导体管芯和/或管芯堆叠之间的互连可以通过混合接合和中介层来提供。各种实施例可以实现下列非限制性优点中的一者或多者：更细的凸块间距；通过使用混合接合的小形状因子(SFF)封装；用于实现高密度的管芯到管芯互连的针对芯片I/O的较小接合间距可扩展性；提高的机械耐久性；改进的电气性能；减少的缺陷；以及提高的良率。此外，短的管芯到管芯连接具有下列优点：较小的形状因子、较高的带宽、改进的电源完整性(PI)、改进的信号完整性(SI)、以及较低的功耗。
在一些实施例中，一种封装，包括：中介层，其中，中介层包括第一重新分布结构；第一管芯，通过电介质到电介质接合和金属到金属接合被接合到第一重新分布结构的第一表面；第二管芯，通过电介质到电介质接合和金属到金属接合被接合到第一重新分布结构的第一表面；密封剂，围绕第一管芯和第二管芯；以及多个导电连接件，在第一重新分布结构的与第一管芯和第二管芯相反的第二侧上。可选地，在一些实施例中，该封装还包括：多个堆叠管芯，其中，多个堆叠管芯通过电介质到电介质接合和金属到金属接合被直接接合到第一重新分布结构的第一表面。可选地，在一些实施例中，多个导电连接件实体接触第一重新分布结构的与第一重新分布结构的第一表面相反的第二表面。可选地，在一些实施例中，该封装还包括：无源器件管芯，通过电介质到电介质接合和金属到金属接合被直接接合到第一重新分布结构的第二表面。可选地，在一些实施例中，中介层还包括：第二重新分布结构；半导体衬底，在第一重新分布结构和第二重新分布结构之间；以及多个通孔，在半导体衬底中，其中，多个通孔将第一重新分布结构电连接到第二重新分布结构。可选地，在一些实施例中，多个导电连接件接触第二重新分布结构的与半导体衬底相反的第三表面。可选地，在一些实施例中，该封装还包括：无源器件管芯，通过电介质到电介质接合和金属到金属接合被直接接合到第二重新分布结构的第三表面。
在一些实施例中，一种半导体封装，包括：多个第一电介质层，多个第一电介质层中的每个第一电介质层都具有设置在其中的第一金属化图案；接合层，在多个第一电介质层之上；多个接合焊盘，在接合层中；第一管芯，包括：第一绝缘层，触及接合层；以及第一导电焊盘，触及多个接合焊盘；管芯堆叠，包括：第二绝缘层，触及接合层；以及第二导电焊盘，触及多个接合焊盘；以及密封剂，在接合层之上，该密封剂设置在管芯堆叠和第一管芯周围。可选地，在一些实施例中，该封装还包括：多个第二电介质层，多个第二电介质层中的每个第二电介质层都具有设置在其中的第二金属化图案；半导体衬底，在多个第一电介质层和多个第二电介质层之间，其中，半导体衬底不具有任何有源器件；以及多个通孔，延伸穿过半导体衬底。可选地，在一些实施例中，该封装还包括：集成无源器件(IPD)，接合到多个第一电介质层的与第一管芯和管芯堆叠相反的一侧。可选地，在一些实施例中，IPD在不具有焊料连接的情况下被接合到多个第一电介质层的与第一管芯和管芯堆叠相反的一侧。可选地，在一些实施例中，该封装还包括：封装衬底，通过多个导电连接件被接合到与IPD相同的表面，其中，IPD位于封装衬底和该相同的表面之间。可选地，在一些实施例中，该相同的表面是多个第一电介质层的表面。可选地，在一些实施例中，多个导电连接件包括焊料。
在一些实施例中，一种方法，包括：在衬底之上形成第一重新分布结构，其中，该衬底不具有任何有源器件，并且其中，该第一重新分布结构包括：多个第一金属化图案，在多个第一电介质层中；接合层，在多个第一金属化图案之上；以及多个接合焊盘，在接合层中，其中，多个接合焊盘电连接到多个第一金属化图案。该方法还包括：将第一管芯接合到第一重新分布结构，其中，接合第一管芯包括：将第一管芯的第一绝缘层直接接合到接合层，以及将第一管芯的第一管芯连接件直接接合到多个接合焊盘；将第二管芯接合到第一重新分布结构，其中，接合第二管芯包括：将第二管芯的第二绝缘层直接接合到接合层，以及将第二管芯的第二管芯连接件直接接合到多个接合焊盘；以及将第一管芯和第二管芯封装在模塑料中。可选地，在一些实施例中，该方法还包括：在将第一管芯和第二管芯封装在模塑料中之后，去除衬底。可选地，在一些实施例中，衬底包括电连接到多个第一金属化图案的多个通孔，并且其中，该方法还包括：平坦化衬底的与第一重新分布结构相反的表面以暴露出多个通孔。可选地，在一些实施例中，该方法还包括：在衬底的与第一重新分布结构相反的表面上形成第二重新分布结构，其中，第二重新分布结构包括在多个第二电介质层中的多个第二金属化图案，并且其中，多个通孔将多个第一金属化图案电连接到多个第二金属化图案。可选地，在一些实施例中，该方法还包括：在不具有焊料连接件的情况下将集成无源器件(IPD)接合到第一重新分布结构的与第一管芯和第二管芯相反的一侧。可选地，在一些实施例中，第二管芯设置在管芯堆叠中。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1.一种封装，包括：
中介层，其中，所述中介层包括第一重新分布结构；
第一管芯，通过电介质到电介质接合和金属到金属接合被接合到所述第一重新分布结构的第一表面；
第二管芯，通过电介质到电介质接合和金属到金属接合被接合到所述第一重新分布结构的第一表面；
密封剂，围绕所述第一管芯和所述第二管芯；以及
多个导电连接件，在所述第一重新分布结构的与所述第一管芯和所述第二管芯相反的第二侧上。
示例2.根据示例1所述的封装，还包括：多个堆叠管芯，其中，所述多个堆叠管芯通过电介质到电介质接合和金属到金属接合被直接接合到所述第一重新分布结构的第一表面。
示例3.根据示例1所述的封装，其中，所述多个导电连接件实体接触所述第一重新分布结构的与所述第一重新分布结构的第一表面相反的第二表面。
示例4.根据示例3所述的封装，还包括：无源器件管芯，通过电介质到电介质接合和金属到金属接合被直接接合到所述第一重新分布结构的第二表面。
示例5.根据示例1所述的封装，其中，所述中介层还包括：
第二重新分布结构；
半导体衬底，在所述第一重新分布结构和所述第二重新分布结构之间；以及
多个通孔，在所述半导体衬底中，其中，所述多个通孔将所述第一重新分布结构电连接到所述第二重新分布结构。
示例6.根据示例5所述的封装，其中，所述多个导电连接件接触所述第二重新分布结构的与所述半导体衬底相反的第三表面。
示例7.根据示例6所述的封装，还包括：无源器件管芯，通过电介质到电介质接合和金属到金属接合被直接接合到所述第二重新分布结构的第三表面。
示例8.一种半导体封装，包括：
多个第一电介质层，所述多个第一电介质层中的每个第一电介质层都具有设置在其中的第一金属化图案；
接合层，在所述多个第一电介质层之上；
多个接合焊盘，在所述接合层中；
第一管芯，包括：
第一绝缘层，触及所述接合层；以及
第一导电焊盘，触及所述多个接合焊盘；
芯片堆叠，包括：
第二绝缘层，触及所述接合层；以及
第二导电焊盘，触及所述多个接合焊盘；以及
密封剂，在所述接合层之上，所述密封剂设置在所述管芯堆叠和所述第一管芯周围。
示例9.根据示例8所述的半导体封装，还包括：
多个第二电介质层，所述多个第二电介质层中的每个第二电介质层都具有设置在其中的第二金属化图案；
半导体衬底，在所述多个第一电介质层和所述多个第二电介质层之间，其中，所述半导体衬底不具有任何有源器件；以及
多个通孔，延伸穿过所述半导体衬底。
示例10.根据示例9所述的半导体封装，还包括：集成无源器件(IPD)，接合到所述多个第一电介质层的与所述第一管芯和所述管芯堆叠相反的一侧。
示例11.根据示例10所述的半导体封装，其中，所述IPD在不具有焊料连接的情况下被接合到所述多个第一电介质层的与所述第一管芯和所述管芯堆叠相反的一侧。
示例12.根据示例11所述的半导体封装，还包括：封装衬底，通过多个导电连接件被接合到与所述IPD相同的表面，其中，所述IPD位于所述封装衬底和所述相同的表面之间。
示例13.根据示例12所述的半导体封装，其中，所述相同的表面是所述多个第一电介质层的表面。
示例14.根据示例12所述的半导体封装，其中，所述多个导电连接件包括焊料。
示例15.一种方法，包括：
在衬底之上形成第一重新分布结构，其中，所述衬底不具有任何有源器件，并且其中，所述第一重新分布结构包括：
多个第一金属化图案，在多个第一电介质层中；
接合层，在所述多个第一金属化图案之上；以及
多个接合焊盘，在所述接合层中，其中，所述多个接合焊盘电连接到所述多个第一金属化图案；
将第一管芯接合到所述第一重新分布结构，其中，接合所述第一管芯包括：将所述第一管芯的第一绝缘层直接接合到所述接合层，以及将所述第一管芯的第一管芯连接件直接接合到所述多个接合焊盘；
将第二管芯接合到所述第一重新分布结构，其中，接合所述第二管芯包括：将所述第二管芯的第二绝缘层直接接合到所述接合层，以及将所述第二管芯的第二管芯连接件直接接合到所述多个接合焊盘；以及
将所述第一管芯和所述第二管芯封装在模塑料中。
示例16.根据示例15所述的方法，还包括：在将所述第一管芯和所述第二管芯封装在所述模塑料中之后，去除所述衬底。
示例17.根据示例15所述的方法，其中，所述衬底包括电连接到所述多个第一金属化图案的多个通孔，并且其中，所述方法还包括：平坦化所述衬底的与所述第一重新分布结构相反的表面以暴露出所述多个通孔。
示例18.根据示例17所述的方法，还包括：在所述衬底的与所述第一重新分布结构相反的表面上形成第二重新分布结构，其中，所述第二重新分布结构包括在多个第二电介质层中的多个第二金属化图案，并且其中，所述多个通孔将所述多个第一金属化图案电连接到所述多个第二金属化图案。
示例19.根据示例15所述的方法，还包括：在不具有焊料连接件的情况下将集成无源器件(IPD)接合到所述第一重新分布结构的与所述第一管芯和所述第二管芯相反的一侧。
示例20.根据示例15所述的方法，其中，所述第二管芯设置在管芯堆叠中。

Claims (10)

1.一种半导体封装，包括：
中介层，其中，所述中介层包括第一重新分布结构；
第一管芯，通过电介质到电介质接合和金属到金属接合被接合到所述第一重新分布结构的第一表面；
第二管芯，通过电介质到电介质接合和金属到金属接合被接合到所述第一重新分布结构的第一表面；
密封剂，围绕所述第一管芯和所述第二管芯；以及
多个导电连接件，在所述第一重新分布结构的与所述第一管芯和所述第二管芯相反的第二侧上。
2.根据权利要求1所述的封装，还包括：多个堆叠管芯，其中，所述多个堆叠管芯通过电介质到电介质接合和金属到金属接合被直接接合到所述第一重新分布结构的第一表面。
3.根据权利要求1所述的封装，其中，所述多个导电连接件实体接触所述第一重新分布结构的与所述第一重新分布结构的第一表面相反的第二表面。
4.根据权利要求3所述的封装，还包括：无源器件管芯，通过电介质到电介质接合和金属到金属接合被直接接合到所述第一重新分布结构的第二表面。
5.根据权利要求1所述的封装，其中，所述中介层还包括：
第二重新分布结构；
半导体衬底，在所述第一重新分布结构和所述第二重新分布结构之间；以及
多个通孔，在所述半导体衬底中，其中，所述多个通孔将所述第一重新分布结构电连接到所述第二重新分布结构。
6.根据权利要求5所述的封装，其中，所述多个导电连接件接触所述第二重新分布结构的与所述半导体衬底相反的第三表面。
7.根据权利要求6所述的封装，还包括：无源器件管芯，通过电介质到电介质接合和金属到金属接合被直接接合到所述第二重新分布结构的第三表面。
8.一种半导体封装，包括：
多个第一电介质层，所述多个第一电介质层中的每个第一电介质层都具有设置在其中的第一金属化图案；
接合层，在所述多个第一电介质层之上；
多个接合焊盘，在所述接合层中；
第一管芯，包括：
第一绝缘层，触及所述接合层；以及
第一导电焊盘，触及所述多个接合焊盘；
芯片堆叠，包括：
第二绝缘层，触及所述接合层；以及
第二导电焊盘，触及所述多个接合焊盘；以及
密封剂，在所述接合层之上，所述密封剂设置在所述管芯堆叠和所述第一管芯周围。
9.根据权利要求8所述的半导体封装，还包括：
多个第二电介质层，所述多个第二电介质层中的每个第二电介质层都具有设置在其中的第二金属化图案；
半导体衬底，在所述多个第一电介质层和所述多个第二电介质层之间，其中，所述半导体衬底不具有任何有源器件；以及
多个通孔，延伸穿过所述半导体衬底。
10.一种形成半导体封装的方法，包括：
在衬底之上形成第一重新分布结构，其中，所述衬底不具有任何有源器件，并且其中，所述第一重新分布结构包括：
多个第一金属化图案，在多个第一电介质层中；
接合层，在所述多个第一金属化图案之上；以及
多个接合焊盘，在所述接合层中，其中，所述多个接合焊盘电连接到所述多个第一金属化图案；
将第一管芯接合到所述第一重新分布结构，其中，接合所述第一管芯包括：将所述第一管芯的第一绝缘层直接接合到所述接合层，以及将所述第一管芯的第一管芯连接件直接接合到所述多个接合焊盘；
将第二管芯接合到所述第一重新分布结构，其中，接合所述第二管芯包括：将所述第二管芯的第二绝缘层直接接合到所述接合层，以及将所述第二管芯的第二管芯连接件直接接合到所述多个接合焊盘；以及
将所述第一管芯和所述第二管芯封装在模塑料中。
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