TWI813433B - 半導體結構 - Google Patents
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- TWI813433B TWI813433B TW111132866A TW111132866A TWI813433B TW I813433 B TWI813433 B TW I813433B TW 111132866 A TW111132866 A TW 111132866A TW 111132866 A TW111132866 A TW 111132866A TW I813433 B TWI813433 B TW I813433B
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 60
- 239000000463 material Substances 0.000 claims abstract description 64
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 239000010410 layer Substances 0.000 description 260
- 238000000034 method Methods 0.000 description 65
- 229920002120 photoresistant polymer Polymers 0.000 description 28
- 238000005530 etching Methods 0.000 description 21
- 238000004519 manufacturing process Methods 0.000 description 16
- 239000011241 protective layer Substances 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 238000009966 trimming Methods 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 5
- 239000002356 single layer Substances 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- Bipolar Transistors (AREA)
- Recrystallisation Techniques (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
一種半導體結構，包括基底與接墊結構。接墊結構位在基底上。接墊結構包括多個材料對與多個接墊。多個材料對堆疊在基底上而形成階梯結構。每個材料對包括導電層以及位在導電層上的介電層。每個接墊包括導電柱與接墊層。導電柱嵌入於材料對中且連接於材料對中的導電層。接墊層位在導電柱上。
Description
本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種具有接墊結構的半導體結構及其製造方法。
隨著記憶體元件的積集度增加，為了達到高密度以及高效能的目標，以三維記憶體元件取代二維記憶體元件已然成為一種趨勢。而垂直式記憶體元件便是三維記憶體元件中的一種。雖然垂直式記憶體元件可提升單位面積內的記憶體容量，但也增加了垂直式記憶體元件中內連線的困難度。
一般而言，三維記憶體元件常以具有階梯結構的導電層當作接墊，並利用接墊與其上的接觸窗當作內連線結構，以利於連接每一層的構件與其他構件。然而，在進行用以形成接觸窗開口的蝕刻製程時，會因階梯結構中不同位置的接墊與其上的介電層的頂面之間的距離的差異，使得階梯結構中最頂接墊被過度蝕刻，進而導致接觸窗開口貫穿最頂接墊並延伸至其下方的導電層。如此一來，由於後續形成的接觸窗與其他接墊或導電層之間產生不必要的橋接，因此會導致元件電性故障。因此，如何防止在接觸窗開口製程期間因過度蝕刻所導致的電性故障問題為目前重要的一門課題。
本發明提供一種半導體結構及其製造方法，其可防止在接觸窗開口製程期間因過度蝕刻所導致的電性故障問題。
本發明提出一種半導體結構，包括基底與接墊結構。接墊結構位在基底上。接墊結構包括多個材料對與多個接墊。多個材料對堆疊在基底上而形成階梯結構。每個材料對包括導電層以及位在導電層上的介電層。每個接墊包括導電柱與接墊層。導電柱嵌入於材料對中且連接於材料對中的導電層。接墊層位在導電柱上。
依照本發明的一實施例所述，在上述半導體結構中，接墊的厚度可大於導電層的厚度。
依照本發明的一實施例所述，在上述半導體結構中，接墊的厚度可為導電層的厚度的2倍至4倍。
依照本發明的一實施例所述，在上述半導體結構中，接墊的厚度可大於材料對的厚度。
依照本發明的一實施例所述，在上述半導體結構中，導電層、導電柱與接墊層可為一體成型。
依照本發明的一實施例所述，在上述半導體結構中，導電柱的底面與導電層的底面可為共平面。
依照本發明的一實施例所述，在上述半導體結構中，接墊層可位在導電柱的兩側的介電層的頂面上。
依照本發明的一實施例所述，在上述半導體結構中，接墊層的寬度可大於導電柱的寬度。
依照本發明的一實施例所述，在上述半導體結構中，接墊層的厚度可大於或等於導電柱的寬度的二分之一。
依照本發明的一實施例所述，在上述半導體結構中，導電柱的上視圖案可包括多邊形、圓形或橢圓形。
依照本發明的一實施例所述，在上述半導體結構中，接墊層的上視圖案的尺寸可大於導電柱的上視圖案的尺寸。
依照本發明的一實施例所述，在上述半導體結構中，接墊層的上視圖案的邊緣與導電柱的上視圖案的邊緣之間可具有間隙，且間隙可圍繞導電柱的上視圖案。
依照本發明的一實施例所述，在上述半導體結構中，接墊層的上視圖案的相對兩個側邊以及導電柱的上視圖案的相對兩個側邊可彼此齊平。
依照本發明的一實施例所述，在上述半導體結構中，更可包括多個接觸窗。接觸窗可電性連接於接墊。
依照本發明的一實施例所述，在上述半導體結構中，接墊層的寬度可大於接觸窗的底部的寬度。
依照本發明的一實施例所述，在上述半導體結構中，不同區域中的多個接觸窗可具有不同的著陸深度(landing depth)。
依照本發明的一實施例所述，在上述半導體結構中，更可包括保護層。保護層位在階梯結構與基底之間。
依照本發明的一實施例所述，在上述半導體結構中，接墊層的邊緣可超出導電層的邊緣。
依照本發明的一實施例所述，在上述半導體結構中，相鄰兩個接墊層之間的水平間距可實質上相等於接墊層的厚度。
本發明提出一種半導體結構的製造方法，包括以下步驟。提供基底。在基底上形成接墊結構。接墊結構包括多個材料對與多個接墊。多個材料對堆疊在基底上而形成第一階梯結構。每個材料對包括導電層以及位在導電層上的第一介電層。每個接墊包括導電柱與接墊層。導電柱嵌入於材料對中且連接於材料對中的導電層。接墊層位在導電柱上。
基於上述，在本發明所提出的半導體結構及其製造方法中，每個接墊包括導電柱與接墊層，導電柱嵌入於材料對中且連接於材料對中的導電層，且接墊層位在導電柱上。因此，相較於習知的接墊，本發明的接墊可具有較大的厚度，藉此可防止在接觸窗開口製程期間因過度蝕刻所導致的電性故障的問題。另外，由於利用厚度較厚的接墊在形成接觸窗開口的期間作為蝕刻終止層，因此可提升接觸窗開口的製程裕度並增加製程良率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
下文列舉實施例並配合附圖來進行詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。為了方便理解，在下述說明中相同的構件將以相同的符號標示來說明。此外，附圖僅以說明為目的，並未依照原尺寸作圖。另外，上視圖中的特徵與剖面圖中的特徵並非按相同比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A至圖1Q為根據本發明的一些實施例的半導體結構的製造流程剖面圖。圖1R為根據本發明的另一些實施例的半導體結構的剖面圖。圖2A至圖2C為根據本發明的一些實施例的半導體結構的製造流程的一些階段的上視圖。圖1A至圖1R為沿著圖2A至圖2C中的I-I’剖面線的剖面圖。圖3A至圖3C為根據本發明的另一些實施例的半導體結構的製造流程的一些階段的上視圖。圖4A至圖4C為根據本發明的另一些實施例的半導體結構的製造流程的一些階段的上視圖。在本實施例的上視圖中，省略剖面圖中的部分構件，以清楚說明上視圖中的各構件之間的設置關係。
請參照圖1A，提供基底100。在一些實施例中，基底100可為半導體基底(如，矽基底)、化合物半導體基底(如，砷化鎵基底)或絕緣體上半導體(semiconductor-on-insulator，SOI)基底，但本發明並不以此為限。此外，在圖1A中雖未示出，在基底100上可具有半導體元件(如主動元件及/或被動元件)、內連線結構及/或介電層等所需的構件，於此省略其說明。
接著，可在基底100上形成保護層102。在一些實施例中，保護層102的材料例如是氧化矽。在一些實施例中，保護層102的形成方法例如是化學氣相沉積法。
然後，可在基底100上形成堆疊結構104。在一些實施例中，堆疊結構104可形成在保護層102上。堆疊結構104包括交替堆疊的多個犧牲層106(如，犧牲層106a~106j)與多個介電層108(如，介電層108a~108j)。在一些實施例中，犧牲層106的材料例如是氮化矽。在一些實施例中，犧牲層106的形成方法例如是化學氣相沉積法。在一些實施例中，介電層108的材料例如是氧化矽。在一些實施例中，介電層108的形成方法例如是化學氣相沉積法。
接下來，可在堆疊結構104上形成終止層110。在一些實施例中，終止層110的材料例如是多晶矽。在一些實施例中，終止層110的形成方法例如是化學氣相沉積法。
請參照圖1B，可對終止層110進行圖案化，而暴露出堆疊結構104。舉例來說，終止層110可暴露出堆疊結構104的介電層108j。在一些實施例中，可藉由微影製程與蝕刻製程對終止層110進行圖案化。
請參照圖1C，可在堆疊結構104與終止層110上形成圖案化光阻層112。在一些實施例中，圖案化光阻層112可藉由微影製程來形成。
請參照圖1D，可利用圖案化光阻層112作為罩幕，移除部分介電層108j與部分犧牲層106j，而在介電層108j與犧牲層106j中形成多個開口114(如，開口114a~114j)。在一些實施例中，部分介電層108j與部分犧牲層106j的移除方法例如是乾式蝕刻法。
接著，可移除圖案化光阻層112。在一些實施例中，圖案化光阻層112的移除方法例如是乾式剝離法(dry stripping)或濕式剝離法(wet stripping)。
請參照圖1E，可在堆疊結構104與終止層110上形成圖案化光阻層116。圖案化光阻層116可暴露出開口114a與部分堆疊結構104。在一些實施例中，圖案化光阻層116可藉由微影製程來形成。
請參照圖1F，可利用圖案化光阻層116作為罩幕，進行蝕刻製程，以移除由圖案化光阻層116所暴露出的部分介電層108j與部分犧牲層106j以及位在開口114a下方的部分介電層108i與部分犧牲層106i，而使得開口114a的圖案轉移到介電層108i與犧牲層106i中。因此，轉移至介電層108i與犧牲層106i中的開口114a可暴露出介電層108h。此外，在此步驟中，圖案化光阻層116亦可被蝕刻，而使得圖案化光阻層116的厚度降低。在一些實施例中，上述蝕刻製程可為乾式蝕刻製程，例如是反應性離子蝕刻製程。
請參照圖1G，可對圖案化光阻層116進行修整製程(trimming process)，而暴露出開口114b。上述修整製程是指將圖案化光阻層116進行回縮(pull back)一距離D1。如此一來，如圖1G所示，圖案化光阻層116可暴露出開口114a與開口114b。在一些實施例中，在對圖案化光阻層116進行修整並回縮時，圖案化光阻層116的厚度也會降低。在一些實施例中，修整製程可藉由乾式蝕刻製程來進行。
請參照圖1H，可利用圖案化光阻層116作為罩幕，進行蝕刻製程，而移除部分介電層108j、部分犧牲層106j、部分介電層108i、部分犧牲層106i、部分介電層108h與部分犧牲層106h，以將開口114a的圖案形狀轉移至介電層108h與部分犧牲層106h中，且將開口114b的圖案形狀轉移至介電層108i與部分犧牲層106i中。因此，轉移至介電層108h與犧牲層106h中的開口114a可暴露出介電層108g，且轉移至介電層108i與犧牲層106i中的開口114b可暴露出介電層108h。此外，在此步驟中，圖案化光阻層116亦可被蝕刻，而使得圖案化光阻層116的厚度降低。在一些實施例中，上述蝕刻製程可為乾式蝕刻製程，如反應性離子蝕刻製程。
請參照圖1I，可對圖案化光阻層116進行修整製程，而暴露出開口114c。上述修整製程可將圖案化光阻層116回縮一距離D2。如此一來，如圖1I所示，圖案化光阻層116可暴露出開口114a、開口114b與開口114c。在一些實施例中，在對圖案化光阻層116進行修整並回縮時，圖案化光阻層116的厚度也會降低。在一些實施例中，修整製程可藉由乾式蝕刻製程來進行。
請參照圖1J，可重複上述進行上述蝕刻製程與上述修整製程，直到形成如圖1J所示的階梯結構104a。藉由上述方法，可對堆疊結構104進行圖案化，而形成階梯結構104a，且在階梯結構104a的每一階中形成開口114。在一些實施例中，開口114可貫穿一個介電層108與一個犧牲層106。
此外，在形成階梯結構104a之後，可移除圖案化光阻層116。在一些實施例中，圖案化光阻層116的移除方法例如是乾式剝離法或濕式剝離法。
在一些實施例中，開口114的上視圖案可為多邊形、圓形或橢圓形。請參照圖1J與圖2A，開口114的上視圖案可為正方形，但本發明並不以此為限。在另一些實施例中，如圖3A與圖4A所示，開口114的上視圖案可為長方形(圖3A)或長條形(圖4A)。
請參照圖1K，可共形地在階梯結構104a的多個上表面S1與多個側面S2上以及多個開口114中形成犧牲層118。在一些實施例中，犧牲層118更可共形地形成在終止層110上。在一些實施例中，犧牲層118的厚度T1可大於或等於開口114的寬度W1的二分之一。在一些實施例中，犧牲層118的材料例如是氮化矽。在一些實施例中，犧牲層118的形成方法例如是化學氣相沉積法。
請參照圖1L，可對犧牲層118進行表面硬化處理，而形成多個犧牲層120。多個犧牲層120覆蓋位在多個開口114中的犧牲層118且暴露出位在階梯結構104a的多個側面S2上的犧牲層118。在一些實施例中，犧牲層120可覆蓋終止層110。在一些實施例中，表面硬化處理可為氬電漿處理。
請參照圖1M，可移除位在階梯結構104a的多個側面S2上的犧牲層118。在一些實施例中，在移除位在階梯結構104a的多個側面S2上的犧牲層118的步驟中，部分犧牲層120可能會被移除，但本發明並不以此為限。在一些實施例中，位在階梯結構104a的多個側面S2上的犧牲層118的移除方法例如是濕式蝕刻法。舉例來說，可藉由熱磷酸來移除位在階梯結構104a的多個側面S2上的犧牲層118。
請參照圖1N，可在階梯結構104a與多個犧牲層120上形成介電層122。介電層122可為單層結構或多層結構。在一些實施例中，介電層122的材料例如是氧化矽。在一些實施例中，介電層122的形成方法例如是化學氣相沉積法。在一些實施例中，在形成介電層122的期間，可移除終止層110與位在終止層110上的犧牲層120。
在一些實施例中，位在開口114中的犧牲層118的上視圖案可為多邊形、圓形或橢圓形。請參照圖1N與圖2B，位在開口114中的犧牲層118的上視圖案可為正方形，但本發明並不以此為限。在另一些實施例中，如圖3B與圖4B所示，位在開口114中的犧牲層118的上視圖案可為長方形(圖3B)或長條形(圖4B)。此外，請參照圖2B、圖3B與圖4B，犧牲層120的上視圖案可為長條形。
請參照圖1O與圖2C，可進行取代製程，而將犧牲層106、犧牲層118與犧牲層120分別取代為導電層124、導電柱126與接墊層128。舉例來說，上述取代製程可包括以下步驟。首先，可在介電層122與階梯結構104a中形成狹縫SLT(圖2C)。雖然圖1O的剖面圖未繪示出狹縫SLT，但從圖2C中可知，狹縫SLT的延伸方向可平行於I-I’剖面線的方向。狹縫SLT可延伸至階梯結構104a的底面，而暴露出犧牲層106的截面以及犧牲層120的截面。接著，可移除犧牲層106、犧牲層118與犧牲層120，而形成多個空隙(未示出)。在一些實施例中，犧牲層106、犧牲層118與犧牲層120的移除方法例如是濕式蝕刻法。舉例來說，可在於狹縫SLT中施加蝕刻劑，以移除犧牲層106、犧牲層118與犧牲層120。在一些實施例中，上述蝕刻劑例如是熱磷酸。然後，進行沉積製程，以在多個空隙與多個狹縫SLT中形成導電材料層(未示出)。導電材料層可為單層結構或多層結構。在一些實施例中，導電材料層的材料例如是鎢、鈦、氮化鈦或其組合，但本發明並不以為限。接下來，可藉由回蝕刻製程來移除位在狹縫SLT中的導電材料層，而形成導電層124、導電柱126與接墊層128。
如此一來，如圖1O所示，在進行取代製程之後，犧牲層106被取代為導電層124，犧牲層118被取代為導電柱126，且犧牲層120被取代為接墊層128。在一些實施例中，導電層124、導電柱126與接墊層128可藉由相同製程同時形成。在一些實施例中，導電層124、導電柱126與接墊層128可為一體成型。在一些實施例中，導電層124、導電柱126與接墊層128的材料可為相同。導電層124、導電柱126與接墊層128可為單層結構或多層結構。在一些實施例中，導電層124、導電柱126與接墊層128的材料例如是鎢、鈦、氮化鈦或其組合，但本發明並不以為限。
藉由上述方法，可在基底100上形成接墊結構130。接墊結構130包括多個材料對132與多個接墊134(如，接墊134a~134j)。多個材料對132堆疊在基底100上而形成階梯結構104b。每個材料對132包括導電層124以及位在導電層124上的介電層108。每個接墊134包括導電柱126與接墊層128。導電柱126嵌入於材料對132中且連接於材料對132中的導電層124。接墊層128位在導電柱126上。接墊層128可位在材料對132中的介電層108的頂面S3上。在一些實施例中，保護層102可形成在階梯結構104b與基底100之間。
請參照圖1P，可在介電層122中形成多個接觸窗開口136(如，接觸窗開口136a~136j)。接觸窗開口136a~136j分別暴露出接墊134a~134j。在一些實施例中，可藉由微影製程與蝕刻製程對介電層122進行圖案化而形成接觸窗開口136。在一些實施例中，接墊134a~134j可在形成接觸窗開口136a~136j的期間作為蝕刻終止層。相較於接墊134a的頂面S4與介電層122的頂面S5之間的距離，接墊134j的頂面S6與介電層122的頂面S5之間的距離較短。如此一一來，在形成多個接觸窗開口136的製程期間，接觸窗開口136j會先接觸到最頂接墊134j的頂面S6，而使得最頂接墊134j的蝕刻量大於其他接墊134a-134i的蝕刻量。由於上述實施例的接墊134可具有較大的厚度，因此可防止在接觸窗開口136的製程期間因過度蝕刻所導致的電性故障的問題。另外，由於利用厚度較厚的接墊134在形成接觸窗開口136的期間作為蝕刻終止層，因此可提升接觸窗開口136的製程裕度並增加製程良率。
在一些實施例中，在形成接觸窗開口136之前，更可進行其他所需的製程，於此省略其說明。
請參照圖1Q，可在多個接觸窗開口136(如，接觸窗開口136a~136j)中形成多個接觸窗138(如，接觸窗138a~138j)。藉此，可在介電層122中形成電性連接於接墊134的接觸窗138。舉例來說，接觸窗138a~138j可分別電性連接至接墊134a~134j。在一些實施例中，多個接觸窗138的形成方法可包括以下步驟。首先，可形成填入多個接觸窗開口136的接觸窗材料層(未示出)。接觸窗材料層可為單層結構或多層結構。在一些實施例中，接觸窗材料層的材料例如是鎢、鈦、氮化鈦或其組合，但本發明並不以為限。在一些實施例中，接觸窗材料層的形成方法例如是物理氣相沉積法或化學氣相沉積法。接著，可移除位在多個接觸窗開口136的外部的接觸窗材料層，而形成多個接觸窗138。在一些實施例中，位在多個接觸窗開口136的外部的接觸窗材料層的移除方法例如是化學機械研磨(chemical mechanical polishing，CMP)法。在一些實施例中，接觸窗138的頂面S7與介電層122的頂面S5可為共平面。在一些實施例中，接觸窗138的材料與接墊134的材料可為相同。在另一些實施例中，接觸窗138的材料與接墊134的材料可為不同。接觸窗138可為單層結構或多層結構。在一些實施例中，接觸窗138的材料例如是鎢、鈦、氮化鈦或其組合，但本發明並不以為限。
以下，藉由圖1Q來說明本實施例的半導體結構10。此外，雖然半導體結構10的形成方法是以上述方法為例進行說明，但本發明並不以此為限。
請參照圖1Q，半導體結構10包括基底100與接墊結構130。在一些實施例中，半導體結構10可為三維記憶體結構，但本發明並不以此為限。
接墊結構130位在基底100上。接墊結構130包括多個材料對132與多個接墊134。多個材料對132堆疊在基底100上而形成階梯結構104b。每個材料對132包括導電層124以及位在導電層124上的介電層108。每個接墊134包括導電柱126與接墊層128。導電柱126嵌入於材料對132中且連接於材料對132中的導電層124。導電柱126可貫穿介電層108。接墊層128位在導電柱126上。接墊層128可位在材料對132中的介電層108的頂面S3上。在一些實施例中，接墊層128可位在導電柱126的兩側的介電層108的頂面S3上。在一些實施例中，接墊134的剖面形狀可為T形。在一些實施例中，導電層124、導電柱126與接墊層128可為一體成型。在一些實施例中，導電柱126的底面S8與導電層124的底面S9可為共平面。
在一些實施例中，接墊134的厚度T2可大於導電層124的厚度T3。在一些實施例中，接墊134的厚度T2可為導電層124的厚度T3的2倍至4倍。在一些實施例中，接墊134的厚度T2可大於材料對132的厚度T4。在一些實施例中，接墊層128的寬度W2可大於導電柱126的寬度W3。在一些實施例中，接墊層128的厚度T5可大於或等於導電柱126的寬度W3的二分之一。
在一些實施例中，相鄰兩個接墊層128之間的水平間距SS可實質上相等於接墊層128的厚度T5。在一些實施例中，水平間距SS的範圍可為接墊層128的厚度T5的90%至110%。
在一些實施例中，如圖1Q所示，接墊層128的邊緣E1與導電層124的邊緣E2可彼此齊平，但本發明並不以此為限。在另一些實施例中，如圖1R所示，接墊層128的邊緣E1可超出導電層124的邊緣E2。
在一些實施例中，導電柱126的上視圖案可為多邊形、圓形或橢圓形。在一些實施例中，如圖2C、圖3C與圖4C所示，導電柱126的上視圖案可為正方形(圖2C)或長方形(圖3C與圖4C)，但本發明並不以此為限。在一些實施例中，如圖2C、圖3C與圖4C所示，接墊層128的上視圖案的尺寸可大於導電柱126的上視圖案的尺寸。在一些實施例中，如圖2C所示，接墊層128的上視圖案的邊緣與導電柱126的上視圖案的邊緣之間可具有間隙G，且間隙G可圍繞導電柱126的上視圖案。在一些實施例中，如圖4C所示，接墊層128的上視圖案的相對兩個側邊S10以及導電柱126的上視圖案的相對兩個側邊S11可彼此齊平。
在一些實施例中，半導體結構10更可包括保護層102。保護層102位在階梯結構104b與基底100之間。在一些實施例中，半導體結構10更可包括介電層122。介電層122覆蓋接墊結構130。在一些實施例中，半導體結構10更可包括多個接觸窗138。多個接觸窗138可位在介電層122中。接觸窗138可電性連接於接墊134。在一些實施例中，接墊層128的寬度W2可大於接觸窗138的底部的寬度W4。在一些實施例中，不同區域中的多個接觸窗138可具有不同的著陸深度。
此外，半導體結構10中的各構件的詳細內容(如，材料、形成方法與功效)已於上述實施例進行詳盡地說明，於此不再說明。
基於上述實施例可知，在半導體結構10及其製造方法中，每個接墊134包括導電柱126與接墊層128，導電柱126嵌入於材料對132中且連接於材料對132中的導電層124，且接墊層128位在導電柱126上。因此，相較於習知的接墊，上述實施例的接墊134可具有較大的厚度，藉此可防止在接觸窗開口136的製程期間因過度蝕刻所導致的電性故障的問題。另外，由於利用厚度較厚的接墊134在形成接觸窗開口136的期間作為蝕刻終止層，因此可提升接觸窗開口136的製程裕度並增加製程良率。
綜上所述，在上述實施例的半導體結構及其製造方法中中，每個接墊包括導電柱與接墊層，導電柱嵌入於材料對中且連接於材料對中的導電層，且接墊層位在導電柱上。因此，相較於習知的接墊，上述實施例的接墊可具有較大的厚度，藉此可防止在接觸窗開口製程期間因過度蝕刻所導致的電性故障的問題。另外，由於利用厚度較厚的接墊在形成接觸窗開口的期間作為蝕刻終止層，因此可提升接觸窗開口的製程裕度並增加製程良率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:半導體結構
100:基底
102:保護層
104:堆疊結構
104a, 104b:階梯結構
106, 106a~106j, 118, 120:犧牲層
108, 108a~108j, 122:介電層
110:終止層
112, 116:圖案化光阻層
114, 114a~114j:開口
124:導電層
126:導電柱
128:接墊層
130:接墊結構
132:材料對
134, 134a~134j:接墊
136, 136a~136j:接觸窗開口
138, 138a~138j:接觸窗
D1, D2:距離
E1, E2:邊緣
G:間隙
S1:上表面
S2:側面
S3~S7:頂面
S8, S9:底面
S10, S11:側邊
SLT:狹縫
SS:水平間距
T1~T5:厚度
W1~W4:寬度
圖1A至圖1Q為根據本發明的一些實施例的半導體結構的製造流程剖面圖。
圖1R為根據本發明的另一些實施例的半導體結構的剖面圖。
圖2A至圖2C為根據本發明的一些實施例的半導體結構的製造流程的一些階段的上視圖。
圖3A至圖3C為根據本發明的另一些實施例的半導體結構的製造流程的一些階段的上視圖。
圖4A至圖4C為根據本發明的另一些實施例的半導體結構的製造流程的一些階段的上視圖。
10:半導體結構
100:基底
104b:階梯結構
108,108a~108j,122:介電層
124:導電層
126:導電柱
128:接墊層
130:接墊結構
132:材料對
134,134a~134j:接墊
138,138a~138j:接觸窗
E1,E2:邊緣
S3,S5,S7:頂面
S8,S9:底面
SS:水平間距
T2~T5:厚度
W2~W4:寬度
Claims (9)
- 一種半導體結構，包括：基底；以及接墊結構，位在所述基底上，且包括：多個材料對，堆疊在基底上而形成階梯結構，其中每個所述材料對包括導電層以及位在所述導電層上的介電層；以及多個接墊，其中每個所述接墊包括：導電柱，嵌入於所述材料對中且連接於所述材料對中的所述導電層；以及接墊層，位在所述導電柱上，且所述接墊的厚度大於所述導電層的厚度。
- 如請求項1所述的半導體結構，其中所述接墊的厚度為所述導電層的厚度的2倍至4倍。
- 如請求項1所述的半導體結構，其中所述接墊的厚度大於所述材料對的厚度。
- 如請求項1所述的半導體結構，其中所述導電層、所述導電柱與所述接墊層為一體成型。
- 如請求項1所述的半導體結構，其中所述接墊層的寬度大於所述導電柱的寬度。
- 如請求項1所述的半導體結構，其中所述接墊層的厚度大於或等於所述導電柱的寬度的二分之一。
- 如請求項1所述的半導體結構，其中所述接墊層的上視圖案的尺寸大於所述導電柱的上視圖案的尺寸，所述接墊層的上視圖案的邊緣與所述導電柱的上視圖案的邊緣之間具有間隙，且所述間隙圍繞所述導電柱的上視圖案。
- 如請求項1所述的半導體結構，其中所述接墊層的上視圖案的相對兩個側邊以及所述導電柱的上視圖案的相對兩個側邊彼此齊平。
- 如請求項1所述的半導體結構，其中所述接墊層的邊緣超出所述導電層的邊緣。
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| Application Number | Priority Date | Filing Date | Title |
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| TWI813433B true TWI813433B (zh) | 2023-08-21 |
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