CN107424922A - 用以形成交叉耦接接触的装置及方法 - Google Patents

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Abstract

本发明涉及用以形成交叉耦接接触的装置及方法，其揭示通过针对交叉耦接拾取(pick‑up)图案化而具有交叉耦接接触的半导体装置以及制造该半导体装置的方法。一种方法包括例如：获得中间半导体装置；执行第一光刻，以图案化第一形状；执行第二光刻，以图案化与该第一形状的部分重叠的第二形状；处理该第一形状及该第二形状，以在该重叠处形成隔离区；以及形成由该隔离区分离的四个区域。本发明还揭露一种中间半导体装置。

Description

用以形成交叉耦接接触的装置及方法
技术领域
本发明涉及半导体装置、制造半导体装置的方法，以及通过有限数目的光刻曝光步骤图案化邻近形状的方法，尤其涉及针对交叉耦接拾取进行源漏图案化的方法及装置。
背景技术
随着半导体装置不断缩小尺寸，该些装置的尺寸持续缩小。对于较小的装置，组件需要缩小尺寸且被设置得彼此更加靠近。为了将接触设置得彼此更加靠近，通过多个掩膜执行多重图案化。由于多重图案化及多个掩膜，制造半导体装置的成本大大增加。另外，在多重图案化制程期间，所得接触可能最终没有被充分电性分离，从而导致短路及缺陷增加。因此，需要新的装置及方法以降低执行多重图案化的成本，同时保持接触之间的电性分离。
发明内容
为克服现有技术的缺点并提供额外的优点，在一个态样中提供一种方法，该方法包括例如：获得中间半导体装置；执行第一光刻，以图案化第一形状；执行第二光刻，以图案化与该第一形状的部分重叠的第二形状；处理该第一形状及该第二形状，以在该重叠处形成隔离区；以及形成由该隔离区分离的四个区域。
在另一个态样中，一种方法包括例如：获得中间半导体装置；通过使用第一掩膜执行第一光刻，以形成至少一个第一过孔开口；通过使用第二掩膜执行第二光刻，以形成至少一个第二过孔开口，其中，该至少一个第二过孔开口与该至少一个第一过孔开口重叠；以及自该至少一个第一过孔开口及该至少一个第二过孔开口形成至少四个接触。
在又一个态样中，提供一种中间半导体装置，其包括例如：衬底；层间介电层，沉积于该衬底上；硬掩膜双层，位于该层间介电层上；多晶硅层，位于该硬掩膜双层上；蚀刻停止层，位于该多晶硅层上；氧化物层，位于该蚀刻停止层上；至少一个第一开口，自该中间半导体装置的顶部表面延伸穿过该氧化物层；至少一个第二开口，自该中间半导体装置的该顶部表面延伸穿过该氧化物层，其中，该至少一个第一开口与该至少一个第二开口重叠；以及自对准区块，位于该至少一个第一开口与该至少一个第二开口重叠之处。
通过本发明的技术实现额外的特征及优点。本发明的其它实施例及态样在本文中作详细说明并被视为所请求保护的发明的部分。
附图说明
本发明的一个或多个态样被特别指出并在说明书的结束处的声明中被明确称为示例。从下面结合附图所作的详细说明可清楚本发明的上述及其它目的、特征以及优点，这些附图中：
图1A显示依据本发明的一个或多个态样在半导体制程期间可使用的图案化制程的方法的一个实施例；
图1B显示依据本发明的一个或多个态样用于交叉耦接拾取的源漏图案化的方法的一个实施例；
图2显示依据本发明的一个或多个态样在中间半导体装置上方具有至少一个光刻堆叠的集成电路的一个实施例的剖切立视图；
图3显示依据本发明的一个或多个态样在执行光刻以图案化至少一个第一源/漏过孔以后的图2的半导体装置的剖切立视图；
图4显示依据本发明的一个或多个态样在蚀刻中间半导体装置的氧化物层以后的图3的半导体装置的剖切立视图；
图5显示依据本发明的一个或多个态样在剥离第一光刻堆叠以后的图4的半导体装置的三维视图；
图6显示依据本发明的一个或多个态样的图5的半导体装置的剖切立视图；
图7显示依据本发明的一个或多个态样在沉积第二光刻堆叠以后的图6的半导体装置的剖切立视图；
图8显示依据本发明的一个或多个态样在执行光刻以图案化至少一个第二源/漏过孔以后的图7的半导体装置的三维视图；
图9显示依据本发明的一个或多个态样的图8的半导体装置的剖切立视图；
图10显示依据本发明的一个或多个态样在执行氮化物反应离子蚀刻以后的图9的半导体装置的三维视图；
图11显示依据本发明的一个或多个态样在执行氮化物湿式蚀刻以扩大该第一与第二过孔开口之间的分离以后沿线11--11的图10的半导体装置的三维视图；
图12显示依据本发明的一个或多个态样在蚀刻氧化物层以后的图10的半导体装置的剖切立视图；
图13显示依据本发明的一个或多个态样的图12的半导体装置的三维视图；
图14显示依据本发明的一个或多个态样在剥离该第二光刻堆叠以后沿图16中的线14--14所作的图12的半导体装置的剖切立视图；
图15显示依据本发明的一个或多个态样的图14的半导体装置的三维视图；
图16显示依据本发明的一个或多个态样在氧化硅以后的图15的半导体装置的三维视图；
图17显示依据本发明的一个或多个态样沿图16中的线17--17所作的该半导体装置的剖切立视图；
图18显示依据本发明的一个或多个态样在蚀刻氮化物层以后的图16的半导体装置的三维视图；
图19显示依据本发明的一个或多个态样在蚀刻多晶硅层以后的图18的半导体装置的剖切立视图；
图20显示依据本发明的一个或多个态样的图19的半导体装置的三维视图；
图21显示依据本发明的一个或多个态样在沉积氧化物间隙壁层以后的图19的半导体装置的剖切立视图；
图22显示依据本发明的一个或多个态样的图21的半导体装置的三维视图；
图23显示依据本发明的一个或多个态样在该间隙壁层的受控反应离子蚀刻以后的图21的半导体装置的剖切立视图；
图24显示依据本发明的一个或多个态样的图23的半导体装置的三维视图；
图25显示依据本发明的一个或多个态样在执行另一个反应离子蚀刻以打穿第二硬掩膜层以后的图23的半导体装置的剖切立视图；
图26显示依据本发明的一个或多个态样的图25的半导体装置的三维视图；
图27显示依据本发明的一个或多个态样在执行等向性蚀刻以移除该间隙壁层以后的图25的半导体装置的剖切立视图；
图28显示依据本发明的一个或多个态样的图27的半导体装置的三维视图；
图29显示依据本发明的一个或多个态样在执行另一个反应离子蚀刻以打穿阻挡层以后的图28的半导体装置的三维视图；
图30显示依据本发明的一个或多个态样在蚀刻层间介电层以形成源/漏接触沟槽以后的图29的半导体装置的三维视图；
图31显示依据本发明的一个或多个态样的图30的半导体装置的剖切立视图；
图32显示依据本发明的一个或多个态样在蚀刻以移除多晶硅层以后的图31的半导体装置的剖切立视图；
图33显示依据本发明的一个或多个态样的图32的半导体装置的三维视图；
图34显示依据本发明的一个或多个态样在沉积阻挡层并执行金属填充制程以填充接触以后的图33的半导体装置的剖切立视图；
图35显示依据本发明的一个或多个态样在执行平坦化以移除多余金属层、多余阻挡层以及硬掩膜双层以形成源/漏接触以后的图34的半导体装置的剖切立视图；以及
图36显示依据本发明的一个或多个态样的图35的半导体装置的三维视图。
具体实施方式
下面通过参照附图中所示的非限制性例子来更加充分地解释本发明的态样及其特定的特征、优点以及细节。省略对已知材料、制造工具、制程技术等的说明，以免在细节上不必要地模糊本发明。不过，应当理解，当说明本发明的实施例时，详细说明及具体例子仅作为示例，而非限制。本领域的技术人员将会从本揭露中了解在基础的发明概念的精神和/或范围内的各种替代、修改、添加和/或布局。还要注意，下面参照附图，为方便理解，该些附图并非按比例绘制，其中，不同附图中所使用的相同附图标记表示相同或类似的组件。
一般来说，本文揭露特定半导体装置，例如场效应晶体管(field-effecttransistor；FET)，其提供相对上述的现有半导体装置及制程的优点。有利地，本文中所揭露的半导体装置制程提供通过使用较少的掩膜所形成的装置以及具有较大关键尺寸且叠置松弛的装置。
在一个态样中，如图1A中所示，显示在半导体制程期间可使用的图案化制程。依据本发明的一个或多个态样的该图案化制程可包括例如：获得具有衬底的半导体装置10；执行第一光刻以图案化第一形状20；执行第二光刻以图案化与第一形状的部分重叠的第二形状30；处理该第一形状及该第二形状以在该重叠处形成隔离区40；以及形成由该隔离区分离的四个区域50。该图案化制程可为例如布尔运算。该布尔运算影响分别由独立的光刻制程印刷的两个相交的形状。该两个相交形状可经处理以形成四个形状或分支，各形状或分支与其它形状或分支隔离。各形状或分支可经形成而为电性独立。该两个形状之间的交点将导致没有图案电性分离各该形状或分支。
在另一个态样中，在如图1B中所示的一个实施例中，依据本发明的一个或多个态样的半导体装置形成制程可包括例如：获得具有形成于衬底上方的第一光刻堆叠的半导体装置100；执行光刻以图案化第一源/漏过孔开口102；沉积第二光阻堆叠104；执行另一个光刻以图案化第二源/漏过孔开口106；执行反应离子蚀刻108；执行湿式蚀刻110；执行蚀刻以移除氧化物及第二光阻堆叠112；执行氧化114；执行至少一个蚀刻116；形成间隙壁118；执行蚀刻停止层打穿及等向性蚀刻120；执行阻挡层打穿122；蚀刻以形成源/漏接触沟槽124；以及执行源/漏接触金属化126。
图2至36显示(仅示例)依据本发明的一个或多个态样的图1A至1B的半导体装置形成制程及中间半导体装置200的部分的详细实施例。再次注意，这些附图并非按比例绘制，以促进理解本发明，且不同附图中所使用的相同附图标记表示相同或类似的元件。
图1A至1B的该半导体装置形成制程的部分的一个详细实施例显示(仅示例)于图2至36中。图2显示通过该制程所获得的半导体装置200的部分。装置200可包括例如衬底202。在一些实施例中，衬底202可具有或为基本结晶衬底材料(也就是块体硅)，而在其它实施例中，衬底202可基于绝缘体上硅
(silicon-on-insulator；SOI)架构或任意已知衬底例如玻璃、氮化镓(GaN)、砷化镓(AsGa)、碳化硅(SiC)或类似物形成。
可依据所制造装置200的设计通过初始制程步骤处理装置200。例如，装置200可包括沉积于衬底202上的层间介电(interlayer dielectric；ILD)层204。ILD层204可为例如碳掺杂氧化物介电质，例如SiCOH及类似物，或这些常用介电材料的组合。装置200也可包括硬掩膜双层206、208，其可包括第一硬掩膜层206及第二硬掩膜层208。第一硬掩膜层206可为例如氮化硅(SiN)、氮氧化硅(SiON)、二氧化钛(TiO2)、氮化铝(AlN)、氮化钛(TiN)、非晶硅(Si)层或类似物。第二硬掩膜层208可为例如TiN、SiN、SiON、TiO2、AlN层或类似物。装置200也可包括多晶硅层210，例如非晶硅层。装置200还可包括蚀刻停止层212，例如SiN或AlN层。在蚀刻停止层212上方可沉积氧化物层214。氧化物层214可为例如二氧化硅(SiO2)层。最后，在氧化物层214上方可沉积第一光刻堆叠216。第一光刻堆叠216可为任意已知的光刻堆叠，例如，第一光刻堆叠216可包括旋涂硬掩膜、介电层、底部抗反射涂(bottom anti-reflection coating；BARC)层以及光阻层。该旋涂硬掩膜可为例如非晶碳膜。该介电层可为例如SiON膜。
接着，如图3中所示，通过使用第一掩膜可执行光刻，以图案化第一光刻堆叠216，从而形成至少一个第一源/漏过孔图案218。接着，可对装置200执行蚀刻，以蚀刻至少一个第一源/漏过孔图案218下方的氧化物层214，从而形成至少一个第一源/漏过孔开口220，如图4中所示。该蚀刻一旦完成，即可剥离第一光刻堆叠216，如图5及6中所示。接着，如图7中所示，在装置200上方可沉积第二光刻堆叠222。第二光刻堆叠222可为任意已知的光刻堆叠，例如，第二光刻堆叠222可包括间隙填充及自平坦化旋涂硬掩膜、介电层、底部抗反射涂(BARC)层以及光阻层。第二光刻堆叠222的该第一层可填充至少一个第一过孔开口220。
接着，通过使用第二掩膜可执行光刻，以图案化第二光刻堆叠222，从而形成至少一个第二源/漏过孔图案224，如图8及9中所示。该光刻制程还可包括显影制程以暴露区域226，该区域形成于至少一个第一源/漏过孔开口220与至少一个第二源/漏过孔图案224重叠之处，如图8中所示。重叠区226可被处理成自对准块区，如下面更详细所述。区域226暴露蚀刻停止层212的部分。接着，可对装置200执行蚀刻，以暴露重叠区226中的多晶硅层210，如图10中所示。该蚀刻可为例如氮化物反应离子蚀刻，其对氧化物具有选择性，且多晶硅层210可为例如非晶硅。接着，可执行湿式蚀刻以扩大至少一个第一源/漏过孔开口220与至少一个第二源/漏过孔图案224之间的该分离，如图11中所示。该湿式蚀刻可为例如热磷氮化物湿式蚀刻，其可蚀刻该蚀刻停止层212以形成凹槽227。该些凹槽227可扩大至少一个第一源/漏过孔开口220与至少一个第二源/漏过孔图案224之间的该分离，以防止在由至少一个第一源/漏过孔开口220及至少一个第二源/漏过孔图案224形成的最终源/漏接触中的短路。接着，通过使用至少一个第二源/漏过孔图案224可执行另一个蚀刻，以蚀刻进入氧化物层214，停止于蚀刻停止层212上并形成至少一个第二源/漏过孔开口228，如图12及13中所示。该湿式蚀刻及氧化物蚀刻可形成较大的重叠区230，如图13中所示。接着，可自装置200剥离第二光刻堆叠222，如图14及15中所示。
或者，在执行该氮化物反应离子蚀刻以移除蚀刻停止层212的该未覆盖部分以后，可执行另一个蚀刻，以向下移除氧化物214的部分至蚀刻停止层212，从而形成至少一个第二源/漏过孔开口228。接着，可自装置200剥离第二光刻堆叠222。在剥离第二光刻堆叠222以后，可执行湿式蚀刻，以扩大过孔开口220、228之间的该分离。该湿式蚀刻可为例如热磷氮化物湿式蚀刻，其蚀刻该蚀刻停止层212，以形成凹槽227。
现在请参照图14、16及17，可对装置200执行氧化。该氧化可为例如硅选择性氧化，以在重叠区230上方形成硬掩膜层232，从而形成非晶硅自对准区块，如图17中所示。硬掩膜层232可为例如氧化物层。也考虑硬掩膜层232可通过使用硅化、外延或间隙壁插塞形成，如本领域的普通技术人员所已知。接着，可执行另一个蚀刻，以自过孔开口220、228移除蚀刻停止层212，从而暴露多晶硅层210，如图18中所示。
如图19及20中所示，可对装置200执行另一个蚀刻，以移除过孔开口220、228中的多晶硅层210的部分，从而形成较深的过孔开口234、236，该些过孔开口向下延伸穿过氧化物层214、蚀刻停止层212及多晶硅层210至第二硬掩膜层208。接着，在装置200上方可沉积间隙壁层238，包括沉积进入至少一个第一过孔开口234及至少一个第二过孔开口236中，如图21及22中所示。间隙壁层238可通过例如原子层沉积(atomic layer deposition；ALD)来沉积且可为例如二氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、二氧化钛(TiO2)、非晶硅，或类似物。接着，可执行蚀刻，以移除间隙壁层238的水平部分，从而形成侧间隙壁238，如图23及24中所示。该蚀刻可为例如反应离子蚀刻(RIE)，如受控RIE。
在形成侧间隙壁238以后，可执行硬掩膜开口制程，如图25至29中所示。首先，如图25及26中所示，可执行干式蚀刻和/或短蚀刻，以打穿或移除至少一个第一过孔开口234及至少一个第二过孔开口236中的第二硬掩膜层208。接着，可执行等向性蚀刻，以移除侧间隙壁238并形成过孔开口240、242，如图27及28中所示。该等向性蚀刻可为例如二氧化硅(SiO2)蚀刻或SiCoNiTM蚀刻。该等向性蚀刻也可蚀刻至少一个第一过孔开口240及至少一个第二过孔开口242中的氧化物层214的部分。另外，该等向性蚀刻可移除硬掩膜层232，以暴露自对准多晶硅区块244。接着，可执行干式蚀刻或RIE短蚀刻或打穿，以打穿第一硬掩膜层206并形成至少一个第一过孔开口246及至少一个第二过孔开口248，如图29中所示。该RIE短蚀刻可为例如氮化物蚀刻，其相对氧化物具有选择性。
接着，可执行至少一个蚀刻，以形成源/漏接触沟槽，如图30至33中所示。现在请参照图30及31，可执行蚀刻，以移除至少一个第一过孔开口246及至少一个第二过孔开口248中的ILD层204，从而形成至少一个第一源/漏接触沟槽250及至少一个第二源/漏接触沟槽252。该蚀刻可为例如对非晶硅具有选择性的蚀刻。接着，如图32及33中所示，可执行另一个蚀刻以移除多晶硅层210，从而形成至少一个第一源/漏接触沟槽254、256及至少一个第二源/漏接触沟槽258、260，各接触沟槽254、256、258、260由自对准区块274分离。
最后，可执行金属化制程，以形成源/漏接触，如图34至36中所示。该金属化制程可包括例如在装置200上方及接触沟槽254、256、258、260中沉积阻挡层262，如图34中所示。请继续参照图34，该金属化制程也可包括例如在装置200上方执行金属填充，以用金属层264填充接触沟槽254、256、258、260。接着，如图35及36中所示，可执行平坦化制程，以移除多余金属层264、多余阻挡层262、第二硬掩膜层208及第一硬掩膜层206，从而形成至少一个第一源/漏接触266、270以及至少一个第二源/漏接触268、272。该平坦化可为例如使用过蚀刻的化学机械抛光(chemical mechanical planarization；CMP)。如图36中所示，各接触266、268、270、272可隔开，在各接触266、268、270、272之间提供电性隔离。
本文中所使用的术语仅是出于说明特定实施例的目的，并非意图限制本发明。除非上下文中明确指出，否则本文中所使用的单数形式“一个”以及“该”也意图包括复数形式。还应当理解，术语“包括”(以及任意形式的包括)、“具有”(以及任意形式的具有)以及“包含”(以及任意形式的包含)都是开放式连接动词。因此，“包括”、“具有”或“包含”一个或多个步骤或元件的方法或装置具有那些一个或多个步骤或元件，但并不限于仅仅具有那些一个或多个步骤或元件。类似地，“包括”、“具有”或“包含”一个或多个特征的一种方法的步骤或一种装置的元件具有那些一个或多个特征，但并不限于仅仅具有那些一个或多个特征。而且，以特定方式配置的装置或结构至少以那种方式配置，但也可以未列出的方式配置。
所述的权利要求中的所有手段或步骤加功能元素的相应结构、材料、动作及等同(如果有的话)意图包括结合具体请求保护的其它请求保护的元素执行该功能的任意结构、材料或动作。本发明的说明用于示例及说明目的，而非意图详尽无遗或限于所揭露形式的发明。许多修改及变更将对于本领域的普通技术人员显而易见，而不背离本发明的范围及精神。这些实施例经选择及说明以最佳解释本发明的一个或多个态样的原理以及实际应用，并使本领域的其他普通技术人员能够理解针对各种实施例具有适合所考虑的特定应用的各种变更的本发明的一个或多个态样。

Claims (20)

1.一种方法，包括：
获得中间半导体装置；
执行第一光刻，以图案化第一形状；
执行第二光刻，以图案化与该第一形状的部分重叠的第二形状；
处理该第一形状及该第二形状，以在该重叠处形成隔离区；以及
形成由该隔离区分离的四个区域。
2.如权利要求1所述的方法，其中，该中间半导体装置包括：
衬底；
层间介电层，位于该衬底上；
硬掩膜双层，位于该层间介电层上；
多晶硅层，位于该硬掩膜双层上；
蚀刻停止层，位于该多晶硅层上；
氧化物层，位于该蚀刻停止层上；以及
第一光刻堆叠，位于该氧化物层上。
3.如权利要求2所述的方法，其中，执行该第一光刻以图案化该第一形状包括：
使用第一掩膜以形成至少一个第一过孔开口，其中，使用该第一掩膜以形成该至少一个第一过孔开口包括：
曝光该第一掩膜，以在该第一光刻堆叠中形成至少一个第一过孔图案；
蚀刻该氧化物层以形成该至少一个第一过孔开口；以及
自该中间半导体装置剥离该第一光刻堆叠。
4.如权利要求1所述的方法，其中，该中间半导体装置包括：
衬底；
层间介电层，位于该衬底上；
硬掩膜双层，位于该层间介电层上；
多晶硅层，位于该硬掩膜双层上；
蚀刻停止层，位于该多晶硅层上；
氧化物层，位于该蚀刻停止层上；以及
第二光刻堆叠，位于该氧化物层上。
5.如权利要求4所述的方法，其中，执行第二光刻以图案化与该第一形状的部分重叠的第二形状包括：
通过使用第二掩膜执行第二光刻，以形成至少一个第二过孔开口，其中，该至少一个第二过孔开口与至少一个第一过孔开口重叠，其中，通过使用该第二掩膜执行该第二光刻以形成该至少一个第二过孔开口包括：
曝光该第二掩膜以在该第二光刻堆叠中形成至少一个第二过孔图案；
蚀刻该氧化物层以形成该至少一个第二过孔开口；以及
自该中间半导体装置剥离该第二光刻堆叠。
6.如权利要求5所述的方法，其中，通过使用该第二掩膜执行该第二光刻以形成该至少一个第二过孔开口还包括：
执行显影制程，以暴露自对准区块，在该自对准区块处，该至少一个第一过孔开口与该至少一个第二过孔图案重叠；
蚀刻该中间半导体装置，以暴露该自对准区块的该多晶硅层；以及
执行湿式蚀刻，以扩大该至少一个第一过孔开口与该至少一个第二过孔图案之间的该分离，从而在该蚀刻停止层中形成凹槽。
7.如权利要求6所述的方法，其中，用以形成该凹槽的该湿式蚀刻为热磷氮化物湿式蚀刻。
8.如权利要求7所述的方法，其中，形成由该隔离区分离的四个区域包括：
自该至少一个第一过孔开口及该至少一个第二过孔开口形成至少四个接触包括：
执行氧化，以在该自对准区块上形成硬掩膜层；
执行第一蚀刻，以移除该蚀刻停止层的部分并暴露该至少一个第一过孔开口及该至少一个第二过孔开口中的该多晶硅层的部分；以及
执行第二蚀刻，以移除该多晶硅层的部分并暴露该硬掩膜双层的部分。
9.如权利要求8所述的方法，其中，自该至少一个第一过孔开口及该至少一个第二过孔开口形成该至少四个接触还包括：
在该中间半导体装置上方沉积间隙壁层；以及
蚀刻该间隙壁层，以在该至少一个第一过孔开口及该至少一个第二过孔开口中形成侧间隙壁。
10.如权利要求9所述的方法，其中，自该至少一个第一过孔开口及该至少一个第二过孔开口形成该至少四个接触还包括：
执行干式蚀刻，以移除该至少一个第一过孔开口及该至少一个第二过孔开口中的该硬掩膜双层的第二硬掩膜层的部分；
执行等向性蚀刻，以移除该至少一个第一过孔开口及该至少一个第二过孔开口中的该侧间隙壁并移除该自对准区块上的该硬掩膜层，从而暴露自对准多晶硅区块；以及
执行蚀刻，以移除该至少一个第一过孔开口及该至少一个第二过孔开口中的该硬掩膜双层的该第一硬掩膜层的部分。
11.如权利要求10所述的方法，其中，自该至少一个第一过孔开口及该至少一个第二过孔开口形成该至少四个接触还包括：
执行蚀刻，以移除该至少一个第一过孔开口及该至少一个第二过孔开口中的该层间介电层的部分，以形成至少一个第一接触沟槽及至少一个第二接触沟槽；以及
执行蚀刻，以自该中间半导体装置移除该多晶硅层。
12.如权利要求11所述的方法，其中，自该至少一个第一过孔开口及该至少一个第二过孔开口形成该至少四个接触还包括：
在该中间半导体装置上方以及该至少一个第一接触沟槽及至少一个第二接触沟槽中沉积阻挡层；
执行金属填充制程，以在该中间半导体装置上以及该至少一个第一接触沟槽及至少一个第二接触沟槽中沉积金属层；以及
执行平坦化，以移除多余金属层、多余阻挡层以及该硬掩膜双层，从而形成至少两个第一接触及至少两个第二接触。
13.一种中间半导体装置，包括：
衬底；
层间介电层，沉积于该衬底上；
硬掩膜双层，位于该层间介电层上；
多晶硅层，位于该硬掩膜双层上；
蚀刻停止层，位于该多晶硅层上；
氧化物层，位于该蚀刻停止层上；以及
至少一个第一开口，自该中间半导体装置的顶部表面延伸穿过该氧化物层；
至少一个第二开口，自该中间半导体装置的该顶部表面延伸穿过该氧化物层，其中，该至少一个第一开口与该至少一个第二开口重叠；以及
自对准区块，位于该至少一个第一开口与该至少一个第二开口重叠之处。
14.如权利要求13所述的装置，其中，该自对准区块包括：
该多晶硅层的部分；以及
硬掩膜层，位于该多晶硅层的该部分上。
15.如权利要求14所述的装置，其中，该蚀刻停止层凹入该至少一个第一开口及该至少一个第二开口内的该氧化物层下方。
16.如权利要求13所述的装置，其中，该至少一个第一开口及该至少一个第二开口进一步延伸穿过该蚀刻停止层、该多晶硅层以及该硬掩膜双层的第二硬掩膜层。
17.如权利要求16所述的装置，其中，该自对准区块包括：
该硬掩膜双层的该第二硬掩膜层的部分；以及
该硬掩膜双层的该第二硬掩膜层的该部分上的该多晶硅层的部分。
18.如权利要求13所述的装置，其中，该至少一个第一开口及该至少一个第二开口进一步延伸穿过该蚀刻停止层、该多晶硅层以及该硬掩膜双层。
19.如权利要求18所述的装置，其中，该自对准区块包括：
该硬掩膜双层的部分；以及
该硬掩膜双层的该部分上的该多晶硅层的部分。
20.如权利要求13所述的装置，其中，该至少一个第一开口形成延伸穿过该层间介电层的至少两个第一接触；
其中，该至少一个第二开口形成延伸穿过该层间介电层的至少两个第二接触；以及
其中，该自对准区块电性分离各该至少两个第一接触与该至少两个第二接触。
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