CN104658893B - 具有减小的间距和线间隔的集成电路及其形成方法 - Google Patents
具有减小的间距和线间隔的集成电路及其形成方法 Download PDFInfo
- Publication number
- CN104658893B CN104658893B CN201410103302.1A CN201410103302A CN104658893B CN 104658893 B CN104658893 B CN 104658893B CN 201410103302 A CN201410103302 A CN 201410103302A CN 104658893 B CN104658893 B CN 104658893B
- Authority
- CN
- China
- Prior art keywords
- mandrel
- opening
- layer
- spacer layers
- photoetching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 116
- 230000009467 reduction Effects 0.000 title description 4
- 125000006850 spacer group Chemical group 0.000 claims abstract description 60
- 238000005530 etching Methods 0.000 claims abstract description 56
- 239000000463 material Substances 0.000 claims abstract description 29
- 238000000059 patterning Methods 0.000 claims abstract description 23
- 238000012856 packing Methods 0.000 claims abstract description 7
- 238000001259 photo etching Methods 0.000 claims description 42
- 230000008569 process Effects 0.000 claims description 36
- 239000003989 dielectric material Substances 0.000 claims description 11
- 230000008878 coupling Effects 0.000 claims description 8
- 238000010168 coupling process Methods 0.000 claims description 8
- 238000005859 coupling reaction Methods 0.000 claims description 8
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 6
- 238000005520 cutting process Methods 0.000 claims description 6
- 239000007769 metal material Substances 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 153
- 229910052751 metal Inorganic materials 0.000 description 30
- 239000002184 metal Substances 0.000 description 30
- 239000000758 substrate Substances 0.000 description 11
- 230000008859 change Effects 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- MWUXSHHQAYIFBG-UHFFFAOYSA-N nitrogen oxide Inorganic materials O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 229910017109 AlON Inorganic materials 0.000 description 1
- 241000208340 Araliaceae Species 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 235000005035 Panax pseudoginseng ssp. pseudoginseng Nutrition 0.000 description 1
- 235000003140 Panax quinquefolius Nutrition 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 235000008434 ginseng Nutrition 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000002045 lasting effect Effects 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- -1 silicon nitride) Chemical class 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/2954—Coating
- H01L2224/29575—Plural coating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
- H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
- H01L2224/3754—Coating
- H01L2224/3757—Plural coating layers
- H01L2224/37572—Two-layer stack coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1047—Details of electrical connections between containers
- H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明的方法包括实施双重图案化工艺以形成第一芯轴、第二芯轴和第三芯轴,其中,第二芯轴位于第一芯轴和第三芯轴之间,以及蚀刻第二芯轴以将第二芯轴切割成第四芯轴和第五芯轴,其中,通过开口将第四芯轴与第五芯轴分隔开。在第一芯轴、第三芯轴、第四芯轴和第五芯轴的侧壁上形成间隔件层,其中,间隔件层完全填充开口。去除间隔件层的水平部分,而不去除间隔件层的垂直部分。将第一芯轴、第三芯轴、第四芯轴、第五芯轴和间隔件层的垂直部分用作蚀刻掩模以蚀刻目标层,从而在目标层中形成沟槽。使用填充材料填充该沟槽。本发明还提供具有减小的间距和线间隔的集成电路及其形成方法。
Description
技术领域
本发明涉及半导体制造领域,具体而言,涉及具有减小的间距和线间隔的集成电路及其形成方法。
背景技术
双重图案化是一种为了光刻以增加部件密度而发展的技术。通常,为了在晶圆上形成集成电路的部件而使用光刻技术,该光刻技术包括应用光刻胶,并在光刻胶上限定部件。首先在光刻掩模中限定图案化的光刻胶中的部件,并且通过光刻掩模中的透明部分或不透明部分实施。然后将图案化的光刻胶中的部件转印至制造的部件。
随着集成电路的持续的按比例缩小,光学邻近效应将带来越来越大的问题。当两个分隔开的部件彼此太接近时,光学邻近效应可能引起部件彼此之间的短路。为解决这一问题,引入双重图案化技术。在双重图案化技术中,位置邻近的部件被分隔成同一双重图案化掩模组的两个光刻掩模,两个掩模均用于曝光相同的光刻胶,或用于图案化相同的硬掩模。在每个掩模中,部件之间的距离比其他单个掩模中部件之间的距离增大,因此,在双重图案化掩模中减小了光学邻近效应,或基本上消除了光学邻近效应。
然而,双重图案化也具有缺陷。例如,当两个部件在纵向方向上与同一直线对准,且部件的线端彼此相对时,由于邻近效应和重叠变化,难以控制线端间隔的均匀性。也难以控制部件的线宽,尤其是存在与这两个部件接近的其他部件时。
发明内容
为了解决现有技术中存在的问题,根据本发明的一个方面,提供了一种方法,包括:实施双重图案化工艺以形成彼此平行的第一芯轴、第二芯轴和第三芯轴,其中,所述第二芯轴位于所述第一芯轴和所述第三芯轴之间;蚀刻所述第二芯轴以将所述第二芯轴切割成第四芯轴和第五芯轴,其中,通过开口将所述第四芯轴与所述第五芯轴分隔开;在所述第一芯轴、所述第三芯轴、所述第四芯轴、和所述第五芯轴的侧壁上形成间隔件层,其中,所述间隔件层完全填充所述开口;去除所述间隔件层的水平部分,而不去除所述间隔件层的垂直部分;将所述第一芯轴、所述第三芯轴、所述第四芯轴、所述第五芯轴和所述间隔件层的垂直部分用作蚀刻掩模以蚀刻目标层,从而在所述目标层中形成沟槽;以及使用填充材料填充所述沟槽。
在上述方法中,其中,所述双重图案化工艺包括:在芯轴层上实施第一光刻和第一蚀刻以形成所述第一芯轴和中间芯轴;以及实施第二光刻和第二蚀刻以减小所述第一芯轴的尺寸,其中,将所述中间芯轴分隔成所述第二芯轴和所述第三芯轴。
在上述方法中,其中,所述双重图案化工艺包括:在芯轴层上实施第一光刻和第一蚀刻以形成所述第一芯轴和中间芯轴;以及实施第二光刻和第二蚀刻以减小所述第一芯轴的尺寸,其中,将所述中间芯轴分隔成所述第二芯轴和所述第三芯轴,其中,所述第一光刻包括形成具有开口的第一图案化的上层,并且所述第一图案化的上层的带状件的宽度为所述带状件的间距的约三分之一。
在上述方法中,还包括:在去除所述间隔件层的水平部分之后和在蚀刻所述目标层之前,去除与所述第一芯轴平行的第六芯轴。
在上述方法中,还包括:在去除所述间隔件层的水平部分之后和在蚀刻所述目标层之前,去除第六芯轴的第一部分,而保留所述第六芯轴的第二部分。
在上述方法中,其中,所述目标层包括介电材料,并且填充所述沟槽包括填充金属材料。
在上述方法中,其中,所述第一芯轴、所述第二芯轴和所述第三芯轴包括非晶硅。
根据本发明的另一方面,还提供了一种方法,包括:在目标层的上方形成芯轴层;实施第一光刻和蚀刻工艺以图案化所述芯轴层;实施第二光刻和蚀刻工艺以及切割蚀刻工艺以图案化所述芯轴层的剩余部分,从而在所述芯轴层中形成第一开口,其中,所述第一开口具有I形并且包括:两个平行部分,其中,通过所述第一光刻和蚀刻工艺以及所述第二光刻和蚀刻工艺形成所述两个平行部分;以及互连所述两个平行部分的连接部分;在所述第一开口的侧壁上形成间隔件,其中,所述间隔件填充整个所述连接部分,并且所述两个平行部分的中心部分均未被所述间隔件填充;蚀刻所述芯轴层以去除所述芯轴层的一部分并形成第二开口,其中,所述第二开口位于所述第一开口的所述两个平行部分之间,并且所述第二开口通过所述间隔件与所述第一开口的所述两个平行部分间隔开;以及将所述第一开口与所述第二开口延伸至所述目标层内。
在上述方法中,还包括:蚀刻位于所述芯轴层下方的硬掩模以将所述第一开口和所述第二开口延伸至所述硬掩模内,其中,通过将所述硬掩模用作蚀刻掩模来蚀刻所述目标层。
在上述方法中,还包括:在形成所述第一开口和所述第二开口之后,使用与所述目标层不同的材料填充所述第一开口和所述第二开口。
在上述方法中,还包括:在形成所述第一开口和所述第二开口之后,使用与所述目标层不同的材料填充所述第一开口和所述第二开口,还包括:在填充所述第一开口和所述第二开口之前,去除所述间隔件。
在上述方法中,其中,形成所述间隔件包括:形成厚度等于或大于所述第一开口的所述连接部分的宽度的一半的间隔件层;以及在所述间隔件层上实施各向异性蚀刻,其中,未被所述各向异性蚀刻去除的所述间隔件层的剩余部分是所述间隔件。
在上述方法中,还包括:在所述芯轴层中形成所述第二开口的同时蚀刻所述芯轴层以在所述芯轴层中形成第三开口,其中,所述第三开口位于所述第一开口的所述两个平行部分之间。
在上述方法中,其中,通过所述第一光刻和蚀刻工艺形成所述两个平行部分中的第一个,并且通过所述第二光刻和蚀刻工艺形成所述两个平行部分中的第二个。
根据本发明的又一方面,还提供了一种方法,包括:在目标层上方形成芯轴层;实施第一光刻和蚀刻工艺以图案化所述芯轴层,其中,所述芯轴层的剩余部分包括形成的第一中间芯轴和第二中间芯轴;实施第二光刻和蚀刻工艺,其中,减小所述第一中间芯轴的尺寸以形成第一芯轴,并且将所述第二中间芯轴切割成第二芯轴和第三芯轴,其中,所述第一芯轴、所述第二芯轴和所述第三芯轴彼此平行,所述第二芯轴位于所述第一芯轴和所述第三芯轴之间;蚀刻所述第二芯轴以将所述第二芯轴切割成第四芯轴和第五芯轴,通过开口将所述第四芯轴与所述第五芯轴分隔开;在所述第一芯轴、所述第三芯轴、所述第四芯轴和所述第五芯轴的侧壁上形成间隔件层,其中,所述间隔件层完全填充所述开口;以及去除所述间隔件层的水平部分,而不去除所述间隔件层的垂直部分。
在上述方法中,还包括:将所述第一芯轴、所述第三芯轴、所述第四芯轴、所述第五芯轴和所述间隔件层的所述垂直部分用作蚀刻掩模以蚀刻目标层,从而在所述目标层中形成沟槽;以及使用填充材料填充所述沟槽。
在上述方法中,还包括:将所述第一芯轴、所述第三芯轴、所述第四芯轴、所述第五芯轴和所述间隔件层的所述垂直部分用作蚀刻掩模以蚀刻目标层,从而在所述目标层中形成沟槽;以及使用填充材料填充所述沟槽,其中,所述目标层包括介电材料,并且填充所述沟槽包括填充金属材料以形成沟槽和通孔。
在上述方法中,其中,所述第一芯轴、所述第二芯轴和所述第三芯轴包括非晶硅。
在上述方法中,还包括:在去除所述间隔件层的所述水平部分之后和在蚀刻位于所述间隔件层下方的层之前,去除与所述第一芯轴平行的第六芯轴。
在上述方法中,还包括:在去除所述间隔件层的水平部分之后和在蚀刻位于所述间隔件层下方的层之前,去除第六芯轴的第一部分,而保留所述第六芯轴的第二部分。
附图说明
为了更全面地理解实施例及其优势,现将结合附图所进行的以下描述作为参考,其中:
图1至图15是根据一些示例性实施例在目标层中制造部件的中间阶段的顶视图、透视图和截面图;以及
图16A至图16C示出了在目标层中形成的部件的顶视图和截面图。
具体实施方式
以下详细论述了本发明的实施例的制造和使用。然而,应该理解,本发明提供了许多可以在各种具体环境中实现的可应用的概念。所论述的具体实施例仅仅是说明性的,而不用于限制本发明的范围。
根据各个示例性实施例,本发明提供了具有微小线间隔的部件及其形成方法。根据一些示例性实施例示出了形成部件的中间阶段。讨论了实施例的变化例。在全文的各个视图和示例性实施例中,相似的附图编号用于表示相似的元件
图1至图15根据一些示例性实施例示出了在目标层中形成部件的中间阶段的顶视图和截面图。一些视图在同一视图中包括晶圆100的顶视图和截面图,其中,在顶视图中示出的部件的边缘可以基本上与相应的截面图中示出的部件的边缘对准。
图1示出了晶圆100,晶圆100包括衬底120和多个覆盖层。可以由诸如硅、硅锗等的半导体材料形成衬底120。在一些实施例中,衬底120为诸如晶体硅衬底、晶体硅碳衬底、晶体硅锗衬底、III族至V族化合物半导体衬底等的晶体半导体衬底。其中可以包括晶体管的有源器件122形成在衬底120的顶面处。
在衬底120的上方形成介电层124。在一些实施例中,介电层124为金属间介电层(IMD)或层间介电层(ILD),其可以由介电材料形成,例如,介电材料的介电常数(k值)低于3.8、低于约3.0、或低于约2.5。在一些实施例中,导电部件126(可以为诸如铜线或钨插塞的金属部件)形成在介电层124中。在介电层124上方形成蚀刻停止层26。蚀刻停止层26可以包括诸如碳化硅、氮化硅等的介电材料。
在蚀刻停止层26上方进一步形成介电层28。介电层28可以为IMD层,其由介电材料形成,例如,介电材料的介电常数(k值)低于3.8、低于约3.0、或低于约2.5。在可选实施例中,介电层28为k值高于3.8的非低k介电层。
在可选实施例中,层28是半导体衬底,其中,例如,后续的工艺步骤可以用于形成浅沟槽隔离(STI)区域。在这些实施例中,在层28下方可以没有额外的层。在整个说明书中,层28也称为将被蚀刻的目标层,并且根据本发明的实施例,将在层28中形成多个图案。
介电硬掩模30位于低k介电层28的上方,其可以由氧化硅(诸如正硅酸四乙酯(TEOS)氧化物)、无氮抗反射涂层(NFARC,其为氧化物)、碳化硅、氮氧化硅等形成。形成方法包括等离子体增强化学汽相沉积(PECVD)、高密度等离子体(HDP)沉积等。
在介电硬掩模30上方形成金属硬掩模32。在一些实施例中,金属硬掩模32包括氮化钛、钛、氮化钽、钽等。形成方法包括物理汽相沉积(PVD)、射频PVD(RFPVD)、原子层沉积(ALD)等。
在金属硬掩模32上方形成介电硬掩模层34。形成介电硬掩模层34的材料可以选自与介电硬掩模层30相同的备选材料,并且形成介电硬掩模层34的方法可以选自用于形成介电硬掩模层30的相同备选方法组。介电硬掩模30和34可以由相同的材料形成,或可以包括不同的材料。
在金属硬掩模32上方形成芯轴层36。在一些实施例中,芯轴层36由非晶硅或对下面的金属硬掩模32具有较高蚀刻选择性的其他材料形成。
在芯轴层36上方存在三层,其包括下层(有时称为底层)38、位于下层38上方的中间层40、以及位于中间层40上方的上层42。在一些实施例中,由包括有机材料的光刻胶形成下层38和上层42。中间层40可以包括无机材料,其可以为氮化物(诸如氮化硅)、氮氧化物(诸如氮氧化硅)、氧化物(诸如氧化硅)等。相对于上层42和下层38,中间层40具有高的蚀刻选择性,因此,将上层42用作图案化中间层40的蚀刻掩模,并且将中间层40用作图案化下层38的的蚀刻掩模。在施加上层42之后,图案化上层42。
图案化的上层42包括其中的开口44。如晶圆100的顶视图(也在图1中)中所示,开口44可以具有带形形状。在一些实施例中,开口44的间距P1为开口44的宽度W1的约三倍。在说明书的全文中,开口44的图案也称为线A1图案。
图1示出了第一光刻(photo)工艺。然后,实施第一蚀刻工艺以将上层42中的图案转印至芯轴层36,从而产生如图2所示的结构。在蚀刻步骤中,可以消耗上层42、中间层40、和下层38。如果在图案化之后,剩余上层42、中间层40、及下层38的任何残留物,则也去除残留物。蚀刻是各向异性的,使得芯轴层36中的开口44的尺寸与上层42中相应的开口44(图1)具有相同的尺寸。图2中芯轴层36的剩余部分称为中间芯轴,其包括中间芯轴36A和36B。
图3和图4示出了在芯轴层36上实施的第二光刻工艺和第二蚀刻工艺。参见图3,形成底层48、中间层50、和上层52。底层48、中间层50、和上层52的材料可以选自分别与底层38、中间层40、和上层42(图1)相同的备选材料。图案化上层52以在其中形成开口54。开口54可以具有宽度W1以及间距P1,W1可以基本上与图1中的宽度W1相等,并且P1与图1中的间距P1相等。在说明书的全文中,开口54的图案也称为线A2图案。线A1图案和线A2图案的组合限定了图4中芯轴54的图案。
然后,如图4所示,实施第二蚀刻工艺以将开口54延伸至芯轴层36内。在蚀刻中消耗底层48、中间层50、和上层52,或在蚀刻之后去除底层48、中间层50、和上层52的任何剩余物(如果存在)。因此,芯轴层36包括开口44和54,在一些实施例中开口44和54可以均匀地分布。芯轴层36的剩余部分称为芯轴56。如图1至图4所示,由图1中示出的线A1图案(44)和图3中示出的线A2图案(54)产生芯轴56。芯轴56的宽度W2可以等于宽度W1的约1/3,且芯轴56的间距P2可以等于间距P1(图1)的约一半。因此,第一光刻和第一蚀刻以及第二光刻和第二蚀刻的组合称为2P2E双重图案化工艺,其产生了分别小于宽度W1和间距P1(图1)的W2和间距P2。宽度W2和间距P2可以低于光刻限度。在示出的示例性实施例中,芯轴56包括芯轴56A、56B、56C、和56D。芯轴56A是图2中的中间芯轴36A的剩余部分,且芯轴56B和56C是图2中的中间芯轴36B的剩余部分。
图5和图6示出了切割光刻工艺,其用于将芯轴56B切割成两部分。参见图5,形成底层58、中间层60、和上层62。底层58、中间层60、和上层62的材料选自分别与底层38、中间层40、和上层42(图1)相同的备选材料。图案化上层62以在其中形成开口64,其中,通过开口64叠盖芯轴56B的中间部分,而通过上层62叠盖芯轴56B的端部和其他芯轴56。
然后,如图6所示,实施蚀刻工艺以将开口64延伸至芯轴56B内,从而将芯轴56B切割为两部分56B1和56B2。在蚀刻中消耗底层58、中间层60和上层62,或在蚀刻之后去除底层58、中间层60和上层62的任何剩余物(如果存在)。如图6中的顶视图所示,芯轴层36中产生的开口包括I形开口,其包括开口44和54,以及使开口44和54互连的开口64。
参见图7,在图6的晶圆100上方形成覆盖式间隔件层76。间隔件层76的材料可以选自与形成金属硬掩模32(图1)相同的备选材料组,或可以选自其他材料,诸如与芯轴56的材料不同的介电材料。此外,间隔件层76应选择相对介电硬掩模层34(图1)具有高蚀刻选择性的材料。例如,间隔件层76的材料可以选自AlO、AlN、AlON、TaN、TiN、TiO、Si、SiO、SiN、金属、和金属合金。
再如图7所示,将间隔件层76形成为共形层,其水平部分的厚度T1和垂直部分的厚度T2彼此接近,例如,T1和T2之间的差值小于厚度T1的约20%。由图7的截面图中包含C-C线的水平面获得图7中的顶视图。
然后实施各向异性蚀刻以去除间隔件层76的水平部分,而保留间隔件层76的垂直部分,并且在下文中将保留的间隔件层76的垂直部分称为间隔件80。图8中示出了产生的结构。
当形成间隔件层76(图7)时,间隔件层76的厚度T2被选择为等于或大于开口64的宽度W3(图5)的一半。结果,如图8所示,间隔件层76的侧壁(垂直)部分彼此合并(如图7所示),该侧壁部分位于开口64中和位于芯轴56B1和56B2的相对侧壁上。在实施如图8中所示的蚀刻之后,保留间隔件80以填充整个开口64。另一方面,如图8所示,开口44和54具有仍然未被间隔件80填充的中心部分44’/54’。通过开口44’/54’暴露介电硬掩模34。
图9A和图9B分别示出了图8中的部分82的透视图和顶视图。如图9B所示,开口44’包括连接至开口44’的主要部分的凸出部分44”,其中,主要部分为矩形。开口54’包括连接至开口54’的主要部分的凸出部分54”,其中,主要部分为矩形。
在图10和图11中,去除一些不期望的芯轴和芯轴部分,诸如图10中的芯轴56B(参见图10的顶视图,包括芯轴56B1和56B2)和芯轴56C。将在下文中论述工艺步骤。参见图10,形成底层68、中间层70、和上层72。底层68、中间层70、和上层72的材料可以选自分别与形成底层38、中间层40、和上层42(图1)相同的备选材料。在上层72中形成开口74(包括74A和74B)。通过开口74A叠盖芯轴56B和56C,而通过开口74C叠盖芯轴56D的一部分。
然后,实施蚀刻工艺以去除芯轴部分56B1、56B2和56C。选择性地实施蚀刻使其不影响(attached)间隔件80,而去除暴露的芯轴56。例如,去除芯轴56D的一部分,而可以保留芯轴56D的一部分。图11中示出了产生的开口,且该开口称为开口83。
如图11所示,通过去除芯轴部分56B1和56B2(图10)形成开口83A。在说明书的全文中,将开口83A的图案称为线B图案,其具有成直线的纵向方向,且线B图案的端部彼此接近。
参见图12,将芯轴56和间隔件80的组合用作蚀刻下面的介电硬掩模34的蚀刻掩模,从而使开口44’、54’、和83延伸至介电硬掩模34内。在相应的工艺中,芯轴56和间隔件80可以完全消耗或可以不完全消耗。
然后,将介电硬掩模34用作蚀刻金属硬掩模32的蚀刻掩模。在这个工艺中可以消耗芯轴56和间隔件80。图13示出了产生的结构。在图14中,将图案化的硬掩模32用作蚀刻下面的介电硬掩模30、低k介电层28、和蚀刻停止层26的蚀刻掩模,从而形成沟槽84。也可以实施额外的工艺步骤以限定并蚀刻低k介电层28,从而形成位于沟槽84下方的通孔开口86。尽管在示出的平面中沟槽84和通孔开口86具有相同的宽度,但在垂直于示出的平面的垂直平面中,通孔开口86的宽度小于沟槽84的宽度。
图15示出了分别填充沟槽84和通孔开口86(图14)以形成金属线88和通孔90。形成可以包括双镶嵌工艺,其中,在沟槽84和通孔开口86的侧壁和底部上形成诸如氮化钛、钛、氮化钽、钽等的导电阻挡层。然后,使用诸如铜或铜合金的填充金属来填充沟槽84和通孔开口86的剩余部分。之后,实施化学机械抛光(CMP)以去除阻挡层和填充金属的的多余部分,从而形成图15中所示的金属线88和通孔90。金属线88和通孔90与下方的导电部件126电连接。
在可选实施例中,由半导体材料形成目标层28。因此,图1至图14中示出的工艺步骤可以用于在目标层28中形成沟槽,并使用介电材料填充沟槽,从而形成STI区域。
图16A示出了在低k介电层28中形成的金属线88的顶视图。如图16A所示,金属线88包括88A、88B、88C、和88D。金属线88A和88B彼此平行,且其位置接近。由开口44’和54’(图11)形成金属线88A和88B。金属线88C和88D位于金属线88A和88B之间。由开口83A(图11)形成金属线88C和88D。金属线88C和88D的纵向方向(以及纵向中心线)与相同的直线21对准。根据一些实施例,金属线88C和88D之间的线端间隔S1介于约5nm和约100nm之间。然而,应该理解,说明书全文列举的数值仅仅作为实例,并且其可以改变为不同的数值。
如图16A所示,金属线88A包括主要部分88A1(其为矩形),以及凸出在边缘88A3之外并朝向金属线88C和88D之间的间隔的尖端88A2。相似地,金属线88B包括主要部分88B1(其为矩形),以及凸出在边缘88B3之外并朝向金属线88C和88D之间的间隔的尖端88B2。如图9B所示,由于形成了间隔件80,因此形成了尖端部分,其中,开口44’和55’具有尖端部分。
图16B和图16C是图16A中示出的结构的截面图,其中,分别通过图16A中的包括线A-A和线B-B的垂直平面获得截面图。
本发明的实施例具有一些优势特征。通过采取2P2E工艺形成金属带,所产生的部件的宽度和间隔小于光刻工艺的限度。进一步将2P2E工艺与线切割工艺相结合,同时形成金属线88C和88D(图16A),并且其不具有双重图案化重叠问题。因此线端间隔的变化被最小化。此外,由于部件88C和88D的线端间隔等于通过相应的光刻技术所限定的最小尺寸,因此部件88C和88D的线端间隔可以非常小。
根据一些实施例,一种方法包括:实施双重图案化工艺以形成彼此平行的第一芯轴、第二芯轴以及第三芯轴,其中,第二芯轴位于第一芯轴和第三芯轴之间,并且蚀刻第二芯轴以将第二芯轴切割成第四芯轴和第五芯轴,其中,通过开口将第四芯轴与第五芯轴分隔开。在第一芯轴、第三芯轴、第四芯轴、和第五芯轴的侧壁上形成间隔件层,其中,通过间隔件层完全填充该开口。去除间隔件层的水平部分,而不去除间隔件层的垂直部分。将第一芯轴、第三芯轴、第四芯轴、第五芯轴和间隔件层的垂直部分用作蚀刻掩模以蚀刻目标层,从而在目标层中形成沟槽。使用填充材料填充该沟槽。
根据其他实施例,一种方法包括:在目标层上方形成芯轴层,实施第一光刻和蚀刻工艺以图案化芯轴层,实施第二光刻和蚀刻工艺以及切割蚀刻工艺以图案化该芯轴层的剩余部分,从而在芯轴层中形成第一开口。第一开口具有I形并且包括两个平行部分,其中,通过第一光刻和蚀刻工艺以及第二光刻和蚀刻工艺形成上述两个平行部分。第一开口还包括使两个平行部分互连的连接部分。在第一开口的侧壁上形成间隔件,其中,间隔件填充整个连接部分,并且其中,两个平行部分中的每个的中心部分均未被间隔件填充。蚀刻芯轴层以去除芯轴层的一部分并且形成第二开口,其中,第二开口位于第一开口的两个平行部分之间。第二开口通过间隔件与第一开口的两个平行部分间隔开。该方法还包括将第一开口和第二开口延伸至目标层内。
根据又一个实施例,一种方法包括:在目标层上方形成芯轴层,并且实施第一光刻和蚀刻工艺以图案化芯轴层,其中,芯轴层的剩余部分包括形成的第一中间芯轴和第二中间芯轴。该方法包括实施第二光刻和蚀刻工艺,其中,减小第一中间芯轴的尺寸以形成第一芯轴,并且将第二中间芯轴切割成第二芯轴和第三芯轴,其中,第一芯轴、第二芯轴和第三芯轴彼此平行,第二芯轴位于第一芯轴和第三芯轴之间。该方法还包括:蚀刻第二芯轴以将第二芯轴切割成第四芯轴和第五芯轴,其中,通过开口将第四芯轴和第五芯轴间隔开。在第一芯轴、第三芯轴、第四芯轴和第五芯轴的侧壁上形成间隔件层,其中,通过间隔件层完全填充开口。去除间隔件层的水平部分,并保留间隔件层的垂直部分。
尽管已经详细地描述了实施例及其优势,但应该理解,在不背离所附权利要求限定的本发明的精神和范围的情况下,可以对本发明作出各种改变、替换和更改。而且,本申请的范围不旨在限制于本说明书中描述的工艺、机器、制造、物质组成、工具、方法和步骤的特定实施例。作为本领域普通技术人员应理解,根据本发明,可以利用现有的或今后开发的、执行与本发明描述的相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造、物质组成、工具、方法或步骤。相应的,附加的权利要求旨在将这些工艺、机器、制造、物质组成、工具、方法或步骤包括在它们的范围内。此外,每个权利要求构成一个独立的实施例,并且不同权利要求与实施例的组合均在本发明的范围之内。
Claims (20)
1.一种形成集成电路的方法,包括:
实施双重图案化工艺以形成彼此平行的第一芯轴、第二芯轴和第三芯轴,其中,所述第二芯轴位于所述第一芯轴和所述第三芯轴之间;
蚀刻所述第二芯轴以将所述第二芯轴切割成第四芯轴和第五芯轴,其中,通过开口将所述第四芯轴与所述第五芯轴分隔开;
在所述第一芯轴、所述第三芯轴、所述第四芯轴和所述第五芯轴的侧壁上形成间隔件层,其中,所述间隔件层完全填充所述开口;
去除所述间隔件层的水平部分,而不去除所述间隔件层的垂直部分;
将所述第一芯轴、所述第三芯轴、所述第四芯轴、所述第五芯轴和所述间隔件层的垂直部分用作蚀刻掩模以蚀刻目标层,从而在所述目标层中形成沟槽;以及
使用填充材料填充所述沟槽。
2.根据权利要求1所述的方法,其中,所述双重图案化工艺包括:
在芯轴层上实施第一光刻和第一蚀刻以形成所述第一芯轴和中间芯轴;以及
实施第二光刻和第二蚀刻以减小所述第一芯轴的尺寸,其中,将所述中间芯轴分隔成所述第二芯轴和所述第三芯轴。
3.根据权利要求2所述的方法,其中,所述第一光刻包括形成具有开口的第一图案化的上层,并且所述第一图案化的上层的带状件的宽度为所述带状件的间距的三分之一。
4.根据权利要求1所述的方法,还包括:实施所述双重图案化工艺形成与所述第一芯轴平行的第六芯轴,在去除所述间隔件层的水平部分之后和在蚀刻所述目标层之前,去除与所述第一芯轴平行的所述第六芯轴。
5.根据权利要求1所述的方法,还包括:实施所述双重图案化工艺形成与所述第一芯轴平行的第六芯轴,在去除所述间隔件层的水平部分之后和在蚀刻所述目标层之前,去除所述第六芯轴的第一部分,而保留所述第六芯轴的第二部分。
6.根据权利要求1所述的方法,其中,所述目标层包括介电材料,并且填充所述沟槽包括填充金属材料。
7.根据权利要求1所述的方法,其中,所述第一芯轴、所述第二芯轴和所述第三芯轴包括非晶硅。
8.一种形成集成电路的方法,包括:
在目标层的上方形成芯轴层;
实施第一光刻和蚀刻工艺以图案化所述芯轴层;
实施第二光刻和蚀刻工艺以及切割蚀刻工艺以图案化所述芯轴层的剩余部分,从而在所述芯轴层中形成第一开口,其中,所述第一开口具有I形并且包括:
两个平行部分,其中,通过所述第一光刻和蚀刻工艺以及所述第二光刻和蚀刻工艺形成所述两个平行部分;以及
互连所述两个平行部分的连接部分;
在所述第一开口的侧壁上形成间隔件,其中,所述间隔件填充整个所述连接部分,并且所述两个平行部分的中心部分均未被所述间隔件填充;
蚀刻所述芯轴层以去除所述芯轴层的一部分并形成第二开口,其中,所述第二开口位于所述第一开口的所述两个平行部分之间,并且所述第二开口通过所述间隔件与所述第一开口的所述两个平行部分间隔开;以及
将所述第一开口与所述第二开口延伸至所述目标层内。
9.根据权利要求8所述的方法,还包括:
蚀刻位于所述芯轴层下方的硬掩模以将所述第一开口和所述第二开口延伸至所述硬掩模内,其中,通过将所述硬掩模用作蚀刻掩模来蚀刻所述目标层。
10.根据权利要求8所述的方法,还包括:在形成所述第一开口和所述第二开口之后,使用与所述目标层不同的材料填充所述第一开口和所述第二开口。
11.根据权利要求10所述的方法,还包括:在填充所述第一开口和所述第二开口之前,去除所述间隔件。
12.根据权利要求8所述的方法,其中,形成所述间隔件包括:
形成厚度等于或大于所述第一开口的所述连接部分的宽度的一半的间隔件层;以及
在所述间隔件层上实施各向异性蚀刻,其中,未被所述各向异性蚀刻去除的所述间隔件层的剩余部分是所述间隔件。
13.根据权利要求8所述的方法,还包括:在所述芯轴层中形成所述第二开口的同时蚀刻所述芯轴层以在所述芯轴层中形成第三开口,其中,所述第三开口位于所述第一开口的所述两个平行部分之间。
14.根据权利要求8所述的方法,其中,通过所述第一光刻和蚀刻工艺形成所述两个平行部分中的第一个,并且通过所述第二光刻和蚀刻工艺形成所述两个平行部分中的第二个。
15.一种形成集成电路的方法,包括:
在目标层上方形成芯轴层;
实施第一光刻和蚀刻工艺以图案化所述芯轴层,其中,所述芯轴层的剩余部分包括形成的第一中间芯轴和第二中间芯轴;
实施第二光刻和蚀刻工艺,其中,减小所述第一中间芯轴的尺寸以形成第一芯轴,并且将所述第二中间芯轴切割成第二芯轴和第三芯轴,其中,所述第一芯轴、所述第二芯轴和所述第三芯轴彼此平行,所述第二芯轴位于所述第一芯轴和所述第三芯轴之间;
蚀刻所述第二芯轴以将所述第二芯轴切割成第四芯轴和第五芯轴,通过开口将所述第四芯轴与所述第五芯轴分隔开;
在所述第一芯轴、所述第三芯轴、所述第四芯轴和所述第五芯轴的侧壁上形成间隔件层,其中,所述间隔件层完全填充所述开口;以及
去除所述间隔件层的水平部分,而不去除所述间隔件层的垂直部分。
16.根据权利要求15所述的方法,还包括:
将所述第一芯轴、所述第三芯轴、所述第四芯轴、所述第五芯轴和所述间隔件层的所述垂直部分用作蚀刻掩模以蚀刻目标层,从而在所述目标层中形成沟槽;以及
使用填充材料填充所述沟槽。
17.根据权利要求16所述的方法,其中,所述目标层包括介电材料,并且填充所述沟槽包括填充金属材料以形成沟槽和通孔。
18.根据权利要求15所述的方法,其中,所述第一芯轴、所述第二芯轴和所述第三芯轴包括非晶硅。
19.根据权利要求15所述的方法,还包括:实施所述第一光刻和蚀刻工艺与所述第二光刻和蚀刻工艺形成与所述第一芯轴平行的第六芯轴,在去除所述间隔件层的所述水平部分之后和在蚀刻位于所述间隔件层下方的层之前,去除与所述第一芯轴平行的所述第六芯轴。
20.根据权利要求15所述的方法,还包括:实施所述第一光刻和蚀刻工艺与所述第二光刻和蚀刻工艺形成与所述第一芯轴平行的第六芯轴,在去除所述间隔件层的水平部分之后和在蚀刻位于所述间隔件层下方的层之前,去除所述第六芯轴的第一部分,而保留所述第六芯轴的第二部分。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/087,334 US9209076B2 (en) | 2013-11-22 | 2013-11-22 | Method of double patterning lithography process using plurality of mandrels for integrated circuit applications |
US14/087,334 | 2013-11-22 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN104658893A CN104658893A (zh) | 2015-05-27 |
CN104658893B true CN104658893B (zh) | 2018-02-13 |
Family
ID=53183019
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201410103302.1A Active CN104658893B (zh) | 2013-11-22 | 2014-03-19 | 具有减小的间距和线间隔的集成电路及其形成方法 |
Country Status (3)
Country | Link |
---|---|
US (3) | US9209076B2 (zh) |
KR (1) | KR102303370B1 (zh) |
CN (1) | CN104658893B (zh) |
Families Citing this family (57)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9099400B2 (en) * | 2013-09-30 | 2015-08-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device manufacturing methods |
US9209076B2 (en) | 2013-11-22 | 2015-12-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of double patterning lithography process using plurality of mandrels for integrated circuit applications |
US9548243B1 (en) * | 2015-06-30 | 2017-01-17 | International Business Machines Corporation | Self aligned via and pillar cut for at least a self aligned double pitch |
US9779943B2 (en) | 2016-02-25 | 2017-10-03 | Globalfoundries Inc. | Compensating for lithographic limitations in fabricating semiconductor interconnect structures |
US9818623B2 (en) | 2016-03-22 | 2017-11-14 | Globalfoundries Inc. | Method of forming a pattern for interconnection lines and associated continuity blocks in an integrated circuit |
US9691626B1 (en) * | 2016-03-22 | 2017-06-27 | Globalfoundries Inc. | Method of forming a pattern for interconnection lines in an integrated circuit wherein the pattern includes gamma and beta block mask portions |
US9691775B1 (en) | 2016-04-28 | 2017-06-27 | Globalfoundries Inc. | Combined SADP fins for semiconductor devices and methods of making the same |
KR102328551B1 (ko) * | 2016-04-29 | 2021-11-17 | 도쿄엘렉트론가부시키가이샤 | 복수의 재료의 층을 이용하여 기판을 패터닝하는 방법 |
US10096522B2 (en) | 2016-05-06 | 2018-10-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dummy MOL removal for performance enhancement |
US10366890B2 (en) * | 2016-05-23 | 2019-07-30 | Tokyo Electron Limited | Method for patterning a substrate using a layer with multiple materials |
US9685440B1 (en) | 2016-06-29 | 2017-06-20 | International Business Machines Corporation | Forming fins utilizing alternating pattern of spacers |
US9786545B1 (en) * | 2016-09-21 | 2017-10-10 | Globalfoundries Inc. | Method of forming ANA regions in an integrated circuit |
US9818640B1 (en) * | 2016-09-21 | 2017-11-14 | Globalfoundries Inc. | Apparatus and method of forming self-aligned cuts in a non-mandrel line of an array of metal lines |
US9818641B1 (en) | 2016-09-21 | 2017-11-14 | Globalfoundries Inc. | Apparatus and method of forming self-aligned cuts in mandrel and a non-mandrel lines of an array of metal lines |
US9659818B1 (en) | 2016-10-28 | 2017-05-23 | International Business Machines Corporation | Forming self-aligned dual patterning mandrel and non-mandrel interconnects |
US10056292B2 (en) * | 2016-11-22 | 2018-08-21 | Globalfoundries Inc. | Self-aligned lithographic patterning |
US9852986B1 (en) | 2016-11-28 | 2017-12-26 | Globalfoundries Inc. | Method of patterning pillars to form variable continuity cuts in interconnection lines of an integrated circuit |
US10553720B2 (en) * | 2016-11-29 | 2020-02-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of removing an etch mask |
US9859120B1 (en) | 2016-12-13 | 2018-01-02 | Globalfoundries Inc. | Method of making self-aligned continuity cuts in mandrel and non-mandrel metal lines |
US9812351B1 (en) | 2016-12-15 | 2017-11-07 | Globalfoundries Inc. | Interconnection cells having variable width metal lines and fully-self aligned continuity cuts |
US9887127B1 (en) | 2016-12-15 | 2018-02-06 | Globalfoundries Inc. | Interconnection lines having variable widths and partially self-aligned continuity cuts |
US10043703B2 (en) | 2016-12-15 | 2018-08-07 | Globalfoundries Inc. | Apparatus and method for forming interconnection lines having variable pitch and variable widths |
US10002786B1 (en) * | 2016-12-15 | 2018-06-19 | Globalfoundries Inc. | Interconnection cells having variable width metal lines and fully-self aligned variable length continuity cuts |
US10418252B2 (en) | 2016-12-16 | 2019-09-17 | Taiwan Semiconductor Manufacturing Co, Ltd. | Fin-like field effect transistor patterning methods for increasing process margins |
US10418244B2 (en) * | 2017-01-18 | 2019-09-17 | Qualcomm Incorporated | Modified self-aligned quadruple patterning (SAQP) processes using cut pattern masks to fabricate integrated circuit (IC) cells with reduced area |
US9911604B1 (en) | 2017-01-24 | 2018-03-06 | Globalfoundries Inc. | Sidewall spacer pattern formation method |
US9966338B1 (en) * | 2017-04-18 | 2018-05-08 | Globalfoundries Inc. | Pre-spacer self-aligned cut formation |
US10535520B2 (en) | 2017-04-28 | 2020-01-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fin patterning methods for increased process margins |
DE102017128070B4 (de) | 2017-08-31 | 2023-08-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Ätzen zum Verringern von Bahnunregelmässigkeiten |
US10475700B2 (en) * | 2017-08-31 | 2019-11-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Etching to reduce line wiggling |
US10515817B2 (en) * | 2017-09-29 | 2019-12-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming features of semiconductor structure having reduced end-to-end spacing |
US10529617B2 (en) * | 2017-09-29 | 2020-01-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal routing with flexible space formed using self-aligned spacer patterning |
US9953834B1 (en) | 2017-10-03 | 2018-04-24 | Globalfoundries Inc. | Method of making self-aligned continuity cuts in mandrel and non-mandrel metal lines |
US10461037B2 (en) * | 2017-10-30 | 2019-10-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming semiconductor device structure with overlay grating |
US10276434B1 (en) * | 2018-01-02 | 2019-04-30 | International Business Machines Corporation | Structure and method using metal spacer for insertion of variable wide line implantation in SADP/SAQP integration |
CN110349909B (zh) * | 2018-04-03 | 2021-07-13 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
KR102617139B1 (ko) * | 2018-04-09 | 2023-12-26 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
US10446395B1 (en) * | 2018-04-11 | 2019-10-15 | Globalfoundries Inc. | Self-aligned multiple patterning processes with layered mandrels |
KR102572514B1 (ko) | 2018-04-17 | 2023-08-31 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
US10699943B2 (en) * | 2018-04-30 | 2020-06-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming contacts in a semiconductor device |
US10431492B1 (en) * | 2018-05-28 | 2019-10-01 | Nanya Technology Corporation | Method of manufacturing a semiconductor structure |
US10777413B2 (en) * | 2018-07-12 | 2020-09-15 | Globalfoundries Inc. | Interconnects with non-mandrel cuts formed by early block patterning |
US10483119B1 (en) * | 2018-09-20 | 2019-11-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Self-aligned double patterning (SADP) method |
US10529570B1 (en) * | 2018-11-20 | 2020-01-07 | Nanya Technology Corporation | Method for preparing a semiconductor structure |
CN111627801B (zh) * | 2019-02-28 | 2023-08-01 | 中芯国际集成电路制造(北京)有限公司 | 半导体结构的形成方法 |
CN111640655B (zh) * | 2019-03-01 | 2023-04-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
US10833160B1 (en) * | 2019-04-17 | 2020-11-10 | Globalfoundries Inc. | Field-effect transistors with self-aligned and non-self-aligned contact openings |
US11037821B2 (en) * | 2019-05-01 | 2021-06-15 | Globalfoundries U.S. Inc. | Multiple patterning with self-alignment provided by spacers |
US11676821B2 (en) * | 2019-10-29 | 2023-06-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Self-aligned double patterning |
CN112951719B (zh) * | 2019-11-26 | 2024-07-19 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
KR20220129142A (ko) | 2021-03-15 | 2022-09-23 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
EP4292603A1 (en) | 2021-08-10 | 2023-12-20 | RemeGen Co., Ltd. | Method for treating iga nephropathy with taci-fc fusion protein |
CN113809000B (zh) * | 2021-09-03 | 2024-06-18 | 长江存储科技有限责任公司 | 金属连接线的制作方法及半导体器件 |
US11972977B2 (en) | 2021-09-08 | 2024-04-30 | International Business Machines Corporation | Fabrication of rigid close-pitch interconnects |
JP2024512935A (ja) | 2021-09-30 | 2024-03-21 | レメゲン シーオー.,エルティーディー. | TACI-Fc融合タンパク質を用いたシェーグレン症候群の治療方法 |
US20230138978A1 (en) * | 2021-11-01 | 2023-05-04 | International Business Machines Corporation | Structure and method to pattern pitch lines |
CN118475598A (zh) | 2022-06-08 | 2024-08-09 | 荣昌生物制药(烟台)股份有限公司 | 用TACI-Fc融合蛋白治疗重症肌无力的方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102479700A (zh) * | 2010-11-25 | 2012-05-30 | 中芯国际集成电路制造(北京)有限公司 | 双重图形化方法、形成互连结构的方法 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3411129B2 (ja) | 1995-07-03 | 2003-05-26 | 沖電気工業株式会社 | 半導体メモリ |
US8492282B2 (en) * | 2008-11-24 | 2013-07-23 | Micron Technology, Inc. | Methods of forming a masking pattern for integrated circuits |
US8008206B2 (en) * | 2009-09-24 | 2011-08-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Double patterning strategy for contact hole and trench in photolithography |
US20110115047A1 (en) | 2009-11-13 | 2011-05-19 | Francois Hebert | Semiconductor process using mask openings of varying widths to form two or more device structures |
US8536064B2 (en) | 2010-02-08 | 2013-09-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Double patterning strategy for contact hole and trench in photolithography |
US8890324B2 (en) | 2010-09-28 | 2014-11-18 | Freescale Semiconductor, Inc. | Semiconductor structure having a through substrate via (TSV) and method for forming |
US8372743B2 (en) | 2011-03-02 | 2013-02-12 | Texas Instruments Incorporated | Hybrid pitch-split pattern-split lithography process |
FR2972293A1 (fr) | 2011-03-04 | 2012-09-07 | St Microelectronics Crolles 2 | Procédé de fabrication d'un circuit intégré sur la formation de lignes et de tranches |
FR2973156B1 (fr) * | 2011-03-24 | 2014-01-03 | St Microelectronics Crolles 2 | Procede de decomposition de lignes d'un circuit electronique |
US8889561B2 (en) * | 2012-12-10 | 2014-11-18 | Globalfoundries Inc. | Double sidewall image transfer process |
US9583381B2 (en) | 2013-06-14 | 2017-02-28 | Micron Technology, Inc. | Methods for forming semiconductor devices and semiconductor device structures |
US9204538B2 (en) | 2013-08-16 | 2015-12-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fine line space resolution lithography for integrated circuit features using double patterning technology |
US9209076B2 (en) * | 2013-11-22 | 2015-12-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of double patterning lithography process using plurality of mandrels for integrated circuit applications |
-
2013
- 2013-11-22 US US14/087,334 patent/US9209076B2/en active Active
-
2014
- 2014-03-19 CN CN201410103302.1A patent/CN104658893B/zh active Active
- 2014-11-24 KR KR1020140164559A patent/KR102303370B1/ko active IP Right Grant
-
2015
- 2015-11-10 US US14/937,366 patent/US9627206B2/en active Active
-
2017
- 2017-04-17 US US15/489,037 patent/US10170306B2/en active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102479700A (zh) * | 2010-11-25 | 2012-05-30 | 中芯国际集成电路制造(北京)有限公司 | 双重图形化方法、形成互连结构的方法 |
Also Published As
Publication number | Publication date |
---|---|
KR102303370B1 (ko) | 2021-09-24 |
KR20150059634A (ko) | 2015-06-01 |
US9209076B2 (en) | 2015-12-08 |
US20150147882A1 (en) | 2015-05-28 |
CN104658893A (zh) | 2015-05-27 |
US20170221702A1 (en) | 2017-08-03 |
US20160079063A1 (en) | 2016-03-17 |
US9627206B2 (en) | 2017-04-18 |
US10170306B2 (en) | 2019-01-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN104658893B (zh) | 具有减小的间距和线间隔的集成电路及其形成方法 | |
CN105321874B (zh) | 形成半导体器件的方法 | |
CN106298733B (zh) | 具有导线上方的蚀刻停止层的互连结构 | |
US10347729B2 (en) | Device for improving performance through gate cut last process | |
CN103545193B (zh) | 用双重间隔物图案化技术形成半导体器件精细图案的方法 | |
US9865500B2 (en) | Method of fine line space resolution lithography for integrated circuit features using double patterning technology | |
CN104701247B (zh) | 使用喇叭形间隔件的沟槽结构 | |
EP3811409B1 (en) | Novel 3d nand memory device and method of forming the same | |
CN109585305A (zh) | 一种形成半导体器件的方法 | |
TWI684244B (zh) | 圖案化可變寬度金屬化線之方法 | |
TWI734970B (zh) | 使用阻擋遮罩所形成之具有心軸切口的多重圖案化 | |
JP2002313910A (ja) | 半導体装置とその製造方法 | |
CN107958842A (zh) | 图案化形成一半导体结构特征的方法 | |
CN107958888A (zh) | 存储器元件及其制造方法 | |
TWI742350B (zh) | 具有層心軸之自對準多重圖案化製程 | |
CN106463506A (zh) | 用于金属栅极技术的p栅极到n栅极边界电阻的分路 | |
CN108735661A (zh) | 预间隔物自对准切口形成 | |
WO2004066407A1 (en) | Two-step magnetic tunnel junction stack deposition | |
CN107785320A (zh) | 具有通过鳍片间的导电路径的接触至栅极短路的装置及制法 | |
CN108091551A (zh) | 自对准光刻图案化 | |
CN107424922A (zh) | 用以形成交叉耦接接触的装置及方法 | |
US8114778B2 (en) | Method of forming minute patterns in semiconductor device using double patterning | |
CN108257910B (zh) | 浅沟槽隔离沟槽的制作方法 | |
CN104425368A (zh) | 通孔限定方案 | |
CN113948631A (zh) | 存储位元的制备方法及mram的制备方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |