CN106298733B - 具有导线上方的蚀刻停止层的互连结构 - Google Patents

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Abstract

本发明的实施例提供了用于集成电路的多层互连结构，包括衬底上方的第一介电层和部分暴露在第一介电层上方的导线。结构还包括第一介电层和暴露的导线上方的蚀刻停止层，以及蚀刻停止层上方的第二介电层。第二介电层和蚀刻停止层提供部分暴露导线的贯通孔。结构还包括设置在贯通孔中的通孔，和设置在通孔上方并且通过该通孔链接至导线的另一导线。本发明的实施例还公开了形成多层互连结构的方法。当由于覆盖误差引起贯通孔未对准时，蚀刻停止层减少了第一和第二介电层的横向和垂直蚀刻。本发明的实施例还涉及具有导线上方的蚀刻停止层的互连结构。

Description

具有导线上方的蚀刻停止层的互连结构
技术领域
本发明涉及具有导线上方的蚀刻停止层的互连结构。
背景技术
半导体集成电路(IC)工业经历了快速增长。IC材料和设计的技术进步产生了多代IC，其中，每一代都具有比先前一代更小且更复杂的电路。在IC演进过程中，功能密度(即，单位芯片面积中的互连器件的数量)通常都在增加，同时几何尺寸(即，可使用制造工艺创建的最小组件(或线)) 减小。这种规模缩小工艺通常通过增加产量效率和降低相关成本来提供很多益处。这种按比例缩小还增加了处理和制造IC的复杂程度，并且为了实现这些进步，需要在IC处理和制造中有类似的发展。
例如，多层互连用于连接各种器件(晶体管、电阻器、电容器等)，以形成IC。在典型的互连结构中，导线(如，铜引线)位于堆叠的介电层中并且通过一层至另一层的通孔来连接。通常使用单镶嵌或双镶嵌工艺来制造铜引线和通孔。在这种工艺中，图案化下面的介电层，以形成沟槽，然后利用铜来过填充沟槽，并且使用化学机械平坦化(CMP)来去除过多的铜，从而在沟槽中形成铜引线。随后，另一介电层形成在下面的介电层上方，并且重复以上工艺，以形成通孔和上层铜引线。利用光刻(或光蚀刻)工艺来图案化多个介电层。有时，光刻工艺之间的覆盖误差会导致通孔关于目标铜引线未对准。未对准的通孔会导致与附近的铜引线的偶然的桥接(短路)，产生IC缺陷；或导致下面的介电层的过多的蚀刻，产生IC 可靠性问题。随着IC小型化的继续，这种通孔-引线未对准问题变得更加麻烦。
发明内容
为了解决现有技术中的问题，根据本发明的一些实施例提供了一种器件，包括：衬底；第一介电层，位于所述衬底上方；导线，所述导线的第一部分位于所述第一介电层中并且所述导线的第二部分设置在所述第一介电层上方；蚀刻停止层，位于所述第一介电层和所述导线上方；第二介电层，位于所述蚀刻停止层上方，其中，所述蚀刻停止层包括与所述第一介电层和所述第二介电层的材料不同的介电材料，并且其中，所述第二介电层和所述蚀刻停止层提供部分暴露所述导线的开口；以及通孔，设置在所述开口中并且链接至所述导线。
根据本发明的另一些实施例，提供了一种用于制造集成电路的多层互连结构的方法，包括：提供器件，所述器件包括：衬底；第一介电层，位于所述衬底上方；和导线，位于所述第一介电层中，其中，所述导线的顶面和所述第一介电层的顶面共面；开槽所述第一介电层的顶面，使得所述导线的第一部分位于所述第一介电层上方；在所述第一介电层和所述导线的第一部分上方沉积蚀刻停止层；在所述蚀刻停止层上方沉积第二介电层；对所述第二介电层和所述蚀刻停止层执行蚀刻工艺，以形成部分暴露所述导线的贯通孔，其中，所述蚀刻工艺中的蚀刻停止层的蚀刻速率比所述蚀刻工艺中的所述第二介电层的蚀刻速率慢；以及在所述贯通孔中形成通孔。
根据本发明的又一些实施例，提供了一种用于制造集成电路的多层互连结构的方法，包括：提供器件，所述器件包括：衬底；第一介电层，位于所述衬底上方；和导线，位于所述第一介电层中，其中，所述导线的顶面和所述第一介电层的顶面共面；开槽所述第一介电层的顶面，使得所述导线的第一部分暴露在所述第一介电层的顶面的上面；在所述第一介电层和所述导线的第一部分上方形成蚀刻停止层，所述蚀刻停止层具有共形截面轮廓；在所述蚀刻停止层上方沉积第二介电层，其中，所述第一介电层和所述第二介电层具有相同的材料；蚀刻所述第二介电层和所述蚀刻停止层，以形成部分暴露所述导线的贯通孔，其中，所述蚀刻停止层具有比所述第二介电层慢的蚀刻速率；以及在所述贯通孔中形成通孔。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1A和图1B是根据本发明的各个方面构建的IC的多层互连的顶视图和截面图。
图2A和图2B是具有通孔-引线未对准的IC的多层互连的顶视图和截面图，以示出本发明的方面。
图3示出了根据一些实施例的制造具有图1A和图1B的多层互连的IC 的方法的流程图。
图4、图5、图6、图7、图8、图8A、图9和图10是根据一些实施例的根据图3的方法形成IC的多层互连的截面图。
图11示出了根据一些实施例的制造具有多层互连的IC的另一种方法的流程图。
图12A、图12B、图13A、图13B、图14A、图14B、图15A、图15B、图16A和图16B是根据一些实施例的根据图11的方法形成IC的多层互连的截面图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/ 或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。
本发明通常涉及半导体器件。更具体地，本发明涉及用于集成电路(IC) 的多层互连结构。本发明的一个方面在于，提供了多层互连中的导线上方的保护层。在由于在形成贯通孔时的光刻覆盖误差而引起的通孔-引线未对准的情况中，保护层最小化下面的介电层的横向和垂直过蚀刻。这有效地防止通孔与附近的引线的偶然短路。还通过限制与金属扩散至下面的介电层中相关联的电迁移(EM)和经时介电击穿(TDDB)提高了器件可靠性。
图1A示出了半导体器件100的顶视图，而图1B示出了沿着图1A的线“1-1”的半导体器件100的截面图。参考图1A和图1B，根据本发明所构建的，半导体器件100包括衬底102和多层互连结构103。为了简洁的目的，互连结构103被示出为具有两层导线。第一层包括导线106A和106B (合称为106A/B)，并且第二层包括导线116A。通过通孔112A互连这两层。应该注意，在各个实施例中，互连结构103可以包括两层以上的导线，诸如五层、七层或复杂IC中的更多的层。另外，互连结构103可以包括 106A/B层下面和/或116A层上面的一层或多层导线。
在实施例中，衬底102包括硅衬底(如，晶圆)。可选地，衬底102 可以包括：其他元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、 AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。在又一可选方式中，衬底102是绝缘体上半导体(SOI)。衬底102包括有源器件，诸如p型场效应晶体管(PFET)、n型FET(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极型晶体管、高压晶体管和高频晶体管。晶体管可以是平面型晶体管或诸如FinFET的多栅极晶体管。衬底102还可以包括诸如电阻器、电容器和电感器的无源器件。
互连结构103建立在衬底102上方并且连接衬底102中的各个有源和/ 或无源器件，以形成IC。在示出的实施例中，互连结构103包括第一介电层104，该第一介电层可以包括：低K介电材料，诸如正硅酸乙酯(TEOS) 氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅(诸如硼磷硅酸盐玻璃 (BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、掺杂硼的硅玻璃(BSG))；和/或其他合适的介电材料。
互连结构103还包括部分位于介电层104中并且部分位于介电层104 上面的导线106A和106B。尽管未示出，但是通过互连结构103的其他下面的层或通过有源和/或无源器件的端子(如，源极、漏极和栅极接触件) 将导线106A/B链接至衬底102中的有源和/或无源器件。在实施例中，导线106A和106B每一个都包括作为外层的导电金属扩散阻挡层和作为内层的金属导体。例如，阻挡层可以包括钽(Ta)或氮化钽(TaN)，并且金属导体可以是铜(Cu)、铝(Al)、钨(W)、钴(Co)或其他合适的金属。在实施例中，阻挡层包括一层或多层材料。
互连结构103还包括蚀刻停止层108和第二介电层110。在本实施例中，蚀刻停止层108形成在第一介电层104和导线106A/B上方，并且具有共形界面轮廓。介电层110形成在蚀刻停止层108上方。在各个实施例中，介电层110包括：低K介电材料，诸如正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅(诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、掺杂硼的硅玻璃(BSG))；和 /或其他合适的介电材料。介电层104和110可以包括相同或不同的介电材料。蚀刻停止层108包括具有比介电层110和104中的材料更大的密度的介电材料。例如，蚀刻停止层108可以包括从由SiCN、SiCO、SiO2、SiN和AlON构成的组中选择的材料。用于蚀刻停止层108的其他合适的材料在本发明的范围内。
介电层110和蚀刻停止层108一起提供开口，其中通孔112A位于该开口内。互连结构103还包括第三介电层114，其中导线116A位于该第三介电层中。在实施例中，介电层114和110可以包括相同或不同的材料。如关于导线106A/B所讨论的，尽管可以使用不同的材料，但是通孔112A和导线116A每一个都包括围绕金属导体的导电金属扩散阻挡层。
在实施例中，在分离的镶嵌工艺中形成导线106A/B和通孔112A，该工艺中的每一个都包括相应的介电层104和110光刻图案化。结果，在制造器件100期间，必须考虑通孔112A与导线106A之间的光刻覆盖误差。
如图1A和图1B所示，通孔112A与导线106A恰当地对准，即，该通孔位于导线106A的顶部上，并且从上往下看，它们的中心线重叠。这是制造的理想情况。然而，实际上不可能消除光刻覆盖误差，在一些IC或在 IC的一些部分中确实出现通孔与下面的导线之间的未对准。图2A和图2B 示出了这种情况，其中，图2A是器件200的顶视图，而图2B是沿着图2A 的线“2-2”的半导体器件200的截面图。器件200在许多方面类似于器件 100。然而，在制造器件200期间，覆盖误差E出现在通孔112A与导线106A 之间，该覆盖误差被限定为通孔与导线的相应的中心线之间的未对准。光刻和蚀刻工艺中(诸如，光刻光源、抗蚀剂材料、抗蚀剂显影工艺、蚀刻工艺等)的变化会导致覆盖误差E。覆盖误差E可以在工艺变化窗内，而且如果处理不当会导致器件200的质量和/或可靠性问题。在传统的多层互连结构中，不存在蚀刻停止层108。取而代之，导线106A和106B将完全掩埋在介电层104中。导线106A上方的未对准的贯通孔会导致下面的介电层104的过多的蚀刻，该介电层的蚀刻速率通常很高(易于蚀刻)。因此，通孔112A与附近的导线(如，导线106B)之间的横向距离D会变得很小，导致通孔与附近的导线之间的桥接。
在本实施例中，蚀刻停止层108的厚度TH被形成为比覆盖误差E大。这有效地将贯通孔的蚀刻限制在蚀刻停止层108的侧壁内。此外，蚀刻停止层108具有比介电层110和104更慢的蚀刻速率。例如，在贯通孔蚀刻工艺期间，蚀刻停止层108的蚀刻可以比介电层110和104的蚀刻慢三倍。这在贯通孔的确与导线106A未对准时，诸如图2B所示，有效地限制介电层110和104的横向和垂直蚀刻。结果，对于相同量的覆盖误差，本实施例中的通孔112A与相邻的导线106B之间的横向距离D有利地比传统的互连结构中的大。另外，蚀刻停止层108用作导线106A/B中的金属材料上方的附加的扩散阻挡层，这通过减少电迁移(EM)和经时介电击穿(TDDB) 提高了器件可靠性。下文将描述制造互连结构103的方法。
图3示出了根据本发明的各个方面的形成具有多层互连结构的半导体器件(诸如具有多层互连结构103的半导体器件100)的方法300的流程图。方法300仅是实例，并且不旨在限制本发明，除非权利要求中明确列举的。可以在方法300之前、期间和之后提供附加的操作，并且对于方法的附加的实施例，可以代替、消除或移动描述的一些操作。下面结合图4至图10描述方法300，其中这些图是处于制造工艺的各个阶段中的半导体器件100的截面图。
在操作302中，方法300(图3)接收如图4所示的器件100。器件100 (图4)包括衬底102、介电层104和掩埋在介电层104中的导线106A/B。以上关于图1A和图1B已经讨论了衬底102、介电层104和导线106A/B 的组分。如下文所示，可以通过包括沉积、光刻、蚀刻和CMP工艺的多种工艺在衬底102上方形成介电层104和导线106A/B。
在实施例中，介电层104包括低K介电材料并且通过化学汽相沉积 (CVD)技术(诸如低压CVD(LPCVD)、等离子体增强的CVD(PECVD)、可流动CVD(FCVD))或其他合适的沉积技术沉积在衬底102上方。例如，FCVD工艺包括在衬底102上方沉积可流动材料(诸如液体化合物)，以填充衬底上的各个沟槽以及通过诸如热退火或紫外线辐射的合适的技术将可流动材料转化为固体材料。然后通过CMP工艺来平坦化介电层104或以其他方式开槽该介电层，以具有平坦的顶面。
随后，利用一种或多种光刻和蚀刻工艺来图案化介电层104，以在介电层中形成沟槽。光刻工艺可以包括:在介电层104上面形成光刻胶(或抗蚀剂)层，将抗蚀剂曝光成图案，实施曝光后烘焙工艺，以及显影抗蚀剂以形成包括抗蚀剂的掩模元件。然后掩模元件用于在介电层104中蚀刻沟槽。蚀刻工艺可以包括干蚀刻、湿蚀刻和/或其他合适的蚀刻工艺。
之后，通过诸如溅射、CVD、电镀或化学镀的一种或多种技术将导电阻挡/粘合层和金属(如，铜)导体层沉积在图案化的介电层104上。阻挡层和金属导体层过填充介电层104中的沟槽。之后，执行CMP工艺，以平坦化器件100的顶面，从而去除介电层104上方的过多的阻挡和金属材料。沟槽中剩余的阻挡和金属材料形成导线106A/B。作为CMP工艺的结果，介电层104的顶面104'与导线106A/B的顶面106'共面。
在操作304中，方法300(图3)开槽介电层104，以部分暴露导线 106A/B。参考图5，开槽介电层104，并且暴露导线106A/B的第一部分，以具有在“z”方向上位于顶面104'上面的高度H。导线106A/B的剩余部分还掩埋在介电层104中。在实施例中，导线106A/B包括铜，并且操作 304包括调整的反应离子蚀刻(RIE)工艺，以用于开槽介电层104。在RIE 工艺中，导线106A/B基本保持不变。然而，导线106A/B的顶部与侧壁表面之间的边缘在蚀刻工艺期间变成圆形。高度H是确定蚀刻停止层108(图 2B)将提供多大程度的垂直保护的因素之一。如果高度H太小，未对准的贯通孔会穿透蚀刻停止层108并且到达介电层104中。可以通过在RIE工艺中控制介电层104的蚀刻时间和蚀刻速率来获得期望的高度H。在实施例中，将高度H控制在约1纳米(nm)至约7nm的范围内。
在操作306中，方法300(图3)将蚀刻停止层108沉积在介电层104 和暴露的导线106A/B上方。参考图6，在本实施例中，沉积蚀刻停止层108 以具有在“x-z”平面上的共形截面轮廓，并且该蚀刻停止层覆盖导线106A/B 的顶部和侧壁表面。在本实施例中，导线106A/B的圆形边缘有助于蚀刻停止层108的共形沉积。在实施例中，使用原子层沉积(ALD)技术来沉积蚀刻停止层108。此外，沉积蚀刻停止层108以具有侧壁厚度TH。将侧壁厚度TH控制为比制造工艺所允许的最大光刻覆盖误差大。这有效地防止未对准的贯通孔被过多的横向蚀刻(在“x”方向上)。在实例中，厚度 TH在从约1nm至约7nm的范围内。在可选的实施例中，蚀刻停止层108 不具有在“x-z”平面上的共形截面轮廓，但是蚀刻停止层的侧壁厚度TH 仍被形成为比制造工艺所允许的最大光刻覆盖误差大。在各个实施例中，蚀刻停止层108包括具有比介电层104更大的密度的材料。在一个实例中，介电层104包括掺杂多孔碳的二氧化硅，而蚀刻停止层108包括未掺杂的二氧化硅。在各个实施例中，蚀刻停止层108可以包括诸如SiCN、SiCO、 SiO2、SiN和AlON的材料。
在操作308中，方法300(图3)将第二介电层110沉积在蚀刻停止层 108上方。参考图7，介电层110可以使用与介电层104相同的材料。可选地，介电层110可以使用不同的低K材料。在各个实施例中，介电层110 包括：介电材料，诸如正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅(诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、掺杂硼的硅玻璃(BSG))；和/或其他合适的介电材料。可以使用化学汽相沉积(CVD)(诸如LPCVD、PECVD和FCVD) 来形成介电层110。平坦化介电层110的顶面。
在操作310中，方法300(图3)蚀刻贯通孔111以至少穿过介电层 110和蚀刻停止层108，从而部分暴露导线106A。在实施例中，可以作为单镶嵌工艺(如图8至图10所示)或双镶嵌工艺(如图11至图16B所示) 的一部分来蚀刻贯通孔111，这将在下文中分别描述。
参考图8，这里示出的是具有蚀刻穿过介电层110和蚀刻停止层108 的贯通孔111的器件100。贯通孔111暴露导线106A的顶面的一部分，而未暴露导线106A的侧壁表面。在本实施例中，通过一种或多种光刻和蚀刻工艺来形成贯通孔111。光刻工艺可以包括:在介电层110上面形成抗蚀剂层，将抗蚀剂曝光成图案，实施曝光后烘焙工艺，以及显影抗蚀剂以形成包括抗蚀剂的掩模元件。然后，掩模元件用于在介电层110和蚀刻停止层 108中蚀刻沟槽，直到暴露导线106A。蚀刻工艺可以包括干蚀刻、湿蚀刻和/或其他合适的蚀刻工艺。
在实施例中，用于图案化介电层104的光刻工艺和用于图案化介电层 110的光刻工艺使用两个分离的掩模(或光掩模)。导线106A被表示为前一工艺所使用的一个掩模中的沟槽，而贯通孔111被表示为后一工艺所使用的另一掩模中的另一沟槽。由于工艺变化，所以特定的未对准(或覆盖误差)会存在于贯通孔111与导线106A之间。如图8A所示，由于覆盖误差E，所以贯通孔111A未与导线106A恰当地对准。结果，贯通孔111A 不仅暴露导线106A的顶面而且暴露导线106A的侧壁表面的一部分。没有蚀刻停止层108，这种未对准将至少产生两种不利影响。一种不利影响在于，由于介电层110的高蚀刻速率，所以蚀刻工艺将过多地横向(沿着“x”方向)蚀刻该介电层。这将不期望地减小即将形成的通孔与相邻的导线 106B之间的距离D，导致桥接缺陷(电短路)。另一种不利影响在于，由于介电层104的高蚀刻速率，所以蚀刻工艺将过多地垂直(沿着“z”方向) 蚀刻该介电层。这会导致金属扩散至介电层104中，这是IC的长期的可靠性问题。在本实施例中，蚀刻停止层108具有比介电层110和104慢的蚀刻速率，这减少了贯通孔111A的横向和垂直蚀刻。此外，蚀刻停止层108 的侧壁厚度TH被形成为比覆盖误差E大。这确保将贯通孔111A的底部限制在蚀刻停止层108和导线106A内。更进一步，导线106A/B上方的蚀刻停止层108用作防止桥接、EM和TDDB缺陷的附加的保护。总之，蚀刻停止层108的存在防止了与通孔和下面的导线之间的特定量的覆盖误差相关联的缺陷和可靠性问题。这是本发明相对于现有的多层互连结构所提供的优势之一。
在操作312中，方法300(图3)在图8的贯通孔111中形成通孔112A。参考图9，通孔112A包括一个或多个阻挡层和金属导体层。在一个实例中，阻挡层可以包括钽(Ta)或氮化钽(TaN)，并且金属导体可以包括铜(Cu)、铝(Al)、钨(W)、钴(Co)或其他合适的金属。可以通过CVD、物理汽相沉积(PVD)或ALD技术来形成阻挡层，并且可以通过溅射、CVD 或电镀技术来形成金属导体。阻挡层和金属导体使用以上沉积方法过填充贯通孔111。随后，执行CMP工艺，以去除介电层110的顶面上方的过多的材料，保留剩余的阻挡层和金属导体以作为通孔112A。
在操作314中，方法300(图3)形成通过通孔112A链接至导线106A 的另一导线，导线116A。参考图10，介电层114形成在介电层110上方，并且导线116A位于介电层114中并且通过通孔112A电链接至导线106A。介电层114可以包括与介电层110和104相同或不同的介电材料。在各个实施例中，导线116A的组分与导线106A基本相同。在实施例中，操作314 包括：将低K介电层114沉积在介电层110上方，蚀刻介电层114以在该介电层中形成沟槽，利用导电阻挡/粘合层和金属导体过填充沟槽，以及平坦化器件100的顶面以去除过多的阻挡层和金属导体。例如，方法300还可以进行通过制造互连结构103的附加的导电层来完成器件100的制造的步骤。
图11至图16B示出了使用双镶嵌工艺的通孔112A和导线116A的形成。参考图11，示出了根据本发明的各个方面的形成具有多层互连结构的半导体器件(诸如具有多层互连结构103的半导体器件100)的方法400 的流程图。方法400可以视为方法300(图3)的实施例，其中该方法从操作308进行，并且在双镶嵌工艺中形成通孔112A和导线116A。下文结合图12A至图16B简要描述方法400。具体地，图12A、图13A、图14A、图15A和图16A示出了在各个制造阶段期间的半导体器件100的截面图，而图12B、图13B、图14B、图15B和图16B示出了在相应的制造阶段期间的半导体器件200的截面图。器件100和200可以是相同IC的不同部分或者可以是不同IC的部分。为了说明的目的，将其并行放置。
在操作402中，方法400在第二介电层110中蚀刻轨道沟槽(track trench)113。参考图12A和图12B，轨道沟槽113是用于导线116A的预留位置。
在操作404中，方法400执行光刻工艺，以在轨道沟槽113上方限定通孔沟槽111。参考图13A和图13B，示出了使用三层材料的示例性光刻工艺(三层光刻)。三层是：底层(BL)118、中间层(ML)120和抗蚀剂122。BL 118填充轨道沟槽113(图12A/B)，ML 120形成在BL118 上方，并且抗蚀剂122形成在ML 120上方并且还通过光刻工艺来图案化抗蚀剂，以在抗蚀剂中提供通孔沟槽111。如图13A所示，在制造器件100 中，通孔沟槽111与导线106A恰当地对准。如图13B所示，在制造器件 200中，由于光刻覆盖误差E，所以通孔沟槽111与导线106A未对准。
在操作406中，这是操作310的实施例，方法400执行一种或多种蚀刻工艺，以将通孔沟槽111延伸至下面的各个层。参考图14A和图14B，蚀刻BL 118、第二介电层110和蚀刻停止层108，以部分暴露导线106A。去除图13A和图13B的抗蚀剂122和ML 120。
在操作408中，方法400去除BL 118，以暴露轨道沟槽113。参考图 15A和图15B，形成轨道沟槽113和贯通孔111，并且在器件100和200 的每一个中都部分暴露导线106A。在器件100中，贯通孔111与导线106A 恰当地对准，并且仅暴露导线106A的顶面的一部分。在器件200中，贯通孔111与导线106A未对准，结果，暴露导线106A的顶面的一部分和侧壁表面的一部分。由于存在蚀刻停止层108，所以将贯通孔111的底部有利地限制在蚀刻停止层108和导线106A内。
在操作410中，如图16A和图16B所示，方法400利用合适的材料填充贯通孔111和轨道沟槽113，以形成通孔112A和导线116A。随后执行 CMP工艺，以去除过多的材料并且平坦化器件100和200的顶面。操作410 可以视为操作312和314的结合。
例如，方法400还可以进行通过制造互连结构103的附加的导电层来完成器件100和200的制造的步骤。
虽然不旨在限制，但是本发明的一个或多个实施例对半导体器件及其形成提供许多益处。例如，本发明的实施例提供了多层互连结构中的导线上方的作为保护层的蚀刻停止层。当存在由覆盖误差引起的通孔-引线未对准时，蚀刻停止层限制了下面的介电层的不利的横向和垂直蚀刻。在实施例中，将蚀刻停止层的侧壁厚度形成为比制造工艺所允许的最大覆盖误差大。这有效地消除了与通孔-引线未对准相关联的桥接缺陷和EM/TDDB问题。
在一个示例性方面中，本发明针对一种器件。器件包括衬底、衬底上方的第一介电层和部分掩埋在第一介电层中的导线。导线的第一部分位于第一介电层中并且导线的第二部分设置在第一介电层上方。器件还包括第一介电层和导线上方的蚀刻停止层。器件还包括蚀刻停止层上方的第二介电层。蚀刻停止层包括与第一和第二介电层的材料不同的介电材料。第二介电层和蚀刻停止层提供部分暴露导线的开口。器件还包括设置在开口中并且链接至导线的通孔。
在另一示例性方面中，本发明针对一种用于制造集成电路的多层互连结构的方法。方法包括提供器件，该器件包括衬底、衬底上方的第一介电层和位于第一介电层中的导线，其中导线的顶面与第一介电层的顶面共面。方法还包括开槽第一介电层的顶面，使得导线的第一部分位于第一介电层上方。方法还包括在第一介电层和导线的第一部分上方沉积蚀刻停止层。方法还包括在蚀刻停止层上方沉积第二介电层。方法还包括对第二介电层和蚀刻停止层执行蚀刻工艺，以形成部分暴露导线的贯通孔，其中蚀刻工艺中的蚀刻停止层的蚀刻速率比蚀刻工艺中的第二介电层的蚀刻速率慢。方法还包括在贯通孔中形成通孔。
在另一示例性方面中，本发明针对一种用于制造集成电路的多层互连结构的方法。方法包括提供器件，该器件包括衬底、衬底上方的第一介电层和位于第一介电层中的导线，其中导线的顶面与第一介电层的顶面共面。方法还包括开槽第一介电层的顶面，使得导线的第一部分暴露在第一介电层的顶面的上面。方法还包括在第一介电层和导线的第一部分上方形成蚀刻停止层，蚀刻停止层具有共形截面轮廓。方法还包括在蚀刻停止层上方沉积第二介电层，其中第一和第二介电层具有相同的材料。方法还包括蚀刻第二介电层和蚀刻停止层，以形成部分暴露导线的贯通孔，其中蚀刻停止层具有比第二介电层慢的蚀刻速率。方法还包括在贯通孔中形成通孔。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
为了解决现有技术中的问题，根据本发明的一些实施例提供了一种器件，包括：衬底；第一介电层，位于所述衬底上方；导线，所述导线的第一部分位于所述第一介电层中并且所述导线的第二部分设置在所述第一介电层上方；蚀刻停止层，位于所述第一介电层和所述导线上方；第二介电层，位于所述蚀刻停止层上方，其中，所述蚀刻停止层包括与所述第一介电层和所述第二介电层的材料不同的介电材料，并且其中，所述第二介电层和所述蚀刻停止层提供部分暴露所述导线的开口；以及通孔，设置在所述开口中并且链接至所述导线。
在上述器件中，其中，所述通孔设置在所述导线的顶面上方。
在上述器件中，其中，所述通孔设置在所述导线的顶面和侧壁表面上方。
在上述器件中，还包括：另一导线，设置在所述通孔上方并且通过所述通孔链接至所述导线。
在上述器件中，其中，所述导线的第二部分具有介于所述导线的顶面与侧壁表面之间的圆形边缘。
在上述器件中，其中，所述第一介电层和所述第二介电层包括相同的低K介电材料。
在上述器件中，其中，所述蚀刻停止层具有比所述第一介电层和所述第二介电层大的密度。
在上述器件中，其中，所述第一介电层和所述第二介电层的每一个都包括低K介电材料，并且所述蚀刻停止层包括选自SiCN、SiCO、SiO2、 SiN和AlON的材料。
在上述器件中，其中，所述蚀刻停止层具有共形截面轮廓。
根据本发明的另一些实施例，提供了一种用于制造集成电路的多层互连结构的方法，包括：提供器件，所述器件包括：衬底；第一介电层，位于所述衬底上方；和导线，位于所述第一介电层中，其中，所述导线的顶面和所述第一介电层的顶面共面；开槽所述第一介电层的顶面，使得所述导线的第一部分位于所述第一介电层上方；在所述第一介电层和所述导线的第一部分上方沉积蚀刻停止层；在所述蚀刻停止层上方沉积第二介电层；对所述第二介电层和所述蚀刻停止层执行蚀刻工艺，以形成部分暴露所述导线的贯通孔，其中，所述蚀刻工艺中的蚀刻停止层的蚀刻速率比所述蚀刻工艺中的所述第二介电层的蚀刻速率慢；以及在所述贯通孔中形成通孔。
在上述方法中，其中，所述蚀刻停止层的蚀刻速率比所述第二介电层的蚀刻速率慢三倍。
在上述方法中，其中，所述贯通孔暴露所述导线的顶面和侧壁表面。
在上述方法中，其中，所述贯通孔暴露所述导线的顶面，但是不暴露所述导线的侧壁表面。
在上述方法中，其中，开槽所述第一介电层的顶面包括反应离子蚀刻。
在上述方法中，其中，所述蚀刻停止层具有共形截面轮廓。
在上述方法中，其中，所述第二介电层包括低K介电材料，并且所述蚀刻停止层包括选自SiCN、SiCO、SiO2、SiN和AlON的材料。
在上述方法中，还包括：在所述通孔上方形成另一导线并且通过所述通孔将所述另一导线链接至所述导线。
根据本发明的又一些实施例，提供了一种用于制造集成电路的多层互连结构的方法，包括：提供器件，所述器件包括：衬底；第一介电层，位于所述衬底上方；和导线，位于所述第一介电层中，其中，所述导线的顶面和所述第一介电层的顶面共面；开槽所述第一介电层的顶面，使得所述导线的第一部分暴露在所述第一介电层的顶面的上面；在所述第一介电层和所述导线的第一部分上方形成蚀刻停止层，所述蚀刻停止层具有共形截面轮廓；在所述蚀刻停止层上方沉积第二介电层，其中，所述第一介电层和所述第二介电层具有相同的材料；蚀刻所述第二介电层和所述蚀刻停止层，以形成部分暴露所述导线的贯通孔，其中，所述蚀刻停止层具有比所述第二介电层慢的蚀刻速率；以及在所述贯通孔中形成通孔。
在上述方法中，其中，所述导线包括铜，并且开槽所述第一介电层的顶面包括反应离子蚀刻。
在上述方法中，其中，所述第一介电层和所述第二介电层包括低K介电材料，并且所述蚀刻停止层包括选自SiCN、SiCO、SiO2、SiN和AlON 的材料。

Claims (18)

1.一种半导体器件，包括：
衬底；
第一介电层，位于所述衬底上方；
导线，所述导线的第一部分位于所述第一介电层中并且所述导线的第二部分设置在所述第一介电层上方；
蚀刻停止层，位于所述第一介电层和所述导线上方；
第二介电层，位于所述蚀刻停止层上方，其中，所述蚀刻停止层包括与所述第一介电层和所述第二介电层的材料不同的介电材料，并且其中，所述第二介电层和所述蚀刻停止层提供部分暴露所述导线的开口；以及
通孔，设置在所述开口中并且链接至所述导线，所述通孔的底部不与所述第一介电层直接接触；
其中，所述通孔设置在所述导线的顶面和侧壁表面上方，所述通孔和所述导线之间具有由于未对准而导致的覆盖误差，所述蚀刻停止层的厚度大于所述覆盖误差。
2.根据权利要求1所述的半导体器件，还包括：
另一导线，设置在所述通孔上方并且通过所述通孔链接至所述导线。
3.根据权利要求1所述的半导体器件，其中，所述导线的第二部分具有介于所述导线的顶面与侧壁表面之间的圆形边缘。
4.根据权利要求1所述的半导体器件，其中，所述第一介电层和所述第二介电层包括相同的低K介电材料。
5.根据权利要求1所述的半导体器件，其中，所述蚀刻停止层具有比所述第一介电层和所述第二介电层大的密度。
6.根据权利要求1所述的半导体器件，其中，所述第一介电层和所述第二介电层的每一个都包括低K介电材料，并且所述蚀刻停止层包括选自SiCN、SiCO、SiO2、SiN和AlON的材料。
7.根据权利要求1所述的半导体器件，其中，所述蚀刻停止层具有共形截面轮廓。
8.一种用于制造集成电路的多层互连结构的方法，包括：
提供器件，所述器件包括：
衬底；
第一介电层，位于所述衬底上方；和
导线，位于所述第一介电层中，其中，所述导线的顶面和所述第一介电层的顶面共面；
开槽所述第一介电层的顶面，使得所述导线的第一部分位于所述第一介电层上方；
在所述第一介电层和所述导线的第一部分上方沉积蚀刻停止层；
在所述蚀刻停止层上方沉积第二介电层；
对所述第二介电层和所述蚀刻停止层执行蚀刻工艺，以形成部分暴露所述导线的贯通孔，其中，所述蚀刻工艺中的蚀刻停止层的蚀刻速率比所述蚀刻工艺中的所述第二介电层的蚀刻速率慢；以及
在所述贯通孔中形成通孔。
9.根据权利要求8所述的方法，其中，所述蚀刻停止层的蚀刻速率比所述第二介电层的蚀刻速率慢三倍。
10.根据权利要求8所述的方法，其中，所述贯通孔暴露所述导线的顶面和侧壁表面。
11.根据权利要求8所述的方法，其中，所述贯通孔暴露所述导线的顶面，但是不暴露所述导线的侧壁表面。
12.根据权利要求8所述的方法，其中，开槽所述第一介电层的顶面包括反应离子蚀刻。
13.根据权利要求8所述的方法，其中，所述蚀刻停止层具有共形截面轮廓。
14.根据权利要求8所述的方法，其中，所述第二介电层包括低K介电材料，并且所述蚀刻停止层包括选自SiCN、SiCO、SiO2、SiN和AlON的材料。
15.根据权利要求8所述的方法，还包括：
在所述通孔上方形成另一导线并且通过所述通孔将所述另一导线链接至所述导线。
16.一种用于制造集成电路的多层互连结构的方法，包括：
提供器件，所述器件包括：
衬底；
第一介电层，位于所述衬底上方；和
导线，位于所述第一介电层中，其中，所述导线的顶面和所述第一介电层的顶面共面；
开槽所述第一介电层的顶面，使得所述导线的第一部分暴露在所述第一介电层的顶面的上面；
在所述第一介电层和所述导线的第一部分上方形成蚀刻停止层，所述蚀刻停止层具有共形截面轮廓；
在所述蚀刻停止层上方沉积第二介电层，其中，所述第一介电层和所述第二介电层具有相同的材料；
蚀刻所述第二介电层和所述蚀刻停止层，以形成部分暴露所述导线的贯通孔，其中，所述蚀刻停止层具有比所述第二介电层慢的蚀刻速率；以及
在所述贯通孔中形成通孔。
17.根据权利要求16所述的方法，其中，所述导线包括铜，并且开槽所述第一介电层的顶面包括反应离子蚀刻。
18.根据权利要求16所述的方法，其中，所述第一介电层和所述第二介电层包括低K介电材料，并且所述蚀刻停止层包括选自SiCN、SiCO、SiO2、SiN和AlON的材料。
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