TWI724434B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TWI724434B
TWI724434B TW108120389A TW108120389A TWI724434B TW I724434 B TWI724434 B TW I724434B TW 108120389 A TW108120389 A TW 108120389A TW 108120389 A TW108120389 A TW 108120389A TW I724434 B TWI724434 B TW I724434B
Authority
TW
Taiwan
Prior art keywords
dielectric
layer
dielectric layer
interlayer dielectric
conductive
Prior art date
Application number
TW108120389A
Other languages
English (en)
Other versions
TW202006885A (zh
Inventor
李劭寬
黃心巖
吳永旭
李承晉
陳海清
眭曉林
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202006885A publication Critical patent/TW202006885A/zh
Application granted granted Critical
Publication of TWI724434B publication Critical patent/TWI724434B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

提供包含第一導電組件和圍繞第一導電組件的第一層間介電質的結構，在第一導電組件上但是不在第一層間介電質上形成自組裝層，在第一層間介電質上方但是不在第一導電組件上方形成第一介電層，在第一導電組件上方和第一層間介電質上方形成第二層間介電質，在第二層間介電質中蝕刻開口，開口至少與第一導電組件部分地對齊，第一介電層保護在其下方的第一層間介電質免受蝕刻，以導電材料填充開口，以在開口中形成第二導電組件。

Description

半導體裝置及其製造方法
本發明實施例係有關於半導體技術，且特別是有關於半導體裝置及其製造方法。
半導體積體電路(integrated circuit，IC)工業已經歷了快速成長。在積體電路材料和設計上的技術進步產生了數代積體電路，每一代都比前一代具有更小且更複雜的電路。然而，這些進步增加了加工與製造積體電路的複雜性。再者，為了實現這些進步，需要在積體電路加工和製造進行相似的發展。在積體電路的發展史中，功能密度(即每一晶片區互連的裝置數目)增加，同時幾何尺寸(即製造過程中所產生的最小的組件或線路)縮小。
幾何尺寸縮小導致在半導體製造中的挑戰。舉例來說，隨著幾何尺寸持續縮小，重疊控制(overlay control)變得更加困難，其可導致可靠性問題及/或裝置效能下降。舉另一個例子來說，傳統的裝置可能具有過大的寄生電容。
因此，雖然現有的半導體裝置及其製造方法一般來說足以滿足其預期目的，但是現有的半導體裝置及其製造方法並非在每一方面完全令人滿意。
在一些實施例中，提供半導體裝置的製造方法，此方法包含提供包含第一導電組件和圍繞第一導電組件的第一層間介電質的結構；在第一導電組件上選擇性地形成自組裝層；在第一層間介電質上方選擇性地形成第一介電層；在第一導電組件上方和第一層間介電質上方形成第二層間介電質；在第二 層間介電質中蝕刻開口，其中開口至少與第一導電組件部分地對齊，其中第一介電層保護在其下方的第一層間介電質免受蝕刻；以及以導電材料填充開口，以在開口中形成第二導電組件。
在一些其他實施例中，提供半導體裝置，半導體裝置包含第一導電組件；第一層間介電質，圍繞第一導電組件；第一介電層，沉積於第一層間介電質上方，其中第一介電層具有比第一層間介電質更高的介電常數；以及第二導電組件，設置於第一導電組件上方，並至少與第一導電組件部分地對齊，其中第一介電層的至少一部分設置於第一層間介電質與第二導電組件之間。
在另外一些實施例中，提供半導體裝置，半導體裝置包含第一金屬元件；第一層間介電質，圍繞第一金屬元件；第一介電層，設置於第一層間介電質上方，但是不在第一金屬元件上方；第二介電層，設置於第一介電層上方，其中第二介電層具有比第一介電層更高的介電常數；第二層間介電質，設置於第二介電層上方，其中第二層間介電質與第二介電層之間具有蝕刻選擇性；以及第二金屬元件，垂直延伸穿透第二層間介電質，其中第二金屬元件至少與第一金屬元件部分地對齊並電性耦接至第一金屬元件，且其中第一介電層的一部份或第二介電層的一部分設置於第二金屬元件與第一層間介電質之間。
100:半導體裝置
110、510:內連線層
120、121、122:導電組件
130、430:層間介電質
200:自組裝層
210:自組裝層形成製程
220:頭部基
230:尾部基
250:介電層形成製程
300、301、550、551、816:介電層
310、570:厚度
350、400、500:沉積製程
360:蝕刻停止層
450:蝕刻製程
470:開口
505:導電材料
520:導電元件
530:金屬線
800:鰭式場效電晶體裝置結構
802:基底
804:鰭結構
805:間隙壁
808:隔離結構
810:閘極電極
811:磊晶成長材料
812、814:硬遮罩
815、825:鰭式場效電晶體
900:方法
910、920、930、940、950、960:步驟
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件(feature)並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。
第1-2圖為依據本發明一些實施例之半導體裝置在各種製造階段的剖面示意圖。
第3A-3B圖為依據本發明各種實施例之自組裝(self-assembly)層及形成自組裝層的表面的透視圖。
第4-9圖為依據本發明一些實施例之半導體裝置在各種製造階段的剖面示意圖。
第10圖為鰭式場效電晶體(fin field effect transistor，FinFET)裝置的範例的透視圖。
第11圖為依據本發明一些實施例之半導體裝置的製造方法的流程圖。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。例如，以下的揭露內容敘述了將一第一部件形成於一第二部件之上或上方，即表示其包含了所形成的上述第一部件與上述第二部件是直接接觸的實施例，亦包含了尚可將附加的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與上述第二部件可能未直接接觸的實施例。此外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。再者，為了簡單和清楚起見，可以以不同比例任意繪示各種部件。
再者，為了方便描述圖式中一元件或部件與另一(複數)元件或(複數)部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語也涵蓋裝置在使用或操作中的不同方位。舉例來說，如果圖中的裝置被翻轉，被描述為在其他元件或部件“下方”或“之下”的元件將被定位在其他元件或部件“上方”。因此，示例性術語“下方”可以涵蓋上方和下方的方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
再者，當用“大約”、“近似”及類似術語描述數字或數字範圍時，此術語目的在涵蓋合理範圍中的數字，例如在所描述的數字的+/- 10%之內，或 本領域技術人員可理解的其他數值。舉例來說，術語“約5nm”涵蓋4.5nm至5.5nm的尺寸範圍。
本發明實施例一般針對但不限於減少或防止與重疊控制相關的問題。重疊可指在半導體裝置(例如積體電路(IC)晶片)中的不同層的各種組件之間的對準。舉例來說，積體電路晶片可包含內連線結構，內連線結構由複數個內連線層(也被稱為不同的金屬化層)組成。每個內連線層可包含一個或多個導電組件，例如導通孔(via)、接點或金屬線，層間介電質(interlayer dielectric，ILD)圍繞這些導電組件。在一些例子中，一個內連線層的導電組件可能需要電性連接至另一個內連線層的導電組件(例如另一個導通孔或另一個金屬線)，且因此期望這兩個導電組件垂直對齊。如果重疊控制不令人滿意，在兩個導電組件之間會有顯著地未對準(misalignment)，其可導致例如過蝕刻層間介電質的問題，進而導致可靠性及/或效能問題，例如時間相依介電崩潰(time-dependent dielectric breakdown，TDDB)或其他漏電問題。
為了克服上述問題，本發明實施例在內連線層上選擇性地形成介電層。如此一來，介電層形成於層間介電質(ILD)的上表面上，但是不形成於導電組件(導通孔、接點或金屬線)的上表面上。這是透過先在導電組件的上表面上形成自組裝層而不在層間介電質的上表面上形成自組裝層來達成。自組裝層例如透過阻擋用以形成導電組件之沉積製程(例如原子層沉積)的前驅物來防止介電層形成於導電組件的上表面上。形成於層間介電質上但不形成於導電組件上的介電層在後續進行用以形成通孔的蝕刻製程中作為蝕刻停止層，此通孔應與導電組件對齊。
如上所述，在現實世界的半導體製造中，重疊控制可能並非最佳，特別是當幾何尺寸縮小，導致導通孔與導電組件之間的未對準。如果沒有形成介電層，未對準可能導致不期望地蝕刻位於通孔下方以及與導電組件相鄰的層 間介電質。然而，依據本發明實施例的各種方面，介電層在通孔蝕刻製程期間作為蝕刻停止層，並保護在其下的層間介電質的部分免於蝕刻。如此一來，最終的半導體裝置具有較好的可靠性及/或增強的裝置效能。
在一些實施例中，本發明實施例可在層間介電質上方形成包括多個介電層的堆疊。在堆疊中的介電層可具有不同的材料組成，例如不同的介電常數。舉例來說，有著較低介電常數的介電層形成於堆疊的底部，而有著較高介電常數的介電層形成於堆疊的頂部。底層的較低介電常數可幫助減少與堆疊相關的總電容。
以下將參考第1-11圖更詳細地討論本發明實施例的各種方面。在這方面，第1-2圖和4-9圖為依據本發明一些實施例之半導體裝置在不同製造階段的概略片段的剖面測視圖，第3A-3B圖為自組裝層的透視圖，第10圖為可以在其上實現本發明實施例的各方面的範例半導體裝置的透視圖，而第11圖為依據本發明實施例進行的方法的流程圖。
請參照第1圖，顯示半導體裝置100的一部份。半導體裝置100包含基底，基底可由矽或其他半導體材料製成。基底也可包括化合物半導體，例如碳化矽、砷化鎵、砷化銦或磷化銦。在一些實施例中，基底可包括合金半導體，例如矽鍺、碳化矽鍺、磷化砷鎵或磷化鎵銦。在一些實施例中，基底可包含磊晶層，例如覆蓋塊狀(bulk)半導體的磊晶層。各種微電子組件可形成於基底中或基底上，例如電晶體組件(例如源極/汲極或閘極)或隔離結構(例如淺溝槽隔離(shallow trench isolation，STI))。由於基底及/或形成於基底中或基底上的微電子組件並非本發明實施例的焦點，因此為了簡化，此處並未具體繪示基底。
半導體裝置100也包含內連線層110。內連線層110可為多層內連線(multi-layered interconnect，MLI)結構中的內連線層的其中一個，內連線層110形成於前述的基底上方並包含複數個介電層和導電層，這些介電層和導電層提供 半導體裝置100的各種微電子組件之間的內連線(例如佈線)。
在顯示的實施例中，內連線層110包含複數個導電組件，例如導電組件120-122(注意到為了簡化的原因，僅顯示導電組件121-122的一部份)和圍繞導電組件120-122的層間介電質(ILD)130。導電組件120-122可包含接點、導通孔和金屬線。在一些實施例中，導電組件120-122包括導電材料，例如鋁、鋁/矽/銅合金、鈦、氮化鈦、鎢、多晶矽、金屬矽化物或前述之組合。或鍺，導電組件120-122可包含銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶矽、金屬矽化物或前述之組合。
同時，層間介電質130可包含低介電常數(low-k)介電材料(例如介電材料具有介電常數小於二氧化矽的介電常數，二氧化矽的介電常數約為4)。作為非限制性的範例，低介電常數介電材料可包含多孔有機矽酸鹽(例如SiOCH)、四乙氧基矽烷(tetraethylorthosilicate，TEOS)氧化物、未摻雜矽酸鹽玻璃、摻雜氧化矽(例如硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、融熔矽石玻璃(fused silica glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、氟摻雜二氧化矽、碳摻雜二氧化矽、多孔二氧化矽、多孔碳摻雜二氧化矽)、氮碳化矽(SiCN)、碳氧化矽(SiOC)、旋塗有機聚合物介電質、旋塗矽基聚合物介電質或前述之組合。可以理解的是，可對內連線層110進行平坦化製程(例如化學機械研磨(chemical mechanical polishing，CMP))，以將導電組件120-122和層間介電質130的上表面平坦化。
請參照第2圖，自組裝層200(有時也被稱為自組裝單層)選擇性地形成於內連線層110的一部分上方。舉例來說，透過使用自組裝層形成製程210，自組裝層200形成於導電組件120-122的上表面上，但是不形成於層間介電質130的上表面上。在一些實施例中，自組裝層形成製程210包含化學氣相沉積(chemical vapor deposition，CVD)製程、旋塗製程或浸泡製程。
自組裝層200選擇性形成(例如形成於導電組件120上，但是不形成於層間介電質130上)的原因之一為自組裝層200包含頭部基(也被稱為錨)，頭部基被配置來與特定材料的表面接合。舉例來說，請參照第3A圖，在簡化的三維透視圖中更詳細地顯示自組裝層200。自組裝層200佈置為複數個線股(strand)，其中每個線股包含頭部基220和尾部基230(也顯示於第3B圖中)。頭部基220對某種特定材料的表面有親和力，因此頭部基220接合至其表面。在此情況中，頭部基220被配置為對金屬材料有親和力，但是對介電材料沒有親和力。因此，頭部基220接合至導電組件120，導電組件120含有金屬材料，但是頭部基220不接合至層間介電質，層間介電質含有介電材料而非金屬材料。在一些實施例中，頭部基220可包括磷(P)、硫(S)、矽(Si)或前述之組合。
尾部基230為熱力學穩定。由於尾部基230之間的凡得瓦力，尾部基230佈置為自組裝層200的有序且隔開的線股，其中每個線股沿著垂直向上的方向(雖然不一定是垂直的)延伸遠離導電組件120。在一些實施例中，尾部基230可包括有機材料，例如碳鏈(例如甲基)。
請參照第4圖，進行介電層形成製程250以在半導體裝置100的上表面上方選擇性地形成介電層300和301。舉例來說，介電層300和301形成於層間介電質130的上表面上，但是不形成於導電組件120-122的上表面上。介電層300和301選擇性形成的原因為形成於導電組件120-122的上表面上的自組裝層200防止介電層300和301形成於其上。舉例來說，介電層形成製程250可包含使用一個或多個前驅物的沉積製程。前驅物可包含與材料上沉積有前驅物的材料表面反應的化學物。透過重複暴露於前驅物，可緩慢地沉積薄膜(例如介電層300和301)。然而，依據本發明實施例的各種方面，在導電組件120-122的上表面上的自組裝層200的獨特結構“阻擋”前驅物沉積於其上。如此一來，前驅物且整個介電層300和301形成於層間介電質130上方，但是不形成於導電組件120-122上方。
在一些實施例中，介電層形成製程250包含原子層沉積(atomic layer deposition，ALD)製程。在其他實施例中，介電層形成製程250可包含化學氣相沉積(CVD)製程、旋塗製程或無電電鍍製程。介電層300和301可包含介電材料，介電材料含有鋁(Al)、鋯(Zr)、釔(Y)、鉿(Hf)或前述之組合。舉例來說，介電層300和301可包含氧化鋁、氧化鋯、氧化釔、氧化鉿或前述之組合。介電層300和301具有相對高的介電常數，例如介電常數大於層間介電質130的介電常數。在介電層300和301含有鋁基介電質的一些實施例中，介電層300和301的介電常數大於約9。在介電層300和301含有鋯基介電質、釔基介電質或鉿基介電質的一些其他實施例中，介電層300和301的介電常數大於約25。
介電層300和301的高介電常數幫助介電層300和301實現與(之後形成的)層間介電質的蝕刻選擇性，之後形成的層間介電質也具有與層間介電質130相似的低介電常數介電材料。舉例來說，在之後進行的蝕刻製程中，介電層300和301以及低介電常數介電材料應具有大致不同的蝕刻速率。如果介電層300和301的蝕刻速率顯著地小於低介電常數介電材料的蝕刻速率，介電層300和301可作為有效的蝕刻停止層。以下將更詳細地討論介電層300和301用作蝕刻停止層的方面。
介電層300和301也形成每個具有厚度310。在一些實施例中，厚度310大於0nm，但是厚度310小於約70nm。在一些實施例中，厚度310在約0.1nm與約7nm之間的範圍。具體地調整介電層300和301的厚度範圍，使得介電層300和301有效地作為蝕刻停止層，同時不會不必要地擴大半導體裝置100的尺寸或干擾後續的製造步驟。
在一些實施例中，在形成介電層300和301之後，自組裝層200至少部分地被移除。舉例來說，自組裝層200的尾部基230可透過使用熱製程(例如透過加熱半導體裝置100)、電漿處理或施加化學品(例如包含水溶液或溶劑基溶液 的濕式化學物)來移除。在移除尾部基230的實施例中，頭部基220仍保留在導電組件上，形成穩定相覆蓋層。在一些實施例中，尾部基230不需要透過目標製程特地移除，但是尾部基230可能在一個或多個後續製程期間分解。
請參照第5圖，進行沉積製程350，以在半導體裝置100上方形成蝕刻停止層360。在一些實施例中，沉積製程350可包含化學氣相沉積製程、物理氣相沉積(physical vapor deposition，PVD)製程、原子層沉積製程或前述之組合。蝕刻停止層360可順應性地形成於自組裝層200的剩餘部分上方以及介電層300和301的側表面和上表面上方。在一些實施例中，蝕刻停止層360包含介電材料，例如與介電層300和301的材料不同的介電材料。在一些實施例中，蝕刻停止層360用於黏著、防止金屬氧化、防止金屬損壞和保證通用蝕刻效能的目的。
請參照第6圖，進行沉積製程400以在蝕刻停止層360上方形成另一個層間介電質430。沉積製程400可包含化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程或前述之組合。在一些實施例中，層間介電質430可包含低介電常數介電材料，例如SiOCH、TEOS、BPSG、FSG等。在一些實施例中，層間介電質130和層間介電質430具有相同的材料組成。
請參照第7圖，進行蝕刻製程450以在層間介電質430中蝕刻出開口470，開口470垂直延伸穿透層間介電質430、蝕刻停止層360和自組裝層200。蝕刻製程450可包含濕蝕刻製程或乾蝕刻製程。透過蝕刻製程450形成的開口470將以導電材料層填充，舉例來說形成導電組件，例如導通孔或金屬線。理想來說，開口470應與導電組件120對齊，如此一來，好的電性連接可建立於導電組件120與形成於開口470中的導電組件之間。
然而，如同在現實世界的半導體製造中，由於重疊控制的問題，開口470與導電組件120之間的對準是不完美的。隨著用於每個半導體技術節點的幾何尺寸縮小，這個問題進一步惡化。因此，如第7圖所示，未對準存在於開 口470與導電組件120之間，這表現為開口470“向右”偏移，使得開口470現在位於層間介電質130的一部分之上。在傳統半導體裝置中，此未對準可導致蝕刻製程450不期望地蝕刻層間介電質130位於開口470下方的部分。當導電材料填充開口470時，層間介電質130的過蝕刻部分將以導電材料填充。這將導致在半導體裝置100中的時間相依介電崩潰(TDDB)或漏電的問題。
本發明實施例透過在層間介電質130上形成自對準的介電層300和301克服了上述的問題，介電層300和301在此處作為蝕刻停止層，以防止由蝕刻製程450導致之層間介電質130潛在的過蝕刻。更詳細來說，如第7圖所示，蝕刻出的開口470垂直地延伸穿透層間介電質430，但是停止在介電層301。這可以透過介電層301和層間介電質430的介電材料之間的蝕刻選擇性來實現。如上所述，將介電層300-301和層間介電質430的材料組成配置為在蝕刻製程450期間，介電層300-301與層間介電質430之間具有顯著的蝕刻選擇性。在一些實施例中，層間介電質430與介電層301之間的蝕刻選擇性大於約7：1。也就是說，在蝕刻製程450期間，層間介電質430的蝕刻速率至少是介電層301的蝕刻速率的7倍。如此一來，可大致蝕刻穿透層間介電質430而不顯著影響介電層301，使得介電層301在蝕刻製程450期間作為蝕刻停止層(或保護層)。由於保存了介電層301，因此也保護層間介電質130位於介電層301下方的部分免於蝕刻。
請參照第8圖，進行沉積製程500以在半導體裝置100上方形成導電材料505。沉積製程500可包含例如化學氣相沉積、物理氣相沉積、原子層沉積或前述之組合的製程。在一些實施例中，沉積的導電材料505包含金屬或金屬合金，例如銅、鋁、鎢、鈦或前述之組合。沉積的導電材料505和層間介電質430可被視為多層內連線結構的內連線層510的一部分，內連線層510位於內連線層110之上。在一些實施例中，內連線層110為Mn(例如Metal-0)內連線層，且內連線層510為Mn+1(Metal-1)內連線層。
沉積的導電材料505的一部分填充開口470以形成導電元件520，而沉積的導電材料505的另一部分作為用於內連線層510的金屬線530。在一些實施例中，導電元件520作為導通孔，導通孔電性連接至下方的導電元件120。再者，由於介電層301在蝕刻通孔開口期間作為蝕刻停止層，因此不蝕刻層間介電質130在介電層301下方的部分。因此，即使導電組件120和520由於重疊移位而未對準，沉積製程500將不會無意地在層間介電質130中形成導電材料。在一些實施例中，可進行平坦化製程(例如化學機械研磨)來將金屬線530的上表面平坦化。
注意到在此製造階段中，自組裝層200的剩餘部分仍設置於導電組件120不在導電組件520正下方的部分上。換句話說，在蝕刻製程450期間蝕刻自組裝層200由通孔暴露出的部分，但是自組裝層200陷於導電組件120-122與蝕刻停止層360之間的部分不受蝕刻製程450影響，且因此自組裝層200在半導體裝置100的最終結構中保持可偵測的。具有自組裝層200為本發明實施例的獨特物理特徵之一，且可意味著已進行了本發明實施例的上述步驟。
第9圖顯示本發明的另一實施例，其更改善第8圖顯示的實施例。為了一致性和簡潔的原因，出現於第8圖和第9圖之相似的組件有相同標記。在第9圖所示的實施例中，額外的介電層550形成於層間介電質130與介電層300之間，且額外的介電層551形成於層間介電質130與介電層301之間。舉例來說，在選擇性形成自組裝層200(選擇性形成於導電組件120-122上，但是不形成於層間介電質130上)之後，進行沉積製程以在層間介電質130的上表面上形成介電層550-551。由於自組裝層200在導電組件120-122的上表面上，因此介電層550-551不形成於導電組件120-122的上表面上。舉例來說，自組裝層200可“阻擋”介電層550-551的前驅物沉積於其上。如此一來，前驅物且整個介電層550-551形成於層間介電質130上方，但是不形成於導電組件120-122上方。
相似於介電層300和301，介電層550和551可透過原子層沉積、化 學氣相沉積、旋塗製程或無電電鍍製程形成。介電層550和551可包含介電材料，介電材料含有Si、O、C或作為摻雜Al、Zr、Y、Hf的混合物或前述之組合。介電層550-551被配置為實現相對低介電常數，例如介電常數小於介電層300-301的介電常數。在一些實施例中，介電層550和551的介電常數小於約6，例如在約4與6之間。在一些其他實施例中，介電層550和551的介電常數可被配置為小於約4。
形成介電層550和551的原因之一為降低半導體裝置100的總寄生電容。如上所述，介電層300和301具有相對高的介電常數(例如對於鋁基介電材料大於約9，對於鉿基介電材料大於約25)。如此高介電常數可增加寄生電容，寄生電容與介電常數正相關。高寄生電容可能降低半導體裝置100的效能，例如在半導體裝置100的速度及/或功率消耗的方面。
本發明實施例透過設置介電層550和551緩和高寄生電容的問題。如上所述，介電層550和551具有相對低的介電常數。如此一來，介電層550和551對總寄生電容的貢獻可能很小。再者，介電層550和551的存在有效地“升高”介電層300和301。雖然介電層300和301具有相對高的介電常數，但是介電層300和301遠離層間介電質130較大距離(並形成與崩潰電壓相關的電場)降低了介電層300和301對總寄生電容的影響或貢獻。因此，降低了總寄生電容。
在介電層550和551選擇性地形成於層間介電質130之後，介電層300和301分別形成於介電層550和551上。自組裝層200仍防止介電材料形成於其上(例如透過阻擋前驅物沉積於其上)，且因此介電層300-301分別形成於介電層550-551上，但是不形成於導電組件120-122上。在第9圖中介電層551和301的配置同時實現低寄生電容(由於介電層551的低介電常數)以及與層間介電質430的高蝕刻選擇性(由於介電層301的高介電常數)。
如第9圖所示，介電層301和551具有合併厚度570。在一些實施例 中，厚度570在約0nm與約70nm之間的範圍，例如在約0.1nm與約15nm之間。在一些實施例中，介電層551的厚度也大於介電層301的厚度。這些厚度不是任意的，而是具體配置為實現足夠低的總寄生電容而不影響介電層301的蝕刻停止功能性。
蝕刻停止層360形成於介電層300和301上方，也形成於導電組件120-122上方。此後，形成層間介電質430，且導電組件520透過蝕刻製程在層間介電質430中蝕刻出開口並後續以導電材料填充蝕刻開口來形成，其形成方式類似於上述第6-8圖有關的形成方式。相似於上述參照第8圖的實施例，至少介電層301將作為蝕刻開口期間的蝕刻停止層，以保護下方的層間介電質130免於蝕刻。介電層551也可在蝕刻製程450期間幫助保護下方的層間介電質130，但如上所述，介電層551與層間介電質430的蝕刻選擇性不是很高，且因此介電層551的主要功能仍為降低寄生電容，且用作蝕刻停止層為介電層551的次要作用。
上述的先進微影製程、方法和材料可用於許多應用中，包含鰭式場效電晶體(FinFET)。舉例來說，可將鰭圖案化以在特徵之間產生相對緊密的間隔，上述本發明實施例非常適用在此間隔。此外，用於形成鰭式場效電晶體的鰭的間隙壁(也被稱為心軸)可依據以上揭露來加工。
為了提供範例，鰭式場效電晶體裝置結構800的範例的透視圖顯示於第10圖。鰭式場效電晶體裝置結構800包含兩個範例鰭式場效電晶體815和825。在一些實施例中，鰭式場效電晶體815可為N型鰭式場效電晶體，且鰭式場效電晶體825可為P型鰭式場效電晶體。
鰭式場效電晶體裝置結構800包含基底802。基底802可由矽、鍺或其他半導體材料製成。鰭式場效電晶體裝置結構800也包含一個或多個鰭結構804(例如Si鰭)在Z方向從基底802延伸並在Y方向被間隙壁805圍繞。每個鰭結構804沿X方向伸長並包含半導體材料。鰭結構804可透過合適的製程形成，例如光 微影和蝕刻製程。在一些實施例中，基底802透過使用乾蝕刻或電漿製程蝕刻出鰭結構804。鰭結構804也包含磊晶成長材料811，其可(沿鰭結構804的部分)作為鰭式場效電晶體裝置結構800的源極/汲極區。
隔離結構808(例如淺溝槽隔離(STI)結構)形成以圍繞鰭結構804。隔離結構808圍繞鰭結構804的下部，且鰭結構804的上部從隔離結構808突出，如第10圖所示。隔離結構808防止電性干擾或串擾。
鰭式場效電晶體裝置結構800更包含閘極堆疊結構，閘極堆疊結構包含閘極電極810和閘極電極810下方的閘極介電層(未顯示)。閘極電極810可包含多晶矽或金屬。金屬包含氮化鉭(TaN)、鎳矽(NiSi)、鈷矽(CoSi)、鉬(Mo)、銅(Cu)、鎢(W)、鋁(Al)、鈷(Co)、鋯(Zr)、鉑(Pt)或其他可應用的材料。在一些實施例中，閘極電極810可在閘極後製製程(或閘極取代製程)中形成，其中以金屬閘極電極取代虛設多晶矽閘極電極。硬遮罩812和814可用於定義閘極電極810。介電層816也可形成於閘極電極810的側壁上和硬遮罩812和814上方。介電層816的一部分可作為閘極間隙壁。
閘極介電層(未顯示)可包含介電材料，例如氧化矽、氮化矽、氮氧化矽、有著高介電常數(high-k)的介電材料或前述之組合。高介電常數介電材料的範例包含氧化鉿、氧化鋯、氧化鋁、二氧化鉿-氧化鋁合金、氧化鉿矽、氧氮化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、類似物或前述之組合。
可以理解的是，閘極堆疊結構可包含額外層，例如界面層、覆蓋層、擴散/阻障層或其他可應用層。
第11圖為依據本發明一些實施例的各種方面之半導體裝置的製造方法900的流程圖。方法900包含步驟910，步驟910提供包含第一導電組件和圍繞第一導電組件的第一層間介電質(ILD)的結構。
方法900包含步驟920，步驟920在第一導電組件上形成自組裝層， 但是不在第一層間介電質上形成自組裝層。在一些實施例中，自組裝層透過沉積包含頭部基和尾部基的自組裝層形成。在一些實施例中，頭部基包括磷、硫或矽。在一些實施例中，尾部基包括有機材料，有機材料可包含碳鏈，例如甲基。在一些實施例中，尾部基在之後的製造過程中移除，例如透過熱製程、電漿處理或施加化學品來移除。在移除尾部基的實施例中，頭部基仍保留在導電組件上作為覆蓋層。
方法900包含步驟930，步驟930在第一層間介電質上方形成第一介電層，但是不在第一導電組件上方形成第一介電層。在一些實施例中，形成第一介電層的步驟930包括使用前驅物進行沉積製程。在形成第一介電層的期間，自組裝層防止前驅物形成於第一導電組件上。
方法900包含步驟940，步驟940在第一導電組件上方和第一層間介電質上方形成第二層間介電質。
方法900包含步驟950，步驟950在第二層間介電質中蝕刻開口，其中開口至少與第一導電組件部分地對齊。第一介電層保護第一層間介電質在其下方的部分免於蝕刻。在一些實施例中，蝕刻步驟950被配置為使得第二層間介電質具有比第一介電層更大的蝕刻速率。舉例來說，第二層間介電質的蝕刻速率至少是第一介電層的蝕刻速率的7倍。
方法900包含步驟960，步驟960以導電材料填充開口，以在開口中形成第二導電組件。
在一些實施例中，在形成第一介電層之前，第二介電層形成於第一層間介電質上。自組裝層防止第二介電層形成於第一導電組件上，且第一介電層形成於第二介電層上。在一些實施例中，第二介電層形成為具有比第一介電層更低的介電常數。半導體的總寄生電容透過第二介電層的低介電常數以及透過將第一介電層(其具有較大介電常數)“升高”來降低，因為第一介電層形成於 第二介電層上。在一些實施例中，第二介電層形成為具有比第一介電層更大的厚度。
可以理解的是，可在上述步驟910-960之前、期間或之後進行額外製程步驟，以完成半導體裝置的製造。舉例來說，方法900可包含在導電組件上方和第一層間介電質上方形成蝕刻停止層。第二層間介電質形成於蝕刻停止層上方。
舉例來說，方法900可包含在進行步驟910之前形成電晶體的源極/汲極區和閘極結構，且在進行步驟960之後形成額外的內連線層、封裝和測試。可進行其他步驟，但是為了簡單起見，此處不詳細討論。
綜上所述，本發明實施例在內連線層的導電元件(例如接點、導通孔或金屬線)上形成自組裝層。自組裝層具有對導電材料(例如金屬)有親和力但是對介電材料沒有親和力的頭部基，且因此自組裝層不形成於圍繞導電元件的層間介電質上。之後，形成介電層，例如透過使用前驅物的沉積製程形成介電層。自組裝層阻擋前驅物沉積於其上，進而使得介電材料形成於層間介電質上但是不形成於導電元件上。以這種方式，介電層的形成為“自對準”層間介電質。介電層的材料組成被配置為使得在之後進行的蝕刻製程中，介電層與層間介電質之間具有高蝕刻選擇性(例如層間介電質被蝕刻得比介電層大致更快)。在一些實施例中，至少兩個介電層的堆疊形成於層間介電質上，其中位於堆疊的底部的介電層可具有比位於堆疊的頂部的介電層更低的介電常數。
基於以上討論，可以看到本發明實施例提供優於傳統裝置及其製造的優點。然而，可以理解的是，其他實施例可提供額外的優點，且並非所有的優點都必須揭露於本文，且並非所有實施例都需要特別的優點。
本發明實施例的優點之一為緩解重疊偏移所造成的問題。舉例來說，在介電層之上的另一層間介電質可蝕刻出通孔，其中通孔理想地應與導電 元件對齊。然而，由於重疊偏移，通孔與導電元件可能未對準。如果沒有實現選擇性地形成介電層，則這種未對準可能導致不期望地蝕刻層間介電質位於通孔下方的部分。這可導致可靠性及/或效能問題，例如崩潰電壓、時間相依介電崩潰(TDDB)或漏電。此處，由於介電層的位置以及與層間介電質的高蝕刻選擇性，因此介電層作為自對準蝕刻停止層。因此，介電層保護在其下的層間介電質的部分在通孔蝕刻製程中不期望地被蝕刻，進而改善了本文半導體裝置的可靠性及/或效能。
另一個優點為與介電層的堆疊形成於層間介電質上的實施例有關。堆疊中的底部介電層具有較低的介電常數，較低的介電常數對總寄生電容的貢獻很小。堆疊中的上方介電層具有較高的介電常數，但是因為上方介電層透過底部介電層“升高”，因此上方介電層對總寄生電容的貢獻也最小化，這意味著上方介電層更遠離與崩潰電壓相關的電場。總寄生電容的減少也改善了半導體裝置的效能。其他優點包含與現有製造製程流程有兼容性等。
本發明實施例的一個方面涉及半導體裝置的製造方法。此方法包含：提供包含第一導電組件和圍繞第一導電組件的第一層間介電質(ILD)的結構；在第一導電組件上選擇性地形成自組裝層；在第一層間介電質上方選擇性地形成第一介電層；在第一導電組件上方和第一層間介電質上方形成第二層間介電質；在第二層間介電質中蝕刻開口，其中開口至少與第一導電組件部分地對齊，其中第一介電層保護在其下方的第一層間介電質免受蝕刻；以及以導電材料填充開口，以在開口中形成第二導電組件。
在一些其他實施例中，其中形成第一介電層的步驟包含進行使用前驅物的沉積製程，且其中在形成第一介電層的期間，自組裝層防止前驅物形成於第一導電組件上。
在一些其他實施例中，其中形成自組裝層的步驟包含沉積包含頭 部基和尾部基的自組裝層，其中頭部基包含磷、硫或矽，且其中尾部基包含有機材料。
在一些其他實施例中，上述方法更包含透過熱製程、電漿處理或施加化學品來移除尾部基。
在一些其他實施例中，其中蝕刻被配置為使得第二層間介電質具有比第一介電層更大的蝕刻速率。
在一些其他實施例中，上述方法更包含在第一導電組件上方和第一層間介電質上方形成蝕刻停止層，其中第二層間介電質形成於蝕刻停止層上方。
在一些其他實施例中，上述方法更包含在形成第一介電層之前，在第一層間介電質上形成第二介電層，其中自組裝層防止第二介電層形成於第一導電組件上，且其中第一介電層形成於第二介電層上。
在一些其他實施例中，其中形成第二介電層的步驟包含形成有著比第一介電層更低的介電常數的第二介電層。
在一些其他實施例中，其中形成第二介電層的步驟包含形成有著比第一介電層更大的厚度的二介電層。
本發明實施例的一個方面涉及半導體裝置。半導體裝置包含第一導電組件；第一層間介電質(ILD)，圍繞第一導電組件；第一介電層，沉積於第一層間介電質上方，其中第一介電層具有比第一層間介電質更高的介電常數；以及第二導電組件，設置於第一導電組件上方，並至少與第一導電組件部分地對齊，其中第一介電層的至少一部分設置於第一層間介電質與第二導電組件之間。
在一些其他實施例中，上述半導體裝置更包含第二介電層設置於第一介電層與第一層間介電質之間。
在一些其他實施例中，其中第二介電層具有比第一介電層更低的介電常數。
在一些其他實施例中，上述半導體裝置更包含第二層間介電質圍繞第二導電組件，且其中第一介電層具有比第二層間介電質更低的蝕刻速率。
在一些其他實施例中，上述半導體裝置更包含蝕刻停止層設置於第一介電層與第二層間介電質之間。
在一些其他實施例中，上述半導體裝置更包含自組裝層的至少一部分設置於第一導電組件與蝕刻停止層之間，但是不在第一導電組件與第二導電組件之間。
在一些其他實施例中，其中第一導電組件包含多層內連線結構的第一內連線層的導通孔或金屬線；以及第二導電組件包含多層內連線結構的第二內連線層的導通孔或金屬線，第二內連線層位於第一內連線層上方。
在一些其他實施例中，上述半導體裝置更包含自組裝層設置於第一導電組件的至少一部分上方，其中自組裝層包含與金屬材料有親和力但是不與介電材料有親和力的頭部基。
在一些其他實施例中，其中頭部基包含磷、硫或矽。
本發明實施例的另一個方面涉及半導體裝置。半導體裝置包含第一金屬元件；第一層間介電質(ILD)，圍繞第一金屬元件；第一介電層，設置於第一層間介電質上方，但是不在第一金屬元件上方；第二介電層，設置於第一介電層上方，其中第二介電層具有比第一介電層更高的介電常數；第二層間介電質，設置於第二介電層上方，其中第二層間介電質與第二介電層之間具有蝕刻選擇性；以及第二金屬元件，垂直延伸穿透第二層間介電質，其中第二金屬元件至少與第一金屬元件部分地對齊並電性耦接至第一金屬元件，且其中第一介電層的一部份或第二介電層的一部分設置於第二金屬元件與第一層間介電質 之間。
在一些其他實施例中，其中其中第二金屬元件設置於第一金屬元件的上表面的第一部分上，且其中半導體裝置更包含自組裝層設置於第一金屬元件的上表面之與第一部分不同的第二部分上。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
900‧‧‧方法
910、920、930、940、950、960‧‧‧步驟

Claims (13)

  1. 一種半導體裝置的製造方法，包括：提供包含一第一導電組件和圍繞該第一導電組件的一第一層間介電質的一結構；在該第一導電組件上選擇性地形成一自組裝層；在該第一層間介電質上方選擇性地形成一第一介電層；在該第一導電組件上方和該第一層間介電質上方形成一第二層間介電質；在該第二層間介電質中蝕刻一開口，其中該開口至少與該第一導電組件部分地對齊，其中該第一介電層保護在其下方的該第一層間介電質免受蝕刻；以及以一導電材料填充該開口，以在該開口中形成一第二導電組件。
  2. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中形成該第一介電層的步驟包括進行使用一前驅物的一沉積製程，且其中在形成該第一介電層的期間，該自組裝層防止該前驅物形成於該第一導電組件上。
  3. 如申請專利範圍第1或2項所述之半導體裝置的製造方法，其中形成該自組裝層的步驟包括沉積包含一頭部基和一尾部基的該自組裝層，其中該頭部基包括磷、硫或矽，且其中該尾部基包括有機材料。
  4. 如申請專利範圍第3項所述之半導體裝置的製造方法，更包括：透過熱製程、電漿處理或施加化學品來移除該尾部基。
  5. 如申請專利範圍第1或2項所述之半導體裝置的製造方法，其中該蝕刻被配置為使得該第二層間介電質具有比該第一介電層更大的蝕刻速率。
  6. 如申請專利範圍第1或2項所述之半導體裝置的製造方法，更包括：在形成該第一介電層之前，在該第一層間介電質上形成一第二介電層，其 中該自組裝層防止該第二介電層形成於該第一導電組件上，且其中該第一介電層形成於該第二介電層上。
  7. 如申請專利範圍第6項所述之半導體裝置的製造方法，其中形成該第二介電層的步驟包括形成有著比該第一介電層更低的介電常數的該第二介電層。
  8. 如申請專利範圍第6項所述之半導體裝置的製造方法，其中形成該第二介電層的步驟包括形成有著比該第一介電層更大的厚度的該二介電層。
  9. 一種半導體裝置，包括：一第一導電組件；一第一層間介電質，圍繞該第一導電組件；一第一介電層，沉積於該第一層間介電質上方，其中該第一介電層具有比該第一層間介電質更高的介電常數；一第二導電組件，設置於該第一導電組件上方，並至少與該第一導電組件部分地對齊，其中該第一介電層的至少一部分設置於該第一層間介電質與該第二導電組件之間；一第二層間介電質，圍繞該第二導電組件；一蝕刻停止層，設置於該第一介電層與該第二層間介電質之間；以及一自組裝層的至少一部分設置於該第一導電組件與該蝕刻停止層之間，但是不在該第一導電組件與該第二導電組件之間。
  10. 如申請專利範圍第9項所述之半導體裝置，其中：該第一導電組件包含一多層內連線結構的一第一內連線層的導通孔或金屬線；以及該第二導電組件包含該多層內連線結構的一第二內連線層的一導通孔或金屬線，該第二內連線層位於該第一內連線層上方。
  11. 如申請專利範圍第9項所述之半導體裝置，更包括：一自組裝層，設置於該第一導電組件的至少一部分上方，其中該自組裝層包含與金屬材料有親和力但是不與介電材料有親和力的一頭部基。
  12. 一種半導體裝置，包括：一第一金屬元件；一第一層間介電質，圍繞該第一金屬元件；一第一介電層，設置於該第一層間介電質上方，但是不在該第一金屬元件上方；一第二介電層，設置於該第一介電層上方，其中該第二介電層具有比該第一介電層更高的介電常數；一蝕刻停止層，設置於該第一介電層及該第二介電層的側壁上；一第二層間介電質，設置於該第二介電層上方，其中該第二層間介電質與該第二介電層之間具有一蝕刻選擇性；以及一第二金屬元件，垂直延伸穿透該第二層間介電質，其中該第二金屬元件至少與該第一金屬元件部分地對齊並電性耦接至該第一金屬元件，且其中該第一介電層的一部份或該第二介電層的一部分設置於該第二金屬元件與該第一層間介電質之間。
  13. 如申請專利範圍第12項所述之半導體裝置，其中該第二金屬元件設置於該第一金屬元件的一上表面的一第一部分上，且其中該半導體裝置更包括一自組裝層設置於該第一金屬元件的該上表面之與該第一部分不同的一第二部分上。
TW108120389A 2018-06-27 2019-06-13 半導體裝置及其製造方法 TWI724434B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862690543P 2018-06-27 2018-06-27
US62/690,543 2018-06-27
US16/171,436 2018-10-26
US16/171,436 US11069526B2 (en) 2018-06-27 2018-10-26 Using a self-assembly layer to facilitate selective formation of an etching stop layer

Publications (2)

Publication Number Publication Date
TW202006885A TW202006885A (zh) 2020-02-01
TWI724434B true TWI724434B (zh) 2021-04-11

Family

ID=68885864

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108120389A TWI724434B (zh) 2018-06-27 2019-06-13 半導體裝置及其製造方法

Country Status (5)

Country Link
US (2) US11069526B2 (zh)
KR (2) KR20200001454A (zh)
CN (1) CN110648993B (zh)
DE (1) DE102018129012A1 (zh)
TW (1) TWI724434B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11069526B2 (en) 2018-06-27 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Using a self-assembly layer to facilitate selective formation of an etching stop layer
US11588030B2 (en) 2020-09-29 2023-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structure and manufacturing method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7799693B2 (en) * 2004-07-23 2010-09-21 Nec Electronics Corporation Method for manufacturing a semiconductor device
US8330276B2 (en) * 2009-08-25 2012-12-11 Renesas Electronics Corporation Semiconductor device and method for manufacturing the same

Family Cites Families (123)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003520449A (ja) 2000-01-20 2003-07-02 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ ダマスク構造体とダマスク構造体を形成する方法
JP3944838B2 (ja) * 2002-05-08 2007-07-18 富士通株式会社 半導体装置及びその製造方法
US6788477B2 (en) 2002-10-22 2004-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus for method for immersion lithography
KR100459733B1 (ko) * 2002-12-30 2004-12-03 삼성전자주식회사 이중 캡핑막을 갖는 반도체 소자의 배선 및 그 형성 방법
US6974772B1 (en) 2004-08-19 2005-12-13 Intel Corporation Integrated low-k hard mask
US7390739B2 (en) 2005-05-18 2008-06-24 Lazovsky David E Formation of a masking layer on a dielectric region to facilitate formation of a capping layer on electrically conductive regions separated by the dielectric region
US7394155B2 (en) 2004-11-04 2008-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Top and sidewall bridged interconnect structure and method
EP1815507A4 (en) 2004-11-08 2010-10-06 Tel Epion Inc COPPER INTERCONNECTION WIRING AND METHOD OF FORMING THE SAME
US7927779B2 (en) 2005-06-30 2011-04-19 Taiwan Semiconductor Manufacturing Companym, Ltd. Water mark defect prevention for immersion lithography
US8383322B2 (en) 2005-08-05 2013-02-26 Taiwan Semiconductor Manufacturing Company, Ltd. Immersion lithography watermark reduction
US7993808B2 (en) 2005-09-30 2011-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. TARC material for immersion watermark reduction
US8564759B2 (en) 2006-06-29 2013-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for immersion lithography
US7727908B2 (en) * 2006-08-03 2010-06-01 Micron Technology, Inc. Deposition of ZrA1ON films
US8518628B2 (en) 2006-09-22 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Surface switchable photoresist
US8208116B2 (en) 2006-11-03 2012-06-26 Taiwan Semiconductor Manufacturing Company, Ltd. Immersion lithography system using a sealed wafer bath
US8253922B2 (en) 2006-11-03 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Immersion lithography system using a sealed wafer bath
US8068208B2 (en) 2006-12-01 2011-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for improving immersion scanner overlay performance
US8580117B2 (en) 2007-03-20 2013-11-12 Taiwan Semiconductor Manufactuing Company, Ltd. System and method for replacing resist filter to reduce resist filter-induced wafer defects
JP5141683B2 (ja) * 2007-03-27 2013-02-13 富士通セミコンダクター株式会社 半導体装置の製造方法
US8264662B2 (en) 2007-06-18 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. In-line particle detection for immersion lithography
DE102008021568B3 (de) * 2008-04-30 2010-02-04 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Reduzieren der Erosion einer Metalldeckschicht während einer Kontaktlochstrukturierung in Halbleiterbauelementen und Halbleiterbauelement mit einem schützenden Material zum Reduzieren der Erosion der Metalldeckschicht
US8003281B2 (en) 2008-08-22 2011-08-23 Taiwan Semiconductor Manufacturing Company, Ltd Hybrid multi-layer mask
DE102009016659A1 (de) * 2008-09-23 2010-06-24 Siemens Aktiengesellschaft Ankergruppe für Monolagen organischer Verbindungen auf Metall und damit hergestelltes Bauelement auf Basis organischer Elektronik
US7862962B2 (en) 2009-01-20 2011-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout design
US8216767B2 (en) 2009-09-08 2012-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning process and chemical amplified photoresist with a photodegradable base
US8841058B2 (en) 2010-08-03 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. Photolithography material for immersion lithography processes
US8764995B2 (en) 2010-08-17 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Extreme ultraviolet light (EUV) photomasks, and fabrication methods thereof
US8323870B2 (en) 2010-11-01 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method and photoresist with zipper mechanism
US9632426B2 (en) 2011-01-18 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ immersion hood cleaning
US8464186B2 (en) 2011-01-21 2013-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Providing electron beam proximity effect correction by simulating write operations of polygonal shapes
US9085457B2 (en) * 2011-03-11 2015-07-21 Qualcomm Mems Technologies, Inc. Treatment of a self-assembled monolayer on a dielectric layer for improved epoxy adhesion
US8507159B2 (en) 2011-03-16 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Electron beam data storage system and method for high volume manufacturing
US8524427B2 (en) 2011-04-14 2013-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Electron beam lithography system and method for improving throughput
US8621406B2 (en) 2011-04-29 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9201022B2 (en) 2011-06-02 2015-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Extraction of systematic defects
US8647796B2 (en) 2011-07-27 2014-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Photoactive compound gradient photoresist
US8601407B2 (en) 2011-08-25 2013-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Geometric pattern data quality verification for maskless lithography
US8473877B2 (en) 2011-09-06 2013-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Striping methodology for maskless lithography
US8664679B2 (en) 2011-09-29 2014-03-04 Toshiba Techno Center Inc. Light emitting devices having light coupling layers with recessed electrodes
US8736084B2 (en) 2011-12-08 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for E-beam in-chip overlay mark
US8691476B2 (en) 2011-12-16 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. EUV mask and method for forming the same
US8732626B2 (en) 2012-01-05 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. System and method of circuit layout for multiple cells
US8715890B2 (en) 2012-01-31 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor mask blanks with a compatible stop layer
US9097978B2 (en) 2012-02-03 2015-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus to characterize photolithography lens quality
US8709682B2 (en) 2012-02-08 2014-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Mask and method for forming the mask
US8530121B2 (en) 2012-02-08 2013-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-grid exposure method
US8822106B2 (en) 2012-04-13 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Grid refinement method
US8589828B2 (en) 2012-02-17 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Reduce mask overlay error by removing film deposited on blank of mask
US8510687B1 (en) 2012-03-01 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Error diffusion and grid shift in lithography
US8572520B2 (en) 2012-03-01 2013-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Optical proximity correction for mask repair
US8584057B2 (en) 2012-03-01 2013-11-12 Taiwan Semiconductor Manufacturing Copmany, Ltd. Non-directional dithering methods
US8589830B2 (en) 2012-03-07 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for enhanced optical proximity correction
US8527916B1 (en) 2012-03-14 2013-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Dissection splitting with optical proximity correction to reduce corner rounding
US8837810B2 (en) 2012-03-27 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for alignment in semiconductor device fabrication
US9091930B2 (en) 2012-04-02 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Enhanced EUV lithography system
US8628897B1 (en) 2012-07-05 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Extreme ultraviolet lithography process and mask
US8841047B2 (en) 2012-04-02 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. Extreme ultraviolet lithography process and mask
US8741551B2 (en) 2012-04-09 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method and composition of a dual sensitive resist
US9367655B2 (en) 2012-04-10 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Topography-aware lithography pattern check
US8627241B2 (en) 2012-04-16 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Pattern correction with location effect
US8631360B2 (en) 2012-04-17 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Methodology of optical proximity correction optimization
US8877409B2 (en) 2012-04-20 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Reflective mask and method of making same
US8677511B2 (en) 2012-05-02 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for charged particle lithography system
US8728332B2 (en) 2012-05-07 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of patterning small via pitch dimensions
US8631361B2 (en) 2012-05-29 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit design method with dynamic target point
US8722286B2 (en) 2012-05-31 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. Devices and methods for improved reflective electron beam lithography
US8609308B1 (en) 2012-05-31 2013-12-17 Taiwan Semicondcutor Manufacturing Company, Ltd. Smart subfield method for E-beam lithography
US20130320451A1 (en) 2012-06-01 2013-12-05 Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") Semiconductor device having non-orthogonal element
US9213234B2 (en) 2012-06-01 2015-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Photosensitive material and method of lithography
US8563224B1 (en) 2012-06-04 2013-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. Data process for E-beam lithography
US8468473B1 (en) 2012-06-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method for high volume e-beam lithography
US8751976B2 (en) 2012-06-27 2014-06-10 Cheng-Lung Tsai Pattern recognition for integrated circuit design
US8762900B2 (en) 2012-06-27 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for proximity correction
US9851636B2 (en) 2012-07-05 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Materials and methods for improved photoresist performance
US8745550B2 (en) 2012-07-09 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Fracture aware OPC
US20140017615A1 (en) 2012-07-11 2014-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for resist coating and developing
US9256133B2 (en) 2012-07-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for developing process
US8835082B2 (en) 2012-07-31 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method and system for E-beam lithography with multi-exposure
US8850366B2 (en) 2012-08-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a mask by forming a phase bar in an integrated circuit design layout
US8765330B2 (en) 2012-08-01 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Phase shift mask for extreme ultraviolet lithography and method of fabricating same
US8679707B2 (en) 2012-08-01 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a lithography mask
US8828625B2 (en) 2012-08-06 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Extreme ultraviolet lithography mask and multilayer deposition method for fabricating same
US9028915B2 (en) 2012-09-04 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a photoresist layer
US8765582B2 (en) 2012-09-04 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method for extreme ultraviolet electrostatic chuck with reduced clamp effect
US8785084B2 (en) 2012-09-04 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method for mask fabrication and repair
US8954899B2 (en) 2012-10-04 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Contour alignment system
US8739080B1 (en) 2012-10-04 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Mask error enhancement factor (MEEF) aware mask rule check (MRC)
CN102881828A (zh) * 2012-10-10 2013-01-16 上海交通大学 一种短沟道有机薄膜晶体管的制备方法
US9158209B2 (en) 2012-10-19 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of overlay prediction
US8906595B2 (en) 2012-11-01 2014-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for improving resist pattern peeling
US20140119638A1 (en) 2012-11-01 2014-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. System, method and computer program product to evaluate a semiconductor wafer fabrication process
US20140123084A1 (en) 2012-11-01 2014-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and Method for Improving a Lithography Simulation Model
US9128384B2 (en) 2012-11-09 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a pattern
US9012132B2 (en) 2013-01-02 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Coating material and method for photolithography
US8812999B2 (en) 2013-01-02 2014-08-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system of mask data preparation for curvilinear mask patterns for a device
US8753788B1 (en) 2013-01-02 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus of repairing a mask and a method for the same
US8987142B2 (en) 2013-01-09 2015-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method and device formed by the method
US8799834B1 (en) 2013-01-30 2014-08-05 Taiwan Semiconductor Manufacturing Company Limited Self-aligned multiple patterning layout design
US20140226893A1 (en) 2013-02-11 2014-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method and System for Image-Based Defect Alignment
US8936903B2 (en) 2013-03-09 2015-01-20 Taiwan Semiconductor Manufacturing Company, Ltd. Photo-resist with floating acid
US10274839B2 (en) 2013-03-11 2019-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Two-dimensional marks
US9690212B2 (en) 2013-03-11 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid focus-exposure matrix
US8932799B2 (en) 2013-03-12 2015-01-13 Taiwan Semiconductor Manufacturing Company, Ltd. Photoresist system and method
US9223220B2 (en) 2013-03-12 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Photo resist baking in lithography process
US9054159B2 (en) 2013-03-14 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of patterning a feature of a semiconductor device
US9146469B2 (en) 2013-03-14 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Middle layer composition for trilayer patterning stack
US9053279B2 (en) 2013-03-14 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Pattern modification with a preferred position function
US8984450B2 (en) 2013-03-14 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for extracting systematic defects
US8716841B1 (en) 2013-03-14 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Photolithography mask and process
US9153478B2 (en) 2013-03-15 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer etching process for integrated circuit design
CN105493249B (zh) 2013-09-27 2019-06-14 英特尔公司 用于后段(beol)互连的先前层自对准过孔及插塞图案化
US9659857B2 (en) 2013-12-13 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method making the same
US9529268B2 (en) 2014-04-03 2016-12-27 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods for improving pattern transfer
US9256123B2 (en) 2014-04-23 2016-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method of making an extreme ultraviolet pellicle
US9184054B1 (en) 2014-04-25 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9385129B2 (en) * 2014-11-13 2016-07-05 Tokyo Electron Limited Method of forming a memory capacitor structure using a self-assembly pattern
US10988598B2 (en) * 2015-03-30 2021-04-27 Pixelligent Technologies, Llc High refractive index solvent free silicone nanocomposites
KR102389367B1 (ko) 2015-04-29 2022-04-22 인텔 코포레이션 마이크로 전자 도전성 경로들 및 이를 제조하는 방법
CN107533951B (zh) 2015-05-01 2021-10-26 应用材料公司 使用表面封端化学性质的薄膜电介质的选择性沉积
KR102462134B1 (ko) 2015-05-19 2022-11-02 삼성전자주식회사 배선 구조물, 배선 구조물 형성 방법, 반도체 장치 및 반도체 장치의 제조 방법
US20180026055A1 (en) * 2016-07-19 2018-01-25 Applied Materials, Inc. Hybrid high-k dielectric material film stacks comprising zirconium oxide utilized in display devices
JP6833470B2 (ja) * 2016-11-17 2021-02-24 キヤノン株式会社 固体撮像装置、撮像システム、及び固体撮像装置の製造方法
US11069526B2 (en) 2018-06-27 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Using a self-assembly layer to facilitate selective formation of an etching stop layer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7799693B2 (en) * 2004-07-23 2010-09-21 Nec Electronics Corporation Method for manufacturing a semiconductor device
US8330276B2 (en) * 2009-08-25 2012-12-11 Renesas Electronics Corporation Semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
KR20200001454A (ko) 2020-01-06
US11069526B2 (en) 2021-07-20
TW202006885A (zh) 2020-02-01
DE102018129012A1 (de) 2020-01-02
US20200006060A1 (en) 2020-01-02
CN110648993B (zh) 2021-05-18
US20210351034A1 (en) 2021-11-11
US12009202B2 (en) 2024-06-11
KR20210099546A (ko) 2021-08-12
CN110648993A (zh) 2020-01-03
KR102413283B1 (ko) 2022-06-27

Similar Documents

Publication Publication Date Title
US11664237B2 (en) Semiconductor device having improved overlay shift tolerance
TWI717410B (zh) 半導體結構、製造其的方法及製造密封環結構的方法
US10950732B2 (en) Semiconductor device and method of manufacturing the same
US11610841B2 (en) Interconnect structure for semiconductor device and methods of fabrication thereof
TWI786603B (zh) 半導體裝置及其製造方法
US12009202B2 (en) Using a self-assembly layer to facilitate selective formation of an etching stop layer
US20240079267A1 (en) Semiconductor device with multi-layer etch stop structure
KR102133326B1 (ko) 구성된 프로파일을 갖는 라이너층을 구비한 반도체 디바이스 및 그 제조방법
TWI804804B (zh) 半導體裝置的製作方法及互連結構
US12021148B2 (en) Semiconductor device with metal cap on gate
TWI817408B (zh) 半導體裝置結構及其形成方法
KR102456274B1 (ko) 후면 비아를 가지는 반도체 소자 및 그 제조 방법
US11810973B2 (en) Semiconductor structure and method of forming thereof
US11677022B2 (en) Semiconductor structure and method of forming thereof
US20230016445A1 (en) Semiconductor structure and forming method thereof
CN114883260A (zh) 半导体装置的制造方法