KR20230098237A - 자기-정렬된 상단 비아 - Google Patents

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KR20230098237A
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찬로 박
코이치 모토야마
케네스 춘 권 청
기식 최
치-챠오 양
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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

자기-정렬된 상단 비아(SELF-ALIGNED TOP VIA)
본 발명의 실시예들은 반도체 소자 및 그 최종 구조를 제조하는 방법을 포함한다. 맨드릴들은 라이너 상에 패턴화되며, 상기 라이너는 반도체 기판에 위치한다. 스페이서들은 상기 맨드릴들의 측벽들 상에 형성된다. 유전체 재료 라인들이 상기 라이너의 노출된 표면들 상에 그리고 상기 스페이서들 사이의 복수의 갭들 내에 형성된다. 상기 맨드릴들은 제거된다. 상기 유전체 재료 라인들 중 적어도 하나는 상기 스페이서들 사이의 상기 복수의 갭들 중 적어도 하나 내에서 제거된다. 상기 전도성 금속은 각 갭 내에 형성된다. 상기 전도성 금속은 금속 상호접속 라인들 및 비아들을 형성하기 위해 패터닝된다. 상기 복수의 스페이서들 및 상기 남아있는 유전체 재료 라인들은 제거된다.

Description

자기-정렬된 상단 비아
본 발명은 일반적으로 반도체 구조들 및 제조 분야에 관한 것으로, 특히 상단 비아 및 금속 상호접속 라인 구조의 제조(the fabrication of a top via and metal interconnect line structure)에 관한 것이다.
BEOL(Back End of Line)은 개별 소자들(트랜지스터들, 커패시터들, 레지스터들, 등)을, 금속화 층(the metallization layer)의, 웨이퍼 상에서 배선으로 상호접속하는 집적 회로 제조의 부분이다. BEOL은 일반적으로 금속의 제1 층이 웨이퍼에 증착될 때 시작된다. BEOL은 접점들(contacts), 절연층들(유전체), 금속 레벨들, 칩-패키지 연결들을 위한 본딩 사이트들(bonding sites)을 포함한다.
비아는 하나 또는 그 이상의 인접한 층들의 평면을 통과하는 물리적 전자 회로의 층들 간 전기 연결이다. 집적 회로 설계에서, 비아는 서로 다른 층들 사이의 전도성 연결을 허용하는 절연 산화물 층의 작은 개구부이다.
다마신 프로세스(Damascene processing)은 유전체를 증착하고 정의된 패턴에 따라 유전체를 에칭한 후, 패턴에 따라 금속을 채우고 화학적 기계적 연마/평탄화(CMP)를 통해 과잉 금속을 제거하는 추가 프로세스(an additive process)이다.
본 발명의 실시예들은 반도체 소자를 제조하는 방법 및 최종 구조를 포함한다. 상기 방법은 라이너(a liner) 상에 맨드릴들을 패터닝하는 단계(patterning mandrels)를 포함할 수 있고, 상기 라이너는 반도체 기판 상에 위치한다. 상기 방법은 또한 상기 맨드릴들의 측벽들 상에 스페이서들(spacers)을 형성하는 단계를 포함할 수 있다. 상기 방법은 또한 상기 라이너의 노출된 표면들 상에 그리고 상기 스페이서들 사이의 복수의 갭들 내에 유전체 재료 라인들(dielectric material lines)을 형성하는 단계를 포함할 수 있다. 상기 방법은 또한 상기 맨드릴들을 제거하는 단계를 포함할 수 있다. 상기 방법은 또한 상기 스페이서들 사이의 상기 복수의 갭들 중 적어도 하나 내의 상기 유전체 재료 라인들 중 적어도 하나를 제거하는 단계를 포함할 수 있다. 상기 방법은 또한 각 갭 내에 전도성 금속(conductive metal)을 형성하는 단계를 포함할 수 있다. 상기 방법은 또한 금속 상호접속 라인들 및 비아들을 형성하기 위해 전도성 금속을 패터닝하는 단계를 포함할 수 있다. 상기 방법은 또한 상기 복수의 스페이서들 및 남아있는 유전체 재료 라인들(the remaining dielectric material lines)을 제거는 단계를 포함할 수 있다.
본 발명의 실시예들은 반도체 소자 및 최종 구조를 제조하기 위한 대안적인 방법들을 추가로 포함할 수 있다. 상기 방법은 라이너의 표면 상에 위치한 유전층을 제공하는 단계를 포함할 수 있으며, 상기 라이너는 반도체 기판의 표면 상에 위치한다. 상기 방법은 또한 상기 라이너의 표면을 노출시키고 상기 남아있는 유전체층으로부터 유전체 재료 라인들을 생성하는 깊이의 복수의 트렌치들을 형성하는 단계를 포함할 수 있다. 상기 방법은 또한 상기 유전체 재료 라인들의 측벽들 상에 스페이서들을 형성하는 단계를 포함할 수 있다. 상기 방법은 또한 상기 스페이서들 2개 사이에 있는 상기 유전체 재료 라인들 중 적어도 하나를 제거하는 단계를 포함할 수 있다. 상기 방법은 또한 각각의 존재하는 갭 내에 전도성 금속을 형성하는 단계를 포함할 수 있다. 상기 방법은 또한 금속 상호접속 라인들 및 비아들을 형성하기 위해 상기 전도성 금속을 패터닝하는 단계를 포함할 수 있다. 상기 방법은 또한 상기 복수의 스페이서들 및 상기 남아있는 유전체 재료 라인들을 제거하는 단계를 포함할 수 있다.
도 1은, 본 발명의 일 실시예에 따라, 라이너, 유전층 및 하드마스크를 포함하는 반도체 기판 및 스택을 도시한다.
도 2는, 본 발명의 일 실시예에 따라, 스택의 유전층으로부터 맨드릴을 형성하는 프로세스를 도시한다.
도 3은, 본 발명의 일 실시예에 따라, 맨드릴의 측벽에 스페이서를 형성하는 프로세스를 도시한다.
도 4는, 본 발명의 일 실시예에 따라, 스페이서 사이의 노출된 갭 내에 유전층을 형성하는 프로세스를 도시한다.
도 5는, 본 발명의 일 실시예에 따라, 맨드릴을 제거하는 프로세스를 도시한다.
도 6은, 본 발명의 일 실시예에 따라, 유전체 재료 라인을 제거하는 프로세스를 도시한다.
도 7은, 본 발명의 일 실시예에 따라, 기존 갭 내에 전도성 금속을 형성하는 프로세스를 도시한다.
도 8은, 본 발명의 일 실시예에 따라, 상단 비아 및 금속 상호접속 라인을 형성하는 프로세스를 도시한다.
도 9는, 본 발명의 일 실시예에 따라, 유전체층 및 스페이서의 남아있는 부분을 제거하는 프로세스를 도시한다.
도 10은, 본 발명의 일 실시예에 따라, 트렌치를 생성하는 프로세스를 도시한다.
도 11은, 본 발명의 일 실시예에 따라, 유전층의 노출된 면의 측벽에 스페이서를 형성하는 프로세스를 도시한다.
도 12는, 본 발명의 일 실시예에 따라, 유전체 재료 라인을 제거하는 프로세스를 도시한다.
도 13은, 본 발명의 일 실시예에 따라, 기존 갭 내에 전도성 금속을 형성하는 프로세스를 도시한다.
도 14는, 본 발명의 일 실시예에 따라, 상단 비아 및 금속 상호접속 라인을 형성하는 프로세스를 도시한다.
도 15는, 본 발명의 일 실시예에 따라, 유전체층 및 스페이서의 남아있는 부분을 제거하는 프로세스를 도시한다.
도 16은, 본 발명의 일 실시예에 따라, 라이너의 노출된 부분을 제거하는 프로세스를 도시한다.
본 발명의 실시예들은 자가 정렬된 BEOL(a self-aligned back end of line) 금속 라인 및 상단 비아 구조를 형성하는 방법과 최종 구조를 설명한다. 본 발명의 실시예들은 전도성 금속이 광학적으로 불투명하고(optically opaque) 정렬 및 오버레이 문제들(alignment and overlay challenges)을 야기할 수 있음을 인식한다. 두꺼운 전도성 금속들은 높은 응력을 유발하여 웨이퍼 휘어짐(wafer warpage)을 유발할 수 있다. 또한, 본 발명의 실시예들은 두꺼운 금속의 차감 에칭(subtractive etching of thick metal)이 불량한 라인 엣지 거칠기(bad line edge roughness), 마우스 바이팅(mouse biting) 또는 다른 문제들을 야기할 수 있음을 인식한다. 본 발명의 실시예들은 다마신 기술들(damascene techniques)이 차감 패터닝(subtractive patterning)과 비교할 때 라인 엣지 거칠기를 개선할 수 있지만, 라인 흔들림 문제들(line wiggling issues)을 야기할 수 있음을 인식한다. 따라서, 본 발명의 실시예들은 다마신을 통해 금속 상호접속 라인을 형성하고 차감 에칭 프로세스에 의해 비아들을 형성하여 금속 상호접속 라인들 및 비아들이 모두 자체 정렬되는 구조들을 생성하는 접근법을 설명한다. 또한, 본 발명의 실시예들은 이용된 스페이서들이 스캐폴드(a scaffold)로서 작용하고 상단 비아 형성 후에 제거되기 때문에 그러한 접근법이 스캐폴드를 필요로 하지 않는다는 것을 인식한다.
청구된 구조들 및 방법들의 상세한 실시예들이 여기에 개시된다; 그러나 개시된 실시예들은 다양한 형태들로 구현될 수 있는 청구된 구조들 및 방법들의 예시일 뿐이라는 것을 이해해야 한다. 또한, 다양한 실시예들과 관련하여 주어진 실시예들 각각은 설명을 위한 것이며 제한적이지 않다. 또한, 도면들은 반드시 축척에 따른 것은 아니며 일부 특징들은 특정 컴포넌트들의 세부 사항들을 보여주기 위해 과장될 수 있다. 따라서, 본 명세서에 개시된 특정 구조적 및 기능적 세부 사항들은 제한하는 것으로 해석되어서는 안 되며, 단지 당업자가 본 발명의 방법들 및 구조들을 다양하게 사용하도록 교시하기 위한 대표적인 근거로 해석되어야 한다. 또한 유사하고 대응하는 엘리멘트들은 유사한 참조 번호로 지칭됨을 주목해야 한다.
본 출원의 다양한 실시예들에 대한 이해를 제공하기 위해 특정 구조들, 컴포넌트들, 재료들, 치수들, 처리 단계들 및 기술들과 같은 다수의 특정 세부 사항들이 제시된다. 그러나, 당업자는 본 출원의 다양한 실시예들이 이들 특정 세부 사항들 없이 실시될 수 있음을 이해할 것이다. 다른 경우들에서, 잘 알려진 구조들 또는 처리 단계들은 본 출원을 모호하게 하는 것을 피하기 위해 상세히 설명되지 않았다.
본 명세서에서 "일 실시예", "하나의 실시예", "예시적 실시예" 등에 대한 참조들은 설명된 실시예가 특정 특징, 구조 또는 특성을 포함할 수 있음을 나타낸다. 더욱이, 그러한 문구들은 반드시 동일한 실시예를 언급하는 것은 아니다. 또한, 특정한 특징, 구조 또는 특성이 일 실시예와 관련하여 설명될 때, 명시적으로 설명되었던지 아니던지 간에 다른 실시예들과 관련하여 그러한 특징, 구조 또는 특성에 영향을 미치는 것은 당업자의 지식 내에 있다고 간주된다.
이하 설명의 목적을 위해, 용어들 "상부(upper)", "우측(right)", "좌측(left)", "수직(vertical)", "수평(horizontal)", "상단(top)", "하단(bottom)" 및 이들의 파생어들은 도면들에서 방향을 가리키기 위해 개시된 구조들 및 방법들과 관련될 것이다. 용어들 "오버레이(overlaying)", “맨위(atop)”, "상에 위치된(positioned on)" 또는 "맨위에 위치된"은, 제1 구조와 같은, 제1 엘리멘트가, 제2 구조와 같은, 제2 엘리멘트 상에 존재하는 것을 의미하며, 여기에서 예컨대, 인터페이스 구조와 같은, 중간 엘리멘트들이 제1 엘리멘트와 제2 엘리멘트 사이에 존재할 수 있다. "직접 접촉"이라는 용어는, 제1 구조와 같은, 제1 엘리멘트와, 제2 구조와 같은, 제2 엘리멘트가 두 엘리멘트들의 인터페이스에서 어떠한 중간 전도, 절연 또는 반도체 층들 없이 연결되는 것을 의미한다.
층, 영역 또는 기판으로서의 엘리멘트가 다른 엘리멘트 "상에(on)" 또는 "위에(over)" 있는 것으로 언급될 때, 그것은 다른 엘리멘트 바로 위에 있을 수 있거나 중간 엘리멘트가 또한 존재할 수 있다는 것이 이해될 것이다. 대조적으로, 엘리멘트가 다른 엘리멘트 "상에 직접" 또는 "바로 위에" 있다고 언급될 때 중간 엘리멘트는 존재하지 않는다. 또한 어떤 엘리멘트가 다른 엘리멘트 "아래(beneath)" 또는 "하에(under)"에 있다고 언급될 때, 그것은 다른 엘리멘트 바로 아래 또는 하에 있을 수 있거나 중간 엘리멘트가 존재할 수 있음이 이해될 것이다. 대조적으로, 어떤 엘리멘트가 다른 엘리멘트의 "직접 아래" 또는 "하에 직접"이라고 언급될 때 중간 엘리멘트는 존재하지 않는다.
본 발명은 이제 도면들을 참조하여 상세하게 설명될 것이다.
도 1은 소자(device)를 형성하는 방법의 초기 단계에서 소자의 등축도(an isometric view)를 도시한다. 도 1의 반도체 구조는, 반도체 기판(100)의 표면 상에, 라이너(110)의 표면 상에, 유전체층(120)의 표면 상에, 하드마스크(130)를 포함하는 반도체 재료 스택을 포함한다.
반도체 기판(100)은 실리콘 함유 재료로 구성될 수 있다. 실리콘 함유 재료들은 실리콘, 단결정 실리콘, 다결정 실리콘, SiGe, 단결정 SiGe, 다결정 SiGe, 또는 탄소로 도핑된 실리콘(Si:C), 비정질 실리콘, 및 이들의 조합 및 다층을 포함하지만 이에 제한되지 않는다. 반도체 기판(100)은 또한, 게르마늄(Ge)과 같은, 다른 반도체 재료들, 및 III/V형 반도체 기판들, 예를 들어 갈륨 비소(GaAs)와 같은, 화합물 반도체 기판들로 구성될 수 있다. 반도체 기판(100)은, 일부 실시예들에서, FEOL(front-end-of-line), MOL(middle-of-the-line) 및/또는 BEOL 금속들을 갖는 웨이퍼들일 수 있다. 일반적으로 반도체 기판(100)은 표면이 매끄러운 기판이다.
라이너(110)는 스퍼터링, 화학 기상 증착(CVD) 또는 원자층 증착(ALD)에 의해 형성되고, 티티늄 질화물(TiN) 또는 탄탈륨 질화물(TaN)과 같은, 전도체이다. 일부 실시예들에서, 라이너(110)는 알루미늄(AL), 구리(Cu), 니켈(Ni), 코발트(Co), 루테늄(Ru), 티타늄(Ti), 탄탈륨(Ta), 또는 이들의 조합과 같은, 다른 전도성 재료들로 구성될 수 있다.
유전체층(120)은 라이너(110)의 상단(top) 상에 증착된다. 유전체층(120)은 일반적으로 절연 재료의 층이다. 유전층(120)은, 예를 들어, 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN), (SiOCN), (SiBCN), 또는 당업계에 공지된 다른 절연 재료들로 구성될 수 있다. 유전체층(120)은 유전체층(120)이 최종 소자의 비아와 금속 라인의 결합된 원하는 높이에 대응하는 두께를 갖도록 증착된다.
하드마스크 (130)는 유전층(120)의 상단 상에 증착된다. 하드마스크는 에칭 마스크로서 반도체 프로세싱에서 사용되는 재료이다. 하드마스크 (130)는, 예를 들어 SiN, 실리콘 산화물 또는 실리콘 질화물과 실리콘 산화물의 조합과 같은, 금속 또는 유전체 재료로 구성되며, 이들은, 예를 들어, 저압 화학 기상 증착(LPCVD)과 같은 프로세스를 사용하여 증착될 수 있다. 다양한 실시예들에서, 표준 포토리소그래피 프로세스들이 하드마스크(130) 상에 증착된 포토레지스트(미도시) 층에 하드 마스크(130)의 패턴을 정의하기 위해 사용된다. 그 다음, 원하는 하드마스크 패턴이 포토레지스트 층의 패턴에 의해 보호되지 않는 영역들으로부터 하드마스크(130)를 제거함으로써 하드마스크(130)에 형성될 수 있다. 하드마스크(130)는, 예를 들어, 반응성 이온 에칭(RIE)을 사용하여 제거된다. RIE는, 전자기장에 의해 생성된, 화학적 반응 플라즈마(chemically reactive plasma)를 사용하여 다양한 재료들을 제거한다. 당업자는 사용되는 플라즈마의 유형이 하드마스크(130)가 구성되는 재료에 따라 달라지거나, 습식 화학 에칭 또는 레이저 제거(laser ablation)와 같은 다른 에칭 프로세스들이 사용될 수 있음을 인식할 것이다. 도시되지는 않았지만, 하드마스크(130)가 맨드릴들(mandrels)(210)이 되는 유전층(120)의 영역을 덮도록 하드마스크(130)는 패터닝될 수 있다 (도 2 참조).
도 2는, 본 발명의 실시예들에 따른, 제조 단계들의 등축도를 도시한다. 도 2는 유전층(120)으로부터 맨드릴들(210)의 형성 및 하드마스크(130)의 제거를 도시한다. 맨드릴들은 스페이서 패터닝에 사용된다. 스페이서 패터닝은 기존 리소그래피로 달성할 수 있는 것보다 더 작은 선폭들로 특징들(features)을 패터닝하는 데 채용되는 기술이다. 일반적으로, 스페이서(a spacer)(예를 들어, 스페이서들(310), 도 3 참조)는 맨드릴(예를 들어, 맨드릴들(210)) 위에 증착되고, 맨드릴은 미리-패터닝된 특징(a pre-patterned feature)이다. 스페이서는 후속적으로 에치백되어(etched back) 맨드릴을 덮는 스페이서 부분이 에칭되고 측벽 상의 스페이서 부분이 남는다. 그런 다음 맨드릴은 제거되어, 각 맨드릴에 두 개의 스페이서들(각 엣지에 하나씩)을 남길 수 있다.
맨드릴들(210)은, RIE, 레이저 제거와 같은, 에칭 프로세스에 의해, 또는 유전층(120)과 같은 재료의 일부를 선택적으로 제거하는 데 사용될 수 있는 모든 에칭 프로세스에 의해 형성될 수 있다. 도 1을 참조하여 전술한 바와 같이, 하드마스크(130)는 맨드릴들(210)을 덮도록 패터닝될 수 있고 맨드릴들(210)의 생성에서 에칭 프로세스 동안 이용될 수 있다. 상기 에칭 프로세스는 하드마스크(130)에 의해 보호되지 않는 유전층(120)의 부분들만을 제거하고 상기 에칭 프로세스는 라이너(110)에서 멈춘다. 상기 맨드릴들 각각은 원하는 금속 라인과 비아 높이들을 조합한 높이와 같은 높이를 갖는다.
일부 실시예들에서, 맨드릴들(210)의 형성 후에, 하드마스크(130)는 제거된다. 일반적으로, 하드마스크(130)를 제거하는 프로세스는, RIE, 레이저 제거와 같은 에칭 프로세스 또는, 하드마스크(130)와 같은, 재료의 일부를 선택적으로 제거하는 데 사용될 수 있는 모든 에칭 프로세스의 사용을 포함한다. 대안적인 실시예들에서, 하드마스크(130)는 이때에 제거되지 않고 나중의 금속 화학적 기계적 연마/평탄화(CMP) 단계(도 7 참조)가 수행될 때까지 디바이스 상에 남아 있을 수 있다.
도 3은, 본 발명의 일 실시예에 따라, 제조 단계의 등축도를 도시한다. 도 3은 맨드릴들(210)의 노출된 측면들 상의 스페이서들(310)의 형성을 도시한다. 스페이서들(310)는 금속(예를 들어, TiN, TaN) 또는, 예를 들어 유전체 산화물, 유전체 질화물 및/또는 유전체 산질화물을 포함하는 모든 유전체 스페이서 재료로 구성된다. 일부 실시예들에서, 스페이서들(310)은 실리콘 이산화물(SiO2)과 같은 비전도성 저-캐패시턴스 유전체 재료로 구성된다. 일반적으로, 스페이서들(310)은 라이너(110)와 다른 재료로 구성된다. 스페이서들(310)을 형성하는 프로세스는, 라이너(110) 및 맨드릴들(210)의 노출된 표면들 위에, 실리콘 질화물과 같은, 절연 재료의 컨포멀 층(미도시)을 증착하는 단계를 포함할 수 있다. 스페이서들(310)은, 예를 들어 CVD, PECVD(플라즈마 강화 화학 기상 증착), PVD(물리 기상 증착) 또는 기타 증착 프로세스들을 사용하여 증착될 수 있다. 순방향의 에칭률이 측면 방향들의 에칭률보다 더 큰, 이방성 에칭 프로세스(anisotropic etch process)는 절연층의 일부들을 제거하는데 사용될 수 있고, 이에 의해, 도 3에 도시된 바와 같이, 맨드릴들(210)의 측벽들 상에 위치한 스페이서들(310)을 형성할 수 있다.
도 4는, 본 발명의 실시예들에 따른, 제조 단계들의 등축도를 도시한다. 도 4는 라이너(110) 상의 그리고 스페이서들(310) 사이의 노출된 갭들 내에 유전체층(410)의 형성을 도시한다. 노출된 갭들 각각 내의 유전체층(410) 부분들은 복수의 유전체 재료 라인들을 생성할 수 있다. 유전층(120)과 관련하여 전술한 바와 같이, 유전층(410)은 일반적으로 절연 재료의 층이고, 예를 들어 SiN, SiCN, SiOCN, SiBCN, 또는 당업계에 공지된 다른 절연 재료들로 구성될 수 있다. 일부 실시예들에서, 유전층(410)은 로우(low)-k 유전 재료의 층이다. 로우-κ 유전 재료는 SiO2에 비해 상대 유전 상수(κ)가 작은 재료이다. 로우-κ 재료들은, 예를 들어 불소 도핑된 SiO2, 오가노실리게이트 유리(OSG), 다공성 SiO2, 다공성 오가노실리게이트 유리, 스핀-온 유기 폴리머 유전체들 및 스핀-온 실리콘 기반 폴리머 유전체들을 포함한다. 일부 실시예들에서, 유전층(410)은 스핀-온-글라스이다. 스핀-온-글라스(Spin-on-Glass)는 서브-유전체 표면의 좁은 갭들을 채우기 위해 액체 형태로 인가되는 층간 유전체 재료(an interlayer dielectric material)이다. 일부 실시예들에서, 유전층(410)은 유동성 화학 기상 증착(fCVD) 또는 스핀-온 유전 방법들(spin-on dielectric methods)을 사용하여 증착된다. 유전층(410)은 원하는 높이 이상으로 유전층(410)을 증착한 다음 맨드릴들(210)의 상단 표면이 노출되도록 유전층(410)의 높이를 감소시키기 위해 CMP와 같은 평탄화 프로세스를 이용함으로써 생성될 수 있다.
도 5는, 본 발명의 실시예들에 따른, 제조 단계들의 등축도를 도시한다. 도 5는 도 5에 도시된 갭들 내에 제1 트렌치를 생성하기 위한 맨드릴들(210)의 제거를 도시한다. 맨드릴들(210)은 제1 트렌치를 포함하는 갭들을 생성하기 위해 에칭 프로세스를 사용하여 제거될 수 있고, 상기 에칭 프로세스는 스페이서(310) 및 유전층(410)에 대해 맨드릴들(210)의 물리적으로 노출된 부분들을 선택적으로 제거한다. 이용되는 상기 에칭 프로세스는 건식 에칭 또는 습식 에칭 프로세스일 수 있다.
도 6은, 본 발명의 실시예들에 따른, 제조 단계들의 등축도를 도시한다. 도 6은 제2 트렌치를 생성하기 위해 유전층(410)의 부분들 제거하는 것을 도시한다. 하나 또는 그 이상의 유전체 재료 라인들이 제거될 수 있다. 도시된 실시예에서, 유전층(410)의 중간 및 끝 부분들(the middle and end portions)은 제거되지 않는다. 제거된 유전층(410)의 부분은 스페이서들(310), 유전층(410), 및/또는 라이너(110)의 상단 표면 상에 증착된 포토레지스트(미도시) 층에서 제2 트렌치의 원하는 형상을 정의하기 위해 표준 포토리소그래피 프로세스를 사용함으로써 제거될 수 있다. 다양한 실시예들에서, 표준 포토리소그래피 프로세스가 제2 트렌치의 형성에서 제거될 유전층의 영역들에 대응하는 포토레지스트층의 부분을 제거하기 위해 사용된다. 유전층(410)의 원하는 부분(들)을 제거하기 위해 상기 부분 또는 유전층(410)은, 예를 들어 RIE와 같은 건식 에칭 프로세스를 사용하여 제거될 수 있다. 유전층(410)의 부분들을 에칭한 결과, 제2 트렌치로 정의된 영역에서 라이너(110)는 노출된다.
도 7은, 본 발명의 실시예들에 따른, 제조 단계들의 등축도를 도시한다. 도 7은 제1 및 제2 트렌치들을 포함하는 갭들 내의 전도성 금속(710)의 형성을 도시한다. 전도성 금속(710)은 모든 유형의 전도성 금속일 수 있다. 예를 들어, 전도성 금속(710)은 Ru, Co, 몰리브덴(Mo), 텅스텐(W), Al 또는 로듐(Rh)으로 구성될 수 있다. 전도성 금속(710)은, 예를 들어 CVD, PECVD, PVD 또는 다른 증착 프로세스를 사용하여 증착될 수 있다. 전도성 금속(710)은 원하는 높이 이상으로 전도성 금속(710)을 증착하고 그 후에 스페이서들(310) 및 유전층(410)의 상단 표면들이 노출되도록 전도성 금속(710)의 높이를 감소시키기 위해, CMP와 같은, 평탄화 프로세스를 이용함으로써 생성될 수 있다.
스페이서들(310)이 TiN으로 구성되는, 일부 실시 예들에서, 라인 비틀림(line wiggle)은 다른 재료 사용에 비해 감소될 수 있다. 본 발명의 실시예들은 더 높은 모듈러스(higher modulus)를 갖는 템플릿들이 포스트 메탈 필 라인 위글링(post metal fill line wiggling)을 완화할 수 있음을 인식한다. 스페이서들(310)이 TiN으로 구성된, TiN 템플릿은 모듈러스가 약 500기가파스칼(Gpa)로, 다른 많은 재료들보다 높다.
도 8은, 본 발명의 실시예들에 따른, 제조 단계들의 등축도를 도시한다. 도 8은, 전도성 금속(710)의 비아-아닌 부분들(non-via portions)이 원하는 비아 구조에 대해 목표 깊이까지 리세스되는(recessed) 동안, 차감 패터닝 프로세스들(subtractive patterning processes)에 의한 상단 비아 및 금속 상호접속 라인의 형성을 도시한다. 상단 비아의 형성은 포토리소그래픽 차감 패터닝 프로세스들을 사용하여 수행될 수 있다. 전도성 금속(710)에 비아들을 형성하기 위해 마스킹 단계가 이용된다. 그러한 마스킹 단계는 포토레지스트 층을 증착하는 단계 및 자외선을 사용하여 상기 층을 패터닝하는 단계, 상기 포토레지스트의 선택된 부분만 제거하는 단계, 및 그 다음 상기 포토레지스트 패턴에 따라 전도성 금속(710)을 에칭하는 단계를 수반할 수 있다. 도 8(및 후속 유사 도면들)에 묘사된 비아들의 배열은 원하는 최종 비아 구조의 구현 세부 사항들에 따라 달라질 수 있음에 유의해야 한다. 일부 실시예들에서, 선택적 에칭 프로세스가 이용될 수 있다. 도 8에 도시된 실시예와 같은 일부 실시예들에서, 유전층(410)은 에칭 프로세스의 결과로서 손상될 수 있으며, 이는 유전층(410)의 감소된 높이에 의해 도 8에 표현된다.
도 9는, 본 발명의 실시예들에 따른, 제조 단계들의 등축도를 도시한다. 도 9는 스페이서들(310) 및 유전층(410)의 선택적 제거를 도시하고 그리고 반도체 기판(100) 상의 전도성 금속(710) 및 라이너(110)에 형성된 하나 또는 그 이상의 비아들을 포함하는 최종 비아 구조를 도시한다. 스페이서들(310) 및 유전층(410)은 에칭 프로세스를 사용하여 제거될 수 있는데, 상기 에칭 프로세스는 모든 스페이서들(310) 및 유전층(410)을 제거하고 라이너(110)의 부분들을 노출시키기 위해 스페이서들(310) 및/또는 유전층(410)의 물리적으로 노출된 부분들을 전도성 금속(710)에 대해 선택적으로 제거한다. 이용되는 에칭 프로세스는 건식 에칭 또는 습식 에칭 프로세스일 수 있다.
일부 실시예들에서, 라이너(110)의 노출된 부분들은 반도체 기판(100) 상에 남아 있다. 다른 실시예들에서, 라이너(110)가 전도성 금속(710) 아래에만 존재하도록 라이너(110)의 노출된 부분들이 에칭된다(도 16 참조, 여기서 전도성 금속(1310)은 전도성 금속(710)과 유사하다).
최종 구조는 BEOL 금속 라인과 상단 비아 구조이다. 상기 구조는, 예를 들어, 다마신에 의해 형성된 금속 라인들 및 차감 프로세스에 의해 형성된 상단 비아를 포함하는 금속-절연체-금속 커패시터(a metal-insulator-metal capacitor)일 수 있으며, 여기서 스페이서들(310)은 상단 비아 에칭 프로세스 동안 스캐폴드(scaffold)로서 작용한다.
도 10 내지 도 16은 트렌치 에칭으로 시작하는 상이한 제조 프로세스에 따라 형성되는 본 발명의 실시예들을 도시한다.
도 10에 도시된 제조 프로세스는 도 1에 원래 도시된 동일 소자에 관해 수행되며, 이는, 이전에 기술된 바와 같이, 유전층(120) 상에, 라이너(110) 상에, 반도체 기판(100) 상에, 하드마스크(130)를 포함하는 반도체 재료 스택을 포함하는 소자의 등축도를 도시한다.
도 10은, 본 발명의 실시예들에 따른, 제조 단계들의 등축도를 도시한다. 도 10은 트렌치들을 생성하기 위해 하드마스크(130) 및 유전층(120)의 부분들을 제거하는 것을 도시한다. 상기 트렌치들은 RIE, 레이저 제거와 같은 에칭 프로세스에 의해, 또는, 유전층(120)과 같은, 재료의 부분을 선택적으로 제거하는 데 사용될 수 있는 모든 에칭 프로세스에 의해 제거될 수 있다. 하드마스크(130)는, 도 10에 도시된 바와 같이, 에칭 프로세스를 수행하기 전에, 패터닝될 수 있으며, 이는 유전체층(120)의 나머지 부분들이 에칭 프로세스 동안 제거되는 것을 방지함으로써 트렌치들의 생성을 돕기 위해서이다. 상기 에칭 프로세스는 하드마스크(130)에 의해 보호되지 않는 유전층(120)의 부분들만을 제거하고 에칭 프로세스는 라이너(110)에서 멈춘다. 트렌치 폭은 원하는 최종 금속 라인 폭과 스페이서 두께의 합에 기초하여 선택된다. 일부 실시예들에서, 트렌치 폭은 원하는 최종 금속 라인 폭의 3배와 동일하다. 유전층(120)의 나머지 부분들은 유전 재료 라인들을 형성할 수 있다.
도 11은, 본 발명의 실시예들에 따른, 제조 단계들의 등축도를 도시한다. 도 11은 유전층(120)의 노출된 측면들 상의 스페이서들(1110)의 형성을 도시한다. 스페이서들(1110)은 금속(예를 들어, TiN, TaN) 또는, 예를 들어 유전체 산화물, 유전체 질화물 및/또는 유전체 산질화물을 포함하는, 모든 유전체 스페이서 재료로 구성된다. 일부 실시예들에서, 스페이서들(1110)은 실리콘 이산화물(SiO2)과 같은 비-전도성 저-캐패시턴스 유전체 재료로 구성된다. 일반적으로, 스페이서들(1110)은 라이너(110)와 다른 재료로 구성된다. 스페이서들(1110)을 형성하는 프로세스는 라이너(110)의 노출된 표면들 및 맨드릴 유전체층 위에, 실리콘 질화물과 같은, 절연 재료의 컨포멀층(a conformal layer)(미도시)을 증착하는 단계를 포함할 수 있다. 스페이서들(310)은, 예를 들어 CVD, PECVD(플라즈마 강화 화학 기상 증착), PVD(물리 기상 증착) 또는 기타 증착 프로세스를 사용하여 증착될 수 있다. 순방향의 에칭률이 측면 방향들의 에칭률보다 큰 이방성 에칭 프로세스가 절연층의 부분들 제거하여, 이에 의해, 도 11에서 도시된 바와 같이, 유전체층(120)의 측벽들 상에 위치한 스페이서들(1110)를 형성하는 데 사용될 수 있다.
도 11은 또한 하드마스크(130)의 제거를 도시한다. 일반적으로, 하드마스크 (130)를 제거하는 프로세스는, RIE, 레이저 제거와 같은, 에칭 프로세스, 또는 하드마스크(130)와 같은, 재료의 부분을 선택적으로 제거하는 데 사용될 수 있는 모든 에칭 프로세스의 사용을 포함한다.
도 12는, 본 발명의 실시예들에 따른, 제조 단계들의 등축도를 도시한다. 도 12는 제2 트렌치를 생성하기 위해 유전층(120)의 부분들을 제거하는 단계를 도시한다. 도시된 실시예에서, 유전층(120)의 중간 및 끝 부분들은 제거되지 않는다. 제거되는 유전층(120)의 부분은 스페이서들(1110), 유전층(120), 및/또는 라이너(110)의 상단 표면 상에 증착된 포토레지스트(미도시) 층에서 제2 트렌치의 원하는 형상을 정의하기 위해 표준 포토리소그래피 프로세스를 사용함으로써 제거될 수 있다. 다양한 실시예들에서, 표준 포토리소그래피 프로세스가 제2 트렌치의 형성에서 제거될 유전층의 영역에 대응하는 포토레지스트층의 부분을 제거하기 위해 사용된다. 상기 부분 또는 유전층(120)은, 유전층(120)의 원하는 부분(들)을 제거하기 위한, 예를 들어, RIE와 같은 건식 에칭 프로세스를 사용하여, 제거될 수 있다. 유전층(120)의 상기 부분들을 에칭한 결과, 라이너(110)가 제2 트렌치로 정의된 영역에서 노출된다.
도 13은, 본 발명의 실시예들에 따른, 제조 단계들의 등축도를 도시한다. 도 13은 트렌치들을 포함하는 갭 내의 전도성 금속(1310)의 형성을 도시한다. 전도성 금속(1310)은 모든 유형의 전도성 금속일 수 있다. 예를 들어, 전도성 금속(710)은 Ru, Co, Mo, W, Al 또는 Rh로 구성될 수 있다. 전도성 금속(1310)은, 예를 들어 CVD, PECVD, PVD 또는 다른 증착 프로세스를 사용하여 증착될 수 있다. 전도성 금속(1310)은 원하는 높이 이상으로 전도성 금속(1310)을 증착하고 그 후 스페이서들(1110) 및 유전층(120)의 상단 표면들이 노출되도록 전도성 금속(1310)의 높이를 감소시키기 위해 CMP와 같은 평탄화 프로세스를 이용함으로써 생성될 수 있다.
스페이서들(1110)이 TiN으로 구성되는, 일부 실시 예들에서, 라인 비틀림(line wiggle)은 다른 재료 사용에 비해 감소될 수 있다. 본 발명의 실시예들은 더 높은 모듈러스(higher modulus)를 갖는 템플릿들이 포스트 메탈 필 라인 위글링(post metal fill line wiggling)을 완화할 수 있음을 인식한다. 스페이서들(1110)이 TiN으로 구성된, TiN 템플릿은 모듈러스가 약 500기가파스칼(Gpa)로, 다른 많은 재료들보다 높다.
도 14는, 본 발명의 실시예들에 따른, 제조 단계들의 등축도를 도시한다. 도 14는, 전도성 금속(1310)의 비아-아닌 부분들(non-via portions)이 원하는 비아 구조에 대해 목표 깊이까지 리세스되는(recessed) 동안, 차감 패터닝 프로세스들(subtractive patterning processes)에 의한 상단 비아 및 금속 상호접속 라인의 형성을 도시한다. 상단 비아의 형성은 포토리소그래픽 차감 패터닝 프로세스들을 사용하여 수행될 수 있다. 전도성 금속(1310)에 비아들을 형성하기 위해 마스킹 단계가 이용된다. 그러한 마스킹 단계는 포토레지스트 층을 증착하는 단계 및 자외선을 사용하여 상기 층을 패터닝하는 단계, 상기 포토레지스트의 선택된 부분만 제거하는 단계, 및 그 다음 상기 포토레지스트 패턴에 따라 전도성 금속(1310)을 에칭하는 단계를 수반할 수 있다. 도 14(및 후속 유사 도면들)에 묘사된 비아들의 배열은 원하는 최종 비아 구조의 구현 세부 사항들에 따라 달라질 수 있음에 유의해야 한다. 일부 실시예들에서, 선택적 에칭 프로세스가 이용될 수 있다. 도 14에 도시된 실시예와 같은, 일부 실시예들에서, 유전층(120)은 에칭 프로세스의 결과로서 손상될 수 있으며, 이는 유전층(120)의 감소된 높이에 의해 도 14에 표현된다.
도 15는, 본 발명의 실시예들에 따른, 제조 단계들의 등축도를 도시한다. 도 15는 스페이서들(1110) 및 유전층(120)의 선택적 제거를 도시하고 그리고 반도체 기판(100) 상의 전도성 금속(1310) 및 라이너(110)에 형성된 하나 또는 그 이상의 비아들을 포함하는 최종 비아 구조를 도시한다. 스페이서들(1110) 및 유전층(120)은 에칭 프로세스를 사용하여 제거될 수 있는데, 상기 에칭 프로세스는 모든 스페이서들(1110) 및 유전층(120)을 제거하고 라이너(110)의 부분들을 노출시키기 위해 스페이서들(1110) 및/또는 유전층(120)의 물리적으로 노출된 부분들을 전도성 금속(1310)에 대해 선택적으로 제거한다. 이용되는 에칭 프로세스는 건식 에칭 또는 습식 에칭 프로세스일 수 있다.
일부 실시예들에서, 라이너(110)의 노출된 부분들은 반도체 기판(100) 상에 남아 있다. 다른 실시예들에서, 라이너(110)가 전도성 금속(1310) 아래에만 존재하도록 라이너(110)의 노출된 부분들이 에칭된다(도 16 참조).
도 16은, 본 발명의 실시예들에 따른, 제조 단계들의 등축도를 도시한다. 도 16은 라이너(110)의 노출된 부분들의 선택적 제거를 도시한다. 라이너(110)는, RIE와 같은, 에칭 기술들을 사용하여 제거된다. RIE는 전자기장에 의해 생성된 화학적 반응 플라즈마를 사용하여 다양한 재료들을 제거한다. 당업자는 사용되는 플라즈마의 유형이 라이너(110)를 구성하는 재료에 따라 달라지거나 습식 화학 에칭 또는 레이저 제거와 같은 다른 에칭 프로세스가 사용될 수 있음을 인식할 것이다. 일 실시예에서, 화학적 에칭은 라이너(110)의 노출된 부분을 제거하고 반도체 기판(100)의 표면을 노출시키기 위해 사용된다. 일부 실시예들에서, TiN 및 TaN 습식 제거 프로세스들은, 예를 들어, 라이너(110)가 TiN 또는 TaN 으로 구성될 때, 라이너(110)의 노출된 부분을 제거하기 위해 이용될 수 있다.
최종 구조는 BEOL 금속 라인과 상단 비아 구조이다. 상기 구조는, 예를 들어, 다마신에 의해 형성된 금속 라인 및 차감 프로세스에 의해 형성된 상단 비아를 포함하는 금속-절연체-금속 커패시터일 수 있으며, 여기서 스페이서들(310)이 상단 비아 에칭 프로세스 동안 스캐폴드로서 작용한다.
최종 집적 회로 칩들은 가공되지 않은 웨이퍼 형태(raw wafer form)(즉, 여러 개의 패키징되지 않은 칩들을 포함하는 단일 웨이퍼)로, 베어 다이로서 또는 패키지된 형태로 제조자에 의해 유통될 수 있다. 후자의 경우 칩은 단일 칩 패키지(예: 마더보드 또는 기타 상위 수준 캐리어에 부착된 리드들이 있는 플라스틱 캐리어) 또는 멀티칩 패키지(예: 표면 상호접속들 또는 매립된 상호접속들 둘 중 하나 또는 둘 모두를 갖는 세라믹 캐리어)에 장착된다. 어떤 경우이든, 칩은 그 다음에 (a) 마더보드와 같은 중간 제품 또는 (b) 최종 제품의 일부로서 다른 칩들, 개별 회로 엘리멘트들 및/또는 기타 신호 처리 장치들과 통합된다. 최종 제품은 집적 회로 칩들을 포함하는 모든 제품이 될 수 있으며, 이들은 장난감 및 기타 저가형 애플리케이션들로부터 디스플레이, 키보드 또는 기타 입력 장치 및 중앙 프로세서가 있는 고급 컴퓨터 제품들에 이르기까지 다양하다.
본 출원에서 사용된 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 본 명세서에서 사용된 단수형은 문맥상 명백하게 다르게 나타내지 않는 한 복수형도 포함하는 것으로 의도된다. "포함하다" 및/또는 "포함하는"이라는 용어는 본 명세서에서 사용될 때 명시된 특징, 정수, 단계, 동작, 엘리멘트 및/또는 컴포넌트의 존재를 명시하지만 하나 또는 그 이상의 다른 특징, 정수, 단계, 동작, 엘리멘트, 컴포넌트 및/또는 이들의 그룹의 존재 또는 추가를 배제하지는 않는다는 것이 또한 이해될 것이다.
본 출원은 특히 그의 바람직한 실시예에 대해 도시되고 설명되었지만, 본 출원의 범위를 벗어나지 않고 형태들 및 세부 사항들에 있어서 전술한 변경들 및 기타 변경들이 이루어질 수 있음을 당업자는 이해할 것이다. 따라서 본 출원은 기술되고 예시된 정확한 형태들 및 세부 사항들에 제한되지 않고 첨부된 청구 범위 내에 속하도록 의도된다.
본 발명의 바람직한 실시예에서, 방법이 제공되고, 상기 방법은: 라이너 상에 위치한 유전체층을 제공하는 단계 - 상기 라이너는 반도체 기판의 표면 상에 위치됨 -; 상기 라이너의 표면을 노출시키고 상기 남아있는 유전체층으로부터 유전체 재료 라인들을 생성하는 깊이의 복수의 트렌치들을 형성하는 단계; 상기 유전체 재료 라인들의 측벽들 상에 스페이서들을 형성하는 단계; 상기 스페이서들 2개 사이에 있는 유전체 재료 라인들 중 적어도 하나를 제거하는 단계 ; 각각의 존재하는 갭 내에 전도성 금속을 형성하는 단계; 금속 상호접속 라인들 및 비아들을 형성하기 위해 전도성 금속을 패터닝하는 단계; 및 상기 복수의 스페이서들 및 상기 남아있는 유전체 재료 라인들을 제거하는 단계를 포함한다.상기 트렌치의 폭은 원하는 금속 상호접속 라인 폭과 예상 스페이서 두께의 합과 같을 수 있다. 상기 트렌치의 폭은 원하는 금속 배선 폭보다 3배 더 클 수 있다. 상기 스페이서들은 티타늄 질화물(TiN)으로 구성될 수 있다. 상기 전도성 금속은 루테늄(Ru), 몰리브덴(Mo), 코발트(Co), 알루미늄(Al), 텅스텐(W) 및 로듐(Rh)으로 이루어진 군에서 선택될 수 있다. 상기 방법은: 상기 복수의 스페이서들 및 상기 남아있는 유전체 재료 라인들을 제거한 후에, 상기 라이너의 노출된 부분들을 제거하는 단계를 더 포함할 수 있다. 상기 금속 상호접속 라인들 및 상기 비아들을 형성하기 위해 상기 전도성 금속을 패터닝하는 단계는 차감 패터닝 프로세스를 이용할 수 있다.
본 발명의 다른 바람직한 실시예에서, 반도체 구조가 제공되고, 상기 반도체 구조는: 반도체 기판; 상기 반도체 기판 표면 상의 라이너; 상기 라이너의 표면 상의 복수의 상호접속 라인들 및 비아들 - 상기 복수의 상호접속 라인들 및 비아들은 전도성 금속으로 구성됨 -; 및 상기 복수의 상호접속 라인들과 비아들 각각 사이에 있는 복수의 스페이서들을 포함한다. 상기 복수의 스페이서들은 티타늄 질화물(TiN)로 구성될 수 있다. 상기 전도성 금속은 루테늄(Ru), 몰리브덴(Mo), 코발트(Co), 알루미늄(Al), 텅스텐(W) 및 로듐(Rh)으로 이루어진 군에서 선택될 수 있다. 상기 라이너는 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 티타늄(Ti) 및 탄탈륨(Ta)으로 구성된 그룹에서 선택하여 구성될 수 있다. 상기 복수의 상호접속 라인들 및 비아들 각각은 상호접속 라인의 표면으로부터 돌출하는 적어도 하나의 비아를 포함할 수 있다. 상기 상호접속 라인의 표면은 상단 표면(a top surface)일 수 있다.

Claims (11)

  1. 방법에 있어서, 상기 방법은:
    라이너(a liner) 상에 맨드릴들을 패터닝하는 단계(patterning mandrels) - 상기 라이너는 반도체 기판 상에 위치됨 -;
    상기 맨드릴들의 측벽들 상에 스페이서들(spacers)을 형성하는 단계;
    상기 라이너의 노출된 표면들 상에 그리고 상기 스페이서들 사이의 복수의 갭들 내에 유전체 재료 라인들(dielectric material lines)을 형성하는 단계;
    상기 맨드릴들을 제거하는 단계;
    상기 스페이서들 사이의 상기 복수의 갭들 중 적어도 하나 내의 상기 유전체 재료 라인들 중 적어도 하나를 제거하는 단계;
    각 갭 내에 전도성 금속(conductive metal)을 형성하는 단계;
    금속 상호접속 라인들 및 비아들을 형성하기 위해 전도성 금속을 패터닝하는 단계; 그리고
    상기 복수의 스페이서들 및 남아있는 유전체 재료 라인들(the remaining dielectric material lines)을 제거는 단계를 포함하는
    방법.
  2. 제1항에 있어서, 상기 라이너의 노출된 부분들 상에 상기 유전체 재료층을 형성하는 단계는:
    스핀-온-글라스(spin-on-glass) 및 유동성 화학 기상 증착(flowable chemical vapor deposition)으로 이루어진 그룹으로부터 선택된 프로세스를 통해, 상기 맨드릴들 위의 높이까지 유전체 재료를 증착하는 단계; 그리고
    상기 유전체 재료층을 형성하고 평탄화 프로세스를 이용하여 상기 맨드릴들의 상단 표면을 노출시키기 위해 상기 유전체 재료의 높이를 감소시키는 단계(reducing)를 포함하는
    방법.
  3. 제1항에 있어서, 상기 스페이서들은 티타늄 질화물(titanium nitride)(TiN)으로 구성되는
    방법.
  4. 제1항에 있어서, 상기 전도성 금속은 루테늄(Ru), 몰리브덴(Mo), 코발트(Co), 알루미늄(Al), 텅스텐(W) 및 로듐(Rh)(ruthenium (Ru), molybdenum (Mo), cobalt (Co), aluminum (Al), tungsten (W), and rhodium (Rh))으로 이루어진 그룹에서 선택되는
    방법.
  5. 제1항에 있어서, 상기 방법은:
    상기 복수의 스페이서들 및 상기 남아있는 유전체 재료 라인들을 제거한 후, 라이너의 노출된 부분들을 제거하는 단계를 더 포함하는
    방법.
  6. 제1항에 있어서, 상기 유전체 재료 라인들 중 적어도 하나는 복수의 유전체 재료 라인들을 포함하는
    방법.
  7. 제1항에 있어서, 상기 금속 상호접속 라인들 및 상기 비아들을 형성하기 위해 상기 전도성 금속을 패터닝하는 단계는 차감 패터닝 프로세스(a subtractive patterning process)를 이용하는
    방법.
  8. 반도체 구조에 있어서, 상기 반도체 구조는:
    반도체 기판;
    상기 반도체 기판 표면의 부분 상의 라이너; 그리고
    상기 라이너의 표면 상에 상호접속 라인들과 비아들을 형성하도록 패터닝된 전도성 금속을 포함하는
    반도체 구조.
  9. 제8항에 있어서, 상기 라이너의 어떤 부분도 외부에 노출되지 않는
    반도체 구조.
  10. 제8항에 있어서, 상기 전도성 금속은 루테늄(Ru), 몰리브덴(Mo), 코발트(Co), 알루미늄(Al), 텅스텐(W) 및 로듐(Rh)으로 구성된 그룹에서 선택되는
    반도체 구조.
  11. 제8항에 있어서, 상기 라이너는 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 티타늄(Ti) 및 탄탈륨(Ta)으로 이루어진 그룹으로부터의 선택으로 구성되는
    반도체 구조.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113921472A (zh) * 2020-07-08 2022-01-11 长鑫存储技术有限公司 半导体结构及其制作方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001194084A (ja) * 1999-12-15 2001-07-17 Lg Electronics Inc フィン・チューブ型の熱交換器
US8357609B2 (en) 2010-05-04 2013-01-22 Globalfoundries Inc. Dual damascene-like subtractive metal etch scheme
US8492270B2 (en) 2010-09-20 2013-07-23 International Business Machines Corporation Structure for nano-scale metallization and method for fabricating same
US9059001B2 (en) * 2011-12-16 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with biased feature
US9761489B2 (en) * 2013-08-20 2017-09-12 Applied Materials, Inc. Self-aligned interconnects formed using substractive techniques
WO2015047318A1 (en) 2013-09-27 2015-04-02 Intel Corporation Subtractive self-aligned via and plug patterning for back end of line (beol) interconnects
US9177797B2 (en) * 2013-12-04 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography using high selectivity spacers for pitch reduction
US9646883B2 (en) 2015-06-12 2017-05-09 International Business Machines Corporation Chemoepitaxy etch trim using a self aligned hard mask for metal line to via
US9613861B2 (en) 2015-08-05 2017-04-04 Globalfoundries Inc. Damascene wires with top via structures
US9502350B1 (en) 2016-01-28 2016-11-22 International Business Machines Corporation Interconnect scaling method including forming dielectric layer over subtractively etched first conductive layer and forming second conductive material on dielectric layer
US10867853B2 (en) 2016-05-27 2020-12-15 Intel Corporation Subtractive plug and tab patterning with photobuckets for back end of line (BEOL) spacer-based interconnects
US9852986B1 (en) * 2016-11-28 2017-12-26 Globalfoundries Inc. Method of patterning pillars to form variable continuity cuts in interconnection lines of an integrated circuit
US9984919B1 (en) 2017-07-31 2018-05-29 Globalfoundries Inc. Inverted damascene interconnect structures
WO2019089045A1 (en) 2017-11-03 2019-05-09 Intel Corporation Techniques for forming vias and other interconnects for integrated circuit structures
US10692759B2 (en) 2018-07-17 2020-06-23 Applied Materials, Inc. Methods for manufacturing an interconnect structure for semiconductor devices
CN111834212B (zh) 2019-04-23 2023-05-26 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
TWI833425B (zh) 2019-05-01 2024-02-21 美商應用材料股份有限公司 完全對準消去處理及來自此處理的電子裝置
US11139202B2 (en) * 2019-09-27 2021-10-05 International Business Machines Corporation Fully aligned top vias with replacement metal lines
US11244897B2 (en) 2020-04-06 2022-02-08 International Business Machines Corporation Back end of line metallization
US11270913B2 (en) 2020-04-28 2022-03-08 International Business Machines Corporation BEOL metallization formation

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