JP2023553604A - セルフアラインされたトップ・ビア - Google Patents

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Abstract

本発明の実施形態は、半導体デバイスを作製するための方法および結果として生じる構造を含む。ライナ上でマンドレルがパターニングされ、ライナが半導体基板上に位置する。マンドレルの側壁上にスペーサが形成される。ライナの露出表面上でスペーサ間の複数のギャップ内に誘電体材料ラインが形成される。マンドレルが除去される。誘電体材料ラインの少なくとも１つがスペーサ間の複数のギャップの少なくとも１つ内から除去される。導電性金属が各ギャップ内に形成される。金属相互接続ラインおよびビアを形成するために導電性金属がパターニングされる。複数のスペーサおよび残っている誘電体材料ラインが除去される。

Description

本発明は、一般に、半導体構造および作製の分野に関し、より具体的には、トップ・ビアおよび金属相互接続配線構造の作製に関する。
バック・エンド・オブ・ライン（ＢＥＯＬ：ｂａｃｋ ｅｎｄ ｏｆ ｌｉｎｅ）は、個々のデバイス（トランジスタ、キャパシタ、抵抗など）がウェハ上の配線、メタライゼーション層と相互接続される集積回路作製の部分である。ＢＥＯＬは、一般に、金属の第１の層がウェハ上に堆積されるときに始まる。ＢＥＯＬは、コンタクト、絶縁層（誘電体）、金属レベル、およびチップからパッケージへの接続のためのボンディング・サイトを含む。
ビアは、物理的な電子回路における層間の電気的接続であり、１つ以上の近接層の面を通過する。集積回路設計においては、ビアは、異なる層間の導電性接続を許容する絶縁性酸化物層中の小さい開口である。
ダマシン処理は、誘電体が堆積されて、その誘電体が画定されたパターンに従ってエッチングされ、そのパターンに従って金属が充填されて、余剰の金属が化学機械研磨／平坦化プロセス（ＣＭＰ：ｃｈｅｍｉｃａｌ－ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ／ｐｌａｎａｒｉｚａｔｉｏｎ）によって除去される加法プロセスである。
本発明の実施形態は、半導体デバイスを作製するための方法および結果として生じる構造を含む。方法は、ライナ上でマンドレルをパターニングすることを含むことができて、ライナが半導体基板上に位置する。方法は、マンドレルの側壁上にスペーサを形成することも含むことができる。方法は、ライナの露出表面上でスペーサ間の複数のギャップ内に誘電体材料ラインを形成することも含むことができる。方法は、マンドレルを除去することも含むことができる。方法は、スペーサ間の複数のギャップの少なくとも１つ内の誘電体材料ラインの少なくとも１つを除去することも含むことができる。方法は、各ギャップ内に導電性金属を形成することも含むことができる。方法は、金属相互接続ラインおよびビアを形成するために導電性金属をパターニングすることも含むことができる。方法は、複数のスペーサおよび残っている誘電体材料ラインを除去することも含むことができる。
本発明の実施形態は、半導体デバイスを作製するための代替の方法および結果として生じる構造を追加的に含んでよい。方法は、ライナの表面上に位置する誘電体層を設けることを含むことができて、ライナが半導体基板の表面上に位置する。方法は、ライナの表面を露出させて、残っている誘電体層から誘電体材料ラインを生成する深さの複数のトレンチを形成することも含むことができる。方法は、誘電体材料ラインの側壁上にスペーサを形成することも含むことができる。方法は、２つのスペーサ間にある誘電体材料ラインの少なくとも１つを除去することも含むことができる。方法は、各存在するギャップ内に導電性金属を形成することも含むことができる。方法は、金属相互接続ラインおよびビアを形成するために導電性金属をパターニングすることも含むことができる。方法は、複数のスペーサおよび残っている誘電体材料ラインを除去することも含むことができる。
本発明のある実施形態による、半導体基板、ならびにライナ、誘電体層およびハードマスクを備えるスタックを示す。 本発明のある実施形態による、スタックの誘電体層からマンドレルを形成するプロセスを示す。 本発明のある実施形態による、マンドレルの側壁上にスペーサを形成するプロセスを示す。 本発明のある実施形態による、スペーサ間の露出ギャップ内に誘電体層を形成するプロセスを示す。 本発明のある実施形態による、マンドレルを除去するプロセスを示す。 本発明のある実施形態による、誘電体材料ラインを除去するプロセスを示す。 本発明のある実施形態による、存在しているギャップ内に導電性金属を形成するプロセスを示す。 本発明のある実施形態による、トップ・ビアおよび金属相互接続ラインを形成するプロセスを示す。 本発明のある実施形態による、誘電体層およびスペーサの残っている部分を除去するプロセスを示す。 本発明のある実施形態による、トレンチを生成するプロセスを示す。 本発明のある実施形態による、誘電体層の露出側面の側壁上にスペーサを形成するプロセスを示す。 本発明のある実施形態による、誘電体材料ラインを除去するプロセスを示す。 本発明のある実施形態による、存在しているギャップ内に導電性金属を形成するプロセスを示す。 本発明のある実施形態による、トップ・ビアおよび金属相互接続ラインを形成するプロセスを示す。 本発明のある実施形態による、誘電体層およびスペーサの残っている部分を除去するプロセスを示す。 本発明のある実施形態による、ライナの露出部分を除去するプロセスを示す。
本発明の実施形態は、セルフアラインされたバック・エンド・オブ・ライン（ＢＥＯＬ）金属ラインおよびトップ・ビア構造を形成するための方法ならびに結果として生じる構造を記載する。本発明の実施形態は、導電性金属が光学的に不透明であり、アラインメントおよびオーバーレイの難題を引き起こしかねないことを認識する。厚い導電性金属は、ウェハの反りをもたらす高い応力を引き起こしかねない。さらに、本発明の実施形態は、厚い金属の減法エッチングがライン・エッジ・ラフネス不良、マウス・バイティング、または他の課題を引き起こしかねないことを認識する。本発明の実施形態は、減法パターニングと比較したときに、ダマシン技術は、ライン・エッジ・ラフネスを改善しうるが、ライン・ウィグリングの課題を引き起こしかねないことを認識する。従って、本発明の実施形態は、ダマシンを介して金属相互接続ラインを、かつ減法エッチング・プロセスによってビアを形成し、金属相互接続ラインおよびビアの両方がセルフアラインされた構造をもたらすアプローチを記載する。さらに、本発明の実施形態は、利用されるスペーサがスキャフォルドとしての役割を果たし、トップ・ビア形成後には除去されるので、かかるアプローチがスキャフォルドを必要としないことを認識する。
請求される構造および方法の詳細な実施形態が本明細書に開示される。しかしながら、開示される実施形態は、様々な形態で具現されてよい請求される構造および方法を単に例示するに過ぎないことを理解すべきである。加えて、様々な実施形態に関連して与えられる各々の例は、例示的であり、制限的ではないことが意図される。さらに、図は、必ずしも縮尺通りではなく、特定の構成要素の詳細を示すためにいくつかの特徴が誇張されることがある。それゆえに、本明細書に開示される具体的な構造および機能の詳細は、限定的であると解釈すべきではなく、単に本開示の方法および構造を様々に採用することを当業者に教示するための代表的な基礎に過ぎないと解釈すべきである。同様のおよび対応する要素が同様の参照数字によって参照されることも留意されたい。
以下の記載においては、本出願の様々な実施形態の理解を提供するために、特定の構造、構成要素、材料、寸法、処理ステップおよび技術など、多くの具体的な詳細が提示される。しかしながら、本出願の様々な実施形態は、これらの具体的な詳細なしに実行されてよいことが当業者にわかるであろう。他の事例では、本出願を曖昧にすることを避けるために、よく知られている構造または処理ステップは、詳細に記載されていない。
本明細書における「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「ある実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、「ある実施形態例（ａｎ ｅｘａｍｐｌｅ ｅｍｂｏｄｉｍｅｎｔ」などへの言及は、記載される実施形態がある特定の特徴、構造、または特性を含みうることを示す。そのうえ、かかる語句は、必ずしも同じ実施形態に言及しているわけではない。さらに、ある特定の特徴、構造、または特性がある実施形態に関連して記載されるときには、明示的に記載されるか否かに係わらず、他の実施形態に関連してかかる特徴、構造、または特性に影響を及ぼすことが当業者の知識の範囲内にあることが述べられる。
以下の記載のために、用語「上側（ｕｐｐｅｒ）」、「右（ｒｉｇｈｔ）」、「左（ｌｅｆｔ）」、「垂直（ｖｅｒｔｉｃａｌ）」、「水平（ｈｏｒｉｚｏｎｔａｌ）」、「上（ｔｏｐ）」、「底（ｂｏｔｔｏｍ）」、およびそれらの派生語は、作図中に方向付けられるように、開示される構造および方法に関係するものとする。用語「おおう（ｏｖｅｒｌａｙｉｎｇ）」、「頂上に（ａｔｏｐ）」、「上に置かれた（ｐｏｓｉｔｉｏｎｅｄ ｏｎ）」、または「頂上に置かれた（ｐｏｓｉｔｉｏｎｅｄ ａｔｏｐ）」は、第１の要素、例えば、第１の構造が第２の要素、例えば、第２の構造上に存在し、介在要素、例えば、界面構造が第１の要素と第２の要素との間に存在してよいことを意味する。用語「直接接触（ｄｉｒｅｃｔ ｃｏｎｔａｃｔ）」は、第１の要素、例えば、第１の構造と第２の要素、例えば、第２の構造とが２つの要素の界面における仲介導電、絶縁また半導体層なしに接続されることを意味する。
層、領域または基板としてのある要素が別の要素の「上に（ｏｎ）」あるか、またはそれを「おおって（ｏｖｅｒ）」いると言及されるときに、その要素は、他の要素の直上にあることができ、または介在要素が存在してもよいことが理解されるであろう。対照的に、ある要素が別の要素の「直上に（ｄｉｒｅｃｔｌｙ ｏｎ）」あるか、またはそれを「直接おおって（ｄｉｒｅｃｔｌｙ ｏｖｅｒ）」いると言及されるときには、介在要素が存在しない。ある要素が別の要素の「真下に（ｂｅｎｅａｔｈ）」または「下方に（ｕｎｄｅｒ）」にあると言及されるときには、その要素は、他の要素の直接真下または下方にあることができ、または介在要素が存在してよいことも理解されるであろう。対照的に、ある要素が別の要素の「直接真下に（ｄｉｒｅｃｔｌｙ ｂｅｎｅａｔｈ）」または「直接下方に（ｄｉｒｅｃｔｌｙ ｕｎｄｅｒ）」あると言及されるときには、介在要素が存在しない。
次に、図を参照して本発明が詳細に記載される。
図１は、デバイスを形成する方法の初期段階におけるデバイスの等角図を示す。図１の半導体構造は、半導体基板１００の表面上にライナ１１０、その表面上に誘電体層１２０、その表面上にハードマスク１３０を備える半導体材料スタックを含む。
半導体基板１００は、シリコン含有材料で構成されてよい。シリコン含有材料は、以下には限定されないが、シリコン、単結晶シリコン、多結晶シリコン、ＳｉＧｅ、単結晶ＳｉＧｅ、多結晶ＳｉＧｅ、または炭素ドープされたシリコン（Ｓｉ：Ｃ）、非晶質シリコン、ならびにそれらの組み合わせおよび多層を含む。半導体基板１００は、他の半導体材料、例えば、ゲルマニウム（Ｇｅ）、およびＩＩＩ／Ｖ型半導体基板、例えば、ガリウムヒ素（ＧａＡｓ）のような化合物半導体基板で構成することもできる。半導体基板１００は、いくつかの実施形態では、フロント・エンド・オブ・ライン（ＦＥＯＬ：ｆｒｏｎｔ－ｅｎｄ－ｏｆ－ｌｉｎｅ）、ミドル・オブ・ザ・ライン（ＭＯＬ：ｍｉｄｄｌｅ－ｏｆ－ｔｈｅ－ｌｉｎｅ）、および／またはＢＥＯＬ金属を伴うウェハであってよい。一般に、半導体基板１００は、表面が平滑な基板である。
ライナ１１０は、スパッタリング、化学気相堆積（ＣＶＤ：ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、または原子層堆積（ＡＬＤ：ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）によって形成され、窒化チタン（ＴｉＮ）または窒化タンタル（ＴａＮ）などの導体である。いくつかの実施形態では、ライナ１１０が他の導電性材料、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、またはそれらの組み合わせからなってよい。
誘電体層１２０は、ライナ１１０の上に堆積される。誘電体層１２０は、一般に、絶縁材料の層である。誘電体層１２０は、例えば、窒化シリコン（ＳｉＮ）、炭窒化シリコン（ＳｉＣＮ）、（ＳｉＯＣＮ）、（ＳｉＢＣＮ）、または当技術分野で知られている他の絶縁材料で構成できる。誘電体層１２０は、誘電体層１２０が最終的に生じるデバイスのビアおよび金属ラインを組み合わせた所望の高さに対応する厚さを有するように堆積される。
ハードマスク１３０は、誘電体層１２０の上に堆積される。ハードマスクは、エッチ・マスクとして半導体処理に用いられる材料である。ハードマスク１３０は、例えば、減圧化学気相堆積（ＬＰＣＶＤ：ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）のようなプロセスを用いて堆積されてよい金属または誘電体材料、例えば、ＳｉＮ、酸化シリコン、もしくは窒化シリコンと酸化シリコンとの組み合わせなどで構成される。様々な実施形態において、ハードマスク１３０上に堆積されたフォトレジストの層（図示されない）中にハードマスク１３０のパターンを画定するために標準的なフォトリソグラフィ・プロセスが用いられる。次に、フォトレジスト層中のパターンで保護されていないエリアからハードマスク１３０を除去することによって、所望のハードマスク・パターンがハードマスク１３０中に形成されてよい。ハードマスク１３０は、例えば、反応性イオン・エッチング（ＲＩＥ：ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）を用いて除去される。ＲＩＥは、様々な材料を除去するために、電磁場によって生成された、化学反応性プラズマを用いる。用いられるプラズマのタイプがハードマスク１３０を構成する材料に依存するであろうこと、あるいは他のエッチ・プロセス、例えば、ウェット化学エッチングまたはレーザ・アブレーションが用いられてよいことを当業者は認識するであろう。示されないが、ハードマスク１３０は、マンドレル２１０（図２参照）になる誘電体層１２０のエリアをハードマスク１３０がおおうようにパターニングされてよい。
図２は、本発明のある実施形態による、作製ステップの等角図を示す。図２は、誘電体層１２０からのマンドレル２１０の形成およびハードマスク１３０の除去を示す。マンドレルは、スペーサのパターニングに用いられる。スペーサのパターニングは、従来のリソグラフィによって達成できるよりも小さい線幅のフィーチャをパターニングするために採用される技術である。一般に、マンドレル（例えば、マンドレル２１０）をおおってスペーサ（例えば、スペーサ３１０、図３参照）が堆積され、マンドレルは、予めパターニングされたフィーチャである。スペーサは、その後、マンドレルをおおっているスペーサ部分がエッチ除去されて、一方では側壁上のスペーサ部分が残るようにエッチ・バックされる。マンドレルは、次に、マンドレルごとに２つのスペーサ（エッジごとに１つ）を残して、除去されてよい。
マンドレル２１０は、ＲＩＥ、レーザ・アブレーションなど、エッチング・プロセスによって、または誘電体層１２０のような材料の部分を選択的に除去するために用いることができる任意のエッチ・プロセスによって形成されてよい。図１を参照して先に記載されたように、ハードマスク１３０は、マンドレル２１０の生成の際にマンドレル２１０をおおうようにパターニングされて、エッチング・プロセス中に利用されてよい。ハードマスク１３０によって保護されていない誘電体層１２０の部分のみをエッチング・プロセスが除去して、エッチング・プロセスは、ライナ１１０で停止する。各々のマンドレルは、所望の金属ラインおよびビアの高さを組み合わせた高さに等しい高さを有する。
いくつかの実施形態では、マンドレル２１０の形成後に、ハードマスク１３０が除去される。一般に、ハードマスク１３０を除去するプロセスは、ＲＩＥ、レーザ・アブレーションなどのエッチング・プロセス、またはハードマスク１３０のような、材料の部分を選択的に除去するために用いることができる任意のエッチ・プロセスの使用を伴う。代替の実施形態では、ハードマスク１３０は、このときに除去されなくてよく、後の金属化学機械研磨／平坦化（ＣＭＰ）ステップ（図７参照）が行われるまでデバイス上に残る。
図３は、本発明のある実施形態による、作製ステップの等角図を示す。図３は、マンドレル２１０の露出側面上のスペーサ３１０の形成を示す。スペーサ３１０は、金属（例えば、ＴｉＮ、ＴａＮ）、あるいは、例えば、誘電体酸化物、誘電体窒化物、および／または誘電体酸窒化物を含む任意の誘電体スペーサ材料で構成される。いくつかの実施形態では、スペーサ３１０が二酸化シリコン（ＳｉＯ２）のような非導電性低容量誘電体材料で構成される。一般に、スペーサ３１０は、ライナ１１０とは異なる材料で構成される。スペーサ３１０を形成するプロセスは、ライナ１１０およびマンドレル２１０の露出表面をおおって、窒化シリコンのような、絶縁材料のコンフォーマル層（図示されない）を堆積することを含んでよい。スペーサ３１０は、例えば、ＣＶＤ、プラズマ支援化学気相堆積（ＰＥＣＶＤ：ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、物理気相堆積（ＰＶＤ：ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、または他の堆積プロセスを用いて堆積することができる。絶縁層を部分的に除去するために、前方向におけるエッチ・レートが横方向におけるエッチ・レートより大きい、異方性エッチ・プロセスが用いられてよく、それによって、図３に示されるように、マンドレル２１０の側壁上に位置するスペーサ３１０を形成する。
図４は、本発明のある実施形態による、作製ステップの等角図を示す。図４は、ライナ１１０上におけるスペーサ３１０間の露出ギャップ内の誘電体層４１０の形成を示す。各々の露出ギャップ内の誘電体層４１０の部分が複数の誘電体材料ラインを生成してよい。誘電体層１２０を参照して先に記載されたように、誘電体層４１０は、一般に、絶縁材料の層であり、例えば、ＳｉＮ、ＳｉＣＮ、ＳｉＯＣＮ、ＳｉＢＣＮ、または当技術分野で知られている他の絶縁材料で構成されてよい。いくつかの実施形態では、誘電体層４１０がｌｏｗ－κ誘電体材料の層である。ｌｏｗ－κは、ＳｉＯ２と比較して小さい比誘電定数（κ）をもつ材料である。ｌｏｗ－κ材料は、例えば、フッ素ドープされたＳｉＯ２、有機ケイ酸塩ガラス（ＯＳＧ：ｏｒｇａｎｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、多孔質ＳｉＯ２、多孔質有機ケイ酸塩ガラス、スピン・オン有機ポリマー誘電体、およびスピン・オン・シリコン・ベースのポリマー誘電体を含む。いくつかの実施形態では、誘電体層４１０がスピン・オン・グラスである。スピン・オン・グラスは、サブ誘電体表面における狭いギャップを充填するために液状で塗布される層間誘電体材料である。いくつかの実施形態では、誘電体層４１０が流動性化学気相堆積（ｆＣＶＤ：ｆｌｏｗａｂｌｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）またはスピン・オン誘電体法を用いて堆積される。誘電体層４１０は、所望の高さを超えて誘電体層４１０を堆積し、次に、マンドレル２１０の上面が露出されるように誘電体層４１０の高さを減少させるために、ＣＭＰのような、平坦化プロセスを利用することによって生成されてよい。
図５は、本発明のある実施形態による、作製ステップの等角図を示す。図５は、図５に示されるギャップ内に第１のトレンチを生成するためのマンドレル２１０の除去を示す。マンドレル２１０は、第１のトレンチを備えるギャップを生成するためにマンドレル２１０の物理的に露出された部分を除去する際に、スペーサ３１０および誘電体層４１０に比べて選択的であるエッチング・プロセスを用いて除去されてよい。利用されるエッチング・プロセスは、ドライ・エッチングまたはウェット・エッチング・プロセスであってよい。
図６は、本発明のある実施形態による、作製ステップの等角図を示す。図６は、第２のトレンチを生成するための誘電体層４１０の部分的な除去を示す。１つ以上の誘電体材料ラインが除去されてよい。示される実施形態では、誘電体層４１０の中央および端の部分は、除去されない。除去される誘電体層４１０の部分は、スペーサ３１０、誘電体層４１０、および／またはライナ１１０の上面上に堆積されたフォトレジストの層（図示されない）中に第２のトレンチの所望の形状を画定するための標準的なフォトリソグラフィ・プロセスの使用によって除去されてよい。様々な実施形態において、第２のトレンチの形成の際に除去されることになる誘電体層のエリアに対応するフォトレジスト層の部分を除去するために標準的なフォトリソグラフィ・プロセスが用いられる。誘電体層４１０のその部分は、例えば、誘電体層４１０の所望の部分（単数または複数）を除去するためのＲＩＥのようなドライ・エッチ・プロセスを用いて除去されてよい。誘電体層４１０のそれらの部分のエッチングの結果として、ライナ１１０が第２のトレンチとして画定されたエリア内に露出される。
図７は、本発明のある実施形態による、作製ステップの等角図を示す。図７は、第１および第２のトレンチを備えるギャップ内の導電性金属７１０の形成を示す。導電性金属７１０は、任意のタイプの導電性金属であってよい。例えば、導電性金属７１０は、Ｒｕ、Ｃｏ、モリブデン（Ｍｏ）、タングステン（Ｗ）、Ａｌ、またはロジウム（Ｒｈ）で構成されてよい。導電性金属７１０は、例えば、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、または他の堆積プロセスを用いて堆積されてよい。導電性金属７１０は、所望の高さを超えて導電性金属７１０を堆積し、その後、スペーサ３１０および誘電体層４１０の上面が露出されるように導電性金属７１０の高さを減少させるために、ＣＭＰのような、平坦化プロセスを利用することによって生成されてよい。
スペーサ３１０がＴｉＮからなる、いくつかの実施形態では、他の材料使用と比較してライン・ウィグリングが低減されうる。本発明の実施形態は、より高いモジュラスをもつテンプレートが金属充填後のライン・ウィグリングを軽減できることを認識する。スペーサ３１０がＴｉＮで構成されたＴｉＮテンプレートは、多くの他の材料より高い約５００ギガパスカル（ＧＰａ）のモジュラスを有する。
図８は、本発明のある実施形態による、作製ステップの等角図を示す。図８は、減法パターニング・プロセスによるトップ・ビアおよび金属相互接続ラインの形成を示し、それらのプロセス中に導電性金属７１０の非ビア部分が所望のビア構造のための目標深さまでリセスされる。トップ・ビアの形成は、フォトリソグラフィによる減法パターニング・プロセスを用いて行われてよい。導電性金属７１０中にビアを形成するためにマスキング・ステップが利用される。かかるマスキングは、フォトレジスト層を堆積し、紫外光を用いてその層をパターニングすることを必然的に伴ってよく、フォトレジストの選択部分のみの除去を可能にして、次に、フォトレジスト・パターンに従って導電性金属７１０をエッチングする。図８（および以降の同様の図）に示されるビアの配置が最終的な所望のビア構造の実装の詳細に基づいて変化してよいことに留意しなければならない。いくつかの実施形態では、選択的なエッチング・プロセスが利用されてよい。図８に示される実施形態のような、いくつかの実施形態では、誘電体層４１０がエッチング・プロセスの結果として損傷されることがあり、図８ではこれが減少した誘電体層４１０の高さによって表現される。
図９は、本発明のある実施形態による、作製ステップの等角図を示す。図９は、スペーサ３１０および誘電体層４１０の選択的な除去、ならびに導電性金属７１０中に形成された１つ以上のビアを含む結果として生じたビア構造および半導体基板１００上のライナ１１０を示す。スペーサ３１０および誘電体層４１０は、スペーサ３１０および誘電体層４１０のすべてを除去してライナ１１０を部分的に露出させるためにスペーサ３１０および／または誘電体層４１０の物理的に露出された部分を除去する際に、導電性金属７１０に比べて選択的であるエッチング・プロセスを用いて除去されてよい。利用されるエッチング・プロセスは、ドライ・エッチングまたはウェット・エッチング・プロセスであってよい。
いくつかの実施形態では、ライナ１１０の露出部分が半導体基板１００上に残る。他の実施形態では、ライナ１１０が導電性金属７１０の下方にのみ存在するように、ライナ１１０の露出部分がエッチ除去される（図１６参照、導電性金属１３１０が導電性金属７１０と同様である）。
結果として生じる構造は、ＢＥＯＬ金属ラインおよびトップ・ビア構造である。その構造は、例えば、ダマシンによって形成された金属ラインと、スペーサ３１０がトップ・ビアのエッチング・プロセス中にスキャフォルドとしての役割を果たす、減法プロセスによって形成されたトップ・ビアとを含む金属－絶縁体－金属キャパシタであってよい。
図１０～１６は、トレンチ・エッチで始まる異なる作製プロセスによって形成される本発明の実施形態を示す。
図１０によって示される作製プロセスは、先に記載されたように、半導体基板１００上にライナ１１０、その上に誘電体層１２０、その上にハードマスク１３０を備える半導体材料スタックを含むデバイスの等角図を示す、図１に最初に示された同じデバイス上で行われる。
図１０は、本発明のある実施形態による、作製ステップの等角図を示す。図１０は、トレンチを生成するためのハードマスク１３０および誘電体層１２０の部分的な除去を示す。トレンチは、ＲＩＥ、レーザ・アブレーションなど、エッチング・プロセスによって、または誘電体層１２０のような、材料の部分を選択的に除去するために用いることができる任意のエッチ・プロセスによって形成されてよい。ハードマスク１３０は、誘電体層１２０の残っている部分がエッチング・プロセス中に除去されるのを防ぐことによってトレンチの生成を助けるために、エッチング・プロセスを行う前に、図１０に示されるようにパターニングされてよい。ハードマスク１３０によって保護されていない誘電体層１２０の部分のみをエッチング・プロセスが除去して、エッチング・プロセスは、ライナ１１０で停止する。トレンチ幅は、最終的な所望の金属ライン幅およびスペーサ厚さの合計に基づいて選択される。いくつかの実施形態では、トレンチ幅が最終的な所望の金属ライン幅の３倍に等しい。誘電体層１２０の残っている部分が誘電体材料ラインを形成してよい。
図１１は、本発明のある実施形態による、作製ステップの等角図を示す。図１１は、誘電体層１２０の露出側面上のスペーサ１１１０の形成を示す。スペーサ１１１０は、金属（例えば、ＴｉＮ、ＴａＮ）、あるいは、例えば、誘電体酸化物、誘電体窒化物、および／または誘電体酸窒化物を含む任意の誘電体スペーサ材料で構成される。いくつかの実施形態では、スペーサ１１１０が二酸化シリコン（ＳｉＯ２）のような非導電性低容量誘電体材料で構成される。一般に、スペーサ１１１０は、ライナ１１０とは異なる材料で構成される。スペーサ１１１０を形成するプロセスは、ライナ１１０およびマンドレル誘電体層１２０の露出表面をおおって、窒化シリコンのような、絶縁材料のコンフォーマル層（図示されない）を堆積することを含んでよい。スペーサ１１１０は、例えば、ＣＶＤ、プラズマ支援化学気相堆積（ＰＥＣＶＤ）、物理気相堆積（ＰＶＤ）、または他の堆積プロセスを用いて堆積することができる。絶縁層を部分的に除去するために、前方向におけるエッチ・レートが横方向におけるエッチ・レートより大きい、異方性エッチ・プロセスが用いられてよく、それによって、図１１に示されるように、誘電体層１２０の側壁上に位置するスペーサ１１１０を形成する。
図１１は、ハードマスク１３０の除去も示す。一般に、ハードマスク１３０を除去するプロセスは、ＲＩＥ、レーザ・アブレーションなどのエッチング・プロセス、またはハードマスク１３０のような、材料の部分を選択的に除去するために用いることができる任意のエッチ・プロセスの使用を伴う。
図１２は、本発明のある実施形態による、作製ステップの等角図を示す。図１２は、第２のトレンチを生成するための誘電体層１２０の部分的な除去を示す。示される実施形態では、誘電体層１２０の中央および端の部分は、除去されない。除去される誘電体層１２０の部分は、スペーサ１１１０、誘電体層１２０、および／またはライナ１１０の上面上に堆積されたフォトレジストの層（図示されない）中に第２のトレンチの所望の形状を画定するための標準的なフォトリソグラフィ・プロセスの使用によって除去されてよい。様々な実施形態において、第２のトレンチの形成の際に除去されることになる誘電体層のエリアに対応するフォトレジスト層の部分を除去するために標準的なフォトリソグラフィ・プロセスが用いられる。誘電体層１２０のその部分は、例えば、誘電体層１２０の所望の部分（単数または複数）を除去するためのＲＩＥのようなドライ・エッチ・プロセスを用いて除去されてよい。誘電体層１２０のそれらの部分のエッチングの結果として、ライナ１１０が第２のトレンチとして画定されたエリア内に露出される。
図１３は、本発明のある実施形態による、作製ステップの等角図を示す。図１３は、トレンチを備えるギャップ内の導電性金属１３１０の形成を示す。導電性金属１３１０は、任意のタイプの導電性金属であってよい。例えば、導電性金属１３１０は、Ｒｕ、Ｃｏ、Ｍｏ、Ｗ、Ａｌ、またはＲｈで構成されてよい。導電性金属１３１０は、例えば、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、または他の堆積プロセスを用いて堆積されてよい。導電性金属１３１０は、所望の高さを超えて導電性金属１３１０を堆積し、その後、スペーサ１１１０および誘電体層１２０の上面が露出されるように導電性金属１３１０の高さを減少させるために、ＣＭＰのような、平坦化プロセスを利用することによって生成されてよい。
スペーサ１１１０がＴｉＮからなる、いくつかの実施形態では、他の材料使用と比較してライン・ウィグリングが低減されうる。本発明の実施形態は、より高いモジュラスをもつテンプレートが金属充填後のライン・ウィグリングを軽減できることを認識する。スペーサ１１１０がＴｉＮで構成されたＴｉＮテンプレートは、多くの他の材料より高い約５００ＧＰａのモジュラスを有する。
図１４は、本発明のある実施形態による、作製ステップの等角図を示す。図１４は、減法パターニング・プロセスによるトップ・ビアおよび金属相互接続ラインの形成を示し、それらのプロセス中に導電性金属１３１０の非ビア部分が所望のビア構造のための目標深さまでリセスされる。トップ・ビアの形成は、フォトリソグラフィによる減法パターニング・プロセスを用いて行われてよい。導電性金属１３１０中にビアを形成するためにマスキング・ステップが利用される。かかるマスキングは、フォトレジスト層を堆積し、紫外光を用いてその層をパターニングすることを必然的に伴ってよく、フォトレジストの選択部分のみの除去を可能にして、次に、フォトレジスト・パターンに従って導電性金属１３１０をエッチングする。図１４（および以降の同様の図）に示されるビアの配置が最終的な所望のビア構造の実装の詳細に基づいて変化してよいことに留意しなければならない。いくつかの実施形態では、選択的なエッチング・プロセスが利用されてよい。図１４に示される実施形態のような、いくつかの実施形態では、誘電体層１２０がエッチング・プロセスの結果として損傷されることがあり、図１４ではこれが減少した誘電体層１２０の高さによって表現される。
図１５は、本発明のある実施形態による、作製ステップの等角図を示す。図１５は、スペーサ１１１０および誘電体層１２０の選択的な除去、ならびに導電性金属１３１０中に形成された１つ以上のビアを含む結果として生じたビア構造および半導体基板１００上のライナ１１０を示す。スペーサ１１１０および誘電体層１２０は、スペーサ１１１０および誘電体層１２０のすべてを除去してライナ１１０を部分的に露出させるためにスペーサ１１１０および／または誘電体層１２０の物理的に露出された部分を除去する際に、導電性金属１３１０に比べて選択的であるエッチング・プロセスを用いて除去されてよい。利用されるエッチング・プロセスは、ドライ・エッチングまたはウェット・エッチング・プロセスであってよい。
いくつかの実施形態では、ライナ１１０の露出部分が半導体基板１００上に残る。他の実施形態では、ライナ１１０が導電性金属１３１０の下方にのみ存在するように、ライナ１１０の露出部分がエッチ除去される（図１６参照）。
図１６は、本発明のある実施形態による、作製ステップの等角図を示す。図１６は、ライナ１１０の露出部分の選択的な除去を示す。ライナ１１０は、ＲＩＥのような、エッチング技術を用いて除去される。ＲＩＥは、様々な材料を除去するために、電磁場によって生成された、化学反応性プラズマを用いる。用いられるプラズマのタイプは、ライナ１１０が構成される材料に依存するであろうこと、あるいは他のエッチ・プロセス、例えば、ウェット化学エッチングまたはレーザ・アブレーションが用いられてよいことを当業者は認識するであろう。一実施形態においては、ライナ１１０の露出部分を除去して半導体基板１００の表面を露出させるために化学エッチングが用いられる。いくつかの実施形態では、例えば、ライナ１１０がＴｉＮまたはＴａＮで構成されるときなどに、ライナ１１０の露出部分を除去するためにＴｉＮおよびＴａＮのウェット除去プロセスが利用されてよい。
結果として生じる構造は、ＢＥＯＬ金属ラインおよびトップ・ビア構造である。その構造は、例えば、ダマシンによって形成された金属ラインと、スペーサ１１１０がトップ・ビアのエッチング・プロセス中にスキャフォルドとしての役割を果たす、減法プロセスによって形成されたトップ・ビアとを含む金属－絶縁体－金属キャパシタであってよい。
結果として生じた集積回路チップを作製者によって未加工ウェハの形態で（すなわち、複数のパッケージされていないチップを有する単一のウェハとして）、ベアダイとして、またはパッケージされた形態で配布することができる。後者の場合には、チップは、シングルチップ・パッケージ（例えば、マザーボードもしくは他の上位レベルのキャリアに付けられるリード線をもつ、プラスチック・キャリヤ）内に、あるいはマルチチップ・パッケージ（例えば、片面もしくは両面相互接続、または埋め込み相互接続を有するセラミック・キャリヤ）内に搭載される。いずれの場合でも、そのチップは、次に、（ａ）マザーボードのような中間製品、または（ｂ）最終製品のいずれかの一部として、他のチップ、ディスクリート回路要素、および／または他の信号処理デバイスと統合される。最終製品は、トイならびに他のローエンド用途から、ディスプレイ、キーボードもしくは他の入力デバイス、および中央処理装置を有する先進的なコンピュータ製品に及ぶ、集積回路チップを含む任意の製品とすることができる。
本明細書に用いられる用語法は、特定の実施形態のみを記載することを目的とし、本発明を限定することは意図されない。本明細書では、単数形「ａ（ある）」、「ａｎ（ある）」および「ｔｈｅ（前記）」は、文脈が別に明確に示さない限り、複数形を含むことが意図される。用語「備える（ｃｏｍｐｒｉｓｅｓ）」および／または「（備えている（ｃｏｍｐｒｉｓｉｎｇ）」は、本明細書に用いられるときに、述べられる特徴、整数、ステップ、動作、要素、および／または構成要素の存在を指定するが、１つ以上の他の特徴、整数、ステップ、動作、要素、構成要素、および／またはそれらの群の存在または追加を排除しないことがさらに理解されるであろう。
本出願が、その好ましい実施形態に関して特に図示され、記載されたが、本出願の範囲から逸脱することなく、形態および詳細における前述および他の変更が行われてよいことが当業者によって理解されるであろう。それゆえに、本出願は、記載され、示される正確な形態および詳細には限定されず、添付される特許請求の範囲内にあることが意図される。
本発明の好ましい実施形態においては、ライナ上に位置する誘電体層を設けることであって、ライナが半導体基板の表面上に位置する、設けることと、ライナの表面を露出させて、残っている誘電体層から誘電体材料ラインを生成する深さの複数のトレンチを形成することと、誘電体材料ラインの側壁上にスペーサを形成することと、２つのスペーサ間にある誘電体材料ラインの少なくとも１つを除去することと、各存在するギャップ内に導電性金属を形成することと、金属相互接続ラインおよびビアを形成するために導電性金属をパターニングすることと、複数のスペーサおよび残っている誘電体材料ラインを除去することとを含む方法が提供される。トレンチの幅は、所望の金属相互接続ライン幅および予想されるスペーサ厚さの合計に等しくてよい。トレンチの幅は、所望の金属相互接続ライン幅より３倍大きくてよい。スペーサは、窒化チタン（ＴｉＮ）で構成されてよい。導電性金属は、ルテニウム（Ｒｕ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、およびロジウム（Ｒｈ）からなる群から選択されてよい。方法は、複数のスペーサおよび残っている誘電体材料ラインを除去した後に、ライナの露出部分を除去することをさらに含んでよい。金属相互接続ラインおよびビアを形成するために導電性金属をパターニングすることは、減法パターニング・プロセスを利用してよい。
本発明の別の好ましい実施形態においては、半導体基板、半導体基板の表面上のライナ、ライナの表面上の複数の相互接続ラインおよびビアであって、導電性金属で構成された複数の相互接続ラインおよびビア、ならびに複数の相互接続ラインおよびビアの各々の間における複数のスペーサを備える半導体構造が提供される。複数のスペーサは、窒化チタン（ＴｉＮ）で構成されてよい。導電性金属は、ルテニウム（Ｒｕ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、およびロジウム（Ｒｈ）からなる群から選択されてよい。ライナは、窒化チタン（ＴｉＮ）または窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、およびタンタル（Ｔａ）からなる群からの選択で構成されてよい。複数の相互接続ラインおよびビアの各々は、相互接続ラインの表面から突き出る少なくとも１つのビアを備えてよい。相互接続ラインの表面は、上面であってよい。

Claims (11)

  1. ライナ上でマンドレルをパターニングすることであって、前記ライナが半導体基板上に位置する、前記パターニングすることと、
    前記マンドレルの側壁上にスペーサを形成することと、
    前記ライナの露出表面上で前記スペーサ間の複数のギャップ内に誘電体材料ラインを形成することと、
    前記マンドレルを除去することと、
    前記スペーサ間の前記複数のギャップの少なくとも１つ内の前記誘電体材料ラインの少なくとも１つを除去することと、
    各ギャップ内に導電性金属を形成することと、
    金属相互接続ラインおよびビアを形成するために前記導電性金属をパターニングすることと、
    前記複数のスペーサおよび前記残っている誘電体材料ラインを除去することと
    を含む、方法。
  2. 前記ライナの前記露出部分上に前記誘電体材料層を形成することは、
    スピン・オン・グラスおよび流動性化学気相堆積からなる群から選択されるプロセスを介して、マンドレルを超える高さまで誘電体材料を堆積することと、
    前記誘電体材料層を形成し、前記マンドレルの上面を露出させるために、平坦化プロセスを利用して前記誘電体材料の前記高さを減少させることと
    を含む、請求項１に記載の方法。
  3. 前記スペーサは、窒化チタン（ＴｉＮ）で構成される、請求項１に記載の方法。
  4. 前記導電性金属は、ルテニウム（Ｒｕ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、およびロジウム（Ｒｈ）からなる群から選択される、請求項１に記載の方法。
  5. 前記複数のスペーサおよび前記残っている誘電体材料ラインを除去した後に、前記ライナの露出部分を除去すること
    をさらに含む、請求項１に記載の方法。
  6. 前記誘電体材料ラインの前記少なくとも１つは、複数の前記誘電体材料ラインを備える、請求項１に記載の方法。
  7. 前記金属相互接続ラインおよび前記ビアを形成するために前記導電性金属をパターニングすることは、減法パターニング・プロセスを利用する、請求項１に記載の方法。
  8. 半導体基板と、
    前記半導体基板の表面の部分上のライナと、
    前記ライナの表面上に相互接続ラインおよびビアを形成するためにパターニングされた導電性金属と
    を備える、半導体構造。
  9. 前記ライナのいずれの部分も外部に露出されていない、請求項８に記載の半導体構造。
  10. 前記導電性金属は、ルテニウム（Ｒｕ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、およびロジウム（Ｒｈ）からなる群から選択される、請求項８に記載の半導体構造。
  11. 前記ライナは、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、およびタンタル（Ｔａ）からなる群からの選択で構成される、請求項８に記載の半導体構造。
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