TWI588901B - 自對準通孔流程 - Google Patents

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古拉梅 伯奇
安迪Ｃ 韋
蘇哈爾史哈安 拉吉恩沙沙
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格羅方德半導體公司
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Description

自對準通孔流程
本發明通常涉及半導體裝置的製造，尤其涉及用以形成通孔的自對準流程。
在目前的積體電路中，最小特徵尺寸例如場效應電晶體的通道長度已達到深亞微米範圍，從而不斷增加這些電路在速度和/或功耗和/或電路功能的多樣性方面的性能。當顯著縮小獨立電路元件的尺寸以例如提升電晶體元件的開關速度時，電性連接該些獨立電路元件的互連線的可用層面空間(available floor space)也被縮減。因此，必須縮減這些互連線的尺寸以及金屬線之間的空間，以補償可用層面空間的縮減量以及單位面積所設置的電路元件的增加量。
在目前這樣的積體電路中，裝置性能的限制因素是由電晶體元件的開關速度所引起的信號傳輸延遲。由於這些電晶體元件的通道長度現在已達到50奈米及更小，信號傳輸延遲不再受場效應電晶體限制。相反，信號傳輸延遲因增加的電路密度而受互連線限制，因為線間電容(C)增加並且由於線的橫截面積的降低也使這些線的 電阻(R)增加。因此，寄生RC時間常數以及相鄰金屬線之間的電容耦合要求引入新型材料來形成金屬化層。
傳統上，通過在介電層堆疊中嵌入銅線及通孔來形成金屬化層，也就是包括金屬線及通孔以依據特定的電路佈局提供電路元件之間的電性連接的線路層。對於高度複雜的應用，除使用銅和/或銅合金以外，成熟已知的介電材料二氧化矽(k4.2)及氮化矽(k>7)可逐漸由具有約3.0及更低的相對介電常數的低k介電材料替代。
另外，具有約40奈米及更小的閘極長度的特徵尺寸的持續縮小可能需要進一步降低相應介電材料的介電常數。出於這個原因，業界已提出至少在關鍵裝置區引入“氣隙(air gap)”，因為空氣或類似氣體可具有約1.0的介電常數。
形成氣隙及多個金屬化層的流程是複雜的。該多個金屬化層的形成常常需要在層間使用覆蓋層，例如氮化矽。由於覆蓋層材料具有高於低k介電層的介電常數，因而增加堆疊的總電容，從而降低最大可達開關速度。
本發明涉及形成通孔的各種方法以及由此形成的裝置，從而可避免或至少減少上述一個或多個問題的影響。
下面提供本發明的簡要總結，以提供本發明的一些態樣的基本理解。本發明內容並非詳盡概述本發 明。其並非意圖識別本發明的關鍵或重要元件或劃定本發明的範圍。其唯一目的在於提供一些簡化的概念，作為後面所討論的更詳細說明的前序。
一般來說，本發明涉及形成互連結構的各種方法。一種方法包括但不限於：形成第一介電層，該第一介電層具有至少一個導電特徵嵌入其中。形成嵌入設於該第一介電層上方的第二介電層中的複數條第一導線。該複數條第一導線中的一條第一導線接觸該導電特徵。利用第一蝕刻遮罩蝕刻該第一導線，以在該第一導線中定義導電通孔部分以及凹入線部。形成嵌入設於該第二介電層上方的第三介電層中的複數條第二導線。該複數條第二導線中的一條第二導線接觸該導電通孔部分，且該第三介電層直接接觸該第二介電層。
另一種例示方法包括但不限於：形成第一介電層，該第一介電層具有至少一個導電特徵嵌入其中。形成嵌入設於該第一介電層上方的第二介電層中的第一導線。該第一導線接觸該導電特徵。在該第二介電層上方形成覆蓋層。在設於該第一導線上方的該覆蓋層的部分上方形成第一遮罩。蝕刻該覆蓋層以移除該覆蓋層未被該第一遮罩覆蓋的部分，從而基於該覆蓋層的剩餘部分定義位於該第一遮罩下方的第二遮罩。利用該第二遮罩作為蝕刻遮罩蝕刻該第一導線，以在該第一導線中定義導電通孔部分以及凹入線部。形成嵌入設於該第二介電層上方的第三介電層中的第二導線。
一種例示裝置包括但不限於：第一介電層，具有至少一個導電特徵嵌入其中。複數條第一導線嵌入設於該第一介電層上方的第二介電層中。該複數條第一導線中的一條第一導線接觸該導電特徵，而在該第一導線中係定義有導電通孔部分以及凹入線部。複數條第二導線嵌入設於該第二介電層上方的第三介電層中。該複數條第二導線中的一條第二導線接觸該導電通孔部分，且該第三介電層直接接觸該第二介電層。
100‧‧‧裝置
105‧‧‧基板
110‧‧‧介電層
115‧‧‧裝置層
120‧‧‧導電特徵
125‧‧‧介電層
130‧‧‧犧牲線
135‧‧‧覆蓋層
137‧‧‧氣隙
140‧‧‧導線
140A‧‧‧凹入導線、導線、凹入金屬特徵
140R‧‧‧凹入導線、凹入金屬特徵
140V‧‧‧導電通孔部分
145‧‧‧覆蓋層
150‧‧‧硬遮罩層、層
155‧‧‧開口
160‧‧‧犧牲材料
165‧‧‧犧牲線
170‧‧‧覆蓋層
175‧‧‧介電層
180‧‧‧氣隙
185‧‧‧導線
185A‧‧‧導線
D1‧‧‧寬度
D2‧‧‧長度
結合附圖參照下面的說明可理解本發明，這些附圖中相同的元件符號代表類似的元件，以及其中：第1A至1M圖係顯示裝置的剖視圖，以說明這裡所揭露的形成通孔的方法；以及第2A至2M圖係顯示與第1A至1M圖對應的裝置的頂視圖。
儘管這裡所揭露的發明主題容許各種修改及替代形式，但附圖中以例示形式顯示本發明主題的特定實施例，並在此進行詳細說明。不過，應當理解，這裡對特定實施例的說明並非意圖將本發明限於所揭露的特定形式，相反，意圖涵蓋落入由申請專利範圍定義的本發明的精神及範圍內的所有修改、等同及替代。
下面說明本發明的各種例示實施例。出於清楚目的，不是實際實施中的全部特徵都在本說明書中進 行說明。當然，應當瞭解，在任意此類實際實施例的開發中，必須作大量的特定實施決定以滿足開發者的特定目標，例如符合與系統相關及與商業相關的約束條件，該些約束條件因不同實施而異。而且，應當瞭解，此類開發努力可能複雜而耗時，但其仍然是本領域技術人員借助本發明所執行的常規程式。
現在將參照附圖來說明本發明主題。附圖中示意各種結構、系統及裝置僅是出於解釋目的以及避免使本發明與本領域技術人員熟知的細節混淆，但仍包括該些附圖以說明並解釋本發明的例示。這裡所使用的詞語和片語的意思應當被理解並解釋為與相關領域技術人員對這些詞語及片語的理解一致。這裡的術語或片語的連貫使用並不意圖暗含特別的定義，亦即與本領域技術人員所理解的通常慣用意思不同的定義。若術語或片語意圖具有特定意思，亦即不同於本領域技術人員所理解的意思，則此類特別定義會以直接明確地提供該術語或片語的特定定義的定義方式明確表示於說明書中。
本發明通常涉及形成通孔結構的各種方法以及由此形成的半導體裝置。在完整閱讀本申請以後，本領域的技術人員很容易瞭解，本方法可應用於各種裝置，包括但不限於邏輯裝置、記憶體裝置等。現在參照附圖詳細說明這裡所揭露的方法及裝置的各種例示實施例。
第1A至1M圖以及第2A至2M圖顯示利用自對準製造方法在裝置100中形成通孔的方法。第1A至 1M圖顯示裝置100的剖視圖以及第2A至2M圖顯示裝置100的相應頂視圖。第1A圖的方位由第2A圖中的中心線表示。裝置100包括基板105。在基板105上方形成介電層110。介電層110可為裝置層115的部分，在裝置層115可設置半導體基電路元件。出於方便，第1A圖中未顯示任意此類電路元件。基板105也可包括任意合適的微結構特徵，例如微機械元件、光電元件等，其中，這些元件的至少其中一些可能需要形成於金屬化系統中的互連結構。裝置層115包括簡單顯示的導電特徵120(例如接觸)，其形成於介電層110中以接觸下方裝置，例如電晶體(未圖示)的源極/汲極區或閘極結構。若為閘極接觸，則導電特徵120不會完全延伸至基板105。在裝置層115上方(例如在金屬1(M1)層中)形成介電層125。介電層125可為具有約3.0或更低的介電常數的低k介電材料或者具有約2.5或更低的介電常數的超低k(ultra-low-k；ULK)材料。在一些實施例中，介電層125可為SiOC。在介電層125中形成具有覆蓋層135(例如氮化矽)的犧牲線130(例如非晶矽)。可通過使用圖案化製造方法(例如自對準雙重圖案化(self-aligned double patterning；SADP)、自對準四重圖案化(self-aligned quad patterning；SAQP)或者定向自組裝材料圖案化)來圖案化材料層(例如非晶矽)以形成犧牲線130，其細節為本領域技術人員所熟知。介電層125可沉積於犧牲線130上方並通過使用覆蓋層135作為蝕刻停止層來平坦化。由於犧牲線130之間所定義的開口的深寬比，介電層 125可能不完全填充開口，從而在犧牲線130之間形成氣隙137。
第1B及2B圖顯示執行數個製造方法以使用導電材料替代犧牲線130，從而定義導線140以後的裝置100。首先，執行一個或多個蝕刻製造方法以移除覆蓋層135及犧牲線130，從而在介電層125中形成凹槽或開口。接著，執行一個或多個沉積製造方法，以使用導電材料過填充該些凹槽。然後，執行平坦化製造方法，以移除位於介電層125上方的多餘導電材料。該導電材料可包括多個層，例如用以防止導線140中的任意金屬遷移進入介電層125的一個或多個阻障層(例如Ta、TaN、TiN等)(未單獨顯示)、金屬晶種層(例如銅)以及金屬填充材料(例如銅)。
第1C及2C圖顯示在介電層125上方形成覆蓋層145(例如氮化矽)以後的裝置100。第1D及2D圖顯示執行數個製造方法以在覆蓋層145上方形成硬遮罩層150(例如旋塗硬遮罩(spin-on hard mask；SOH))並圖案化硬遮罩層150以定義開口155以後的裝置100。此方案允許通過使用傳統微影對層150執行連續的微影/蝕刻製造方法序列來形成密集圖案，從而無需更複雜的製造方法，例如EUV(極紫外)微影。
第1E及2E圖顯示在開口155中形成犧牲材料160(例如非晶碳，DUO(由Honeywell公司商業供應))或者能夠自導線140的材料選擇性剝離的任意其他材料， 並移除硬遮罩層150。儘管所示犧牲材料160完全填充開口155，但在一些實施例中，犧牲材料160可在開口155內形成一層而不完全填充該開口。例如，可沉積並非等向性蝕刻犧牲材料層，以定義位於開口155的側壁上的間隙壁以及覆蓋開口155的底部表面的底層(在圖1E中由特徵165表示)。
第1F及2F圖顯示利用犧牲材料160作為蝕刻遮罩蝕刻覆蓋層145以後的裝置100。第1G及2G圖顯示執行第一移除製造方法(例如蝕刻或灰化)以移除犧牲材料160以及利用處於原位的覆蓋層145執行蝕刻製造方法以定義凹入導線140R及導電通孔部分140V以後的裝置100。該些凹入導線的其中一條140A與導電通孔部分140V交界。覆蓋層145防止導線140A的被覆蓋部分凹入，從而形成導電通孔部分140V。導電通孔部分140V的橫向寬度D1由犧牲線130的寬度確定，且其長度由覆蓋層的圖案化長度確定。
第1H及2H圖顯示執行數個製造方法以形成額外的介電材料(例如介電層125的額外材料)，從而覆蓋凹入導線140R、140A以後的裝置。例如，可執行沉積製造方法，接著執行平坦化製造方法或蝕刻製造方法以暴露導電通孔部分140V。這個製造方法操作移除覆蓋層145。
第1I及2I圖顯示執行多個製造方法以形成第二組犧牲線165以後的裝置100，第二組犧牲線165具有覆蓋層170形成於其上方。第1I圖的方位由第2I圖中 的中心線表示。犧牲線165相對第1A圖中所示的犧牲線130垂直取向。可通過使用圖案化製造方法(例如自對準雙重圖案化(SADP)、自對準四重圖案化(SAQD)或者定向自組裝材料圖案化)圖案化材料層(例如非晶矽)來形成犧牲線165，其細節為本領域技術人員所熟知。
第1J及2J圖顯示利用犧牲線165作為蝕刻遮罩在導電通孔部分140V的暴露部分上執行凹入蝕刻以後的裝置100。對應犧牲線165的寬度，該凹入蝕刻降低導電通孔部分140V的長度D2。因此，導電通孔部分140V的水準橫截面尺寸由犧牲線130(見第1F圖)及垂直取向的犧牲線165的各自寬度定義。用以形成導電通孔部分140V的蝕刻製造方法基於犧牲線130、165自對準。
第1K及2K圖顯示利用犧牲線165作為蝕刻遮罩執行介電層125的可選凹入蝕刻以後的裝置100。該介電凹入蝕刻暴露凹入金屬特徵140R及140A。在一些實施例中，可在第1J及2J圖中所述的導電材料凹入蝕刻之前執行該介電凹入蝕刻。在這樣的實施例中，在導電材料凹入蝕刻期間，在不被犧牲線165覆蓋的部分會發生凹入金屬特徵140R的進一步凹入，因為它們已被暴露。在一些實施例中，可使用同一蝕刻製造方法來凹入導電通孔部分140V以及介電層125，其中，相較介電層125，該蝕刻製造方法對導電材料140不具有選擇性。
第1L及2L圖顯示執行多個製造方法以形成第二介電層175(例如在金屬2(M2)層中)以後的裝置 100。介電層175可經沉積而延伸於犧牲線165上方，並可執行平坦化製造方法或凹入蝕刻以移除延伸於犧牲線165上方的部分。由於犧牲線165之間所定義的開口的深寬比，介電層175可能不完全填充開口，從而在犧牲線165之間形成氣隙180。氣隙180降低裝置100的電容，從而增加開關速度並因此提升性能。第1K及2K圖中所示的介電蝕刻製造方法的使用增加氣隙180的尺寸。
第1M及2M圖顯示執行數個製造方法以使用導電材料替代犧牲線165，從而定義導線185以後的裝置100。首先，執行一個或多個製造方法以移除覆蓋層170及犧牲線165，從而形成凹槽。接著，執行一個或多個沉積製造方法，以使用導電材料過填充該些凹槽。然後，執行平坦化製造方法，以移除多餘的導電材料。導線185可包括多個層，例如用以防止導線185中的任意金屬遷移進入介電層175的一個或多個阻障層(例如Ta、TaN、TiN等)、金屬晶種層(例如銅)以及金屬填充材料(例如銅)。該些導線的其中一條185A與導電通孔部分140V交界。因此，導電通孔部分140V將M1層中的導線140A與M2層中的導線185A連接。
可執行後續製造方法以完成裝置100的製造，例如形成額外的金屬化層、晶片切單以及封裝。所示製造方法的使用提供通孔形成製造方法的自對準控制。犧牲線130、165的使用防止在x及y方向通孔不對齊。用以圖案化覆蓋層145的犧牲材料160的使允許自第一與第二 介電層125、175之間完全移除覆蓋層145，從而降低裝置100的電容。
由於本領域的技術人員借助這裡的教導可以很容易地以不同但等同的方式修改並實施本發明，因此上述特定的實施例僅為例示性質。例如，可以不同的順序執行上述製造方法步驟。而且，本發明不限於這裡所示架構或設計的細節，而是如申請專利範圍所述。因此，顯然，可對上面揭露的特定實施例進行修改或變更，所有此類變更落入本發明的範圍及精神內。要注意的是，用於說明本說明書以及申請專利範圍中的各種製造方法或結構的“第一”、“第二”、“第三”或者“第四”等術語的使用僅用作此類步驟/結構的快捷參考，並不一定意味著按排列順序執行/形成此類步驟/結構。當然，依據準確的申請專利範圍語言，可能要求或者不要求此類製造方法的排列順序。因此，申請專利範圍規定本發明的保護範圍。
100‧‧‧裝置
105‧‧‧基板
110‧‧‧介電層
115‧‧‧裝置層
120‧‧‧導電特徵
125‧‧‧介電層
140A‧‧‧凹入導線、導線、凹入金屬特徵
140V‧‧‧導電通孔部分
165‧‧‧犧牲線
175‧‧‧介電層
180‧‧‧氣隙
185‧‧‧導線
185A‧‧‧導線

Claims (18)

  1. 一種製造半導體裝置的方法，包括：形成第一介電層，該第一介電層具有至少一個導電特徵嵌入其中；形成嵌入設於該第一介電層上方的第二介電層中的複數條第一導線，其中，該複數條第一導線中的一條第一導線接觸該導電特徵；利用第一蝕刻遮罩蝕刻該第一導線，以在該第一導線中定義導電通孔部分以及凹入線部；以及形成嵌入設於該第二介電層上方的第三介電層中的複數條第二導線，其中，該複數條第二導線中的一條第二導線接觸該導電通孔部分，且該第三介電層直接接觸該第二介電層；其中，該導電通孔部分具有與該第一導線的寬度對應的第一橫截面尺寸以及與該第二導線的寬度對應的第二橫截面尺寸。
  2. 如申請專利範圍第1項所述的方法，其中，所述利用該第一蝕刻遮罩蝕刻該第一導線還包括：在該第二介電層上方形成覆蓋層；在設於該第一導線上方的該覆蓋層的部分上方形成第二蝕刻遮罩；蝕刻該覆蓋層以移除該覆蓋層未被該第二蝕刻遮罩覆蓋的部分，從而基於該覆蓋層的剩餘部分定義位於該第二蝕刻遮罩下方的該第一蝕刻遮罩；以及 在蝕刻該第一導線以後移除該第二蝕刻遮罩。
  3. 如申請專利範圍第1項所述的方法，其中，所述形成該複數條第一導線還包括：在該第一介電層上方形成複數條犧牲線；在該複數條犧牲線上方形成該第二介電層，其中，在成對的相鄰犧牲線之間的該第二介電層中設置氣隙；平坦化該第二介電層，以暴露該複數條犧牲線的頂部表面；以及使用導電材料替代該複數條犧牲線，以定義該複數條導線。
  4. 如申請專利範圍第1項所述的方法，其中，所述形成該複數條第二導線包括：在該第二介電層上方形成複數條犧牲線；利用該複數條犧牲線作為蝕刻遮罩蝕刻該第二介電層，以移除暴露於相鄰犧牲線之間的該第二介電層的部分；在該複數條犧牲線上方形成該第三介電層，其中，在成對的相鄰犧牲線之間的該第三介電層中設置氣隙；平坦化該第三介電層，以暴露該複數條犧牲線的頂部表面；以及使用導電材料替代該複數條犧牲線。
  5. 如申請專利範圍第4項所述的方法，其中，所述蝕刻該第一導線與所述蝕刻該第二介電層同時執行。
  6. 如申請專利範圍第4項所述的方法，其中，所述蝕刻該 第一導線發生於所述蝕刻該第二介電層之前。
  7. 一種製造半導體裝置的方法，包括：形成第一介電層，該第一介電層具有至少一個導電特徵嵌入其中；形成嵌入設於該第一介電層上方的第二介電層中的第一導線，該第一導線接觸該導電特徵；在該第二介電層上方形成覆蓋層；在設於該第一導線上方的該覆蓋層的部分上方形成第一遮罩；蝕刻該覆蓋層以移除該覆蓋層未被該第一遮罩覆蓋的部分，從而基於該覆蓋層的剩餘部分定義位於該第一遮罩下方的第二遮罩；利用該第二遮罩作為蝕刻遮罩蝕刻該第一導線，以在該第一導線中定義導電通孔部分以及凹入線部；以及形成嵌入設於該第二介電層上方的第三介電層中的第二導線，其中，該複數條導線中的第二導線設於該導電通孔部分上方。
  8. 如申請專利範圍第7項所述的方法，還包括在形成該第二導線之前移除該第二遮罩。
  9. 如申請專利範圍第7項所述的方法，其中，所述形成該第二導線還包括：在該第二介電層上方形成接觸該導電通孔部分的第一犧牲線，其中，該第一犧牲線具有小於該導電通孔部分的第一橫截面尺寸的寬度，並且該導電通孔部分的 部分係被暴露；以及利用該第一犧牲線作為蝕刻遮罩蝕刻該導電通孔部分被暴露的該部分。
  10. 如申請專利範圍第9項所述的方法，其中，在蝕刻該導電通孔部分的該暴露部分以後，該導電通孔部分具有與該第一導線的寬度對應的第一橫截面尺寸以及與該第一犧牲線的寬度對應的第二橫截面尺寸。
  11. 如申請專利範圍第9項所述的方法，還包括使用導電材料替代該第一犧牲線，以定義該第二導線。
  12. 如申請專利範圍第9項所述的方法，其中，所述形成該第一犧牲線還包括形成包括該第一犧牲線的複數條犧牲線，以及該方法還包括：利用該複數條犧牲線作為蝕刻遮罩蝕刻該第二介電層，以移除暴露於相鄰犧牲線之間的該第二介電層的部分；在該複數條犧牲線上方形成該第三介電層，其中，在成對的相鄰犧牲線之間的該第三介電層中設置氣隙；平坦化該第三介電層，以暴露該複數條犧牲線的頂部表面；以及使用導電材料替代該複數條犧牲線。
  13. 如申請專利範圍第12項所述的方法，其中，所述蝕刻該第一導線與所述蝕刻該第二介電層同時執行。
  14. 如申請專利範圍第12項所述的方法，其中，所述蝕刻該第一導線發生於所述蝕刻該第二介電層之前。
  15. 如申請專利範圍第7項所述的方法，其中，所述形成該第一導線還包括：在該第一介電層上方形成複數條犧牲線；在該複數條犧牲線上方形成該第二介電層，其中，在成對的相鄰犧牲線之間的該第二介電層中設置氣隙；平坦化該第二介電層，以暴露該複數條犧牲線的頂部表面；以及使用導電材料替代該複數條犧牲線，以定義複數條導線，其中，該複數條導線的其中一條包括該第一導線。
  16. 一種半導體裝置，包括：第一介電層，具有至少一個導電特徵嵌入其中；複數條第一導線，嵌入設於該第一介電層上方的第二介電層中，其中，該複數條第一導線中的一條第一導線接觸該導電特徵，而在該第一導線中係定義有導電通孔部分以及凹入線部；以及複數條第二導線，嵌入設於該第二介電層上方的第三介電層中，其中，該複數條第二導線中的一條第二導線接觸該導電通孔部分，且該第三介電層直接接觸該第二介電層；其中，該導電通孔部分具有與該第一導線的寬度對應的第一橫截面尺寸以及與該第二導線的寬度對應的第二橫截面尺寸。
  17. 如申請專利範圍第16項所述的半導體裝置，其中，在設於各該複數條第二導線下面的區域中，該第二介電層 具有降低的厚度，且該半導體裝置還包括設於成對的相鄰第二導線之間的該第三介電層中的氣隙。
  18. 如申請專利範圍第16項所述的半導體裝置，還包括設於成對的相鄰第二導線之間的該第二介電層中的氣隙。
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