CN112750773B - 生产接触晶体管的栅极和源极/漏极通孔连接的方法 - Google Patents

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Abstract

本发明涉及一种方法，包括形成用于接触形成在半导体晶圆上的纳米级半导体晶体管的栅电极(1)和源电极或漏电极(2)的触点通孔(15,23)。电极(1,2)相互平行，并在电极的顶部上设有介电栅极和S/D塞(4,5)，并且相互平行的电极/塞组合件由介电间隔件(3)分隔开。通过两个分开的自对准蚀刻工艺来形成通孔，Vint‑A蚀刻用于形成朝向一个或多个S/D电极的一个或多个通孔(15)，而Vint‑G蚀刻用于形成朝向一个或多个栅电极的一个或多个通孔(23)。根据本发明，在第一自对准蚀刻工艺之后在晶圆上沉积保形层，其中该保形层抵抗第二自对准蚀刻工艺。因而，所述保形层在第二自对准蚀刻期间保护了第一触点通孔。

Description

生产接触晶体管的栅极和源极/漏极通孔连接的方法
技术领域
本发明涉及半导体加工，尤其是用于生产接触纳米级晶体管的栅极和源极/漏极的触点的通孔连接
背景技术
半导体器件的规模的不断缩小对能够生产所述器件的技术发展造成了许多挑战。用于生产finFET晶体管的半导体鳍的节距和宽度目前已达到几十纳米的量级，并且预计将来还会进一步缩小。相对于鳍横向延伸的栅极和源极/漏极的触点也同样变得更小。一个特别的难点是生产在半导体芯片中的第一金属化层和以纳米级尺寸加工的晶体管的源电极、漏电极和栅电极之间的通孔连接。标准光刻工艺的局限性，特别是在控制连贯层之间的覆盖方面，在这些通孔连接的生产中已变得明显。这个问题的解决方案是所谓的SAC(自对准接触)方法，其中选择性等离子蚀刻步骤被应用来从栅极和S/D电极的顶部局部移除介电塞，然后进行金属填充。等离子刻蚀的自对准方面允许使用具有比通孔尺寸更大的开口的硬掩模，从而避免了传统光刻在纳米级尺寸上的覆盖相关的不精确性。该技术的详细信息在例如由Dunja Radicic等人在2019年6月17日出版的SPIE论文集第10963卷的文档“Plasma etch selectivity study and material screening for Self-Aligned GateContact(SAGC)(用于自对准栅触点(SAGC)的等离子刻蚀选择性研究和材料筛选)”中有描述。如该文档中所述，需要诸分开的自对准图案化步骤来生产到栅极电极(称为Vint-G蚀刻)和到S/D电极(Vint-A蚀刻)的相应通孔。
使用分开的图案化步骤的一个问题是：由于掩模的过大尺寸，生产的第一个通孔(通常是Vint-A蚀刻)会暴露在第二蚀刻步骤中可能受到攻击的材料。现今，通过将用于第二蚀刻的硬掩模材料沉积到由第一蚀刻产生的通孔中，并在执行第二蚀刻步骤时将掩模材料留在原位来解决这个问题。然而，掩模材料并不总是与某些蚀刻配方的选择性相兼容，因此这不是解决所述问题的优选方案。例如，经常用于这种类型的应用的硬掩模是旋涂碳(SOC)掩模，而栅极和S/D触点的顶部上的介电塞的优选材料分别是氮化硅和氧化硅。相对于氮化硅而言选择性去除氧化硅的优选蚀刻工艺且反之亦然要求无碳蚀刻配方，但SOC硬掩模的使用与此类蚀刻配方不兼容。此外，在蚀刻第一金属化层的沟槽时，通常沉积并回蚀另一SOC硬掩模，以在Vint-A和Vint-G通孔中形成保护塞。这是不利的，因为它可能导致微加载效应，并且回蚀均匀性可能不足。
发明内容
本发明旨在提供一种用于执行自对准Vint-A和Vint-G蚀刻步骤的方法，其克服了上述的问题。通过根据所附权利要求书的方法达到该目的。
本发明的方法包括形成用于接触形成在半导体晶圆上的纳米级半导体晶体管的栅电极和源极或漏电极的触点通孔。电极相互平行，并在电极的顶部设有介电栅极和S/D塞，并且相互平行的电极/塞组合件由介电间隔件分隔开。通过两个独立的自对准蚀刻工艺形成通孔，Vint-A蚀刻用于形成朝向一个或多个S/D电极的一个或多个通孔，而Vint-G蚀刻用于形成朝向一个或多个栅电极的一个或多个通孔。根据本发明，在第一自对准蚀刻工艺之后在晶圆上沉积保形层，其中该保形层抵抗第二自对准蚀刻工艺因而，所述保形层在第二自对准蚀刻期间保护了第一触点通孔。
本发明具体涉及一种用于生产分别到纳米级场效应晶体管的栅电极和源电极或漏电极(以下称为S/D电极)的两个通孔连接的方法，包括以下步骤：
提供包含多个晶体管的半导体晶圆，所述晶体管包括相互平行的电极的阵列，所述阵列包括栅电极和布置在两个相邻栅电极之间的S/D电极，其中：
栅电极在栅电极的顶部上配备有介电栅极塞，
S/D电极在S/D电极顶部配备有介电S/D塞，并且
不同类型(S/D或栅极)的电极和塞的相邻组合件由介电间隔件分隔开，所述塞和所述间隔件之间的其余区域填充有介电材料，并且其中所述塞、所述间隔件和所述介电材料的上表面是平坦化表面，
执行第一光刻和蚀刻工艺，从而相对于间隔件和第二类型(栅极或S/D)的塞在局部移除第一类型(S/D或栅极)的塞的部分，所述塞部分的移除使得形成第一触点通孔，所述第一通孔暴露第一类型(S/D或栅极)的电极，其中所述第一蚀刻工艺相对于所述间隔件是自对准的，随后：
在晶圆上沉积第一保形层，随后：
执行第二光刻和蚀刻工艺，包括应用至少第一和第二蚀刻配方，从而：
通过应用第一蚀刻配方在局部去除第一保形层的一部分，
通过应用第二蚀刻配方，相对于间隔件和第一类型(S/D或栅极)的塞在局部移除第二类型(栅极或S/D)的塞的一部分，所述塞的移除造成第二触点通孔的形成，所述第二通孔暴露第二类型(栅极或S/D)的电极，其中所述塞的局部移除相对于所述间隔件而言是自对准的，并且其中所述第一保形层抵抗第二蚀刻配方，随后：
用导电材料填充第一和第二触点通孔，从而形成用于接触栅电极和S/D电极的自对准通孔连接。
根据如前段落中所述的方法的一个实施例：
第一光刻和蚀刻工艺包括沉积和图案化第一掩模层的步骤，以便在第一掩模层中形成第一开口，该第一开口在垂直于间隔件的方向上与第一类型(S/D或栅极)的塞交叠，从垂直于间隔件的所述方向中来看，所述第一开口比第一类型的塞更宽，
第二光刻和蚀刻工艺包括沉积和图案化第二掩模层的步骤，以便在第二掩模层中形成第二开口，该第二开口在垂直于间隔件的方向上与第二类型(栅极或S/D)的塞交叠，从垂直于间隔件的所述方向上看，所述第二开口比第二类型的塞更宽。
根据后一实施例，在第一和第二光刻和蚀刻工艺之前，可在平坦化表面上沉积金属前介电(PMD)层，其中第一和第二掩模层沉积在金属前介电层上，并且其中各掩模层中的第一和第二开口从垂直于间隔件的方向上所见的宽度分别在执行第一蚀刻工艺和应用第二蚀刻工艺的第二蚀刻配方之前，通过蚀穿PMD层而被转移到PMD层中的相应第一和第二开口。第一和/或第二掩模层可在PMD层中形成相应的第一和第二开口之后，并分别在执行第一蚀刻工艺和应用第二蚀刻工艺的第二蚀刻配方之前，被移除。
本发明还可以被描述为涉及一种分别生产到纳米级场效应晶体管的栅电极和源电极或漏电极(以下称为S/D电极)的两个通孔连接的方法，包括以下步骤：
提供包含多个晶体管的半导体晶圆，所述晶体管包括相互平行的电极的阵列，所述阵列包括栅电极和布置在两个相邻栅电极之间的S/D电极，其中：
栅电极在栅电极的顶部上配备有介电栅极塞，
S/D电极在S/D电极顶部配备有介电S/D塞，并且
不同类型(S/D或栅极)的电极和塞的相邻组合件由介电间隔件分隔开，所述塞和所述间隔件之间的其余区域填充有介电材料，并且其中所述塞、所述间隔件和所述介电材料的上表面是平坦化表面，
执行第一光刻和蚀刻工艺，从而相对于间隔件和第二类型(栅极或S/D)的塞在局部移除第一类型(S/D或栅极)的塞的一部分，所述塞部分的移除使得形成第一触点通孔，所述第一通孔暴露第一类型(S/D或栅极)的电极，其中所述第一蚀刻工艺相对于所述间隔件是自对准的，随后：
在晶圆上沉积第一保形层，随后：
执行第二光刻和蚀刻工艺，从而相对于间隔件和第一类型(S/D或栅极)的塞在局部移除第二类型(栅极或S/D)的塞的一部分，所述塞的移除使得形成第二触点通孔，所述第二通孔暴露第二类型(栅极或S/D)的电极，其中所述第二蚀刻工艺相对于所述间隔件是自对准的，并且其中所述第一保形层抵抗所述第二蚀刻工艺，随后：
用导电材料填充第一和第二触点通孔，从而形成用于接触栅电极和S/D电极的自对准通孔连接。
根据一个实施例：
第一光刻和蚀刻工艺包括沉积和图案化第一掩模层的步骤，以便在第一掩模层中形成第一开口，该第一开口在垂直于间隔件的方向上与第一类型(S/D或栅极)的塞交叠，从垂直于间隔件的所述方向上来看，所述第一开口比第一类型的塞更宽，
第二光刻和蚀刻工艺包括沉积和图案化第二掩模层的步骤，以便在第二掩模层中形成第二开口，该第二开口在垂直于间隔件的方向上与第二类型(栅极或S/D)的塞交叠，从垂直于间隔件的所述方向上看，所述第二开口比第二类型的塞更宽。
根据后一实施例，在第一和第二光刻和蚀刻工艺之前，可在平坦化表面上沉积金属前介电(PMD)层，第一和第二掩模层沉积在金属前介电层上，并且，各掩模层中的第一和第二开口从垂直于间隔件的方向上所见的宽度分别在执行第一和第二蚀刻工艺之前，通过蚀穿PMD层而被转移到PMD层中的相应第一和第二开口。第一和/或第二掩模层可在PMD层中形成相应的第一和第二开口之后，并分别在第一和第二蚀刻工艺之前，被移除。
根据一个实施例，在第二触点通孔形成之后且在填充步骤之前，在晶圆上沉积第二保形层。
该方法还可以包括在PMD层中形成第一和第二沟槽的步骤，其中所述填充步骤被配置成填充触点通孔和沟槽，以分别形成通孔连接和连接到相应通孔的第一和第二导体，所述导体是用于接触晶体管的第一金属化层的一部分。根据后一实施例，用于形成第一触点通孔的第一蚀刻工艺也可以在PMD层中形成第一和第二沟槽。
附图说明
图1示出了在半导体晶圆的前道工序加工之后获得的并且可以在其上应用根据本发明实施例的方法的结构的俯视图和四个截面图。
图2至图15示出了根据本发明的所述实施例的方法的步骤，其应用于图1中所示的结构。每个步骤的效果在如图1中示出的四个截面图A-A、B-B、C-C和D-D中示出。
具体实施方式
图1示出了在晶圆上加工多个FET晶体管之后的硅晶圆的小区域，即在用于在晶圆上生产多个芯片的制造工艺的所谓前道工序(FEOL)阶段的结尾处。示出了一个俯视图以及4个截面图：相同的视图A-A和B-B，以及视图C-C和D-D。该结构包括相互平行的金属栅电极1和由介电间隔件3分隔开的金属源电极或漏电极2。在电极的顶部，存在介电塞4和5，同样由间隔件3分隔开，即间隔件将平行的电极/塞组合件分开。电极1、2和塞4、5在俯视图的垂直方向上延伸给定的距离。在塞和电极的两侧，还有另一种介电材料9，它将图中所示的电极和塞与位于绘图区域之外的其他电极和塞分隔开。
出于解说的目的，而并非限制本发明的范围本发明的范围，以下材料用于上述区域：栅电极1由铜或钨形成，栅极塞4由Si3N4形成，以下也称为氮化硅。S/D电极由Ti、TiN和W的堆叠形成。S/D塞5由SiO2形成，且间隔件3由SiCO(氧碳化硅)形成。电介质9也是SiO2，即与S/D塞5相同的材料，但在图纸中应用了不同类型的阴影，以指示塞5在其纵向方向上受到限制。相对于所述结构而言在横向上且在其下方，存在一组硅鳍或其他形状的有源区(未示出)，在其中沟道区形成在源电极和漏电极之间，由栅电极控制。所述结构的各个部分的尺寸都在几十纳米的量级或更小。例如，栅电极1和栅极塞4以及S/D电极2和S/D触点塞5的宽度可以在10到20nm之间，而间隔件3的宽度可以是大约5到8nm。
本领域技术人员已知该结构及其制造方法，因此，在此不再详细描述该制造过程。该结构可由公知的替换栅极技术生产，其中多晶硅虚拟栅极被选择性地蚀刻并被栅极氧化层和金属栅电极1替换，而在金属栅电极的顶部上有栅极塞4。S/D电极2可以通过在栅极塞4之间的区域中自对准蚀刻形成，然后进行金属填充和S/D塞沉积。图1中所示的情况是在这些步骤之后且经过一个平坦化步骤，从而创建平坦上表面之后获得的。
图2至14示出了根据本发明一个实施例的用于生产两个经金属填充的通孔连接并用于生产连接到所述通孔连接的导体的各步骤，一个通孔连接朝向栅电极1，而另一个通孔连接朝向S/D电极2。导体是芯片(即将在晶体管的顶部产生的多层金属化结构)的所谓后道工序(BEOL)部分的第一金属化层的一部分。
如图2所示，在平坦表面上形成层堆叠：蚀刻停止层6，随后是金属前介电(PMD)层7和硬掩模层8。蚀刻停止层6由碳氮化硅(SiCN)形成。PMD层7为SiO2，而硬掩模层8为氮化钛(TiN)。在这个特定例子中，PMD 7的材料与S/D塞5的材料相同，即SiO2。这是在这种情况下为何需要蚀刻停止层6的主要原因，即为了在后续的蚀刻工艺中控制PMD 7的蚀刻，而不过早地攻击S/D塞5。如果PMD使用其他材料，例如低k电介质，则可以省略蚀刻停止层6。用于生产层6、7和8的厚度和沉积技术可根据现有技术的方法。
参考图3，硬掩模层8通过标准光刻工艺被图案化：在硬掩模中蚀刻两个开口10和11，从而定义了第一金属化层的导体的尺寸(参见进一步说明)。
然后在晶圆上沉积另一硬掩模12，如图4所示。这可以是旋涂碳(SOC)掩模或SOC和更薄的旋涂玻璃(SOG)层的堆叠，其形成如本领域中已知的用于对纳米尺寸的特征进行图案化的多层堆叠。参照图5，硬掩模12通过光刻和蚀刻被图案化，以便在S/D电极2之一上形成开口13，随后进行各向异性蚀刻以形成穿过PMD层7和蚀刻停止层6的开口14。如图5中的A-A部分所示，开口13位于TiN硬掩模8中产生的开口10的边界内，如从垂直于间隔件3的方向看到的。同样在垂直于间隔件3的该方向上，开口13的宽度因此通过各向异性蚀刻转移到开口14。仍然在垂直于间隔件的同一方向上，开口14的宽度大于S/D塞5的宽度，并且完全交叠S/D塞5的宽度。在与间隔件3平行的方向上，如图5中的D-D部分所示，开口13比TiN硬掩模8中的开口10更宽，因此后一开口10定义了向下蚀刻至并包括蚀刻停止层6的开口14的宽度。开口14的形成也是从用于实现Vint-A蚀刻和Vint-G蚀刻的上述现有技术方法中已知的步骤。现有技术中使用的蚀刻工艺的任何细节都适用于本发明方法的该步骤。例如，不同的蚀刻配方被用于蚀穿PMD层7和蚀刻停止层6。
如图6所示，现在剥离SOC硬掩模12，从而留下蚀刻停止层6和PMD层7，(在其中具有开口14)以及TiN硬掩模8。现在应用各向异性等离子刻蚀工艺，如图7所示，该工艺以相对于氮化硅栅极塞4和SiCO间隔件3而言的高选择性来去除S/D触点塞5的SiO2，同时根据TiN掩模8中的开口10和11在PMD层7中形成沟槽16和17。为此，可使用原子层蚀刻(ALE)或准原子层蚀刻(Q-ALE)工艺。这些工艺是已知的并且例如在上述引用的文章“Plasma etchselectivity study and material screening for Self-Aligned Gate Contact(SAGC)(用于自对准栅触点(SAGC)的等离子刻蚀选择性研究和材料筛选)”中有描述。该工艺包括沉积氟化碳基聚合物和在惰性气体(例如Ar)气氛中溅射蚀刻步骤的多个循环。然而，只有当工艺能够在无碳条件下运行时，才能保证良好的选择性。这就是为何SOC掩模12在等离子刻蚀之前要被剥离。
由于该蚀刻工艺的选择性，以及相对于S/D塞5的宽度而言开口14的尺寸过大，该等离子蚀刻步骤以相对于间隔件3的自对准的方式实现S/D触点通孔15(所谓的Vint-A蚀刻)。然而，如图7所示，间隔件3的顶部区域是根据锥形蚀刻表面被蚀刻掉的，因为该蚀刻工艺不是100％选择性的。这也暴露了相邻栅极塞4的氮化硅，这就是为何在Vint-G蚀刻期间需要保护该暴露的材料(请参阅进一步说明)。
在平行于栅极的方向(图7的D-D截面)，触点通孔15保持与TiN掩模8中的原始开口10对齐。由于S/D塞5和PMD层7的材料相同，因此沟槽16和17与触点通孔15的形成同时创建。在这种材料不同的情况下，沟槽蚀刻需要与通孔蚀刻分开进行。
下一步骤是本发明的特色。在晶圆上沉积保形层18，如图8所示。该层为数纳米厚，例如4至6nm，且可藉由原子层沉积(ALD)施加，该技术是本领域已知之技术。层18是保形层，即，它遵循晶圆表面的外形。结合本示例中使用的各种材料，保形层18可以是Ti层与在该Ti层的顶部上的TiN层的堆叠，或者是Ta层与在该Ta层的顶部的TaN层的堆叠。保形层18的材料使其能够抵抗下文所述的V-int G蚀刻。
如图9所示，沉积第二硬掩模20(优选SOC/SOG)。硬掩模20被图案化，参见图10，在硬掩模20中在金属栅极1及其栅极塞4的上方形成开口21，如图10所示。如图11所示，随后形成穿过保护层18、PMD层7和蚀刻停止层6的开口22。产生开口22需要至少一种第一蚀刻配方以从开口21的底部移除保形层18，优选地通过对保形层18进行各向异性蚀刻。然后应用该相同的第一蚀刻配方或一系列更多的蚀刻配方来各向异性地蚀穿PMD层7和蚀刻停止层6，从而将开口21的宽度转移到开口22。最后，塞4、5和间隔件3的平坦化表面被暴露在开口22的底部。在垂直于间隔件3的方向上，开口22位于沟槽17的边界内。在与间隔件3平行的方向上，开口21比硬掩模8中的开口11更宽，因此开口22在此方向上保持与开口11对准(参见图11中的截面C-C)。
第二硬掩模20现在被剥离，参见图12。该步骤不同于现有技术的方法，其中在Vint-G蚀刻期间保持SOC掩模，以保护Vint-A通孔15中暴露的氮化硅。这种保护现在由保形层18实现。因此，用于形成Vint-G触点通孔23的自对准蚀刻工艺现在可以在无碳环境中进行，见图13。如上所述，保形层18抵抗Vint-G蚀刻，这意味着自对准蚀刻工艺是通过应用与用于从开口21底部移除保形层18的蚀刻配方不同的第二蚀刻配方来完成的。第二蚀刻配方可同样包含等离子蚀刻工艺，该等离子蚀刻工艺是已知的并在上述引用文章中也有提及，使用CH2F2基或CH3F基的等离子蚀刻工艺并添加气体O2或H2。
然后，沉积第二共形Ti/TiN层24，见图14。第二保形层24形成用于在下一步骤中施加的金属沉积的扩散阻挡层。第一保形层18可在沉积第二保形层24之前首先剥离，其优点是在各处沉积相同厚度的Ti/TiN。或者，第一层18不剥离，而第二保形层24可以沉积在第一层18的顶部，如图中上的情况所示。这导致一些区域具有较厚的保形层。然而，这在本发明的范围内是可以接受的。
参考图15，下一步骤是金属填充步骤，然后是平坦化步骤，包括移除TiN硬掩模8，从而使得形成Vint-A和Vint-G金属填充通孔连接30和31以及分别与这些通孔连接相连的第一金属化层的导体32和33。用于金属填充步骤的金属可以是根据任何已知方法沉积的铜、钨或铝，例如用于沉积铜的电镀。钨也可以通过原子层沉积(ALD)或化学气相沉积(CVD)来沉积。层18和24是导电层，以不妨碍在金属填充的通孔30和31与相应的S/D和栅电极2和1之间的电接触。
上述实施例不限制本发明的范围。例如，Vint-G蚀刻可以在Vint-A蚀刻之前完成，而不是相反。形成第一金属化层的导体32和33的确切方式不限于上述方式。如说明书中所述，材料的选择可能会影响步骤的顺序。如果PMD 7的材料不同于S/D塞5的材料，沟槽16和17的形成可以在分开的蚀刻步骤中进行，该步骤在通孔15和23形成之前或之后进行。
当在本发明的方法中使用上述材料时，并且当随后沉积的金属是Cu、W或Al时，需要第二保形层24作为金属沉积的扩散阻挡层。但是，如果使用其他材料，第二保形层可能不需要，或者它可能是可选层。例如，当钌用于金属沉积时，不需要扩散阻挡层。
如果沟槽16和17是在通孔15和23形成之后形成的，则第二共形层24将在用于形成沟槽的蚀刻工艺期间保护第二通孔23中不抵抗该后一蚀刻工艺的任何暴露材料。与现有技术方法相比，这是有利的，现有技术采用第三SOC掩模，并在执行沟槽蚀刻之前蚀刻该掩模以在通孔中形成保护塞。
尽管在附图和前述描述中已经详细地图示和描述了本发明，但此类图示和描述应被认为是说明性或示例性的而不是限制性的。在实施所要求保护的发明时，所公开的实施例的其他变型可以由本领域技术人员从对附图、本公开以及所附权利要求的研究而理解和实现。在权利要求中，词语“包括”不排除其他元件或步骤，并且不定冠词“一(“a”或“an”)”不排除复数。在相互不同的从属权利要求中记载某些措施的纯粹事实并不指示不能有利地使用这些措施的组合。权利要求中的任何附图标记不应被解释为限制范围。
除非特别规定，否则对存在、沉积或在另一层或衬底“上”产生的层的描述，包括所述层直接存在、产生或沉积在所述另一层或基板上，即与所述另一层或基板物理接触，以及所述层存在、产生或沉积在一个或在所述层和所述另一层或基板之间的中间层之一或中间层堆叠上。

Claims (7)

1.一种用于生产到纳米级场效应晶体管的栅电极和此后称为S/D电极的源(S)电极或漏(D)电极的通孔连接的方法，所述方法包括：
提供包含多个晶体管的半导体晶圆，所述晶体管包括相互平行的电极的阵列，所述阵列包括栅电极和布置在两个相邻栅电极之间的S/D电极，其中：
每个所述栅电极在每个所述栅电极的顶部上配备有介电栅极塞，
每个所述S/D电极在每个所述S/D电极的顶部上分别配备有介电S/D塞，并且
所述介电栅极塞和所述栅电极的第一组合件以及所述介电S/D塞和所述S/D电极的第二组合件由介电间隔件分隔开，
所述第一组合件、所述第二组合件和所述介电间隔件之间的其余区域填充有介电材料，并且所述介电S/D塞、所述介电栅极塞、所述介电间隔件和所述介电材料的上表面形成平坦化表面，
执行第一光刻和蚀刻工艺以相对于所述介电间隔件以及所述介电S/D塞与所述介电栅极塞中的另一个来局部移除所述介电S/D塞与所述介电栅极塞中的一个的一部分，所述介电S/D塞与所述介电栅极塞中的所述一个的所述部分的移除使得形成第一触点通孔，所述第一触点通孔暴露了所述S/D电极和所述栅电极中的相应一个，其中所述第一光刻和蚀刻工艺相对于所述介电间隔件是自对准的；
在所述半导体晶圆上沉积第一保形层，所述第一保形层在第一接触通孔并覆盖所述介电S/D塞与所述介电栅极塞中的所述另一个；
执行第二光刻和蚀刻工艺，所述第二光刻和蚀刻工艺包括应用至少第一和第二蚀刻配方：
通过应用所述第一蚀刻配方局部去除所述第一保形层的覆盖所述介电S/D塞与所述介电栅极塞中的所述另一个的一部分，
通过应用所述第二蚀刻配方，相对于所述介电间隔件和所述介电S/D塞与所述介电栅极塞中的所述一个局部移除所述介电S/D塞与所述介电栅极塞中的所述另一个的一部分，所述介电S/D塞与所述介电栅极塞中的所述另一个的所述部分的移除造成第二触点通孔的形成，所述第二触点通孔暴露了所述S/D电极与所述栅电极中的相应的另一个，其中所述介电S/D塞与所述介电栅极塞中的所述另一个的所述部分的局部移除相对于所述介电间隔件是自对准的，并且其中所述第一保形层抵抗所述第二蚀刻配方；以及
用导电材料填充所述第一触点通孔和所述第二触点通孔，从而形成自对准的第一和第二通孔连接，所述自对准的第一和第二通孔连接被配置为接触所述S/D电极和所述栅电极中的所述一个以及所述S/D电极和所述栅电极中的所述另一个。
2.如权利要求1所述的方法，其特征在于，
所述第一光刻和蚀刻工艺包括沉积和图案化第一掩模层，以便在所述第一掩模层中形成第一开口，该第一开口在垂直于所述介电间隔件的方向上与所述介电S/D塞与所述介电栅极塞中的所述一个交叠，从垂直于所述介电间隔件的所述方向上看，所述第一开口比所述介电S/D塞与所述介电栅极塞中的所述一个更宽，
所述第二光刻和蚀刻工艺包括沉积和图案化第二掩模层，以便在所述第二掩模层中形成第二开口，所述第二开口在垂直于所述介电间隔件的方向上与所述介电S/D塞与所述介电栅极塞中的所述另一个交叠，从垂直于所述介电间隔件的所述方向上看，所述第二开口比所述介电S/D塞与所述介电栅极塞中的所述另一个更宽。
3.如权利要求2所述的方法，其特征在于，在所述第一光刻和蚀刻工艺和所述第二光刻和蚀刻工艺之前，在所述平坦化表面上沉积金属前介电(PMD)层，其中所述第一和第二掩模层沉积在金属前介电层上，其中所述第一掩模层中的所述第一开口从垂直于所述介电间隔件的方向上所见的宽度在执行所述第一光刻和蚀刻工艺之前，通过蚀穿所述PMD层而被转移以在所述PMD层上形成第一开口，并且，所述第二掩模层中的所述第二开口从垂直于所述介电间隔件的方向上所见的宽度在应用所述第二蚀刻配方之前，通过蚀穿所述PMD层而被转移以在所述PMD层上形成第二开口。
4.如权利要求3所述的方法，其特征在于，所述第一掩模层在所述PMD层中形成所述第一开口之后，并在执行所述第一光刻和蚀刻工艺之前，被移除，并且其中，所述第二掩模层在所述PMD层中形成所述第二开口之后，并在应用所述第二蚀刻配方之前，被移除。
5.如权利要求3所述的方法，其特征在于，在所述第二触点通孔形成之后且在填充所述第二触点通孔之前，在所述半导体晶圆上沉积第二保形层。
6.如权利要求3所述的方法，其特征在于，包括在所述PMD层中形成第一和第二沟槽，并且其中所述填充被配置成填充所述第一触点通孔和第一沟槽，以形成所述第一通孔连接和连接到第一触点通孔的第一导体，并且其中所述填充被配置成填充所述第二触点通孔和第二沟槽，以形成所述第二通孔连接和连接到所述第二触点通孔的第二导体，所述第一和第二导体是被配置为接触所述晶体管的第一金属化层的一部分。
7.如权利要求6所述的方法，其特征在于，被配置为形成所述第一触点通孔的所述第一光刻和蚀刻工艺也在所述PMD层中形成所述第一和第二沟槽。
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