CN107195581A - 到栅极的完全自对准的接触 - Google Patents

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Abstract

一种用于在半导体器件中形成一个或多个自对准栅极触点(560)的方法，包括：向衬底(100)提供包括栅极介电层(420)和栅极电极(550)的至少一个栅极堆叠(520)，以及涂覆所述至少一个栅极堆叠(520)的侧边缘的间隔体材料(320)，所述至少一个栅极堆叠(520)在所述衬底(100)中或所述衬底(100)上的有源区上方。该方法进一步包括：使所述至少一个栅极堆叠(520)的栅极电极(550)相对于所述间隔体材料(320)选择性地凹陷，由此创建第一组凹陷腔；用介电材料栅极盖(340)填充所述第一组凹陷腔；相对于所述间隔体材料(320)选择性地蚀刻所述至少一个栅极堆叠(520)上方的至少一个通孔(920)，穿过所述介电材料栅极盖(340)，由此暴露所述栅极电极(550)；以及在所述至少一个通孔(920)中形成电连接所述栅极电极(550)的栅极触点(560)。对应的器件同样被提供。

Description

到栅极的完全自对准的接触
技术领域
本发明涉及半导体器件领域，且更具体而言，涉及在这样的器件中形成晶体管的栅极触点的方法。
背景技术
在半导体电路的制造中，并且更精确而言，在该制造工艺的流水线阶段的后端，需要形成连接到其对应的接触线的栅极触点。与源极和漏极触点不同，器件通道上可用于放置这些栅极触点的面积非常有限。此外，最小面积规则限制了这些栅极触点能够被制作成如何小的程度。因此，在器件沟道的顶部上形成栅极触点导致对相邻的栅极、源极和漏极触点的遮蔽和短路的形式的干扰，伴随着在这些特征的产生期间对防止小的偏移的无能，这进一步加剧了问题。
从图1中可以看出，结果是栅极触点只能在器件沟道之间形成。此外，为了避免对相邻栅极的干扰，附加地需要栅极触点的一个相邻栅极为非接触式栅极，即电非功能型栅极(electrically non-functional gate)。这些严格的电路设计规则极大地限制了单元布线的灵活性；这是一个随按比例缩放式推进而变得越来越相关的问题。
因此，需要用于形成栅极触点的更好的方法，允许它们在器件沟道中形成。
发明内容
本发明的目的是提供用于对准栅极触点的良好方法。
以上目的通过根据本发明的方法和两种结构来实现。
本发明的各实施例的优点在于，栅极触点可自对准栅极间隔体，由此获得具有最小偏移的栅极触点布置，同时确保栅极触点和相邻的有源触点之间的电隔离(例如源极到栅极以及漏极到栅极隔离)。
本发明的各实施例的优点在于，用于创建自对准栅极触点的方法可以与用于创建自对准有源区触点的方法组合。
本发明的各实施例的优点在于，这些方法与虚设栅极堆叠和虚设有源区电极的使用兼容，虚设栅极堆叠和虚设有源区电极可在它们各自的盖形成之前由自对准功能型栅极堆叠和有源区电极来替代。
本发明的各实施例的优点在于，栅极电极和有源区电极(源电极、漏电极)两者都可由介电材料切割，并且用于这些切割的图案化可针对两种类型的电极单独地且选择性地来执行；由此允许所采用的掩模具有与电极宽度相比过大尺寸的特征，使得更容易执行图案化。
本发明的各实施例的另一个优点在于可以放宽两个电路设计规则：栅极触点现在被允许在器件沟道中，并且栅极触点不再由非接触式栅极靠近。
本发明的各实施例的另一个优点在于，完整的掩模层可被优化掉，因为其足以在栅极堆叠与对应的接触线之间形成单个栅极触点。
在第一方面，本发明涉及一种用于在半导体器件中形成一个或多个自对准栅极触点的方法。该方法包括：向衬底提供包括栅极介电层和栅极电极的至少一个栅极堆叠(其在衬底中或衬底上的有源区上方)，以及涂覆所述至少一个栅极堆叠的侧边缘的间隔体材料。该方法还包括使所述至少一个栅极堆叠的栅极电极相对于所述间隔体材料选择性地凹陷，由此创建第一组凹陷腔；用介电材料栅极盖填充所述第一组凹陷腔；相对于所述间隔体材料选择性地蚀刻所述至少一个栅极堆叠上方的至少一个通孔，穿过所述介电材料栅极盖，由此暴露所述栅极电极；以及在所述至少一个通孔中形成电连接所述栅极电极的栅极触点。
在根据本发明的各实施例的方法中，向衬底提供至少一个栅极堆叠以及涂覆所述至少一个栅极堆叠的侧边缘的间隔体材料可包括：向衬底提供至少一个虚设栅极堆叠；用间隔体材料涂覆所述至少一个虚设栅极堆叠的侧边缘；移除所述至少一个虚设栅极堆叠，从而形成至少一个栅极腔；以及用替代栅极堆叠填充所述至少一个栅极腔。
根据本发明的各实施例的方法还可包括通过另外的介电材料来切割所述至少一个栅极堆叠。
根据本发明的各实施例的方法还可包括在所述至少一个被涂覆的栅极堆叠旁边提供有源区电极。这样的方法可包括提供多个相邻的栅极堆叠，其中提供有源区电极包括填充所述相邻的栅极堆叠之间的间隙。
在根据本发明的各实施例的方法中，提供有源区电极可包括提供接触所述有源区域的导电材料。替代地，提供有源区电极可包括：首先在所述接触区域处提供介电材料，然后打开所述介电材料，以及然后用导电材料填充开口。
根据本发明的各实施例的方法还可包括使所述有源区电极相对于所述间隔体材料选择性地凹陷，由此创建第二组凹陷腔；用介电材料有源区域盖填充所述第二组凹陷腔；相对于所述间隔体材料选择性地蚀刻所述有源区域上方的至少一个通孔，穿过所述介电有源区域盖，由此暴露所述有源区电极；以及形成电连接所述有源区电极的有源区触点。
在根据本发明的各实施例的方法中，掩模可在打开所述接触区域处的介电材料之前被提供，并且可接着在打开所述介电材料之后被移除，从而允许所述介电材料的开口被限制到所述介电材料的子部分。
根据本发明的各实施例的方法还包括在用介电材料栅极盖填充所述第一组凹陷腔之后，由一个或多个电绝缘层以如下方式来覆盖所述结构：使得蚀刻所述至少一个栅极堆叠上方的至少一个通孔包括蚀刻穿过所述电绝缘层并穿过所述介电材料栅极盖。该方法还可包括在形成至少一个栅极触点之后，在所述一个或多个电绝缘层中形成导电材料的至少一条线，并电接触所述至少一个栅极触点(560)。
在根据本发明的各实施例的方法中，由一个或多个电绝缘层来覆盖所述结构包括施加蚀刻停止层。
在根据本发明的各实施例的方法中，由一个或多个电绝缘层来覆盖所述结构包括施加低κ层。
在第二方面，本发明涉及一种半导体器件，包括具有包括栅极介电层和栅极电极的至少一个栅极堆叠以及涂覆所述至少一个栅极堆叠的侧边缘的间隔体材料的衬底，所述至少一个栅极堆叠在所述衬底中或所述衬底上的有源区上方；在至少一个栅极堆叠的顶部上的介电材料栅极盖；以及在穿过介电材料栅极盖的通孔中的至少一个栅极触点，该至少一个栅极触点借助间隔体材料相对于至少一个栅极堆叠自对准。
根据本发明的各实施例的半导体器件还可包括在所述至少一个被涂覆的栅极堆叠旁边的至少一个有源区电极。这样的半导体器件还可包括在穿过所述有源区电极的顶部上的介电材料的通孔中的有源区触点，所述有源区触点借助所述间隔体材料相对于所述有源区电极自对准。
根据本发明的各实施例的半导体器件可包括多个相邻的栅极堆叠，其中所述有源区电极中的至少一个有源区电极位于两个相邻的栅极堆叠之间。
根据本发明的各实施例的半导体器件还可包括介电材料，所述介电材料在其长度的部分上切割所述至少一个栅极堆叠。
根据本发明的各实施例的半导体器件还可包括与所述至少一个栅极触点电接触的导电材料的至少一条线。
根据本发明的各实施例的半导体器件还可包括与所述有源区触点电接触的导电材料的至少一条线。
本发明的特别和优选方面在所附独立和从属权利要求中阐述。从属权利要求中的技术特征可以与独立权利要求的技术特征以及其他从属权利要求的技术特征适当地结合，而不仅仅是其在权利要求中明确阐明的那样。
从下面结合附图的详细描述中，本发明的上述和其他特性、特征和优点将变得显而易见，附图通过示例的方式例示了本发明的原理。给出本描述仅仅是出于示例的目的，而并不限制本发明的范围。以下引用的参考图涉及附图。
附图说明
图1是根据现有技术的到栅极和有源区的连接的侧视图(a)和顶视图(b)。
图2是根据本发明的实施例的到栅极和有源区的连接的侧视图(a)和顶视图(b)。
图3至图15示出了根据本发明的示例的方法的不同步骤。
在不同的附图中，相同的附图标记指代相同或类似的元素。
具体实施方式
虽然将关于具体实施例并参考特定附图描述本发明，但是本发明不限于此而仅由权利要求来限定。所示附图只是示意性而非限制性的。在附图中，出于说明目的，将某些元素的尺寸放大且未按比例绘出。尺寸和相对尺寸并不对应于为实践本发明的实际缩减。
此外，说明书和权利要求中的术语第一、第二和第三等用于区别类似的元件，而不一定用于描述时间、空间、排列或任何其他方式的先后顺序。应该理解，如此使用的这些术语在合适环境下可以互换，并且在此描述的本发明的实施例能够以除了本文描述或示出的之外的其他顺序来操作。
此外，说明书和权利要求中的术语顶部、底部、上方、下方等等用于描述性的目的并且不一定用于描述相对位置。应该理解，如此使用的这些术语在合适环境下可以互换，并且在此描述的本发明的实施例能够以除了本文描述或示出的之外的其他顺序来操作。
应当注意，权利要求中所使用的术语“包括”不应被解释为限于此后列出的手段；它不排除其他元件或步骤。它由此应当被解释为指定存在所声明的特征、整数、如所称谓的步骤或组件，但是不排除存在或添加一个或多个其他特征、整数、步骤或组件、或者它们的组。因此，措词“一种包括装置A和B的设备”的范围不应当被限定于仅由组件A和B构成的设备。这意味着该设备的唯一与本发明有关的组件是A和B。
类似地，应注意如权利要求书中所使用的术语“耦合”不应当被解释为仅限于直接连接。可使用术语“耦合”和“连接”连同其衍生词。应当理解的是，这些术语不意味着它们是彼此的同义词。因此，表述“设备A耦合至设备B”的范围不应受限于设备A的输出直接连接至设备B的输入的设备或系统。它表示在A的输出与B的输入之间存在路径，该路径可以是包括其它设备或装置的路径。“耦合”可意味着两个或更多部件直接的物理或电接触，或者意味着两个或更多部件没有直接接触但彼此仍然共同合作或彼此相合。
本说明书中对“一个实施例”或“一实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。由此，短语“在一个实施例中”或“在实施例中”在贯穿本说明书的各个地方的出现不一定都引用相同的实施例，但是可以如此。此外，在一个或多个实施例中，具体特征、结构、或者特性可以任何合适的方式组合，如根据本公开对本领域普通技术人员将是显而易见的。
类似地，应当领会在本发明的示例性实施例的描述中，出于流线型化本公开和辅助对各个发明性方面中的一个或多个发明性方面的理解的目的，本发明的各个特征有时被一起归组在单个实施例、附图、或者其描述中。然而，这种公开方式不应被解释为反映了这样一种意图，即所要求保护的发明需要比各权利要求清楚记载的特征要多的特征。相反，如所附权利要求书所反映，创造性方面存在于比单个先前已公开实施例的所有特征少的特征中。因此，详细描述之后的权利要求由此被明确地结合到该详细描述中，其中每一项权利要求本身代表本发明的单独实施例。
此外，尽管此处描述的一些实施例包括其他实施例中所包括的一些特征但没有其他实施例中包括的其他特征，但是不同实施例的特征的组合意图落在本发明的范围内，并且形成如本领域技术人员所理解的不同实施例。例如，在所附的权利要求书中，所要求保护的实施例中的任何实施例均可以任何组合来使用。
在本文中所提供的描述中，大量具体细节得到阐述。然而，应当理解可在没有这些具体细节的情况下实践本发明的实施例。在其他实例中，为了不混淆对本说明书的理解，未详细地示出熟知的方法、结构和技术。
提供以下术语仅仅是为了帮助对本发明的理解。
如本文所使用的，当第一材料被称为相对于第二材料被选择性地蚀刻或凹陷时，这意味着第一材料比起第二材料被蚀刻或凹陷得更快。优选地，蚀刻或凹陷工艺对第一材料进行蚀刻或凹陷比起对第二材料将至少快两倍，或更优选地至少快五倍，还更优选地至少快10倍。
在第一方面，本发明涉及一种用于在半导体器件中形成一个或多个自对准栅极触点(560)的方法。
该方法包括：向衬底(100)提供包括栅极介电层(420)和栅极电极(550)的至少一个栅极堆叠(520)(其在衬底(100)中或衬底(100)上的有源区上方)，以及涂覆该至少一个栅极堆叠(520)的侧边缘的间隔体材料(320)。
有源区是包括在半导体器件的功能中发挥积极作用的有源区域(600)的区。例如，在场效应晶体管中，有源区通常包括源极、漏极和连接两者的沟道。栅极堆叠(520)位于有源区上方并且通常覆盖其一部分。栅极堆叠(520)可例如覆盖场效应晶体管中的沟道的至少一部分。栅极介电层(420)通常位于栅极电极(550)与有源区之间，并且防止两者之间的直接电接触。间隔体材料(320)通常是电绝缘材料，其防护栅极电极(550)免遭沿侧边缘的电接触。
该方法进一步包括：
使至少一个栅极堆叠(520)的栅极电极(550)相对于间隔体材料(320)选择性地凹陷，由此创建第一组凹陷腔；
用介电材料栅极盖(340)填充第一组凹陷腔；
相对于间隔体材料(320)选择性地蚀刻至少一个栅极堆叠(520)上方的至少一个通孔(920)，穿过介电材料栅极盖(340)，由此暴露栅极电极(550)；以及
在至少一个通孔(920)中形成电连接栅极电极(550)的栅极触点(560)。
使栅极电极(550)凹陷通常涉及蚀刻栅极电极(550)的顶部部分。在优选实施例中，暴露栅极电极(550)可包括完全地移除栅极电极(550)的一部分上方的覆盖材料，由此在该部分上方物理地暴露栅极电极(550)。在其他实施例中，暴露栅极电极(550)可包括仅部分地移除栅极电极(550)的一部分上方的覆盖材料，使得稍后形成的栅极触点(560)借助于隧道电流电连接到栅极电极(550)，同时保留栅极电极(550)的一部分被物理地覆盖。形成栅极触点(560)通常包括用导电材料(740、750)填充至少一个通孔(920)。
在各实施例中，任何蚀刻、凹陷、填充和形成步骤可附加地包括平坦化步骤，诸如化学－机械平坦化步骤。平坦化步骤有利地允许任何覆盖层被移除并且允许半导体器件具有水平的顶表面，从而促成进一步的处理步骤。
对图2作出参考。通过在栅极电极(550)的顶部上形成盖并且随后相对于间隔体材料(320)选择性地蚀刻至少一个通孔(920)，通孔(920)被有利地自对准到间隔体材料(320)。该自对准有利地导致了具有最小偏移的栅极触点(560)布置，同时确保与相邻触点的电隔离。进而，这样的栅极触点(560)布置有利地允许栅极触点(560)在器件沟道内被形成。
在本发明的各实施例中，向衬底(100)提供至少一个栅极堆叠(520)以及涂覆该至少一个栅极堆叠(520)的侧边缘的间隔体材料(320)可包括：
向衬底(100)提供至少一个虚设栅极堆叠(dummy gate stack)(510)；
用间隔体材料(320)涂覆该至少一个虚设栅极堆叠(510)的侧边缘；
移除该至少一个虚设栅极堆叠(510)，从而形成至少一个栅极腔；以及
用替代栅极堆叠(520)填充该至少一个栅极腔。
在各实施例中，用间隔体材料(320)涂覆至少一个虚设栅极堆叠(510)的侧边缘可包括涂覆至少一个虚设栅极堆叠(510)的侧向侧和顶部侧，并且随后移除顶部涂覆。例如，可以作为平坦化步骤的一部分来移除顶部涂覆。
栅极堆叠(520)可通过利用虚设栅极堆叠(510)来获得，虚设栅极堆叠(510)随后被实际的、功能型栅极堆叠(520)替代。该方法有利地提供了一种简单的方式来制作包括多个单独材料层的实际的栅极堆叠(520)。栅极堆叠(520)可例如包括诸如高κ电介质(high-κdielectric)之类的栅极介电层(420)、功函数调节金属层(530)和填充金属(540)。
在本发明的各实施例中，该方法还可包括通过另外的介电材料(330)来切割至少一个栅极堆叠(520)。
切割栅极堆叠(520)有利地允许将一个栅极堆叠(520)分成多个栅极堆叠(520)。在优选实施例中，切割栅极堆叠(520)可在提供间隔体材料(320)之后来执行。这在本领域中可称为“后期栅极切割(late gate cut)”。在某些实施例中，切割栅极堆叠(520)可相对于间隔体材料(320)来选择性地执行。相对于间隔体材料(320)选择性地切割栅极堆叠(520)有利地确保栅极堆叠(520)不短路到相邻的栅极堆叠(520)。在其他实施例中，切割栅极堆叠(520)可在提供间隔体材料(320)之前来执行。此外，在其中用栅极堆叠(520)来替代虚设栅极堆叠(510)的实施例中，切割栅极堆叠(520)可包括切割虚设栅极堆叠(510)，由此在替代之后获得切割式栅极堆叠(520)。
在本发明的各实施例中，该方法还可包括在至少一个被涂覆的栅极堆叠(520)旁边提供有源区电极(620)。
在本发明的各实施例中，该方法可包括提供多个相邻的栅极堆叠(520)，其中提供有源区电极(620)可包括填充相邻的栅极堆叠(520)之间的间隙。
在本发明的各实施例中，提供有源区电极(620)可包括提供接触有源区域(600)的导电材料(630、640)。
在本发明的各实施例中，提供有源区电极(620)可包括
首先在接触区域处提供介电材料(610)，
然后打开介电材料(610)，以及
然后用导电材料(630、640)填充开口。
有源区电极(620)有利地允许有源区中的有源区域(600)被电操作。例如，在场效应晶体管中，到源极和漏极的有源区电极(620)可被提供。
在本发明的各实施例中，该方法还可包括：
使有源区电极(620)相对于间隔体材料(320)选择性地凹陷，由此创建第二组凹陷腔；
用介电材料有源区域盖(350)填充第二组凹陷腔；
相对于间隔体材料(320)选择性地蚀刻有源区域上方的至少一个通孔(920)，穿过介电有源区域盖(350)，由此暴露有源区电极(620)；
形成电连接有源区电极(620)的有源区触点(650)。
在一些实施例中，介电材料栅极盖(340)和介电材料有源区域盖(350)可以但不必由相同的材料制成。不同的材料(选择性材料)可能具有益处，但也有在加工期间需要更多掩模的缺点。
在优选实施例中，栅极触点(560)和有源区触点(650)可由相同的材料制成。
类似于栅极电极(550)，通过在有源区电极(620)的顶部上形成盖并且随后相对于间隔体材料(320)选择性地蚀刻至少一个通孔(920)，通孔(920)被有利地自对准到间隔体材料(320)。在该自对准通孔(920)中形成的触点有利地显示其布置的最小偏移，同时确保与相邻触点的电隔离。
在本发明的各实施例中，掩模可在打开接触区域处的介电材料(610)之前被提供，并且接着在打开介电材料(610)之后被移除，从而允许介电材料(610)的开口被限制到介电材料(610)的子部分。
类似于切割栅极堆叠(520)，在子部分上打开介电材料(610)有利地允许多个电断开的有源区电极(620)被形成。有利地，这些有源区电极(620)每个可被分开地接触而不彼此干扰。
在本发明的各实施例中，该方法还可包括在用介电材料栅极盖(340)(同时或不同时地)填充第一和第二组凹陷腔之后，由一个或多个电绝缘层(710、720、730)以如下方式来覆盖该结构：使得蚀刻至少一个栅极堆叠(520)上方的至少一个通孔(920)包括蚀刻穿过电绝缘层(710、720、730)并穿过介电材料栅极盖(340)。
在本发明的各实施例中，该方法还可包括在形成至少一个栅极触点(560)之后，在一个或多个电绝缘层(710、720、730)中形成导电材料(740、750)的至少一条第一线(760)(栅极线)，电接触至少一个栅极触点(560)。
在各实施例中，该方法还可包括在形成至少一个有源区触点(650)之后，在一个或多个电绝缘层(710、720、730)中形成导电材料(740、750)的至少一条第二线(760)(有源区域线)，电接触至少一个有源区触点(650)。
在优选实施例中，至少一个沟槽(910)在一个或多个电绝缘层(710、720、730)的至少顶部部分内被蚀刻，并且形成至少一条第二线(760)包括在沟槽(910)内形成至少一条第二线(760)。
在优选实施例中，第一线和/或第二线(760)可由与栅极触点(560)和/或有源区触点(650)相同的材料制成。
在优选实施例中，形成栅极触点(560)、形成有源区触点(650)以及形成第一和/或第二线(760)可包括在单个步骤中用导电材料(740、750)来填充通孔(920)和沟槽(910)。
在填充凹陷腔之后由一个或多个电绝缘层(710、720、730)来覆盖该结构有利地允许线(760)在与栅极电极(550)和/或有源区电极(620)隔离的一个或多个绝缘层上方被提供。这些线(760)可通过与栅极电极(550)和/或有源区电极(620)的相应的触点(560、650)相接触来连接到这些栅极电极(550)和/或有源区电极(620)。这可例如通过经由用导电材料(740、750)填充一个或多个通孔(920)和沟槽(910)(作为单个步骤的一部分)以形成一个或多个触点(560、650)和线(760)来实现。
在本发明的各实施例中，由一个或多个电绝缘层(710、720、730)来覆盖该结构可包括施加蚀刻停止层(etch stop layer)(710)。
蚀刻停止层(710)是在一些选定的蚀刻条件下足以不被蚀刻的层。蚀刻停止层(710)的使用有利地保护下面的结构在使用这些蚀刻条件时不被蚀刻。例如，当在第一蚀刻期间蚀刻一个或多个通孔(920)时，蚀刻停止层(710)可被蚀刻，但是当在第二蚀刻期间蚀刻一个或多个沟槽(910)时，蚀刻停止层(710)可不被蚀刻。这通过保护其中没有通孔(920)被蚀刻的栅极盖(340)和/或有源区域盖(350)从而允许线(760)仅连接到栅极触点(560)和/或有源区触点(650)。
在本发明的各实施例中，由一个或多个电绝缘层(710、720、730)来覆盖该结构可包括施加低κ层(low-κlayer)(720)。
低κ介电层(720)有利地提供良好的电绝缘。
在第二方面，本发明还涉及一种半导体器件，包括：
具有包括栅极介电层(420)和栅极电极(550)的至少一个栅极堆叠(520)(其在衬底(100)中或衬底(100)上的有源区上方)以及涂覆该至少一个栅极堆叠(520)的侧边缘的间隔体材料(320)的衬底(100)；
在至少一个栅极堆叠(520)的顶部上的介电材料栅极盖(340)；
在穿过介电材料栅极盖(340)的通孔(920)中的至少一个栅极触点(560)，该至少一个栅极触点(560)借助间隔体材料(320)相对于至少一个栅极堆叠(520)自对准。
在本发明的各实施例中，半导体器件还可包括在至少一个被涂覆的栅极堆叠(520)旁边的至少一个有源区电极(620)。
在本发明的各实施例中，半导体器件还可以包括在穿过有源区电极(620)的顶部上的介电材料(350)的通孔(920)中的有源区触点(650)，该有源区触点(650)借助间隔体材料(320)相对于有源区电极(620)自对准。
在本发明的各实施例中，半导体器件可包括多个相邻的栅极堆叠(520)，其中至少一个有源区电极(620)位于两个相邻的栅极堆叠(520)之间。
在本发明的各实施例中，半导体器件还可包括在其长度的部分上切割至少一个栅极堆叠(520)的介电材料(330)。
在本发明的各实施例中，半导体器件还可包括与至少一个栅极触点(560)电接触的导电材料(740、750)的至少一条第一线(760)。
在本发明的各实施例中，半导体器件还可包括与有源区触点(650)电接触的导电材料(740、750)的至少一条第二线(760)。
现在将通过本发明的若干实施例的详细描述来描述本发明。显然，根据本领域技术人员的知识能够配置本发明的其他实施例而不背离本发明的真正精神和技术示教，本发明仅受限于所附权利要求书的各条款。
将对晶体管作出参考。这些是具有第一主电极(诸如漏极)、第二主电极(诸如源极)和控制电极(诸如用于控制第一和第二主电极之间的电荷流动的栅极)的三端子器件。
示例：在FinFET中的自对准栅极触点和有源触点的形成
衬底(100)被提供，包括具有翅片(fin)(200)的Si层、浅沟槽隔离层(STI；310)、覆盖这些翅片(200)和该STI层的虚设栅极堆叠氧化物(410)，以及垂直设置在翅片(200)上的多晶硅虚设栅极堆叠(510)(参见图3)。虚设栅极堆叠(510)由Si3N4间隔体材料(320)加盖。
现在对图4作出参考。虚设栅极堆叠(510)和翅片(200)进一步用Si3N4间隔体材料(320)来涂覆。
参考图5，被Si3N4涂覆的(320)虚设栅极堆叠(510)之间的空间用SiO2介电材料(610)来填充，并且该结构随后被平坦化，在虚设栅极堆叠(510)的顶部停止。随后相对于间隔体材料选择性地切割虚设栅极堆叠(510)，以便确保线(760)能够连接到切割式栅极，而没有短路到相邻栅极的风险。为此，掩模层(未示出)被施加在结构上，并且切割设计被光刻地限定在掩模层中。虚设栅极堆叠(510)随后被蚀刻，其中切割式掩模是打开的。相对于SiO2介电材料(610)和Si3N4间隔体材料(320)，蚀刻工艺(例如溴基蚀刻)被设计成对于多晶硅虚设栅极堆叠材料(510)具有选择性；这种增加的选择性允许临界尺寸和覆盖要求被减少，进而允许超过实际虚设栅极堆叠(510)尺寸的掩模被使用。切口用碳氧化硅(SiOC)介电材料(330)来填充，并且SiO2介电材料(610)和虚设栅极堆叠(510)层上方的覆盖层在平坦化步骤中被移除。
现在对图6作出参考。虚设栅极堆叠(510)在多个步骤中由替代栅极堆叠(520)来替代。首先，虚设栅极堆叠(510)和虚设栅极堆叠氧化物(410)(例如使用基于四甲基氢氧化铵(TMAH)的湿蚀刻)相对于Si3N4间隔体材料(320)和SiO2介电材料(610)被选择性地蚀刻掉。随后，高κ栅极介电层(420)(例如HfO2)，以及功函数调节金属(例如TiN)层(530)被沉积。最后，用填充金属(540)(例如W)来填充剩余的沟槽，形成栅极电极(550)，并且任何覆盖层通过化学－机械平坦化(CMP)被移除。
在图7的方法步骤中，栅极堆叠(520)的所有导电部分(即功函数调节金属(530)和填充金属(540))通过干法或湿法蚀刻工艺(例如基于SF6的等离子体蚀刻)相对于SiO2介电材料(610)和Si3N4间隔体材料(320)被选择性地凹陷。在功函数调节金属(530)与填充金属(540)之间存在类似的蚀刻率(etch rate)。
在图8的方法步骤中，用SiOC介电栅极盖(340)来填充凹陷腔，并且覆盖层被移除。
在图9的方法步骤中，SiO2介电材料(610)和虚设栅极堆叠氧化物(410)(例如使用高聚合速率基于碳氟化合物的等离子体蚀刻)相对于Si3N4间隔体材料(320)、HfO2高κ栅极介电层(420)和SiOC介电盖(330、340)被选择性地蚀刻，形成沟槽并且暴露源极和漏极有源区域(600)。为了将不相关的有源区域(600)(例如，n-p或邻接的单元)彼此隔离，通过用合适的沟槽触点图案执行穿过中间掩模层(未示出)的蚀刻，仅在SiO2介电材料(610)的子部分上执行蚀刻。中间掩模层中的图案可通过光刻工艺(其可在单次曝光(例如电子束或极UV光刻)中印刷所需的特征尺寸)，或者通过多次图案化工艺(例如双光刻－双蚀刻、光刻－光刻冻结(lithography-lithography-freeze)、自对准双图案化或四重图案化)来获得。通过蚀刻工艺的选择性，中间图像在这种情况下再次不限于有源区域(600)的尺寸，并且图像可替代地在栅极区上延伸；栅极电极(550)和有源区电极(620)之间的隔离将由Si3N4间隔体材料(320)保证。
在图10所示的方法步骤中，与源极和漏极有源区域(600)进行电接触的有源区电极(620)通过硅化物、直接接触或MIS接触方法来形成。金属阻挡层(630)(诸如TiN或WN)被沉积，并且沟槽随后用钨(640)来填充。覆盖层在CMP步骤中被移除。
在图11所示的方法步骤中，有源区电极(620)被凹陷，所得到的腔用SiOC有源区域盖(350)来填充，并且覆盖层被移除。
在图12所示的方法步骤中，中间金属层(700)将通过沟槽优先－金属－硬掩模(trench-first-metal-hardmask)双镶嵌(dual-damascene)工艺形成。至此，蚀刻停止层(710)(诸如碳氮化硅(SiCN))、低κ电介质(720)(诸如SiOC或多孔有机硅酸盐玻璃)以及氧化物层(730)(诸如SiO2)被沉积。随后，硬掩模(800)(诸如TiN硬掩模)被沉积在顶部上，并且对应于中间金属层(700)的沟槽(910)被图案化成硬掩模(800)。
在图13所示的方法步骤中，通孔(920)被蚀刻穿过氧化物(730)、低κ电介质(720)和蚀刻停止层(710)蚀刻，同时最小化对间隔体材料(320)的侵蚀。这可通过选择可相对于间隔体材料(320)被选择性地蚀刻的蚀刻停止层(710)或者更简单地通过将蚀刻停止层(710)被打开之后的过蚀刻时间(overetch time)最小化来实现。
在图14所示的方法步骤中，硬掩模(800)中的沟槽(910)被向下蚀刻到蚀刻停止层(710)，将蚀刻停止层(710)保留在位。通孔(920)被蚀刻穿过SiOC栅极盖(340)和有源区域盖(350)，从而暴露栅极堆叠(520)和有源区电极(620)。通孔(920)的蚀刻相对于间隔体材料(320)和蚀刻停止层(710)被选择性地执行；其中对间隔体材料(320)的选择性确保了栅极与有源区触点(650)之间的隔离距离，而对蚀刻停止层(710)的选择性确保了一方面的中间金属层(700)与另一方面的栅极堆叠(520)和有源区电极(620)之间的隔离距离。
在图15所示的方法步骤中，用于形成中间金属层(700)的沟槽优先－金属－硬掩模双镶嵌工艺通过沉积金属阻挡层(740)并用Cu填充金属(750)填充通孔(920)和沟槽(910)来完成，从而分别获得栅极和有源区触点(560、650)和线(760)。硬掩模可在填充步骤之前或之后被移除。在填充步骤之前将其移除对于实际填充而言是更好的，但是找到合适的蚀刻化学品可能证明是困难的。在填充之后将其移除可例如借助典型的CMP来完成。
可以理解，尽管本文针对根据本发明的设备讨论了优选实施例、具体结构和配置以及材料，但是可做出形式和细节上的各种改变或修改而不背离本发明的范围和精神。例如，上面给出的任何分子式仅代表可被使用的步骤。可从框图中增删功能，且可在功能框之间互换操作。在本发明范围内可对所述方法增删步骤。

Claims (20)

1.一种用于在半导体器件中形成一个或多个自对准栅极触点(560)的方法，包括：
向衬底(100)提供包括栅极介电层(420)和栅极电极(550)的至少一个栅极堆叠(520)，以及涂覆所述至少一个栅极堆叠(520)的侧边缘的间隔体材料(320)，所述至少一个栅极堆叠(520)在所述衬底(100)中或所述衬底(100)上的有源区上方；
使所述至少一个栅极堆叠(520)的栅极电极(550)相对于所述间隔体材料(320)选择性地凹陷，由此创建第一组凹陷腔；
用介电材料栅极盖(340)填充所述第一组凹陷腔；
相对于所述间隔体材料(320)选择性地蚀刻所述至少一个栅极堆叠(520)上方的至少一个通孔(920)，穿过所述介电材料栅极盖(340)，由此暴露所述栅极电极(550)；
在所述至少一个通孔(920)中形成电连接所述栅极电极(550)的栅极触点(560)。
2.根据权利要求1所述的方法，其特征在于，向衬底(100)提供至少一个栅极堆叠(520)以及涂覆所述至少一个栅极堆叠(520)的侧边缘的间隔体材料(320)包括：
向衬底(100)提供至少一个虚设栅极堆叠(510)；
用间隔体材料(320)涂覆所述至少一个虚设栅极堆叠(510)的侧边缘；
移除所述至少一个虚设栅极堆叠(510)，从而形成至少一个栅极腔；以及
用替代栅极堆叠(520)填充所述至少一个栅极腔。
3.根据前述权利要求中任一项所述的方法，其特征在于，还包括通过另外的介电材料(330)来切割所述至少一个栅极堆叠(520)。
4.根据前述权利要求中任一项所述的方法，其特征在于，还包括在所述至少一个被涂覆的栅极堆叠(520)旁边提供有源区电极(620)。
5.根据权利要求4所述的方法，其特征在于，该方法包括提供多个相邻的栅极堆叠(520)，其中提供有源区电极(620)包括填充所述相邻的栅极堆叠(520)之间的间隙。
6.根据权利要求4或5中任一项所述的方法，其特征在于，提供有源区电极(620)包括提供接触所述有源区域(600)的导电材料(630、640)。
7.根据权利要求4或5中任一项所述的方法，其特征在于，其中提供有源区电极(620)包括：
首先在接触区域处提供介电材料(610)，
然后打开所述介电材料(610)，以及
然后用导电材料(630、640)填充开口。
8.根据权利要求6或7中任一项所述的方法，其特征在于，还包括：
使所述有源区电极(620)相对于所述间隔体材料(320)选择性地凹陷，由此创建第二组凹陷腔；
用介电材料有源区域盖(350)填充所述第二组凹陷腔；
相对于所述间隔体材料(320)选择性地蚀刻所述有源区域上方的至少一个通孔(920)，穿过所述介电有源区域盖(350)，由此暴露所述有源区电极(620)；
形成电连接所述有源区电极(620)的有源区触点(650)。
9.根据权利要求7或8中任一项所述的方法，其特征在于，掩模在打开所述接触区域处的介电材料(610)之前被提供，并且接着在打开所述介电材料(610)之后被移除，从而允许所述介电材料(610)的开口被限制到所述介电材料(610)的子部分。
10.根据前述权利要求中任一项所述的方法，其特征在于，还包括在用介电材料栅极盖(340)填充所述第一组凹陷腔之后，由一个或多个电绝缘层(710、720、730)以如下的方式来覆盖所述结构：使得蚀刻所述至少一个栅极堆叠(520)上方的至少一个通孔(920)包括蚀刻穿过所述电绝缘层(710、720、730)并穿过所述介电材料栅极盖(340)。
11.根据权利要求10所述的方法，其特征在于，还包括在形成至少一个栅极触点(560)之后，在所述一个或多个电绝缘层(710,720,730)中形成导电材料(740、750)的至少一条线(760)，电接触所述至少一个栅极触点(560)。
12.根据权利要求10或11中任一项所述的方法，其特征在于，由一个或多个电绝缘层(710、720、730)来覆盖所述结构包括施加蚀刻停止层(710)。
13.根据权利要求10或12中任一项所述的方法，其特征在于，由一个或多个电绝缘层(710、720、730)来覆盖所述结构包括施加低κ层(720)。
14.一种半导体器件，包括：
具有包括栅极介电层(420)和栅极电极(550)的至少一个栅极堆叠(520)(100)以及涂覆所述至少一个栅极堆叠(520)的侧边缘的间隔体材料(320)的衬底，所述至少一个栅极堆叠(520)在所述衬底(100)中或所述衬底(100)上的有源区上方；
在所述至少一个栅极堆叠(520)的顶部上的介电材料栅极盖(340)；
在穿过介电材料栅极盖(340)的通孔(920)中的至少一个栅极触点(560)，所述至少一个栅极触点(560)借助间隔体材料(320)相对于所述至少一个栅极堆叠(520)自对准。
15.根据权利要求14所述的半导体器件，其特征在于，还包括在所述至少一个被涂覆的栅极堆叠(520)旁边的至少一个有源区电极(620)。
16.根据权利要求15所述的半导体器件，其特征在于，还包括在穿过所述有源区电极(620)的顶部上的介电材料(350)的通孔(920)中的有源区触点(650)，所述有源区触点(650)借助所述间隔体材料(320)相对于所述有源区电极(620)自对准。
17.根据权利要求15或16所述的半导体器件，其特征在于，包括多个相邻的栅极堆叠(520)，其中所述有源区电极(620)中的至少一个有源区电极位于两个相邻的栅极堆叠(520)之间。
18.根据权利要求14至17中任一项所述的半导体器件，其特征在于，还包括介电材料(330)，所述介电材料(330)在其长度的部分上切割所述至少一个栅极堆叠(520)。
19.根据权利要求14至18中任一项所述的半导体器件，其特征在于，还包括与所述至少一个栅极触点(560)电接触的导电材料(740、750)的至少一条线(760)。
20.根据权利要求16至19中任一项所述的半导体器件，其特征在于，还包括与所述有源区触点(650)电接触的导电材料(740、750)的至少一条线(760)。
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