CN107369646B - 位于晶体管栅极上方的气隙以及相关方法 - Google Patents

位于晶体管栅极上方的气隙以及相关方法 Download PDF

Info

Publication number
CN107369646B
CN107369646B CN201710334542.6A CN201710334542A CN107369646B CN 107369646 B CN107369646 B CN 107369646B CN 201710334542 A CN201710334542 A CN 201710334542A CN 107369646 B CN107369646 B CN 107369646B
Authority
CN
China
Prior art keywords
layer
air gap
opening
interconnect
transistor gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710334542.6A
Other languages
English (en)
Other versions
CN107369646A (zh
Inventor
Z-X·贺
马克·D·贾菲
兰迪·L·沃夫
亚文·Ｊ·乔瑟夫
布莱特·T·古奇
安东尼·K·史塔佩尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries US Inc
Original Assignee
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Inc filed Critical GlobalFoundries Inc
Publication of CN107369646A publication Critical patent/CN107369646A/zh
Application granted granted Critical
Publication of CN107369646B publication Critical patent/CN107369646B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明涉及位于晶体管栅极上方的气隙以及相关方法，其中，一种半导体装置可包括：位于装置层中的晶体管栅极；位于该装置层上方的互连层；以及延伸穿过该互连层以接触该晶体管栅极的上表面的气隙。该气隙提供机制以降低使用SOI衬底的应用例如射频开关的导通电阻及关态电容。

Description

位于晶体管栅极上方的气隙以及相关方法
技术领域
本发明涉及半导体装置，尤其涉及位于晶体管栅极上方的气隙及其形成方法。该气隙降低例如绝缘体上半导体(semiconductor-on-insulator；SOI)衬底中的射频开关等应用中的关态电容(Coff)。
背景技术
射频(radio frequency；RF)开关被广泛用于远程通信设备例如智能手机中，以通过传输路径路由高频远程通信信号。例如，RF开关普遍用于智能手机中，以允许在不同地形中使用不同的数字无线技术标准。当前的RF开关通常利用绝缘体上半导体(SOI)衬底制造。典型地，SOI衬底使用层式硅-绝缘体-硅衬底替代较传统的硅衬底(块体衬底)。基于SOI的装置与传统的硅构建装置的不同之处在于：硅结位于电性绝缘体(典型为二氧化硅或(较少见)蓝宝石)上方。
在SOI衬底中形成RF开关的一个挑战是控制两个相互冲突的参数：导通电阻(Ron)，即当功率开启时该开关的电阻；以及关态电容(Coff)，其表示可能发生于系统内的串扰或噪声的量，也就是一个电路上所传输的信号对另一个电路造成不良影响的量。当该RF开关开启时，Ron较佳为尽可能低，以减少功率消耗，且应当最大限度地降低Coff，以降低不想要的耦合噪声。在传统的半导体制程中，降低Ron或Coff导致在另一个参数中产生相反的效果。
发明内容
本发明的第一态样涉及一种形成半导体装置的气隙的方法,该方法包括：形成气隙掩膜，暴露装置层上方的互连层的部分，该装置层在其中包括晶体管栅极；在该晶体管栅极上方利用该气隙掩膜穿过该互连层蚀刻开口，该开口暴露该互连层的介电质的侧壁；移除该气隙掩膜；凹入该开口中的该互连层的该介电质的暴露的该侧壁；以及通过沉积气隙覆盖层以在该互连层的表面密封该开口，从而在该晶体管栅极上方形成气隙。
本发明的第二态样包括一种半导体装置，该半导体装置包括：位于装置层中的晶体管栅极；位于该装置层上方的互连层；以及延伸穿过该晶体管栅极上方的该互连层的气隙。
本发明的第三态样涉及一种射频绝缘体上半导体(radio frequencysemiconductor-on-insulator；RFSOI)开关，其包括：位于SOI衬底的绝缘体上半导体(SOI)层中的晶体管栅极；位于该SOI层上方的互连层，该互连层包括位于该SOI层上方的局部互连层以及位于该局部互连层上方的第一金属层；以及延伸穿过该晶体管栅极上方的该互连层的介电质的气隙。
通过下面有关本发明的实施例的更详细说明，本发明的上述及其它特征将变得清楚。
附图说明
将通过参照下面的附图来详细说明本发明的实施例，该些附图中类似的附图标记表示类似的元件，以及其中：
图1显示依据本发明的方法的实施例的剖视图。
图2显示示例晶体管栅极的放大剖视图。
图3A至3E显示依据本发明的方法的实施例蚀刻开口的剖视图。
图4显示依据本发明的实施例移除气隙掩膜的剖视图。
图5至7显示部分经历依据本发明的方法的结构的实施例的平面视图。
图8A至8C显示依据本发明的实施例凹入开口的剖视图。
图9显示依照图8B实施例的细节的放大剖视图。
图10显示依据本发明的实施例的方法及半导体装置例如射频SOI开关(在其晶体管栅极上方具有气隙)的剖视图。
图11及12显示依据本发明的实施例的替代方法及替代半导体装置(在其晶体管栅极上方具有气隙)的剖视图。
应当注意，本发明的附图并非按比例绘制。该些附图意图仅显示本发明的典型态样，因此不应当被认为限制本发明的范围。该些附图中，类似的附图标记表示该些附图之间类似的元件。
具体实施方式
本发明涉及形成半导体装置的方法，该半导体装置包括位于晶体管栅极上方的气隙以降低该晶体管栅极与用以接触该晶体管的源极及漏极的相邻线、接触及过孔之间的电容。当该晶体管被用于例如绝缘体上半导体(SOI)衬底或块体(非SOI)衬底中的射频(RF)开关等应用时，此电容降低可降低该晶体管的关态电容。通过控制本征场效应晶体管(fieldeffect transistor；FET)电容的主要因素的其中之一：接触或局部互连层及第一金属层的有效介电常数，依据本发明的各种实施例使用位于晶体管栅极上方的气隙提供机制以降低使用该气隙的任意装置的关态电容。尽管将会就SOI衬底并就RF开关来说明本发明的教导，但将理解，该些实施例可应用于各种替代半导体装置，例如但不限于低噪声放大器(lownoise amplifier；LNA)以及功率放大器。另外，该些教导可应用于不同的衬底，例如块体衬底。
请参照图1，其显示依据本发明的实施例形成半导体装置的气隙的方法的第一制程的剖视图。图1显示形成装置层102及互连层104以后的半导体装置100。装置层102被显示为包括绝缘体上半导体(SOI)衬底106，该SOI衬底包括半导体衬底108，在该半导体衬底上方具有绝缘体层110，且在该绝缘体层上方具有绝缘体上半导体(SOI)层112。衬底108及SOI层112可包括但不限于硅、锗、硅锗、碳化硅，以及基本由具有由式AlX1GaX2InX3AsY1PY2NY3SbY4定义的组成的一种或多种III-V族化合物半导体组成的物质，其中，X1、X2、X3、Y1、Y2、Y3及Y4表示相对比例，分别大于或等于0且X1+X2+X3+Y1+Y2+Y3+Y4＝1(1是总的相对摩尔量)。其它合适的材料包括具有组成ZnA1CdA2SeB1TeB2的II-VI族化合物半导体，其中，A1、A2、B1及B2是相对比例，分别大于或等于零，且A1+A2+B1+B2＝1(1是总的摩尔量)。而且，可应变部分或全部半导体衬底108和/或SOI层112。例如，可应变SOI层112。可通过浅沟槽隔离(shallowtrench isolation；STI)114将SOI层112分段。绝缘体层110可包括针对希望的应用的任意合适的介电材料，例如氧化硅(SiOx)或(较少见)蓝宝石。绝缘体层110和/或STI114还可包括相同的材料，例如二氧化硅或本文中所述的任意其它层间介电材料。
装置层102还包括形成于其中的若干晶体管116。各晶体管116可包括任意当前已知或以后开发的晶体管结构，例如位于SOI层112中的掺杂源/漏区(未标记)，在其上方及之间具有晶体管栅极118。图2显示示例晶体管栅极118的放大剖视图。除其它结构以外，各晶体管栅极118可包括由多晶硅或金属栅极导体构成的本体120(通常统称为“PC”)、围绕本体120的间隙壁122、位于本体120下方的栅极介电质124、位于本体120上方的硅化物层125(也就是硅-金属合金)，以及位于硅化物层125及/或间隙壁122上方的蚀刻停止层126。间隙壁122可包括任意当前已知或以后开发的间隙壁材料，例如氮化硅(Si3N4)，且栅极介电质124可包括任意当前已知或以后开发的栅极介电材料，例如硅酸铪(HfSiO)、氧化铪(HfO2)、硅酸锆(ZrSiOx)、氧化锆(ZrO2)、氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、高k材料或这些材料的任意组合。蚀刻停止层126可包括任意当前已知或以后开发的蚀刻停止材料，例如氮化硅。硅化物层125可包括任意当前已知或以后开发的硅化物材料，例如钛、镍、钴等。如所理解的那样，各晶体管栅极118可延伸进出或穿过所示页面。
请参照图1，本文中所述的互连层104可包括若干层，包括接触或局部互连层130(通常被称为接触区(contact area；CA)层)以及第一金属层132。各层130、132可分别包括层间介电(interlayer dielectric；ILD)层134、136。ILD层134、136可包括但不限于：氮化硅(Si3N4)，氧化硅(SiO2)，氟化SiO2(FSG)，氢化氧碳化硅(SiCOH)，多孔SiCOH，硼-磷-硅酸盐玻璃(BPSG)，倍半硅氧烷，包括硅(Si)、碳(C)、氧(O)和/或氢(H)原子的碳(C)掺杂氧化物(也就是有机硅酸盐)，热固性聚芳醚，SiLK(可从陶氏化学公司获得的一种聚芳醚)，可从JSR公司获得的旋涂含硅碳聚合物材料，其它低介电常数(<3.9)材料，或其层。各层130、132还可在其上表面包括相应覆盖层138、140。各覆盖层138、140可包括一个或多个层，例如，氧化硅层142及蚀刻停止层144，该蚀刻停止层由氮化硅(氮化物)、氮碳化硅(SiCN)等形成，如现有技术所已知。如所理解的那样，还可采用各种其它形式的覆盖层。另外，要强调，尽管覆盖层138、140被显示为相同，但它们可为不同的材料、厚度等。
若干接触150可延伸穿过接触或局部互连层130(以下称为“局部互连层130”)的ILD层134至装置层102的不同部分。在所示例子中，接触150延伸至晶体管116的源/漏区。如所理解的那样，各接触150可包括导体例如铝或铜，其位于由钌构成的难熔金属衬里内；不过，还可采用其它难熔金属，例如钽(Ta)、钛(Ti)、钨(W)、铱(Ir)、铑(Rh)以及铂(Pt)等，或其混合物。典型地，接触150在半导体装置100内主要垂直延伸以连接该半导体装置的层中的导体，也就是在所示页面上垂直延伸。第一金属层132可包括位于其中的若干金属线152。各金属线152可使用与针对接触150所列的材料相同的材料。与接触150相反，金属线152在半导体装置100内的层中主要水平或横向延伸以连接其中的接触150，也就是延伸出入或穿过所示页面。以此方式，第一金属层132可包括平行于装置层102中的晶体管栅极118横向延伸的金属线152，也就是在垂直上方但平行于晶体管栅极118。如图1中所示的半导体装置100可通过使用任意当前已知或以后开发的半导体制造技术形成，例如材料沉积、光刻图案化及蚀刻、掺杂等。尽管接触150及线152在图1中被显示为单镶嵌级，但它们可通过使用包含难熔金属加衬的铜或钨的双镶嵌级形成，如现有技术所已知。
本文中所使用的术语“沉积”可包括适于该材料沉积的任意当前已知或以后开发的技术，包括但不限于：化学气相沉积(chemical vapor deposition；CVD)、低压CVD(low-pressure CVD；LPCVD)、等离子体增强型CVD(plasma-enhanced CVD；PECVD)、半大气压CVD(semi-atmosphere CVD；SACVD)以及高密度等离子体CVD(high density plasma CVD；HDPCVD)、快速加热CVD(rapid thermal CVD；RTCVD)、超高真空CVD(ultra-high vacuumCVD；UHVCVD)、限制反应处理CVD(limited reaction processing CVD；LRPCVD)、金属有机CVD(metalorganic CVD；MOCVD)、溅镀沉积、离子束沉积、电子束沉积、激光辅助沉积、热氧化、热氮化、旋涂方法、物理气相沉积(physical vapor deposition；PVD)、原子层沉积(atomic layer deposition；ALD)、化学氧化、分子束外延(molecular beam epitaxy；MBE)、电镀、蒸镀。
图1还显示形成气隙掩膜160，其暴露装置层102上方的互连层104的部分162。掩膜160可在例如第一金属层132镶嵌平坦化(例如通过化学机械抛光(chemical mechanicalpolishing；CMP))以后形成，且可包括任意当前已知或以后开发的掩膜材料。以传统方式图案化及蚀刻掩膜160，以在其中形成开口164。在一个实施例中，晶体管栅极120宽度为约200纳米，气隙掩膜160中的开口164可具有约0.16微米(um)至0.24微米的尺寸，尤其是0.2微米。这些宽度可随更大及更小的沟道晶体管宽度或更大或更小的接触150及线152宽度缩放。
图3A至3E显示在晶体管栅极118上方利用气隙掩膜160穿过互连层104蚀刻开口166。开口166暴露互连层104的介电质134、136的侧壁170。蚀刻通常是指自衬底(或形成于该衬底上的结构)移除材料，且经常通过就位的掩膜执行，从而可从该衬底的特定区域选择性移除材料，而使位于该衬底的其它区域中的该材料基本不受影响。通常有两类蚀刻，(i)湿式蚀刻以及(ii)干式蚀刻。利用溶剂(例如酸或碱)执行湿式蚀刻，该溶剂可经选择以使其能够选择性溶解给定材料(例如氧化物)，而使另一种材料(例如多晶硅或氮化物)保持相对完好。选择性蚀刻给定材料的能力对于许多半导体制程是必不可少的。湿式蚀刻通常会等向性地蚀刻均质材料(例如，氧化物)，但湿式蚀刻也可非等向性地蚀刻单晶材料(例如，硅晶圆)。利用等离子体可执行干式蚀刻。通过调整该等离子体的参数，等离子体系统可以数种模式操作。普通等离子体蚀刻产生不带电的高能自由基，其在晶圆的表面反应。由于中性粒子从所有角度攻击晶圆，因此此制程是等向性的。离子研磨(ion milling)或溅镀蚀刻(sputter etching)用惰性气体的高能离子轰击晶圆，该高能离子大致从一个方向接近晶圆，因此此制程为高度非等向性。反应离子蚀刻(reactive-ion etching；RIE)操作于介于溅镀与等离子体蚀刻之间的条件下，且可被用于产生深而窄的特征，例如STI沟槽。在图3A至3E中，该蚀刻(仅在图3A中由箭头表示)可包括RIE。当提到开口166及/或与其一起形成的任意气隙时，本文中所使用的“在该晶体管栅极上方”晶体管栅极118是指以任意方式重叠晶体管栅极118。
如图3A至3E中所示，开口166可在晶体管栅极118上方延伸至若干不同的深度。关于开口166深度，蚀刻开口166可停止于：开口166遇到或延伸至蚀刻停止层126(图3A)；凹入蚀刻停止层126(图3B)；移除(延伸超过)蚀刻停止层126，暴露硅化物层125(图3C)；暴露本体120(图3D)，例如，如果硅化物层125不存在或者已被完全移除；或者不延伸穿过栅极118上方的介电层134，从而不暴露蚀刻停止层126(图3E)。相应地，可控制图3A至3E的蚀刻，以选择晶体管栅极118的上表面168的暴露程度。
图4显示移除气隙掩膜160(出于简化，仅以图3B实施例为例)以后的半导体装置。气隙掩膜160(图3A至3E)可通过使用任意当前已知或以后开发的原位或移位阻剂剥离来移除。
图5至7显示在图4制程以后(也就是部分经历依据本发明的方法)的结构的实施例的平面或顶视图。图5至7显示开口166的示例布局，以及将由此形成的气隙188(图10)，本文将作说明。图5至7的剖面是穿过图4中的介电层134而作的。图5至7显示SOI层112(主动区)，其具有栅极118形成于其上方，接触150自栅极118及SOI层112延伸。显示金属线152耦接SOI层112上方的特定接触150。如图所示，金属线152平行于特定栅极118A延伸。如图所示，开口166可采用多种形式。在图5中，开口166被蚀刻为位于晶体管栅极118上方的横向长条形开口。也就是说，开口166不是简单的垂直开口，而是具有长度，例如仅略短于与其平行的晶体管栅极118。在一个实施例中，尽管没有必要，但开口166的部分可被蚀刻为横向设置的T形174，例如在页面的平面中水平放置的T形。在任何情况下，开口166不暴露接触150或金属线152，也就是，介电层134、136(图4)的其中一些保留于接触150及线152与开口166之间。在图6中，穿过互连层104的开口166可经设计以使它们邻近接触150(或者后续形成的过孔194(图10至12))较窄，以降低接触150与气隙188(图10)相交的可能性。也就是说，开口166横向邻近接触150(或过孔194(图10至12))较窄，而横向在接触150(或过孔194(图10至12))之间较宽，以降低接触150(或过孔194)被气隙188暴露的可能性，该暴露将会使气隙188被导体填充。因此，气隙188(图10至12)可具有相同的布局，也就是，如图6中所示，横向邻近接触150(或过孔194)具有第一宽度W1且横向在接触150(或过孔194)之间具有宽于第一宽度W1的第二宽度W2。可变宽度可发生于局部互连层130及/或第一金属层132和/或后续层190中(图10至12)。也就是说，气隙188将具有类似的宽度变化，而不论是否透过局部互连层130、第一金属层132或后续气隙覆盖层190(图10至12)看到。在图7中，开口166可被蚀刻为许多的、不一定是长条形的、断开的开口。这里，图7中的开口166的其中一些被设计为不与接触150(或后续形成的过孔194(图10至12))相邻，以降低接触150或过孔194与气隙188(图8A至8C)相交的可能性，该相交将会使气隙188被导体填充。通过在图5至7中所示的开口166的不同长度之间选择，可最终建立气隙188(图10)，其将通过降低互连层104的有效介电常数最大限度地降低半导体装置200(图10)的导通电阻及关态电容，并避免因开口166暴露接触150、过孔194(图10至12)或线152而导致短路。气隙开口166还可形成有不同的宽度，如图6中所示。气隙开口166宽度可例如靠近接触150或过孔194具有降低的宽度，以降低因未对齐而导致气隙188与该些接触或过孔相交的可能性。
图8A至8C显示开口166中的互连层104的介电质134、136的暴露侧壁170的可选凹入。除其它益处以外，凹入侧壁170用以扩大开口166并因此扩大气隙188(图10)，从而降低互连层104的有效介电常数，而使将要在下一制程步骤中密封的该气隙顶部开口窄于该气隙本身。如果将氧化硅膜用于局部互连及第一金属层130、132且将氮化硅用于覆盖层138、140，则可使用氢氟酸(HF)湿式蚀刻进行此凹入(出于简化目的，仅由图3A中的箭头表示)。HF浓度可在用水10:1至500:1稀释的范围内，如现有技术所已知。由于层130及132的介电质蚀刻快于覆盖层138、140(图1)的介电质，因此图9显示开口宽度BB及CC宽于气隙顶部开口AA。该凹入可包括例如本文中其它地方所述的湿式蚀刻。在一个实施例中，如图8A至8C及9中所示，凹入开口166中的互连层104的介电质134、136的暴露侧壁170可暴露开口166中的局部互连覆盖层130及第一金属覆盖层132的至少其中之一的边180、182。如将要说明的那样，边182辅助封闭开口166来形成气隙，例如通过促进开口166夹止的方式。
如图8A至8C中所示，此阶段的凹入也可用以进一步加深开口166。例如，假定凹入发生于图4中的气隙掩膜移除160之后，而对于介电层134保留于晶体管栅极118上方的图3E实施例，如图8A至8C中所示的凹入可进一步加深开口166至图3A至3E中所示的任意深度。例如，若开口166不延伸穿过介电层134以遇到或接触蚀刻停止层126，则凹入可将开口166延伸至那里(图8A，左侧)。类似地，凹入可延伸开口166以凹入蚀刻停止层126(图8A，右侧)或暴露硅化物125(图8B，左侧)，或暴露本体120(图8B，右侧)。另外，凹入可进一步延伸开口166进入介电层134中，而不暴露任意栅极118(图8C)。以此方式，除图3A至3E的蚀刻所提供的控制以外，晶体管栅极118暴露于由开口166所形成的气隙188(图10)的程度可被精确控制。
图10显示通过沉积气隙覆盖层190在互连层104的表面密封开口166(图9)，从而在晶体管栅极118上方形成气隙188。如图所示，气隙188与晶体管栅极118垂直对齐，不过在所有情况下都不必要完美对齐。气隙覆盖层190可包括能够密封开口166并充当将要形成于其中的第一过孔层(未显示)的ILD的任意介电材料。在一个实施例中，气隙覆盖层190可包括化学气相沉积(CVD)介电质。在另一个实施例中，气隙覆盖层190可包括等离子体增强型化学气相沉积(PECVD)硅烷氧化物。可选择PECVD硅烷氧化物，因为它具有很差的阶梯覆盖，从而导致较大的气隙体积。在其它实施例中，气隙覆盖层190可包括薄的氮化硅层，其具有ILD氧化物，例如PECVD TEOS(四乙氧基硅烷)基、PVD或类似氧化物(出于清楚目的，未显示单独层)。第一金属层132的第一金属覆盖层140(图1)的边182用以夹止开口166，从而辅助封闭气隙188。气隙188不暴露任意接触150或金属线152，也就是，围绕气隙188的互连层104的介电质134、136覆盖第一金属层132中的任意导线152或局部互连层130中的任意导电接触150。气隙188可具有开口166的任意横向布局，如图5至7中所示。另外，第一金属层132可包括平行于装置层102中的晶体管栅极118(见图5至7)横向延伸的金属线152(图10)。如图10中所示，气隙188垂直延伸于金属线152上方及下方，也就是，第一金属层132的介电质136下方以及覆盖层190中的金属线152上方。尤其，气隙188延伸于第一金属层132的上表面上方。另外，如图10中所示，气隙188可仅部分垂直延伸进入气隙覆盖层190中，以使层190可充当第一过孔层ILD，气隙188对其干扰极小。通过使用任意传统的或以后开发的技术，在气隙覆盖层190中可形成至另一个金属层(未显示)的过孔194。仅如图10的右侧所示，气隙覆盖层190的薄层192可选择性覆盖开口116中的晶体管栅极118，从而提供对晶体管栅极118暴露于气隙188的程度的额外控制。气隙覆盖层190密封开口166，而不论该开口自图5至7所采取的横向布局，例如长条形的或非长条形较小的开口、T形或变化的宽度(图6)。如本文中所述，可控制开口166的横向形成(关于图5至7所述)，以避免后续形成的过孔194暴露该开口，从而防止过孔194导体进入气隙188。
图11及12中显示替代气隙实施例。图11显示气隙288，其具有较浅的蚀刻深度(图3A至3E)，以避免接触晶体管栅极118。图12显示气隙388，其减轻或消除了图8A至8C中所示的凹入蚀刻。与图11中所示的结构相比，此结构具有更小的气隙388，但避免将局部互连层130及第一金属层132的介电质暴露于蚀刻剂。
请参照图10至12，还显示依据本发明的实施例的半导体装置200。在一个实施例中，半导体装置200可包括位于装置层102中的晶体管栅极118。晶体管栅极118可包括本体120、位于本体120上方的硅化物层125，以及位于硅化物层125上方的蚀刻停止层126。晶体管116可采取任意当前已知或以后开发的互补金属氧化物半导体(complementary metal-oxide semiconductor；CMOS)场效应晶体管(field effect transistor；FET)。半导体装置200还可包括位于装置层102上方的互连层104。互连层104可包括一个或多个互连层，例如，局部互连层130及第一金属层132。半导体装置200还包括延伸穿过晶体管栅极118上方的互连层104的气隙188。如所述的那样，晶体管栅极118(也就是其上表面168)暴露的程度及/或栅极118的哪部分暴露于气隙188可通过蚀刻、凹入及覆盖制程控制。如所理解的那样，气隙188可通过所提供的开口166的任意实施例形成。也就是说，气隙188可遇到或延伸至蚀刻停止层126(图10的左侧)；延伸进入蚀刻停止层126中(见图3B、4及8A，右侧)，而不暴露硅化物层125；移除蚀刻停止层126(及可能间隙壁122的部分)，暴露硅化物层125(图3C，图8B的左侧)；如果硅化物层125不存在或者已被完全移除，暴露本体120的部分(图3D，图8B的右侧)；或者，如果已在开口166中沉积覆盖层190的薄层192(图10的右侧)或者开口166不延伸穿过介电层134(图3E、8C及11)，延伸至覆盖层190的薄层192或者晶体管栅极118上方的介电层134。因此，在晶体管栅极118上方，气隙可接触介电质，例如介电层134或覆盖层190的薄层192，接触蚀刻停止层126(完全或凹入)，接触硅化物层125或接触晶体管栅极118的本体120。在任何情况下，围绕气隙188的互连层104的介电质134、136覆盖任意导体，例如第一金属层132中的任意导线152或局部互连层130中的任意导电接触150。局部互连覆盖层138及第一金属覆盖层140的至少其中之一的边180和/或182可延伸进入气隙188中。如图9中所示，第一金属覆盖层140在该气隙(图9中设置开口166处)中可具有宽度AA，其小于第一金属覆盖层140下方的第一金属层132的介电质136中的该气隙(图9中设置开口166处)的宽度BB。如此，第一金属覆盖层140的边182用以夹止介电质190，从而允许较少量的介电质190来密封开口166。
可凹入晶体管栅极118的蚀刻停止层126的至少其中部分(图4至8)。在一个实施例中，气隙188可具有大于约3比1的高-宽比，例如4比1。在一个实施例中，气隙188可具有约1至2微米的宽度，以及约8至10微米的高度。如图5中所示，气隙188可为横向长条形或T形-类似用来形成该气隙的开口166。
应意识到，半导体装置200可用以形成各种装置，例如射频绝缘体上半导体(RFSOI)开关，低幅值放大器、功率放大器等。通过控制本征FET电容的主要因素的其中之一：局部互连层130及第一金属层132的有效介电常数，使用依据本发明的各种实施例的位于晶体管栅极118上方的气隙188、288或388提供机制以降低使用该气隙的任意装置的关态电容及导通电阻。在一个例子中，通过使用气隙188、288或388使互连层104的有效介电常数从约4降至2，观察到约15％与60％之间的关态电容降低。
如上所述的方法用于集成电路芯片的制造中。制造者可以原始晶圆形式(也就是说，作为具有多个未封装芯片的单个晶圆)、作为裸芯片，或者以封装形式分配所得的集成电路芯片。在后一种情况中，该芯片设于单芯片封装件中(例如塑料承载件，其具有附着至母板或其它更高层次承载件的引脚)或者多芯片封装件中(例如陶瓷承载件，其具有单面或双面互连或嵌埋互连)。在任何情况下，接着将该芯片与其它芯片、分立电路元件和/或其它信号处理装置集成，作为(a)中间产品例如母板的部分，或者作为(b)最终产品的部分。该最终产品可为包括集成电路芯片的任意产品，涉及范围从玩具及其它低端应用直至具有显示器、键盘或其它输入装置以及中央处理器的先进电脑产品。
本文中所使用的术语仅是出于说明特定实施例的目的，并非意图限制本发明。除非上下文中另外明确指出，否则本文中所使用的单数形式“一个”以及“该”也意图包括复数形式。另外，应当理解，术语“包括”用于本说明书中时表明所述特征、整体、步骤、操作、元件和/或组件的存在，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件，和/或其群组。“可选的”或“可选地”是指后续所述事件或情况可能发生或者可能不发生，且该说明包括事件发生的情况以及其不发生的情况。
这里在说明书及权利要求书各处所使用的近似语言可用以修饰任意量化表达，可允许该量化表达变动而不会导致与其相关的基本功能的改变。因此，由一个或多个术语例如“约”及“大体上”修饰的值不限于所指定的精确值。在至少一些情况下，该近似语言可对应用以测量值的仪器的精度。在这里以及说明书及权利要求书各处，范围限制可组合和/或互换，此类范围被识别并包括包含于其中的所有子范围，除非上下文或语言另外指出。应用于一范围的特定值的“约”适用于两个值，且除非依赖于测量该值的仪器的精度，否则可表示所述值的+/-10％。
权利要求中的所有方式或步骤加功能元素的相应结构、材料、动作及等同意图包括结合具体请求保护的其它请求保护的元素执行该功能的任意结构、材料或动作。本发明的说明用于示例及说明目的，而非意图详尽无遗或限于所揭露形式的揭露。许多修改及变更将对于本领域的普通技术人员显而易见，而不背离本发明的范围及精神。实施例经选择及说明以最佳解释本发明的原理及实际应用，并使本领域的普通技术人员能够理解本发明针对不同的实施例具有适合所考虑的特定应用的不同变更。

Claims (19)

1.一种形成半导体装置的气隙的方法，该方法包括：
形成气隙掩膜，暴露装置层上方的互连层的部分，该装置层在其中包括晶体管栅极；
在该晶体管栅极上方利用该气隙掩膜穿过该互连层蚀刻开口，该开口暴露该互连层的介电质的侧壁；
移除该气隙掩膜；
在移除该气隙掩膜以后，凹入该开口中的该互连层的该介电质的暴露的该侧壁；以及
通过沉积气隙覆盖层以在该互连层的表面密封该开口，从而在该晶体管栅极上方形成该气隙，
其中，该互连层包括位于该装置层上方的局部互连层以及位于该局部互连层上方的第一金属层，该局部互连层包括位于其上表面的局部互连覆盖层，该第一金属层包括位于其上表面的第一金属覆盖层，并且该局部互连覆盖层及该第一金属覆盖层的至少其中之一的边延伸进入该气隙中。
2.如权利要求1所述的方法，其中，围绕该气隙的该互连层的该介电质覆盖该第一金属层中的任意导线或该局部互连层中的任意导电过孔。
3.如权利要求2所述的方法，其中，凹入该开口中的该互连层的该介电质的暴露的该侧壁暴露该开口中的该局部互连覆盖层及该第一金属覆盖层的至少其中之一的该边。
4.如权利要求3所述的方法，其中，通过沉积该气隙覆盖层以在该互连层的该表面密封该开口从而在该晶体管栅极上方形成该气隙包括：该开口中的该第一金属覆盖层的该边夹止该气隙覆盖层，以形成该气隙。
5.如权利要求2所述的方法，其中，该第一金属层包括横向平行于该装置层中的该晶体管栅极延伸的金属线，以及其中，该气隙垂直延伸于该金属线上方及下方。
6.如权利要求1所述的方法，其中，该气隙仅部分垂直延伸进入该气隙覆盖层中。
7.如权利要求1所述的方法，其中，该晶体管栅极包括本体、位于该本体上方的硅化物层以及位于该硅化物层上方的蚀刻停止层。
8.如权利要求7所述的方法，其中，在移除该气隙掩膜以后凹入该开口中的该互连层的该介电质的暴露的该侧壁以及蚀刻该开口的其中之一移除位于该硅化物层上方的该蚀刻停止层的至少其中部分，以及其中，该气隙接触该蚀刻停止层。
9.如权利要求7所述的方法，其中，在移除该气隙掩膜以后凹入该开口中的该互连层的该介电质的暴露的该侧壁以及蚀刻该开口的其中之一移除位于该硅化物层上方的该蚀刻停止层，以及其中，该气隙接触该硅化物层。
10.如权利要求7所述的方法，其中，在移除该气隙掩膜以后凹入该开口中的该互连层的该介电质的暴露的该侧壁以及蚀刻该开口的其中之一移除位于该硅化物层上方的该蚀刻停止层并移除位于该本体上方的该硅化物层，以及其中，该气隙接触该晶体管栅极的该本体。
11.如权利要求1所述的方法，其中，通过沉积该气隙覆盖层以在该互连层的该表面密封该开口从而在该晶体管栅极上方形成该气隙包括化学气相沉积(CVD)介电质。
12.如权利要求1所述的方法，其中，利用该气隙掩膜穿过该互连层蚀刻该开口包括在该晶体管栅极上方蚀刻横向长条形开口，以及其中，通过沉积该气隙覆盖层在该晶体管栅极上方形成该气隙包括密封该横向长条形开口。
13.如权利要求1所述的方法，其中，利用该气隙掩膜穿过该互连层蚀刻该开口包括蚀刻该开口的部分为横向设置的T形，以及其中，通过沉积该气隙覆盖层在该晶体管栅极上方形成该气隙包括密封呈该横向设置的T形的该开口的该部分。
14.如权利要求1所述的方法，其中，利用该气隙掩膜穿过该互连层蚀刻该开口包括蚀刻该开口以使该开口横向邻近接触具有第一宽度且横向在接触之间具有宽于该第一宽度的第二宽度。
15.一种形成半导体装置的气隙的方法，该方法包括：
形成气隙掩膜，暴露装置层上方的互连层的部分，该互连层包括位于该装置层上方的局部互连层以及位于该局部互连层上方的第一金属层，该局部互连层包括位于其上表面的局部互连覆盖层，且该第一金属层包括位于其上表面的第一金属覆盖层，以及其中，该装置层包括晶体管栅极，该晶体管栅极具有本体、位于该本体上方的硅化物层以及位于该硅化物层上方的蚀刻停止层；
在该晶体管栅极上方利用该气隙掩膜穿过该互连层蚀刻开口，该开口暴露该互连层的介电质的侧壁；
移除该气隙掩膜；
凹入该开口中的该互连层的该介电质的暴露的该侧壁，该凹入暴露该开口中的该局部互连覆盖层及该第一金属覆盖层的至少其中之一的边；以及
通过沉积气隙覆盖层以在该互连层的表面密封该开口，从而在该晶体管栅极上方形成该气隙，其中，该局部互连覆盖层及该第一金属覆盖层的至少其中之一的该边延伸进入该气隙中，并且围绕该气隙的该互连层的该介电质覆盖该第一金属层中的任意导线或该局部互连层中的任意导电过孔。
16.如权利要求15所述的方法，其中，该第一金属层包括横向平行于该装置层中的该晶体管栅极延伸的金属线，以及其中，该气隙垂直延伸于该金属线上方及下方。
17.如权利要求15所述的方法，其中，凹入该开口中的该互连层的该介电质的暴露的该侧壁以及蚀刻该开口的其中之一移除位于该硅化物层上方的该蚀刻停止层的至少其中部分，以及其中，该气隙接触该蚀刻停止层。
18.如权利要求15所述的方法，其中，凹入该开口中的该互连层的该介电质的暴露的该侧壁以及蚀刻该开口的其中之一移除位于该硅化物层上方的该蚀刻停止层，以及其中，该气隙接触该硅化物层。
19.如权利要求15所述的方法，其中，利用该气隙掩膜穿过该互连层蚀刻该开口包括蚀刻该开口以使该开口横向邻近接触具有第一宽度且横向在接触之间具有宽于该第一宽度的第二宽度。
CN201710334542.6A 2016-05-12 2017-05-12 位于晶体管栅极上方的气隙以及相关方法 Active CN107369646B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/152,797 2016-05-12
US15/152,797 US10157777B2 (en) 2016-05-12 2016-05-12 Air gap over transistor gate and related method

Publications (2)

Publication Number Publication Date
CN107369646A CN107369646A (zh) 2017-11-21
CN107369646B true CN107369646B (zh) 2021-01-22

Family

ID=60163648

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710334542.6A Active CN107369646B (zh) 2016-05-12 2017-05-12 位于晶体管栅极上方的气隙以及相关方法

Country Status (4)

Country Link
US (1) US10157777B2 (zh)
CN (1) CN107369646B (zh)
DE (1) DE102017207873B4 (zh)
TW (1) TWI639193B (zh)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10622284B2 (en) 2016-06-24 2020-04-14 Infineon Technologies Ag LDMOS transistor and method
US10242932B2 (en) 2016-06-24 2019-03-26 Infineon Technologies Ag LDMOS transistor and method
US9875933B2 (en) 2016-06-24 2018-01-23 Infineon Technologies Ag Substrate and method including forming a via comprising a conductive liner layer and conductive plug having different microstructures
US10050139B2 (en) * 2016-06-24 2018-08-14 Infineon Technologies Ag Semiconductor device including a LDMOS transistor and method
US10411107B2 (en) 2017-09-01 2019-09-10 Globalfoundries Inc. Semiconductor device with airgap spacer for transistor and related method
US11244898B2 (en) * 2018-06-29 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd Integrated circuit interconnect structures with air gaps
US10763208B2 (en) 2018-08-13 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN110858562B (zh) * 2018-08-23 2023-07-11 联华电子股份有限公司 半导体元件制造方法及其制得的半导体元件
JP2020053569A (ja) * 2018-09-27 2020-04-02 ソニーセミコンダクタソリューションズ株式会社 半導体装置、固体撮像装置及び半導体装置の製造方法
US10957604B2 (en) 2018-10-31 2021-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
CN111192875B (zh) * 2018-11-14 2024-08-23 长鑫存储技术有限公司 一种半导体结构及其制作方法
US11670588B2 (en) * 2019-01-09 2023-06-06 Intel Corporation Selectable vias for back end of line interconnects
US10707120B1 (en) 2019-04-03 2020-07-07 Tower Semiconductor Ltd. SOI devices with air gaps and stressing layers
US11004791B2 (en) * 2019-04-12 2021-05-11 Advanced Micro Devices, Inc. Semiconductor chip with stacked conductor lines and air gaps
CN110148584A (zh) * 2019-05-14 2019-08-20 上海华虹宏力半导体制造有限公司 形成空气间隙的方法
US11527444B2 (en) * 2019-09-25 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Air spacer formation for semiconductor devices
US11127678B2 (en) * 2019-12-10 2021-09-21 Globalfoundries U.S. Inc. Dual dielectric layer for closing seam in air gap structure
CN113206055B (zh) * 2020-02-03 2023-08-01 联华电子股份有限公司 具有气隙的半导体结构
US11335638B2 (en) * 2020-04-15 2022-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Reducing RC delay in semiconductor devices
US12112981B2 (en) * 2020-04-27 2024-10-08 United Microelectronics Corp. Semiconductor device and method for fabricating semiconductor device
CN117393536A (zh) * 2020-04-27 2024-01-12 联华电子股份有限公司 半导体元件及其制造方法
US11355390B2 (en) * 2020-05-18 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect strucutre with protective etch-stop
US11908932B2 (en) * 2020-07-23 2024-02-20 Micron Technology, Inc. Apparatuses comprising vertical transistors having gate electrodes at least partially recessed within channel regions, and related methods and systems
US11557510B2 (en) * 2020-07-30 2023-01-17 Taiwan Semiconductor Manufacturing Co., Ltd. Spacers for semiconductor devices including backside power rails
WO2022218610A1 (en) * 2021-04-12 2022-10-20 Ams-Osram Ag Semiconductor device with sealed through-substrate via and method for producing thereof
KR20220153832A (ko) * 2021-05-12 2022-11-21 주식회사 디비하이텍 알에프 스위치 소자 및 제조방법
US11545548B1 (en) 2021-06-29 2023-01-03 Globalfoundries U.S. Inc. Gate contacts with airgap isolation
US20230058468A1 (en) * 2021-08-23 2023-02-23 United Microelectronics Corp. Method of fabricating an air gap
US20230253245A1 (en) * 2022-02-04 2023-08-10 Globalfoundries Singapore Pte. Ltd. Air gap through at least two metal layers, and related method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6211561B1 (en) * 1998-11-16 2001-04-03 Conexant Systems, Inc. Interconnect structure and method employing air gaps between metal lines and between metal layers
US6984577B1 (en) * 2000-09-20 2006-01-10 Newport Fab, Llc Damascene interconnect structure and fabrication method having air gaps between metal lines and metal layers
CN104752421A (zh) * 2013-12-27 2015-07-01 中芯国际集成电路制造(上海)有限公司 一种集成电路及其制造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4239319C2 (de) 1992-11-23 1996-10-02 Ignaz Prof Dr Eisele Verfahren zum spacerfreien, hybriden Aufbau von Luftspalt und Gate von Suspended Gate Feldeffekttransistoren (SGFET) sowie nach dem Verfahren hergestellte Bauelemente
DE4333875C2 (de) 1993-10-05 1995-08-17 Zenko Dipl Ing Gergintschew Halbleiter-Gassensor auf der Basis eines Kapazitiv Gesteuerten Feldeffekttransistors (Capacitive Controlled Field Effect Transistor, CCFET)
DE69840276D1 (de) 1997-01-21 2009-01-08 Georgia Tech Res Inst Herstellung eines Halbleiterbauelements mit Luftspalten für niedrigstkapazitive Leiterbahnen
TW393693B (en) 1997-07-26 2000-06-11 United Microelectronics Corp MOS device with air-gap spacers and its manufacturing method
TW462122B (en) 2000-12-18 2001-11-01 United Microelectronics Corp Air gap semiconductor structure and the manufacturing method thereof
US7138329B2 (en) * 2002-11-15 2006-11-21 United Microelectronics Corporation Air gap for tungsten/aluminum plug applications
US7449407B2 (en) * 2002-11-15 2008-11-11 United Microelectronics Corporation Air gap for dual damascene applications
US6917109B2 (en) * 2002-11-15 2005-07-12 United Micorelectronics, Corp. Air gap structure and formation method for reducing undesired capacitive coupling between interconnects in an integrated circuit device
DE102004003337A1 (de) 2004-01-22 2005-08-18 Infineon Technologies Ag Plasmaangeregtes chemisches Gasphasenabscheide-Verfahren, Silizium-Sauerstoff-Stickstoff-haltiges Material und Schicht-Anordnung
JP4918778B2 (ja) * 2005-11-16 2012-04-18 株式会社日立製作所 半導体集積回路装置の製造方法
US7531407B2 (en) 2006-07-18 2009-05-12 International Business Machines Corporation Semiconductor integrated circuit devices having high-Q wafer backside inductors and methods of fabricating same
US7943480B2 (en) 2008-02-12 2011-05-17 International Business Machines Corporation Sub-lithographic dimensioned air gap formation and related structure
KR101536333B1 (ko) * 2009-03-26 2015-07-14 삼성전자주식회사 배선 구조물 및 이의 형성 방법
US8298911B2 (en) * 2009-03-26 2012-10-30 Samsung Electronics Co., Ltd. Methods of forming wiring structures
DE102009023377B4 (de) 2009-05-29 2017-12-28 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung eines Mikrostrukturbauelements mit einer Metallisierungsstruktur mit selbstjustiertem Luftspalt
JP5491077B2 (ja) * 2009-06-08 2014-05-14 キヤノン株式会社 半導体装置、及び半導体装置の製造方法
US7892926B2 (en) 2009-07-24 2011-02-22 International Business Machines Corporation Fuse link structures using film stress for programming and methods of manufacture
US8399350B2 (en) 2010-02-05 2013-03-19 International Business Machines Corporation Formation of air gap with protection of metal lines
US8232618B2 (en) 2010-08-11 2012-07-31 International Business Machines Corporation Semiconductor structure having a contact-level air gap within the interlayer dielectrics above a semiconductor device and a method of forming the semiconductor structure using a self-assembly approach
KR20120025315A (ko) 2010-09-07 2012-03-15 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9449811B2 (en) 2014-03-12 2016-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Air-gap scheme for BEOL process
JP6295802B2 (ja) * 2014-04-18 2018-03-20 ソニー株式会社 高周波デバイス用電界効果トランジスタおよびその製造方法、ならびに高周波デバイス

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6211561B1 (en) * 1998-11-16 2001-04-03 Conexant Systems, Inc. Interconnect structure and method employing air gaps between metal lines and between metal layers
US6984577B1 (en) * 2000-09-20 2006-01-10 Newport Fab, Llc Damascene interconnect structure and fabrication method having air gaps between metal lines and metal layers
CN104752421A (zh) * 2013-12-27 2015-07-01 中芯国际集成电路制造(上海)有限公司 一种集成电路及其制造方法

Also Published As

Publication number Publication date
CN107369646A (zh) 2017-11-21
TW201806033A (zh) 2018-02-16
US10157777B2 (en) 2018-12-18
DE102017207873B4 (de) 2019-07-11
TWI639193B (zh) 2018-10-21
DE102017207873A1 (de) 2017-11-16
US20170330790A1 (en) 2017-11-16

Similar Documents

Publication Publication Date Title
CN107369646B (zh) 位于晶体管栅极上方的气隙以及相关方法
CN107424968B (zh) 位于晶体管栅极上方的气隙以及相关方法
TWI765406B (zh) 用以封閉氣隙結構的雙介電層的結構及其製造方法
US11610965B2 (en) Gate cut isolation including air gap, integrated circuit including same and related method
CN104867967B (zh) 半导体器件及其制造方法
US11482456B2 (en) Forming two portion spacer after metal gate and contact formation, and related IC structure
US10325848B2 (en) Self-aligned local interconnect technology
EP2253013B1 (en) Method for fabricating a finfet with separate gates
US10090169B1 (en) Methods of forming integrated circuit structures including opening filled with insulator in metal gate
US10825811B2 (en) Gate cut first isolation formation with contact forming process mask protection
CN106935510A (zh) 半导体装置及其制造方法
US10991689B2 (en) Additional spacer for self-aligned contact for only high voltage FinFETs
US20230253245A1 (en) Air gap through at least two metal layers, and related method
US20230411208A1 (en) Air gap with inverted t-shaped lower portion extending through at least one metal layer, and related method
US20240021475A1 (en) Semiconductor structure and methods for manufacturing the same
US10923469B2 (en) Vertical resistor adjacent inactive gate over trench isolation

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20210219

Address after: California, USA

Patentee after: Lattice chip (USA) integrated circuit technology Co.,Ltd.

Address before: Greater Cayman Islands, British Cayman Islands

Patentee before: GLOBALFOUNDRIES Inc.