TWI765406B - 用以封閉氣隙結構的雙介電層的結構及其製造方法 - Google Patents

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Abstract

本發明揭示一種結構，該結構包括一氣隙結構，其包括：在相鄰導體之間第一介電層內的一開口，以及在該開口上方的一非共形介電層。在一些情況中，該非共形介電層使該氣隙開口的末端部分變窄但可不密封該開口。在其他情況中，該非共形層可密封該開口的末端部分並包括其內的一縫隙。該氣隙結構也可包括在該非共形介電層上的一共形介電層。該共形層密封該開口的末端部分或若存在縫隙，則密封該縫隙。該結構也可包括在氣隙結構上方的一佈線層。

Description

用以封閉氣隙結構的雙介電層的結構及其製造方法
本發明係關於積體電路(integrated circuit，IC)製造，並且更具體而言係關於一種包括氣隙結構和佈線層的結構以及相關方法。該結構和方法使用雙介電層，其包括在一開口上方的非共形介電層上之共形介電層，以密封該非共形介電層中的任何縫隙。
各種IC系統中都提供氣隙結構以改善性能。例如，射頻(radio frequency，RF)開關廣泛用於諸如智慧型手機之類的電信設備中，以通過傳輸路徑路由高頻電信信號。例如，RF開關通常用於智慧型手機中，以允許與不同地區使用的不同數位無線技術標準一起使用。當前的RF開關通常使用絕緣體上半導體(semiconductor-on-insulator，SOI)基板來製造，SOI基板通常使用層狀矽-絕緣體-矽基板，取代更傳統的矽基板(塊基板)。SOI型裝置與傳統矽建構裝置的不同之處在於矽接合處位於電絕緣體上方，該電絕緣體通常是二氧化矽或(較不常見的)藍寶石。SOI基板上形成的RF開關所面臨的一項挑戰是控制兩個競爭參數：導通電阻(Ron)是接通電源時開關的電阻；以及關斷狀態電容(Coff)表示系統中可能發生的串音或噪訊，即一個電路上對另一電路產生不良影響的傳輸信號量。當RF開關接通時，Ron最好盡可能低以降低功耗，並且Coff應該最小化以減少非所要的耦合噪訊。
為了提高性能，在導線之間形成氣隙結構，以降低RF開關系統中的Coff。通常，通過建立開放空間，然後通過沉積介電層，例如TEOS(正矽酸四乙酯，Si(OC2H5)4)基或矽烷(SiH4)系二氧化矽(SiO2)來密封該開放空間而形成氣隙結構。TEOS系二氧化矽是共形的，並且填充太多的氣隙，從而降低性能改進。矽烷系二氧化矽是非共形的，且會形成尺寸合適的氣隙，但會導致該氣隙上方的缺陷。該缺陷通常以大縫隙的形式存在，例如在例示實作例中，垂直方向長170-270奈米(nm)，其中介電質相對於自身閉合。該縫隙會被水氣破壞，例如由於隨後的濕蝕刻，該水氣進入氣隙並使該縫隙上方的層起泡，從而導致缺陷。解決該問題的一種方法是使用間隔物來縮小間隙，但這減小氣隙的寬度，因此限制任何性能改進。另一種方法是使用較厚的介電層來密封該開口和較高的接點，但是此處理會使氣隙上的佈線層間隔開，並且可能需要在晶片上使用不同尺寸的接點。
本發明的第一態樣係針對一種結構，包含：一氣隙結構，包括：一開口，其位於相鄰導體之間的一第一介電層內，一非共形介電層，其位於該開口之上，該非共形介電層封閉該開口的一末端部分，一縫隙，其位於該開口的該末端部分之上的該非共形介電層內；一共形介電層，其位於該非共形介電層上，該共形介電層建構為密封該非共形介電層中的該縫隙且沒有佈線；以及一佈線層，其位於該氣隙結構上方。
本發明的第二態樣包括一種結構，包含：一氣隙結構，包括：一開口，其位於相鄰導體之間的一第一介電層內，一非共形介電層，其在該開口上方，該非共形介電層使該氣隙開口的末端部分變窄但不密封該開口，以及一共形介電層，其位於該非共形介電層上，該共形介電層建構為密封該開口的該末端部分；以及一佈線層，其位於該氣隙結構上方。
本發明的第三態樣係關於一種方法，包含：形成一氣隙結構，包括：在相鄰導體之間的一第一介電層內形成一開口；在該開口上方形成一非共形介電層，以達成下列之一：在密封該開口之前停止以使該開口的末端部分敞開，並關閉該開口的末端部分，從而在該開口末端部分上方的該非共形介電層內形成一縫隙；在該非共形介電層上形成一共形介電層，以達成下列之一：在該末端部分保持敞開的情況下，密封該開口的末端部分以形成該氣隙結構，以及其中在該非共形介電層中形成該縫隙，將該非共形介電層內的該縫隙密封以形成該氣隙結構，其中該共形介電層沒有佈線；以及在該氣隙結構上方形成一佈線層。
從以下對本發明具體實施例的更具體說明，將使本發明的前述和其他特徵顯而易見。
100:半導體裝置
102:裝置層
104:介電層
106:絕緣體上半導體(SOI)基板
108:半導體基板
110:絕緣體層
112:絕緣體上半導體(SOI)層
114:淺溝槽絕緣(STI)
116:電晶體
118:閘極
120:本體
122:間隔物
124:閘極介電質
125:矽化物
126、144:蝕刻停止層
130:局部互連層
132:第一金屬層
134、136:層間介電質(ILD)
138:覆蓋層
140:第一金屬覆蓋層
142:二氧化矽層
150、220:接點
152:金屬線；導線；佈線
160:遮罩
162:介電層的一部分
164、166:開口
168:上表面
170:側壁
180、182:邊緣
188:氣隙結構
189:雙介電層
190:非共形介電層
192:末端部分
194:縫隙
196:共形介電層
210:佈線層
212:第二介電層
214:導線
216:下表面
218:密封點
230:結構
AA:氣隙頂部開口寬度
BB:開口寬度
CC:開口寬度
在此將參考下列圖式詳細說明本發明的具體實施例，其中相似的標號代表相似的元件，且其中：圖1顯示用於根據本發明具體實施例方法的初始結構之剖面圖。
圖2顯示所例示電晶體閘極的放大剖面圖。
圖3根據本發明具體實施例，顯示蝕刻一開口的剖面圖。
圖4根據本發明具體實施例，顯示移除氣隙遮罩的剖面圖。
圖5根據本發明具體實施例，顯示選擇性凹陷出一開口的剖面圖。
圖6顯示圖5具體實施例的細節之放大剖面圖。
圖7A和圖7B根據本發明具體實施例，顯示形成雙介電層的非共形介電層之剖面圖。
圖8A和圖8B根據本發明具體實施例，顯示形成雙介電層的共形介電層之剖面圖。
圖9A和圖9B根據本發明具體實施例，顯示形成佈線層和生成結構之剖面圖。
請注意，本發明的圖式並不必依照比例繪製。圖式旨在僅描繪本發明的典型態樣，因此不應被視為限制本發明的範圍。在圖式內，圖式之間相似的編號代表相似的元件。
本發明關於一種包括氣隙結構和佈線層的結構。該氣隙結構可包括：在相鄰導體之間第一介電層內的一開口，以及在該開口上方的一非共形介電層。在一些情況中，該非共形介電層使該氣隙開口的末端部分變窄但可不密封該開口。在其他情況中，該非共形介電層可密封該開口的末端部分並包括其內的一縫隙。該氣隙結構也可包括在該非共形介電層上的一共形介電層。該共形層密封該開口的末端部分或若存在縫隙，則密封該縫隙。本說明書也提供一種形成該結構之方法。氣隙減小了電晶體閘極與用於例如接觸電晶體的源極和汲極之相鄰導線、接點和通孔間之電容。雙介電層可封閉氣隙開口的末端部分，並且可額外密封介電層之一中的縫隙。雙介電層封閉開口及/或縫隙，防止由於水氣在隨後處理期間，例如濕蝕刻，可能進入氣隙所導致的缺陷。
請參考圖1，例示根據本發明具體實施例用於形成一結構230(圖9A至圖9B)的方法之初始結構剖面圖。圖1至圖8B顯示形成一氣隙結構188(請參閱例如圖7B和圖8B)，並且圖9A至圖9B顯示形成一佈線層210。圖1顯示在形成裝置層102和介電層104之後的一半導體裝置100。介電層104是當成互連層的第一介電層。裝置層102例示為包括絕緣體上半導體(SOI)基板106，該基板包括其上具有絕緣體層110以及其上具有絕緣體上半導體(SOI)層112的半導體基板108。基板108和SOI層112可包括但不限於矽、鍺、矽鍺、碳化矽以及基本上由一或多種具有由化學式AlX1GaX2InX3AsY1PY2NY3SbY4所定義成分的III-V族化合物半導體所組成之材料，其中X1、X2、X3、Y1、Y2、Y3和Y4表示相對比例，各 自大於或等於零並且X1+X2+X3+Y1+Y2+Y3+Y4=1(1是總相對摩爾量)。其他合適的材料包括具有ZnA1CdA2SeB1TeB2成分的II-VI族化合物半導體，其中A1、A2、B1和B2表示相對比例，各自大於或等於零並且A1+A2+B1+B2=1(1為總摩爾量)。此外，半導體基板108的一部分或整個基板及/或SOI層112可能應變。例如，SOI層112可能應變。SOI層112可由淺溝槽絕緣(shallow trench isolation，STI)114所區分。絕緣體層110可包括用於所需應用的任何適當介電材料，例如二氧化矽(SiO2)或(不太常見)藍寶石。絕緣體層110及/或STI 114也可包括相同材料，例如二氧化矽或本文所述任何其他層間介電質材料。儘管將關於SOI基板並且相對於RF開關來描述本發明的教示，但是將理解的是，該等具體實施例可應用於各種替代半導體裝置，諸如但不限於低噪訊放大器(low noise amplifiers，LNA)和功率放大器。此外，該等教示可應用於不同的基板，諸如塊狀基板、奈米板、奈米線等。
裝置層102還包括形成於其中的多個電晶體116。每個電晶體116可包括任何現在已知或以後開發的電晶體結構，例如SOI層112中的摻雜源極/汲極區域(未標記)，在其上方和之間具有電晶體閘極118。圖2顯示所例示電晶體閘極118的放大剖面圖。除了別的結構以外，每個電晶體閘極118還可包括多晶矽或金屬閘極導體(通常統稱為「PC」)的本體120、本體120周圍的間隔物122、本體120下方的閘極介電質124、本體120上方的矽化物層125(即矽金屬合金)以及矽化物層125及/或間隔物122上方的蝕刻停止層126。間隔物122可包括任何現在已知或以後開發的間隔物材料，例如氮化矽(Si3N4)，並且閘介電質124可包括任何現在已知或以後開發的閘極介電質材料，例如：矽酸鉿(HfSiO)、氧化鉿(HfO2)、矽酸鋯(ZrSiOx)、氧化鋯(ZrO2)、氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(SiON)、高k材料或這些材料的任意組合。蝕刻停止層126可包括任何現在已知或以後開發的蝕刻停止材料，例如氮化矽。矽化物層125可包括任何現在已知的或以後開發的矽化物材料，例如鈦、鎳、鈷等。如所理解，每個電晶體閘極118可如圖所示進入、超出或橫跨頁面。儘管電晶體116已例示為平面電晶體，但是本發明的 教示可應用於任何種類的電晶體，例如但不限於：finFET、奈米板FET、奈米線FET等。
請返回圖1，如本文所述，介電層104可包括多個層，包括一接觸或局部互連層130(通常稱為接觸區域〔contact area，CA〕層)和第一金屬層132。每一層130、132都可分別包括一層間介電質(interlayer dielectric，ILD)134、136。ILD 134、136可包括但不限於：氮化矽(Si3N4)、二氧化矽(SiO2)、氟化SiO2(FSG)、氫化碳氧化矽(SiCOH)、多孔SiCOH、硼磷矽玻璃(BPSG)、倍半矽氧烷、包含矽(Si)、碳(C)、氧(O)及/或氫(H)原子的碳(C)摻雜氧化物(即有機矽酸鹽)、熱固性聚亞芳基醚、SiLK(聚亞芳基醚，可從陶氏化學公司〔Dow Chemical Corporation〕獲得)、旋塗含矽碳聚合物材料(可從日商捷時雅股份有限公司〔JSR Corporation〕獲得)其他低介電常數(<3.9)材料或其層。每一層130、132還可在其上表面包括相應的覆蓋層138、140。每一覆蓋層138、140可包括一或多層，例如，由氮化矽(氮化物)、碳氮化矽(SiCN)等形成的二氧化矽層142和蝕刻停止層144，如業界內已知。可以理解，也可採用各種其他形式的覆蓋層。此外，要強調的是，儘管覆蓋層138、140例示為相同，但其可為不同的材料、厚度等。
多個接點150可延伸穿過接觸或局部互連層130(以下稱為「局部互連層130」)的ILD 134，到達裝置層102的各個部分。在顯示的範例中，接點150延伸到電晶體116的源極/汲極區域。可以理解，每個接點150可在釕的難熔金屬(refractory metal)襯裡內包括導體，例如鋁或銅；但是，也可使用其他難熔金屬，例如鉭(Ta)、鈦(Ti)、鎢(W)、銥(Ir)、銠(Rh)和鉑(Pt)等，或其混合物。典型地，接點150在半導體裝置100內大部分垂直延伸，以連接其各層中的導體，即如圖所示垂直於頁面上。第一金屬層132可在其中包括多條金屬線152。每條金屬線152可使用與針對接點150所列相同的材料。與接點150相反，金屬線152在半導體裝置100內的層中大部分水平或橫向延伸，以將接點150連接在其中，即如圖所示進入、移出或橫跨頁面。以此方式，第一金屬層132可包括金屬線152，其平行於裝置層102中的電晶體閘極118橫向延伸，即垂直上方但平行於電晶體閘 極118。如圖1所示的半導體裝置100可使用任何現在已知或以後開發的半導體製造技術，例如材料沉積、光微影圖案化以及蝕刻、摻雜等來形成。雖然如圖1所示，接點150和導線152為單鑲嵌位準，不過其可使用包含難熔金屬襯裡的銅或鎢之雙鑲嵌位準來形成，如業界內已知。
本文內使用的「正沉積」或「沉積」可包括適用於待沉積材料的任何現在已知或以後開發之技術，包括但不限於例如：化學氣相沉積(chemical vapor deposition，CVD)、低壓CVD(low-pressure CVD，LPCVD)、電漿增強CVD(plasma-enhanced CVD，PECVD)、半大氣CVD(semi-atmosphere CVD，SACVD)和高密度電漿CVD(high density plasma CVD，HDPCVD)、快速熱CVD(rapid thermal CVD，RTCVD)、超高真空CVD(ultra-high vacuum CVD，UHVCVD)、有限反應處理CVD(limited reaction processing CVD，LRPCVD)、金屬有機CVD(metalorganic CVD，MOCVD)、濺鍍沉積、離子束沉積、電子束沉積、雷射輔助沉積、熱氧化、熱氮化、旋塗法、物理氣相沉積(PVD)、原子層沉積(ALD)、化學氧化、分子束磊晶(MBE)、電鍍、蒸發。
圖1和圖3另顯示在相鄰導體(例如接點150及/或金屬線152)之間介電層104內形成開口166。開口166可有許多形成方式。圖1顯示形成氣隙遮罩160，其將介電層104的一部分162暴露在裝置層102上方。遮罩160可例如在第一金屬層132鑲嵌平坦化之後形成，例如通過化學機械拋光(chemical mechanical polishing，CMP)，並且可包括任何現在已知或以後開發的遮罩材料。遮罩160以常規方式圖案化和蝕刻，以在其中形成開口164。
圖3顯示使用電晶體閘極118上方的氣隙遮罩160，蝕刻開口166穿過介電層104的剖面圖。開口166暴露介電層104的側壁170，例如介電層104的ILD 134、136。蝕刻通常是指從基板(或基板上形成的結構)去除材料，並且通常在光罩就位的情況下進行，使得可從基板的某些區域選擇性去除材料，同時使基板其他區域內的材料不受影響。一般蝕刻有兩種類別，(i)濕式蝕刻以及(ii)乾式蝕刻。濕式蝕刻用溶劑(例如酸或鹼)來執行，溶劑可選擇以具備選擇性溶解已知材 料(例如氧化物)，同時使另一種材料(例如多晶矽或氮化物)相對完整之能力。此選擇性蝕刻已知材料為許多半導體製程的基礎能力。濕式蝕刻通常以等向方式蝕刻均質材料(例如，氧化物)，但濕式蝕刻也可以非等向方式蝕刻單晶材料(例如矽晶圓)。乾式蝕刻可使用電漿來執行。電漿系統可通過調整電漿的參數，在各種模式內操作。普通電漿蝕刻產生在晶圓表面反應帶中性電荷的高能自由基。因為中性粒子從各個角度攻擊晶圓，因此該過程是等向的。離子研磨或濺鍍蝕刻用鈍氣的高能離子轟擊晶圓，所述鈍氣大致從一個方向接近晶圓，因此該過程是高度非等向性。反應性離子蝕刻(reactive-ion etching，RIE)在濺鍍與電漿蝕刻之間的中間條件下操作，並且可用於產生深、窄的特徵，例如STI溝槽。在圖3中，該蝕刻可包括RIE。開口166可在電晶體閘極118上方延伸到可由使用者例如根據蝕刻持續時間或化學性質來選擇之深度。關於開口166的深度，蝕刻開口166可在開口166有以下情況時停止：接觸或延伸到蝕刻停止層126(如圖所示)；蝕刻停止層126凹陷；去除(延伸超出)暴露矽化物層125的蝕刻停止層126；暴露本體120，例如若不存在矽化物層125或矽化物層125已被完全去除；或通過不延伸穿過閘極118上方的ILD 134而不暴露出蝕刻停止層126。因此，可控制圖3中的蝕刻，以選擇電晶體閘極118的上表面168之暴露程度。
圖4顯示在去除氣隙遮罩160(圖3)之後的結構剖面圖。氣隙遮罩160(圖3)可使用任何現在已知的或以後開發的光阻剝除劑原位或異位移除。如本領域中所理解，開口166可採取多種側向形式。例如，開口166可為電晶體閘極118上方橫向伸長的開口(進入頁面內和離開頁面)。也就是，並非簡單的垂直開口，而是開口166具有一長度，例如短於與其平行的電晶體閘極118之長度。或者，開口166的一部分可蝕刻為橫向佈置的T形，即以在頁面平面中水平佈置的T形；或者開口166可設計為使得其在接點150附近更窄，以減小接點150與氣隙結構188相交的可能性；或可蝕刻出多個不相連的開口166，其不必是細長的。氣隙開口166也可形成為具有不同的寬度。例如，氣隙開口166的寬度可減小，例 如在接點150附近或以後形成的通孔附近，以減小由於未對準而使氣隙結構188與接點或通孔相交的可能性。
在這個階段，開口166可封閉以形成氣隙結構188(例如，參見圖7B和圖8B)。或者，圖5顯示開口166內介電層104的ILD 134、136之已暴露側壁170的選擇性凹陷剖面圖。除其他好處外，凹陷側壁170產生擴大開口166的作用，從而擴大氣隙188(圖7B和圖8B)，降低介電層104的有效介電常數，同時在下一個處理步驟中將氣隙頂部開口密封，以使其比氣隙本身更窄。如果將二氧化矽膜用於局部互連層130和第一金屬層132，並且將氮化矽用於覆蓋層138、140，則可以將氫氟酸(HF)濕式蝕刻用於此凹陷(為了簡潔起見，在圖5中由箭頭指示)。如業界內已知，HF濃度可用水稀釋成10：1至500：1的範圍內。因為層130和132的介電質比覆蓋層138、140的介電質(圖1)蝕刻得更快，所以圖6顯示開口寬度BB和CC比氣隙頂部開口寬度AA寬。該凹陷可包括例如本文其他各處所述的濕式蝕刻。在一個具體實施例中，如圖5和圖6內所示，凹陷開口166內介電層104的ILD 134、136之已暴露側壁170，可暴露開口166內局部互連覆蓋層138和第一金屬覆蓋層140至少一者之邊緣180、182。如將要描述，邊緣182例如通過幫助開口166的收縮，來輔助封閉開口166以形成氣隙。在此階段的凹陷也可用於進一步加深開口166。例如，在開口166沒有延伸穿過ILD 134以遇到或接觸蝕刻停止層126的情況下，凹陷可延伸開口166。類似地，請參閱圖2，凹陷可將開口166延伸來凹陷蝕刻停止層126，或暴露矽化物125，或暴露本體120。此外，凹陷可將開口166進一步延伸到ILD 134中，但是不暴露任何閘極118。在此方式中，除了由圖3中蝕刻提供的控制之外，可精確控制電晶體閘極118暴露於由開口166所形成氣隙結構188(請參閱圖9A至圖9B)的程度。邊緣182之間的空間(圖6中的A-A)可具有例如160至200nm的寬度，其可受控制來幫助封閉開口166。然而，如將描述，使用雙介電層189(圖8A至圖8B)來封閉開口166，降低邊緣182之間寬度的臨界度。
圖7A至圖8B顯示根據本發明具體實施例使用雙介電層覆蓋層189(參見例如圖8A至圖8B)，在電晶體閘極118上方形成氣隙結構188之剖面圖。
圖7A和圖7B顯示在開口166上方形成非共形介電層190。圖7A顯示形成非共形介電層190以在密封開口166之前停止，以使開口166的末端部分192保持敞開。圖7B顯示形成非共形介電層190以密封開口166的末端部分192。在一個具體實施例中，非共形介電層190可包括矽烷系二氧化矽。例如，非共形介電層190可包括化學氣相沉積(CVD)的矽烷系二氧化矽。更具體地，非共形介電層190可包括電漿增強化學氣相沉積(PECVD)矽烷系二氧化矽。在此也可運用其他非共形介電質。可選擇PECVD矽烷系二氧化矽和非共形介電材料，因為其階梯覆蓋率非常差，從而導致較大的氣隙體積。因此，開口166可例如在介電層104的側壁170上不具有非共形介電層190，ILD 134、136或極微量的層190(未顯示)可沿側壁170排列。如圖7B所示，在非共形介電層190封閉開口166的末端部分192的情況下，在開口166的末端部分192上方之非共形介電層190中可形成縫隙194。如所指出，使用非共形矽烷系二氧化矽導致氣隙結構188上方縫隙194形式之缺點。與常規處理相反，在縫隙194非常大之前就停止非共形介電層190的形成。在一個範例中，縫隙194的長度可在100至160奈米(nm)之間，名義上為130nm，當單獨使用非共形層來密封開口166時，其長度明顯短於此類層中的常規縫隙，例如170-270nm。如所指出，如果保持原樣，縫隙194會被水氣破壞，例如由於隨後的濕蝕刻，該水氣進入氣隙結構188並使縫隙上方的層起泡，從而導致缺陷。非共形介電層190可具有例如在2100與2300埃(Å)之間的厚度。
如所指出，本發明的具體實施例採用雙介電層189(圖8A至圖8B)以封閉開口166。為此，如圖8A和圖8B所示，本發明的具體實施例另包括在非共形介電層190上方形成共形介電層196。如圖8A內所示，在非共形介電層190不封閉開口166的末端部分192之情況下，即末端部分192保持敞開的狀態，形成共形介電層196以密封開口166的末端部分192，來形成氣隙結構188。相反，如圖8B內所示，在非共形介電層190封閉開口166的末端部分192且在非共形介電層190 中形成縫隙194的情況下，共形介電層196將縫隙194密封在非共形介電層190中，以形成氣隙結構188。共形介電層196可通過沉積例如以下之一來形成：正矽酸四乙酯(TEOS)系二氧化矽和氟化TEOS(FTEOS)系二氧化矽，例如PECVD TEOS系二氧化矽。如此，共形介電層196包括碳(C)，而非共形介電層190不包括碳。在此也可運用其他共形介電質。注意，非共形介電層190缺乏佈線。儘管共形介電層196未顯示包括金屬或佈線層，但通常可包含導線214的最底下部分。共形介電層196可具有在2100和2300Å之間的厚度，其提供具有厚度為4200到4600Å的雙介電層189(圖8A至圖8B)。
如圖7B和圖8A內所見，第一金屬層132的第一金屬覆蓋層140(圖1)之邊緣182可產生擠壓開口166的作用，以幫助封閉氣隙結構188。然而，使用雙介電層189(圖8A至圖8B)來封閉開口166，降低開口寬度的臨界度。氣隙結構188不暴露任何接點150或金屬線152。也就是說，圍繞氣隙結構188的介電層104之ILD 134、136覆蓋第一金屬層132中任何導線152或局部互連層130中任何導電接點150。氣隙結構188可具有開口166的任何側向佈局，如所描述般。
圖9A至圖9B分別顯示在圖8A與圖8B具體實施例中氣隙結構188上方形成佈線層210之剖面圖。可使用任何現在已知或以後開發的處理來形成佈線層210，例如，可通過在雙介電層189上形成第二介電層212，並在其中圖案化佈線開口，沉積襯裡和導體，以及平坦化以建立導線214，來形成佈線層210。第二介電層212可包括在此列出用於ILD 134、136的任何ILD材料。如圖所示，佈線層210的下表面216(例如，第二介電層212的下表面或其中的導線214)與氣隙結構188的密封點218(例如在末端部分192處或在縫隙194上方)相隔至少一部分共形介電層196。在形成佈線層210之前或之時，可通過雙介電層189形成任何期望的接點220，例如通過為其形成開口，沉積襯裡和導體，以及平坦化以建立接點220。用於接點220及/或佈線214的材料可如本文中針對接點150和佈線152所描述般。導線214和接點220也可分別圖案化，但同時進行金屬化和平面化，在這種情況下，導線214可延伸到共形介電層196中。
圖9A和圖9B也顯示根據本發明具體實施例的結構230。請參考圖9A，結構230可包括氣隙結構188，該結構包括介電層104中的相鄰導體(例如接點150及/或導線152)之間的開口166。非共形介電層190在開口166上方，並且使開口166的末端部分192變窄但不密封該開口。邊緣182例如通過幫助開口166的收縮，來輔助封閉開口166以形成氣隙。非共形介電層190可包括例如矽烷系二氧化矽。開口166可例如在介電層104的側壁170上不具有非共形介電層190，ILD 134、136或層190的軌跡(未顯示)可在側壁170上。結構230還可包括在非共形介電層190上方的共形介電層196。在此具體實施例中，共形介電層196密封開口166的末端部分192。共形介電層196可包括例如：TEOS系二氧化矽或FTEOS系二氧化矽。因此，共形介電層196包括碳(C)，在此也可使用其他共形介電質。非共形介電層190的厚度可在2100和2300Å之間，而共形介電層196的厚度可在2100和2300Å之間。結構230還可包括在氣隙結構188上方的佈線層210。佈線層210可包括第二介電層212，在該層中包括導線214。結構230還具有佈線層210的下表面216，該下表面與氣隙結構188的密封點218相距至少一部分共形介電層196。
圖9B顯示類似於圖9A中結構230的另一個具體實施例之剖面圖，除了非共形介電層190在開口166的末端部分192上方包括縫隙194之外。在此，非共形介電層190封閉開口166的末端部分192，從而形成縫隙194。縫隙194的長度可在100至160nm之間。共形介電層196位於非共形介電層190上方，並將縫隙194密封在非共形介電層190中。共形介電層196沒有佈線，例如佈線層210中的佈線214。而是，佈線層210在氣隙結構188上方，該結構包括封閉開口166的雙介電層189。佈線層210可包括第二介電層212，在該層中包括佈線214。
吾人將了解，結構230可用於形成各種裝置，例如但不限於：RFSOI開關、低振幅放大器、功率放大器等。使用根據本發明各個具體實施例的氣隙結構188，提供一種通過控制本徵FET電容的主要貢獻者之一：局部互連層130和第一金屬層132(圖1)的有效介電常數，來減小使用任何裝置時其截止電容和導通電阻之機制。雙介電層189確保改進開口166的閉合。與使用間隔物以確保任 何縫隙閉合的常規解決方案相比，本發明的具體實施例使用較少的處理步驟。此外，本文描述的處理減小氣隙結構188的開口166之寬度靈敏度。由於不需要在晶片的不同部分中使用更厚的介電質或增加接點高度，因此本發明的具體實施例也允許氣隙和非氣隙結構處理上的共用接點150之高度。
如上述，該方法用於積體電路晶片製造。所生成積體電路晶片可由製造廠以原始晶圓形式(也就是具有多個未封裝晶片的單一晶圓)、當成裸晶粒或以封裝形式來散佈。在後者案例中，晶片固定在單晶片封裝內(像是塑膠載體，具有導線黏貼至主機板或其他更高層載體)或固定在多晶片封裝內(像是一或兩表面都具有表面互連或內嵌互連的陶瓷載體)。然後在任何案例中，晶片與其他晶片、離散電路元件及/或其他信號處理裝置整合成為(a)中間產品，像是主機板，或(b)最終產品的一部分。最終產品可為包括積體電路晶片的任何產品，範圍從玩具與其他低階應用到具有顯示器、鍵盤或其它輸入裝置以及中央處理器的進階電腦產品。
此處所使用的術語僅為說明特定具體實施例之用，並非用於限制本發明。如此處所使用，除非該上下文有明確指示，否則該等單數形式「一」(a,an)和「該」(the)也包含該等複數形式。吾人將進一步瞭解，此說明書中使用的「包含」(comprises及/或comprising)指明所陳述的特徵、整體、步驟、操作、元件及/或部件的存在，但是不排除還有一或多個其他特徵、整體、步驟、操作、元件、部件及/或其群組的存在或添加。「選擇性」或「選擇性地」表示隨後描述的事件或情況可能發生或可能不發生，並且該描述包括事件發生的實例和事件不發生的實例。
在整個說明書和申請專利範圍中使用的近似語言可用於修改任何允許變化的定量表示，而不會導致與其相關基本功能的變化。因此，由一或多個術語修飾的值，例如「約」、「大約」和「大體上」，不限於指定的精確值。在至少一些情況下，近似語言可對應於用於測量值的儀器之精準度。本文和整個說明書與申請專利範圍中，範圍限制可組合及/或互換，這種範圍被識別 並包括其中包含的所有子範圍，除非上下文或語言另有說明。應用於範圍特定值的「近似」適用於兩值，並且除非另外取決於測量值的儀器精準度，否則可指示所述值的+/- 10%。
對應的結構、材料、動作以及所有方法或步驟的同等項，加上以下申請專利範圍內的功能元件，都欲包含用來執行結合特別主張的其他主張元件之功能的任何結構、材料或動作。本發明的描述已經為了例示與描述的目的而呈現，但非要將本發明毫無遺漏地限制在所揭之形式中。在不脫離本發明之範疇與精神的前提下，本技術之一般技術者將瞭解許多修正例以及變化例。具體實施例經過選擇與說明來最佳闡述本發明原理及實際應用，並且以許多修正例讓其他精通此技術的人士瞭解本發明，這些修正例都適合所考慮的特定使用。
102:裝置層
104:介電層
116:電晶體
140:第一金屬覆蓋層
150、220:接點
152:金屬線；導線；佈線
168:上表面
180、182:邊緣
188:氣隙結構
189:雙介電層
190:非共形介電層
196:共形介電層
210:佈線層
212:第二介電層
214:導線
216:下表面
218:密封點
230:結構

Claims (18)

  1. 一種用以封閉氣隙結構的雙介電層的結構，包含：一氣隙結構，包括：一開口，其位於相鄰導體之間的一第一介電層內，一非共形介電層，其位於該開口之上，該非共形介電層封閉該開口的一末端部分，一縫隙，其位於該開口的該末端部分之上的該非共形介電層內，以及一共形介電層，其位於該非共形介電層上，該共形介電層建構為密封該非共形介電層中的該縫隙且沒有佈線；以及一佈線層，其位於該氣隙結構上方；其中該非共形介電層包括一矽烷系二氧化矽。
  2. 如請求項1所述之結構，其中該共形介電層包括下列之一：正矽酸四乙酯(TEOS)系二氧化矽和氟化TEOS(FTEOS)系二氧化矽。
  3. 如請求項1所述之結構，其中該縫隙具有介於100與160奈米之間的長度。
  4. 如請求項1所述之結構，其中該共形介電層包括碳(C)。
  5. 如請求項1所述之結構，其中該氣隙結構的開口中沒有該非共形介電層。
  6. 如請求項1所述之結構，其中該非共形介電層的厚度在2100到2300埃之間，並且該共形介電層的厚度在2100到2300埃之間。
  7. 如請求項1所述之結構，其中該佈線層的下表面與該氣隙結構的一密封點相隔至少一部分該共形介電層。
  8. 一種用以封閉氣隙結構的雙介電層的結構，包含：一氣隙結構，包括：一開口，其位於相鄰導體之間的一第一介電層內，一非共形介電層，其在該開口上方，該非共形介電層使該開口的末端部分變窄但不密封該開口，以及一共形介電層，其位於該非共形介電層上，該共形介電層建構為密封該開口的該末端部分；以及一佈線層，其位於該氣隙結構上方；其中該非共形介電層包括一矽烷系二氧化矽。
  9. 如請求項8所述之結構，其中該共形介電層包括下列之一：正矽酸四乙酯(TEOS)系二氧化矽和氟化TEOS(FTEOS)系二氧化矽。
  10. 如請求項8所述之結構，其中該共形介電層包括碳(C)。
  11. 如請求項8所述之結構，其中該氣隙結構的開口中沒有該非共形介電層。
  12. 如請求項8所述之結構，其中該非共形介電層的厚度在2100到2300埃之間，並且該共形介電層的厚度在2100到2300埃之間。
  13. 如請求項8所述之結構，其中該佈線層的下表面與該氣隙結構的一密封點相隔至少一部分該共形介電層。
  14. 一種用以封閉氣隙結構的雙介電層的製造方法，包含：形成一氣隙結構，包括：在相鄰導體之間的一第一介電層內形成一開口；在該開口上方形成一非共形介電層，以達成下列之一：在密封該開口之前停止以使該開口的末端部分敞開，並關閉該開口的末端部分，從而在該開口末端部分上方的該非共形介電層內形成一縫隙；在該非共形介電層上形成一共形介電層，以達成下列之一：在該末端部分保持敞開的情況下，密封該開口的末端部分以形成該氣隙結構，以及其中在該非共形介電層中形成該縫隙，將該非共形介電層內的該縫隙密封以形成該氣隙結構，其中該共形介電層沒有佈線；以及在該氣隙結構上方形成一佈線層；其中形成該非共形介電層包括沉積一矽烷系二氧化矽。
  15. 如請求項14所述之方法，其中形成該共形介電層包括沉積下列之一：正矽酸四乙酯(TEOS)系二氧化矽和氟化TEOS(FTEOS)系二氧化矽。
  16. 如請求項14所述之方法，其中在該非共形介電層內產生該縫隙的情況下，該縫隙具有介於100與160奈米之間的長度。
  17. 如請求項14所述之方法，其中該共形介電層包括碳(C)。
  18. 如請求項14所述之方法，其中該佈線層的下表面與該氣隙結構的一密封點相隔至少一部分該共形介電層。
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