CN108573969A - 集成电路器件 - Google Patents

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Abstract

一种集成电路器件包括至少一个鳍型有源区、在至少一个鳍型有源区上的栅线以及在栅线的至少一侧的至少一个鳍型有源区上的源极/漏极区。第一导电插塞连接到源极/漏极区并且包括钴。第二导电插塞连接到栅线并与第一导电插塞间隔开。第三导电插塞连接到第一导电插塞和第二导电插塞的每个。第三导电插塞电连接第一导电插塞和第二导电插塞。

Description

集成电路器件
技术领域
这里描述的一个或更多个实施方式涉及集成电路器件。
背景技术
按比例缩小一直是集成电路设计者的目标。按比例缩小的一种方法涉及减小金属互连线的宽度和节距。然而，这可能导致对互连结构(例如金属互连线)的物理损伤和/或化学损伤。结果，集成电路器件的耐久性和可靠性受到不利影响。
发明内容
根据一个或更多个实施方式，一种集成电路器件包括：衬底，其包括在第一方向上延伸的至少一个鳍型有源区；栅线，其在至少一个鳍型有源区上并在交叉第一方向的第二方向上延伸；源极/漏极区，其在栅线的至少一侧的至少一个鳍型有源区上；第一导电插塞，其被连接到源极/漏极区并包括钴；第二导电插塞，其被连接到栅线，第二导电插塞与第一导电插塞间隔开；以及第三导电插塞，其被连接到第一导电插塞和第二导电插塞的每个，第三导电插塞电连接第一导电插塞和第二导电插塞。
根据一个或更多个其他实施方式，一种集成电路器件包括：衬底，其包括至少一个鳍型有源区；延伸跨过至少一个鳍型有源区的多个栅线；多个源极/漏极区，其在所述多个栅线的彼此相反侧的至少一个鳍型有源区上；第一接触结构，其包括第一导电插塞和第二导电插塞，第一导电插塞连接到所述多个栅线中的相邻栅线之间的所述多个源极/漏极区中的至少一个，第二导电插塞连接到所述多个栅线中的相邻栅线中的一个；以及第二接触结构，其在第一接触结构上并且包括第三导电插塞，第三导电插塞在第一导电插塞的上表面上以及在第二导电插塞的上表面上以连接第一导电插塞和第二导电插塞。
根据一个或更多个其他实施方式，一种器件包括：第一接触；第二接触；以及交叠第一接触和第二接触的第三接触，其中第一接触是第一尺寸的栅极接触，第二接触是大于第一尺寸的第二尺寸的源极/漏极接触，并且第三接触电连接到第一接触和第二接触，第三接触在延伸到源极/漏极接触的上表面的接触孔中。
附图说明
通过参照附图详细描述示例性实施方式，特征对于本领域技术人员将变得明显，在附图中：
图1示出集成电路器件的布局实施方式；
图2A示出沿图1中的线X-X'截取的剖面图，图2B示出沿图1中的线Y-Y'截取的剖面图；
图3示出集成电路器件的另一实施方式；
图4示出集成电路器件的另一实施方式；
图5A至图5G示出制造集成电路器件的方法的一实施方式中的阶段；
图6A至图6D示出制造集成电路器件的方法的另一实施方式中的阶段；以及
图7A和7B示出制造集成电路器件的方法的另一个实施方式中的阶段。
具体实施方式
图1示出集成电路器件100的布局实施方式。图2A示出沿图1中的线X-X'截取的剖面图。图2B示出沿图1中的线Y-Y'截取的剖面图。
参照图1、2A和2B，集成电路器件100可以包括具有在水平方向(例如X方向和Y方向)上延伸的主表面110m的衬底110。衬底110可以包括器件有源区AC，其可以包括多个鳍型有源区FA。鳍型有源区FA可以在器件有源区AC中从衬底110突出。鳍型有源区FA可以在X方向上彼此平行地延伸。隔离绝缘层129可以在器件有源区AC上的鳍型有源区FA的每个之间。鳍型有源区FA可以在隔离绝缘层129之上突出以具有鳍形状。
在一些实施方式中，衬底110可以包括诸如Si或Ge的半导体材料，或诸如SiGe、SiC、GaAs或InP的化合物半导体材料。衬底110可以包括导电区域，例如杂质掺杂阱或杂质掺杂结构。
多个栅极绝缘层124和多个栅线GL可以在衬底110上。栅极绝缘层124和栅线GL可以在Y方向上延伸并且可以交叉鳍型有源区FA。栅极绝缘层124和栅线GL可以延伸以覆盖鳍型有源区FA的上表面和侧壁以及隔离绝缘层129的上表面。
多个金属氧化物半导体(MOS)晶体管可以沿着栅线GL形成在器件有源区AC上。MOS晶体管的每个可以是三维MOS晶体管，其具有在鳍型有源区FA的每个的上表面和彼此相反侧壁上的沟道。
栅极绝缘层124的每个可以包括氧化物、高k电介质材料或其组合。高k电介质材料可以包括具有比氧化物的介电常数更高的介电常数的材料。例如，高k电介质材料可以具有范围从约10到约25的介电常数。高k电介质材料可以包括金属氧化物或金属氮氧化物。例如，高k电介质材料可以包括铪氧化物、铪氮氧化物、铪硅酸盐、镧氧化物、镧铝氧化物、锆氧化物、锆硅酸盐、钽氧化物、钛氧化物或其组合。在一些实施方式中，界面层可以在栅极绝缘层124的每个与鳍型有源区FA的每个之间。界面层可以包括诸如氧化物、氮化物或氮氧化物的绝缘材料。
栅线GL的每个可以包括功函数金属包含层和间隙填充金属层。功函数金属包含层可以包括Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er和Pd中的至少一种。间隙填充金属层可以包括W或Al。在一些实施方式中，栅线GL的每个可以包括例如TiAlC/TiN/W的堆叠结构、TiN/TaN/TiAlC/TiN/W的堆叠结构或者TiN/TaN/TiN/TiAlC/TiN/W的堆叠结构。
绝缘间隔物126可以在每个栅线GL的彼此相反的侧壁上。绝缘间隔物126可以覆盖每个栅线GL的彼此相反的侧壁。绝缘间隔物126可以沿着栅线GL的延伸方向(例如Y方向)延伸。绝缘间隔物126可以包括例如硅氮化物、硅碳氮化物、硅氧碳氮化物或其组合。在一些实施方式中，绝缘间隔物126可以包括具有比硅氧化物的介电常数更小的介电常数的材料，例如硅碳氮化物、硅氧碳氮化物或其组合。
栅极绝缘盖层128可以覆盖栅线GL的每个。第一绝缘层170可以在栅线GL之间。栅极绝缘盖层128可以覆盖每个栅线GL的上表面并且平行于每个栅线GL延伸。栅极绝缘盖层128可以包括例如硅氮化物。第一绝缘层170可以包括例如硅氧化物。在一个实施方式中，第一绝缘层170可以包括硅氧化物，诸如等离子体增强氧化物(PEOX)、原硅酸四乙酯(TEOS)、硼TEOS(BTEOS)、磷TEOS(PTEOS)、硼磷TEOS(BPTEOS)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)或硼磷硅酸盐玻璃(BPSG)。
在一些实施方式中，栅极绝缘盖层128可以垂直地交叠每个栅线GL和绝缘间隔物126。在一些实施方式中，绝缘间隔物126可以向上延伸超过每个栅线GL的上表面，并且栅极绝缘盖层128可以在两个绝缘间隔物126之间以覆盖每个栅线GL的上表面。
多个源极/漏极区120可以在栅线GL的彼此相反侧处的鳍型有源区FA上。源极/漏极区120的每个可以包括在鳍型有源区FA中的多个凹陷区域R1的每个中的半导体外延层。源极/漏极区120的每个可以包括例如外延生长的硅(Si)层、硅碳化物(SiC)层或多个硅锗(SiGe)层。当鳍型有源区上的晶体管是NMOS晶体管时，源极/漏极区120的每个可以包括Si外延层或SiC外延层，并且可以包括N型杂质。当鳍型有源区上的晶体管是PMOS晶体管时，源极/漏极区120的每个可以包括例如SiGe外延层，并且可以包括P型杂质。源极/漏极区120中的一些可以至少部分地被第一绝缘层170覆盖。
集成电路器件100可以包括在鳍型有源区FA上的至少一个第一导电插塞(或源极/漏极接触)CP1和至少第二导电插塞(或栅极接触)CP2。第一导电插塞CP1可以连接到源极/漏极区120中的至少一个。第二导电插塞CP2可以连接到栅线GL中的至少一个。第一导电插塞CP1可以用作源极/漏极接触，并且第二导电插塞CP2可以用作栅极接触。
在一些实施方式中，第一导电插塞CP1和第二导电插塞CP2可以形成具有在基本均匀水平处的上表面的第一接触结构CS1。
多个第一导电插塞CP1可以延伸跨过鳍型有源区FA。例如，如图1所示，两个第一导电插塞CP1可以在Y方向上交叉三个鳍型有源区FA。
第一导电插塞CP1可以在第一接触孔H1中，该第一接触孔H1穿透第一绝缘层170并暴露源极/漏极区120中的一些，使得第一导电插塞CP1可以电连接到源极/漏极区120中的一些。第一导电插塞CP1可以接触源极/漏极区120。在一些实施方式中，金属硅化物层122可以在第一导电插塞CP1与源极/漏极区120之间。金属硅化物层122可以包括例如钛硅化物或钽硅化物。
在一些实施方式中，相对于衬底110的主表面110m，鳍型有源区FA上的第一导电插塞CP1的上表面可以高于栅线GL的上表面。第一导电插塞CP1的上表面可以与第一导电插塞CP1周围的栅极绝缘盖层128的上表面基本上共面。
第一导电插塞CP1可以包括第一金属层130和沿着第一金属层130的侧壁和下表面延伸或覆盖第一金属层130的侧壁和下表面的第一导电阻挡层132。在一些实施方式中，第一金属层130可以包括Co、W、Cu、Ru、Mn、Ti、Ta或其组合。第一导电阻挡层132可以包括例如Ti、TiN、Ta、TaN或其组合。
第二导电插塞CP2可以在第二接触孔H2中，该第二接触孔H2穿透栅极绝缘盖层128并暴露栅线GL中的至少一个，使得第二导电插塞CP2可以接触栅线GL中的至少一个。第二导电插塞CP2可以电连接到栅线GL中的至少一个。
在一些实施方式中，鳍型有源区FA上的第二导电插塞CP2的上表面可以与第一导电插塞CP1的上表面基本上共面。第二导电插塞CP2的上表面可以与第二导电插塞CP2周围的栅极绝缘盖层128的上表面基本上共面。
第二导电插塞CP2可以与第一导电插塞CP1间隔开。例如，第二导电插塞CP2可以通过栅极绝缘盖层128与第一导电插塞CP1绝缘。第二导电插塞CP2的侧壁和第一导电插塞CP1的侧壁可以由栅极绝缘盖层128覆盖。如图1所示，第一导电插塞CP1可以在两个相邻的栅线GL之间，第二导电插塞CP2可以在所述两个相邻的栅线GL中的一个上。
第二导电插塞CP2可以包括第二金属层140和沿着第二金属层140的侧壁和下表面延伸或覆盖第二金属层140的侧壁和下表面的第二导电阻挡层142。在一些实施方式中，第二金属层140可以包括Co、W、Cu、Ru、Mn、Ti、Ta或其组合。第二导电阻挡层142可以包括Ti、TiN、Ta、TaN或其组合。
在一些实施方式中，第二金属层140可以包括与第一金属层130相同的导电材料。第一金属层130和第二金属层140可以包括例如钴(Co)。在一些实施方式中，第二金属层140可以包括与第一金属层130不同的材料。例如，第一金属层130可以包括钴(Co)，第二金属层140可以包括钨(W)或铜(Cu)。
停止物绝缘层160可以覆盖栅极绝缘盖层128和第一绝缘层170。停止物绝缘层160可以覆盖第一导电插塞CP1的一部分。在一些实施方式中，停止物绝缘层160可以覆盖第二导电插塞CP2的一部分。第二绝缘层180可以在停止物绝缘层160上。
集成电路器件100可以包括连接到第一导电插塞CP1和/或第二导电插塞CP2的第三导电插塞(或接触)CP3。
在一些实施方式中，第三导电插塞CP3可以形成连接到包括第一导电插塞CP1和第二导电插塞CP2的第一接触结构CS1的第二接触结构CS2。
第三导电插塞CP3可以在第三接触孔H3和H3'中，该第三接触孔H3和H3'穿透第二绝缘层180和停止物绝缘层160并暴露第一导电插塞CP1和/或第二导电插塞CP2。第三导电插塞CP3可以将第一导电插塞CP1和/或第二导电插塞CP2电连接到第三导电插塞CP3上的金属互连层。
第三导电插塞CP3可以将第一导电插塞CP1和第二导电插塞CP2彼此电连接。例如，第三导电插塞CP3可以包括填充第三接触孔H3的导电材料，该第三接触孔H3一起暴露第一导电插塞CP1的上表面和第二导电插塞CP2的上表面。第三导电插塞CP3的至少一部分可以接触第一导电插塞CP1和第二导电插塞CP2。
如图1和图2A所示，第一导电插塞CP1可以连接到两个相邻的栅线GL之间的源极/漏极区120中的至少一个。第二导电插塞CP2可以连接到所述两个相邻的栅线GL中的一个。第三导电插塞CP3可以在第一导电插塞CP1和第二导电插塞CP2上，从而形成用于连接第一导电插塞CP1和第二导电插塞CP2的局部互连。第三导电插塞CP3可以在X方向上延伸并且可以至少部分地交叠相邻的源极/漏极区120和栅线GL。
在一些实施方式中，第一导电插塞CP1的上表面可以与第二导电插塞CP2基本上共面，使得第三导电插塞CP3可以具有接触第一导电插塞CP1和第二导电插塞CP2的上表面的基本平坦的下表面。第三导电插塞CP3的下表面可以与第三导电插塞CP3周围的停止物绝缘层160的下表面基本上共面。
第三导电插塞CP3可以包括第三金属层150和沿着第三金属层150的侧壁和下表面延伸或覆盖第三金属层150的侧壁和下表面的第三导电阻挡层152。在一些实施方式中，第三金属层150可以包括Co、W、Cu、Ru、Mn、Ti、Ta或其组合。第三导电阻挡层152可以包括例如Ti、TiN、Ta、TaN或其组合。
在一些实施方式中，第三金属层150可以包括与第一金属层130相同的导电材料。第一金属层130和第三金属层150可以包括例如Co。在一些实施方式中，第三金属层150可以包括与第一金属层130不同的材料。例如，第一金属层130可以包括Co，第三金属层150可以包括W或Cu。
停止物绝缘层160可以包括相对于第二绝缘层180具有蚀刻选择性的材料。停止物绝缘层160可以在对第二绝缘层180执行蚀刻工艺以形成其中形成第三导电插塞CP3的第三接触孔H3和H3'时用作蚀刻停止物层。停止物绝缘层160可以包括例如硅、氮化物、碳化物或其组合。例如，停止物绝缘层160可以包括SiN、SiCN、SiC、SiCO、AlN或其组合。停止物绝缘层160可以覆盖第三导电插塞CP3的侧壁的一部分。
图3示出集成电路器件100a的另一实施方式的剖面图。图4示出集成电路器件100b的另一实施方式的剖面图。图3和图4是沿图1中的线X-X'截取的剖面图。
参照图3和图4，集成电路器件100a和100b可以包括与图1、图2A和图2B中的集成电路器件100基本相同的元件，除了第二导电插塞CP2a和CP2b以及第三导电插塞CP3a和CP3b之外。
在图3的集成电路器件100a中，第二导电插塞CP2a和第三导电插塞CP3a可以一体地形成。其中形成第二导电插塞CP2a的第二接触孔H2a和其中形成第三导电插塞CP3a的第三接触孔H3a可以形成为彼此连通。因此，第二导电插塞CP2a和第三导电插塞CP3a可以通过用导电材料填充第二接触孔H2和第三接触孔H3而被一体地形成。
在这种情况下，第一接触结构CS1a可以包括第一导电插塞CP1，并且第二接触结构CS2a可以包括第二导电插塞CP2a和第三导电插塞CP3a。第一接触结构CS1a可以用作源极/漏极接触。第二接触结构CS2a可以同时用作栅极接触和连接栅极接触与源极/漏极接触的局部互连结构。
在图4的集成电路器件100b中，第二导电插塞CP2b可以向上延伸超过第一导电插塞CP1的上表面。相对于衬底110的主表面110m，第二导电插塞CP2b可以具有比第一导电插塞CP1的上表面更高的上表面。相对于衬底110的主表面110m，第二导电插塞CP2b的上表面可以高于停止物绝缘层160的上表面。
第二接触孔H2b可以穿透在栅线GL上的第二绝缘层180、停止物绝缘层160和栅极绝缘盖层128。第二导电插塞CP2b可以通过用导电材料填充第二接触孔H2b而形成。第三接触孔H3b可以穿透第二绝缘层180和停止物绝缘层160以暴露第一导电插塞CP1的上表面和第二导电插塞CP2的侧壁。第三导电插塞CP3b可以通过用导电材料填充第三接触孔H3b来形成。第三导电插塞CP3b的侧壁可以接触第二导电插塞CP2b的侧壁。第三导电插塞CP3b的下表面可以接触第一导电插塞CP1的上表面。
在这种情况下，第一接触结构CS1b可以包括用作源极/漏极接触的第一导电插塞CP1，并且第二接触结构CS2b可以包括用作栅极接触的第二导电插塞CP2b以及用作连接栅极接触与源极/漏极接触的局部互连的第三导电插塞CP3b。
图5A至图5G是示出制造集成电路器件的方法的一实施方式的阶段的剖面图。该方法可以用于制造例如图1、图2A和图2B的集成电路器件100。
参照图5A，第一导电插塞CP1可以形成为连接到在栅线GL的彼此相反侧的源极/漏极区120的每个。例如，在形成穿透第一绝缘层170的第一接触孔H1以暴露在栅线GL的彼此相反的侧壁处的源极/漏极区120的至少一个之后，第一导电阻挡层132可以形成在第一接触孔H1中以及在第一绝缘层170和栅极绝缘盖层128上。然后，第一金属层130可以形成在第一导电阻挡层132上以填充第一接触孔H1。
此后，上述所得结构可以通过化学机械抛光(CMP)工艺和/或回蚀刻工艺被平坦化，以暴露第一绝缘层170的上表面、栅极绝缘盖层128的上表面、第一导电阻挡层132的上表面以及第一金属层130的上表面。因此，填充第一接触孔H1的第一金属层130和第一导电阻挡层132可以形成第一导电插塞CP1。在一些实施方式中，金属硅化物层122可以形成在第一导电插塞CP1与源极/漏极区120的至少一个之间。
参照图5B，包括开口510H的硬掩模图案510可以形成在第一绝缘层170、栅极绝缘盖层128和第一导电插塞CP1上。硬掩模图案510的开口510H可以暴露栅极绝缘盖层128的在其中将要形成第二导电插塞CP2的区域处的部分。
此后，栅极绝缘盖层128的由开口510H暴露的部分可以使用硬掩模图案510作为蚀刻掩模被蚀刻以形成暴露邻近于第一导电插塞CP1的栅线GL的上表面的第二接触孔H2。
参照图5C，第二导电阻挡层142a可以形成在第二接触孔H2中以及在硬掩模图案510的上表面上。第二金属层140a可以形成在第二导电阻挡层142a上以填充第二接触孔H2。
参照图5D，图5C的所得结构可以例如通过CMP工艺被平坦化以暴露第一导电插塞CP1的上表面。因此，硬掩模图案510可以被完全去除，并且图5C的第二导电阻挡层142a的一部分和图5C的第二金属层140a的一部分可以被去除，使得填充第二接触孔H2的第二导电阻挡层142和第二金属层140可以被形成以形成第二导电插塞CP2。
第一导电插塞CP1的上表面可以与第二导电插塞CP2的上表面基本上共面。第一导电插塞CP1和第二导电插塞CP2的上表面可以与其周围的栅极绝缘盖层128的上表面基本上共面。
参照图5E，停止物绝缘层160和第二绝缘层180可以顺序地形成在第一导电插塞CP1、第二导电插塞CP2、栅极绝缘盖层128和第一绝缘层170上。
参照图5F，第三接触孔H3和H3'可以形成为穿透第二绝缘层180和停止物绝缘层160并且暴露第一导电插塞CP1和第二导电插塞CP2。例如，第三接触孔H3和H3'可以例如通过光蚀刻工艺形成。在用于形成第三接触孔H3和H3'的蚀刻工艺中，停止物绝缘层160可以用作蚀刻停止层。第二绝缘层180的一部分可以使用停止物绝缘层160作为蚀刻停止层而被蚀刻。然后，停止物绝缘层160的一部分可以被去除以暴露第一导电插塞CP1的上表面和第二导电插塞CP2的上表面。
在其中将要形成用于连接第一导电插塞CP1和第二导电插塞CP2的第三导电插塞CP3的区域中，第三接触孔H3可以一起暴露第一导电插塞CP1的上表面和第二导电插塞CP2的上表面。
一起暴露第一导电插塞CP1的上表面和第二导电插塞CP2的上表面的第三接触孔H3的至少一部分可以具有基本平坦的下表面。在形成第三接触孔H3之前和之后，第一导电插塞CP1的上表面所在的水平和第二导电插塞CP2的上表面所在的水平可以相对于衬底110的主表面110m分别基本上是相同的。第三接触孔H3可以延伸至与第一导电插塞CP1的上表面和第二导电插塞CP2的上表面的水平对应的深度。
在用于形成第三接触孔H3的蚀刻工艺中，可以防止第一导电插塞CP1和/或第二导电插塞CP2被不期望地蚀刻或损耗。因此，在使用第三导电插塞CP3形成连接第一导电插塞CP1和第二导电插塞CP2的局部互连结构时，可以减少或防止形成第一金属层130和/或第二金属层140的导电材料的损失或对形成第一金属层130和/或第二金属层140的导电材料的损伤。
参照图5G，第三导电插塞CP3可以形成为填充第三接触孔H3和H3'。例如，第三导电阻挡层152可以形成在第三接触孔H3和H3'中以及在第二绝缘层180上。第三金属层150可以形成在第三导电阻挡层152上以填充第三接触孔H3和H3'。此后，所得结构可以例如通过CMP工艺被平坦化以暴露第二绝缘层180的上表面、第三导电阻挡层152的上表面和第三金属层150的上表面。填充第三接触孔H3和H3'的第三导电阻挡层152和第三金属层150可以形成第三导电插塞CP3。第三接触孔H3中的第三导电插塞CP3可以将第一导电插塞CP1连接到第二导电插塞CP2。
在根据示例实施方式的集成电路器件及其制造方法中，可以防止连接到源极/漏极区120的源极/漏极接触以及连接到栅线GL的栅极接触在制造集成电路器件100的工艺期间被损伤。因此，可以减小源极/漏极接触和栅极接触与用于连接源极/漏极接触和栅极接触的互连结构之间的接触电阻。
图6A至图6D是示出制造根据示例实施方式的集成电路器件的方法的另一实施方式的阶段的剖面图。该方法可以用于制造例如图3的集成电路器件100a。
参照图6A，停止物绝缘层160和第二绝缘层180可以顺序地形成在图5A的所得结构中的第一导电插塞CP1、栅极绝缘盖层128和第一绝缘层170上。
参照图6B，第二接触孔H2a可以形成为暴露栅线GL的上表面。第二接触孔H2a可以通过去除栅极绝缘盖层128的在栅线GL上的部分、停止物绝缘层160的在栅线GL上的部分以及第二绝缘层180的在栅线GL上的部分而形成。
参照图6C，穿透第二绝缘层180和停止物绝缘层160的第三接触孔H3a和H3'可以形成为暴露第一导电插塞CP1的上表面。第三接触孔H3a可以形成为与第二接触孔H2a连通。在用于形成第三接触孔H3'的蚀刻工艺期间，停止物绝缘层160可以用作蚀刻停止物层。第三接触孔H3a和H3'可以形成为延伸至与第一导电插塞CP1的上表面对应的深度。因此，可以减少或防止在用于形成第三接触孔H3a和H3'的蚀刻工艺期间形成第一导电插塞CP1的导电材料的损失或对形成第一导电插塞CP1的导电材料的损伤。
在一些实施方式中，第二接触孔H2a和第三接触孔H3a和H3'可以以与图6B和图6C中的工艺不同的工艺形成。例如，在图6A的所得结构中，第二绝缘层180的在第一导电插塞CP1上的部分和第二绝缘层180的在栅线GL上的部分可以被去除，停止物绝缘层160的一部分和栅极绝缘盖层128的一部分可以被去除以暴露栅线GL的上表面，并且停止物绝缘层160的一部分可以被去除以暴露第一导电插塞CP1的上表面，从而形成第二接触孔H2a和第三接触孔H3a和H3'。
参照图6D，第二接触孔H2a以及第三接触孔H3a和H3'可以用导电材料填充，使得第二导电插塞CP2a和第三导电插塞CP3a可以被形成。在连通的第二接触孔H2a和第三接触孔H3a中，第二导电插塞CP2a和第三导电插塞CP3a可以一体地形成。例如，第二导电阻挡层242和第三导电阻挡层252可以一体地形成在第二绝缘层180的由第二接触孔H2a和第三接触孔H3a暴露的表面、停止物绝缘层160的由第二接触孔H2a和第三接触孔H3a暴露的表面、栅极绝缘盖层128的由第二接触孔H2a和第三接触孔H3a暴露的表面以及栅线GL的由第二接触孔H2a和第三接触孔H3a暴露的上表面上。第二金属层240和第三金属层250可以一体地形成在一体形成的第二导电阻挡层242和第三导电阻挡层252上以填充第二接触孔H2a和第三接触孔H3a。
图7A和图7B是示出制造集成电路器件的方法的另一实施方式的阶段的剖面图。该方法可以用于制造图4的集成电路器件100b。
参照图7A，与图6B的所得结构类似的结构可以形成在衬底110上。然后，第二接触孔H2b可以用导电材料填充以形成第二导电插塞CP2b。例如，第二导电阻挡层342可以形成在第二绝缘层180的由第二接触孔H2b暴露的表面、停止物绝缘层160的由第二接触孔H2b暴露的表面、栅极绝缘盖层128的由第二接触孔H2b暴露的表面以及栅线GL的由第二接触孔H2b暴露的上表面上。第二金属层340可以形成在第二导电阻挡层342上以填充第二接触孔H2b。
参照图7B，穿透第二绝缘层180和停止物绝缘层160的第三接触孔H3b和H3'可以形成为暴露第一导电插塞CP1的上表面。第二导电插塞CP2b的侧壁可以由第三接触孔H3b暴露。第三接触孔H3b和H3'可以被形成为延伸至与第一导电插塞CP1的上表面对应的深度。因此，可以减少或防止构成第一导电插塞CP1的导电材料的损失或对构成第一导电插塞CP1的导电材料的损伤。
此后，第三接触孔H3b和H3'可以用导电材料填充以形成第三导电插塞CP3b。例如，为了在第三接触孔H3b中形成第三导电插塞CP3b，第三导电阻挡层352可以形成在第二绝缘层180的由第三接触孔H3b暴露的表面、停止物绝缘层160的由第三接触孔H3b暴露的表面、第一导电插塞CP1的由第三接触孔H3b暴露的表面以及第二导电插塞CP2b的由第三接触孔H3b暴露的表面上。第三金属层350可以形成在第三导电阻挡层352上以填充第三接触孔H3b。
这里已经公开了示例实施方式，并且尽管特定术语被使用，但是它们仅在一般的和描述性的意义上被使用和被解释，而不是为了限制的目的。在一些情况下，如同对于本领域普通技术人员来说将是明显的那样，在本申请提交时，结合具体实施方式描述的特征、特性和/或元件可以单独使用或者可以与结合另外的实施方式描述的特征、特性和/或元件组合使用，除非另有指示。因此，可以进行在形式和细节上的各种改变而不背离权利要求中阐述的实施方式的精神和范围。
2017年3月9日提交的题为“Integrated Circuit Device(集成电路器件)”的韩国专利申请第10-2017-0030269号通过引用全文合并于此。

Claims (20)

1.一种集成电路器件，包括：
衬底，其包括在第一方向上延伸的至少一个鳍型有源区；
栅线，其在所述至少一个鳍型有源区上并在交叉所述第一方向的第二方向上延伸；
源极/漏极区，其在所述栅线的至少一侧的所述至少一个鳍型有源区上；
第一导电插塞，其被连接到所述源极/漏极区并包括钴；
第二导电插塞，其被连接到所述栅线，所述第二导电插塞与所述第一导电插塞间隔开；以及
第三导电插塞，其被连接到所述第一导电插塞和所述第二导电插塞的每个，所述第三导电插塞电连接所述第一导电插塞和所述第二导电插塞。
2.如权利要求1所述的集成电路器件，其中所述第一导电插塞的上表面与所述第二导电插塞的上表面基本上共面。
3.如权利要求2所述的集成电路器件，其中所述第三导电插塞具有接触所述第一导电插塞的所述上表面和所述第二导电插塞的所述上表面的基本平坦的下表面。
4.如权利要求1所述的集成电路器件，还包括：
栅极绝缘盖层，其在所述栅线上并覆盖所述第一导电插塞的侧壁和所述第二导电插塞的侧壁，所述栅极绝缘盖层具有与所述第一导电插塞的上表面和所述第二导电插塞的上表面基本上共面的上表面；以及
在所述栅极绝缘盖层上的停止物绝缘层。
5.如权利要求4所述的集成电路器件，其中所述停止物绝缘层覆盖所述第三导电插塞的侧壁的一部分。
6.如权利要求1所述的集成电路器件，其中所述第一导电插塞包括包含钴的金属层以及覆盖所述金属层的侧壁和下表面的导电阻挡层。
7.如权利要求1所述的集成电路器件，其中所述第二导电插塞和所述第三导电插塞具有一体结构。
8.如权利要求1所述的集成电路器件，其中：
相对于所述衬底的主表面，所述第二导电插塞的上表面高于所述第一导电插塞的上表面，以及
所述第二导电插塞的侧壁接触所述第三导电插塞的侧壁。
9.如权利要求1所述的集成电路器件，其中：
所述至少一个鳍型有源区包括彼此平行的多个鳍型有源区，以及
所述第一导电插塞延伸跨过所述多个鳍型有源区。
10.根据权利要求1所述的集成电路器件，其中：
所述第一导电插塞和所述第二导电插塞分别在沿所述第一方向相邻的所述源极/漏极区和所述栅线上，
所述第三导电插塞在所述第一方向上延伸并且至少部分地交叠所述源极/漏极区和所述栅线。
11.一种集成电路器件，包括：
包括至少一个鳍型有源区的衬底；
延伸跨过所述至少一个鳍型有源区的多个栅线；
多个源极/漏极区，其在所述多个栅线的彼此相反侧的所述至少一个鳍型有源区上；
第一接触结构，其包括第一导电插塞和第二导电插塞，所述第一导电插塞连接到所述多个栅线中的相邻栅线之间的所述多个源极/漏极区中的至少一个，所述第二导电插塞连接到所述多个栅线中的所述相邻栅线中的一个；以及
第二接触结构，其在所述第一接触结构上并且包括第三导电插塞，所述第三导电插塞在所述第一导电插塞的上表面和所述第二导电插塞的上表面上以连接所述第一导电插塞和所述第二导电插塞。
12.如权利要求11所述的集成电路器件，其中所述第一导电插塞与所述第二导电插塞间隔开。
13.如权利要求11所述的集成电路器件，其中：
所述第一导电插塞包括第一金属层和覆盖所述第一金属层的下表面的侧壁的第一导电阻挡层，所述第一金属层包括第一导电材料，
所述第二导电插塞包括第二金属层和覆盖所述第二金属层的下表面的侧壁的第二导电阻挡层，所述第二金属层包括第二导电材料，以及
所述第一金属层的上表面与所述第二金属层的上表面基本上共面。
14.如权利要求13所述的集成电路器件，其中所述第一导电材料和所述第二导电材料中的至少一个包括钴。
15.如权利要求11所述的集成电路器件，还包括：
栅极绝缘盖层，其在所述多个栅线中的每个上，所述栅极绝缘盖层覆盖所述第一导电插塞的侧壁和所述第二导电插塞的侧壁；以及
在所述栅极绝缘盖层上的停止物绝缘层，所述停止物绝缘层覆盖所述第三导电插塞的一部分。
16.一种器件，包括：
第一接触；
第二接触；以及
交叠所述第一接触和所述第二接触的第三接触，
其中所述第一接触是第一尺寸的栅极接触，所述第二接触是大于所述第一尺寸的第二尺寸的源极/漏极接触，所述第三接触电连接到所述第一接触和所述第二接触，其中所述第三接触在延伸到所述源极/漏极接触的上表面的接触孔中。
17.如权利要求16所述的器件，其中所述源极/漏极接触包括钴。
18.如权利要求16所述的器件，还包括：
连接到所述栅极接触和鳍型有源区的栅线。
19.如权利要求16所述的器件，其中所述源极/漏极接触具有比所述栅极接触的下表面更低的下表面。
20.如权利要求16所述的器件，其中所述栅极接触的上表面与所述源极/漏极接触的上表面基本上共面。
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