CN106887463A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN106887463A
CN106887463A CN201611114382.6A CN201611114382A CN106887463A CN 106887463 A CN106887463 A CN 106887463A CN 201611114382 A CN201611114382 A CN 201611114382A CN 106887463 A CN106887463 A CN 106887463A
Authority
CN
China
Prior art keywords
source
drain
drain contact
contact
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201611114382.6A
Other languages
English (en)
Other versions
CN106887463B (zh
Inventor
郑凯予
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN106887463A publication Critical patent/CN106887463A/zh
Application granted granted Critical
Publication of CN106887463B publication Critical patent/CN106887463B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

公开一种具有位于晶体管上方的复合阻挡结构的半导体器件及其制造方法。该方法包括一系列步骤，包括：形成晶体管，该晶体管具有位于鳍式结构内并且邻近跨越鳍式结构的栅极结构的源极/漏极区；在源极/漏极区正上方形成第一源极/漏极接触件，并且第一源极/漏极接触件电连接至源极/漏极区；在晶体管和第一源极/漏极接触件上方沉积复合阻挡结构；以及在第一源极/漏极接触件正上方形成第二源极/漏极接触件，并且第二源极/漏极接触件电连接至第一源极/漏极接触件。该方法还包括：在沉积复合阻挡结构之前沉积第二蚀刻停止层并且在第一源极/漏极接触件正上方形成第二源极/漏极接触件，并且第二源极/漏极接触件电连接至第一源极/漏极接触件。该方法还包括在第二源极/漏极接触件上方形成接触件，并且接触件电连接至第二源极/漏极接触件。

Description

半导体器件及其制造方法
相关申请
本申请要求于2015年12月16日提交的美国临时申请序列第62/268434号的优先权权益，该申请的全部内容通过引用合并于此。
技术领域
本发明涉及半导体领域，具体涉及半导体器件及其制造方法。
背景技术
半导体器件广泛用于诸如计算机、手机等的大量的电子器件中。半导体器件包括在半导体晶圆上形成的集成电路，其通过在半导体晶圆上方沉积多种类型的材料薄膜以及图案化该材料薄膜以形成集成电路(IC)。随着尺寸缩小以增加IC的集成密度，在半导体器件的工艺和制造中用于提供具有多种功能和先进性能的IC的需求已经变得更加复杂。
为了解决制造复杂性增加的问题和在制造工艺中伴随的问题，有必要改进IC工艺和制造。例如，应用具有半导体器件中相同的栅极长度并且鉴于典型的平面晶体管的更高的集成密度的垂直晶体管，例如，鳍式场效应晶体管(FinFET)。然而，垂直晶体管的栅极长度和沟道长度远小于水平晶体管，这增加了泄露电流并且极大地减小了稳定性。用以满足半导体器件的性能需要的进一步改进是持续必要的。
发明内容
根据本发明的一个方面，提供一种半导体器件，包括：位于衬底上方的晶体管，晶体管包括：位于鳍式结构上方的栅极结构；以及位于鳍式结构内并且邻近栅极结构的源极/漏极区；覆盖在晶体管上的钝化层；位于钝化层上方的扩散阻挡层；以及源极/漏极接触件，源极/漏极接触件延伸穿过扩散阻挡层和钝化层以电连接至源极/漏极区。
根据本发明的另一方面，提供一种半导体器件，包括：位于衬底上方的晶体管，晶体管包括：跨越鳍式结构的栅极结构；以及位于鳍式结构内并且邻近栅极结构的源极/漏极区；位于晶体管上方的复合阻挡结构，复合阻挡结构包括多个蚀刻停止层；以及穿透通过复合阻挡结构并且电连接至源极/漏极区的源极/漏极接触件。
根据本发明的又一方面，提供一种用于制造半导体器件的方法，方法包括：形成晶体管，晶体管具有位于鳍式结构内并且邻近跨越鳍式结构的栅极结构的源极/漏极区；在源极/漏极区正上方形成第一源极/漏极接触件，并且第一源极/漏极接触件电连接至源极/漏极区；在晶体管和第一源极/漏极接触件上方沉积复合阻挡结构；以及在第一源极/漏极接触件正上方形成第二源极/漏极接触件，并且第二源极/漏极接触件电连接至第一源极/漏极接触件。
附图说明
当结合附图进行阅读时，根据下面详细的描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件没有按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可任意增加或减少。
图1A和图1B分别示出了根据一些实施例的FinFET器件的三维视图和截面图。
图2示出了根据一些实施例的用于制造FinFET器件的示例性方法的流程图。
图3A和图3B示出了根据一些实施例的用于制造FinFET器件的初始器件的三维视图和截面图。
图4至图10示出了根据一些实施例的在制造工艺的各个阶段的FinFET器件的三维视图和截面图。
图11至图13示出了根据一些实施例的FinFET器件的截面图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现主题提供的不同特征。下面描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可包括第一部件和第二部件直接接触的实施例，也可包括形成在第一部件和第二部件之间的附加部件，使得第一部件和第二部件不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身并不表示所讨论的实施例和/或配置之间的关系。
除非上下文另外清楚规定，单数形式“一”、“一个”和“该”包括复数所指。因此，例如，提及导电插塞，除非在上下文中明确指出，否则均包括具有两个或多个方面的这种插塞。此外，为了便于描述，本文中可使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。
在半导体器件的制造工艺中，对于集成电路而言在稳定条件下操作是十分重要的，因此任何导致短路的可能应该被避免。在鳍式场效应晶体管(FinFET)中，其中一种这样的短路可能发生在鳍式结构上方的栅极结构与电连接至邻近栅极结构的位于鳍式结构中的源极/漏极区域的源极/漏极接触件之间。在正常的制造工艺中，在形成接触件并且电连接至源极/漏极接触件期间，执行诸如湿蚀刻的去除工艺以去除源极/漏极接触件上方的介电层的一部分，以形成用于随后形成的接触件的期望形状的通孔。然而，在通过蚀刻工艺形成通孔的传统方式中，由于蚀刻负载效应，介电层易于被过度蚀刻，使得不管设置在栅极结构上方的接触蚀刻停止层是否存在，栅极结构都被暴露。由过度蚀刻介电层导致的形成的通孔然后被填充导电材料以形成接触件，其导致在栅极结构和源极/漏极接触件之间的短路。上述蚀刻负载效应包括在通孔和源极/漏极接触件之间的偏移重叠、源极/漏极接触件的收缩、以及通孔的大临界尺寸(CD)。应当注意的是，消除上面提到的蚀刻负载效应以避免介电层的过度蚀刻和栅极结构和源极/漏极接触件之间的短路不是很容易。
为了解决由介电层中暴露栅极结构和源极/漏极接触件两者的通孔导致的栅极结构和源极/漏极接触件之间的短路的问题，提供一种防止介电层中的通孔暴露栅极结构的方法。在该方法中，在接触蚀刻停止层上方和源极/漏极接触件周围形成复合阻挡结构(又称作扩散阻挡层)，以在用于形成接触件(或称接触蚀刻)的蚀刻工艺期间为栅极结构提供进一步的保护。对比形成接触件的传统方法，复合阻挡结构使得通孔停止在复合阻挡结构中，使得栅极结构，甚至接触蚀刻停止层，保持完整而非暴露。
需要注意的是，将涉及具体上下文对下面的实施例(FinFET器件)进行描述。然而，以下和其它实施例也可采用具有增加的栅极结构保护的目标的其它晶体管器件，诸如管状FET、金属氧化物半导体场效应晶体管(MOSFET)、薄膜晶体管(TFT)、以及双极互补金属氧化物半导体(BCMOS)器件的基极或发射极。
图1A和图1B分别示出了在制造工艺的中间阶段的FinFET器件100的三维视图和截面图，其中，图1B示出了沿图1A的线A-A截取的FinFET器件100的截面图。FinFET器件100包括晶体管，晶体管包括在衬底110上方延伸的鳍式结构112、跨越鳍式结构的栅极结构140、以及在鳍式结构112内并且邻近栅极结构的源极/漏极区(未示出)。源极/漏极区的位置位于第一源极/漏极接触件的正下方，这之后将会提到。为了简化并且更容易理解本发明，在图中未示出源极/漏极区。FinFET器件100还包括第一源极/漏极接触件120、第二源极/漏极接触件130、以及第一介电层172。
栅极结构140跨越鳍式结构112形成并且可包括位于栅极结构140和鳍式结构112之间的栅极介电层(未示出)。第二源极/漏极接触件130形成在第一源极/漏极接触件120上方并且电连接至第一源极/漏极接触件120，并且第一源极/漏极接触件120形成在源极/漏极区上方并且电连接至源极/漏极区。第二源极/漏极接触件130可将源极/漏极区电连接至外部器件和/或随后形成的层，诸如互连结构。此外，FinFET器件100包括位于栅极结构140上方并且邻近第二源极/漏极接触件130的蚀刻停止层150。如本领域技术人员已知的，蚀刻停止层150用作将源极/漏极接触件和栅极结构覆盖在下方的接触蚀刻停止层或钝化层。应当注意的是，即使在图1A和图1B中示出的FinFET器件100具有蚀刻停止层150，而在一些实施例中，FinFET器件可不具有蚀刻停止层150。
如图1A和图1B中示出的，复合阻挡结构160形成在蚀刻停止层150上方并且邻近第二源极/漏极接触件130。此外，介电层(为了简明并且更容易理解本发明未在图1A和图1B中示出，但是在制造工艺期间以半导体器件的截面图示出，例如，图8中的第二介电层174)形成在蚀刻停止层150和复合阻挡结构160上方。对比在蚀刻停止层(即，接触蚀刻停止层)上方无附加复合阻挡结构的传统FinFET器件，本发明的复合阻挡结构160在用于在第二源极/漏极接触件130上方形成接触件并且电连接至第二源极/漏极接触件130的接触蚀刻工艺期间为栅极结构140提供进一步保护。换句话说，在随后的在第二源极/漏极接触件130上方形成接触件的工艺期间，复合阻挡结构160可防止通过接触蚀刻工艺形成的通孔暴露栅极结构140，暴露栅极结构140会导致在使用导电材料填充通孔以形成接触件之后在栅极结构140和第二源极/漏极接触件130之间的短路。
现在参考图2，图2是根据本发明的一个实施例的制造FinFET器件100的示例性流程图。该流程图仅示出整个制造工艺的相关部分。应该理解，可在图2示出的操作之前、期间和/或之后提供附加的操作，并且对于该方法的额外的实施例，下文描述的一些操作可被替换或省略。操作/工艺的顺序可互换。例如，如之前描述，沉积蚀刻停止层150的步骤1006可去除并且直接进行沉积复合阻挡结构160的步骤1008。
如图2中示出，根据实施例，提供一种用于制造如图1A和图1B所示的FinFET器件100的方法1000。方法1000包括一系列步骤。在步骤1002中，在衬底上方形成晶体管，其中，晶体管具有在鳍式结构内并且邻近栅极结构的源极/漏极区。在步骤1004中，在源极/漏极区正上方形成第一S/D接触件并且电连接至源极/漏极区。在步骤1006中，沉积蚀刻停止层。在步骤1008中，沉积复合阻挡结构。在步骤1010中，蚀刻复合阻挡结构和蚀刻停止层以暴露第一S/D接触件。在步骤1012中，沉积介电层。在步骤1014中，在第一S/D接触件上方形成第二S/D接触件并且电连接至第一S/D接触件。
图3A和图3B分别示出了FinFET器件100的初始器件的三维视图和截面图。FinFET器件100将通过方法1000由初始结构形成，并且图4至图8中示出了不同制造阶段的FinFET器件100的截面图，其中，图3B至图8示出了沿图3A中的线B-B截取的截面图。此外，执行用于形成接触件的随后工艺并且在图9和图10中示出了在形成接触件的不同阶段的FinFET器件的截面图。
参考图2、图3A以及图3B，方法1000通过在衬底上方形成晶体管而从步骤1002开始，晶体管具有在鳍式结构内并且邻近栅极结构的源极/漏极区。接下来进行步骤1004，在源极/漏极区正上方形成第一S/D接触件并且使S/D接触件电连接至源极/漏极区。如之前在图1A和图1B中描述，晶体管包括在衬底110上方延伸的鳍式结构112、跨越鳍式结构112形成的栅极结构140、以及在鳍式结构112内并且邻近栅极结构140形成的源极/漏极区(未示出)。图3A和图3B中的初始器件进一步包括位于源极/漏极区上方并且电连接至源极/漏极区的第一源极/漏极接触件120、以及第一介电层172。与这些元件相关的详细信息将分别在下面进行讨论。
继续参考图3A和图3B，衬底110可是块状硅衬底。可选地，衬底110可包括其它类型的半导体：诸如晶体结构的硅(Si)或锗(Ge)的元素半导体；诸如硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)和/或锑化铟(InSb)的化合物半导体；或它们的组合。此外，衬底110也可包括绝缘体上硅(SOI)衬底。可使用的其他衬底包括多层衬底、梯度衬底或混合取向衬底。在本实施例中，衬底110是块状硅衬底。也就是说，鳍式结构112物理连接至衬底110并且通过衬底110支撑。
继续参考图3A和图3B，跨越鳍式结构112形成栅极结构140。栅极结构140包括位于栅极结构140和鳍式结构112之间的栅极氧化物层(未示出)。栅极结构140包括导电材料，诸如金属(例如，钽、钛、钼、钨、铂、铝、铪、钌)、金属硅化物(例如，硅化钛、硅化钴、硅化镍、硅化钽)、金属氮化物(例如，氮化钛、氮化钽)、掺杂多晶硅、其他导电材料，或它们的组合。同时，栅极氧化物层包括LaO、AlO、ZrO、TiO、SiO2、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化合物(SiON)、或其它合适的材料。在一些实施例中，通过诸如化学汽相沉积(CVD)或物理汽相沉积(PVD)的沉积工艺形成栅极结构140和栅极氧化物层。
继续参考图3A和图3B，源极/漏极区(未示出)形成在鳍式结构内并且邻近栅极结构140。此外，在源极/漏极区(未示出)正上方形成第一源极/漏极120并且第一源极/漏极120电连接至源极/漏极区。鳍式结构112中的源极/漏极区(未示出)可是P型掺杂区或N型掺杂区的任一种。在一些实施例中，P型掺杂区掺杂有P型掺杂剂，诸如通过离子注入的硼(B)、镓(Ga)以及铟(In)。在一些实施例中，N型掺杂区掺杂有N型掺杂剂，诸如通过离子注入的磷(P)和砷(As)。此外，第一源极/漏极接触件120包括类似于上面提到的栅极结构140的材料的材料，并且用于形成第一源极/漏极接触件120的方法也相似于栅极结构140。
继续参考图3A和图3B，第一介电层172用作用于将一个导电元件，诸如源极/漏极区、第一源极/漏极接触件120或栅极结构140与另一个分离的绝缘层或隔离层。第一介电层172可包括任意合适的绝缘材料，诸如，例如但不限于氧化硅(SiO2)、氮化硅(SIN)、氮氧化硅(的SiON)、掺氟硅酸盐玻璃、低k介电材料以及它们的组合。如本文所述，术语“低k介电质”指的是具有小于3.9(为二氧化硅的k值)的介电常数k的材料。第一介电层172还可包括可流动材料，诸如，例如硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺，诸如三甲硅烷基胺(TSA)。
参考图2和图4，方法1000通过沉积蚀刻停止层进行至步骤1006。如图4中示出，在第一介电层172、第一源极/漏极接触件120以及栅极结构140的顶面上方形成蚀刻停止层150，因此蚀刻停止层150统称为接触蚀刻停止层(CESL)。在一些实施例中，蚀刻停止150可包括氮化硅、氧化硅、碳化硅，或它们的组合。在一些实施例中，可通过任何合适的工艺沉积蚀刻停止层150，诸如CVD、高密度等离子体(HDP)CVD、次大气压CVD(ASCVD)、分子层沉积(MLD)、等离子体增强化学汽相沉积(PECVD)、溅射，或它们的组合。在一些实施例中，蚀刻停止层150具有介于约和约范围之间的厚度。
应该注意的是，在一些实施例中，未沉积蚀刻停止层150，即，未执行步骤1004并且直接进行接下来的步骤1008，以在第一介电层172、第一源极/漏极接触件120以及栅极结构140的顶面上方沉积复合阻挡结构。在一些实施例中，如下面描述，首先在之后形成的复合阻挡结构下方形成蚀刻停止层150，并且蚀刻停止层150物理连接至复合阻挡结构。
参考图2和图5，方法1000通过沉积复合阻挡结构进行至步骤1008。如图5中示出，在蚀刻停止层150上方沉积复合阻挡结构160。在一些实施例中，复合阻挡结构160包括多个蚀刻停止层。在本实施例中，复合阻挡结构160具有由位于蚀刻停止层150上方的氧化物层162、位于氧化物层162上方的第一氮化物层164、以及位于第一氮化物层164上方的第二氮化物层166组成的三层结构。在其它的实施例中，复合阻挡结构160可是TiN的单层结构。在一些实施例中，氧化物层162包括任何合适的氧化物材料，诸如氧化硅、氮氧化硅，或它们的组合。在一些实施例中，第一氮化物层164和第二氮化物层166各自包括选自由TiN、SiN或它们的组合组成的组的材料。例如，如第一氮化物层164由TiN制成，第二氮化物166由SiN制成，并且反之亦然。
此外，可通过诸如常压CVD(APCVD)、低压CVD(LPCVD)、等离子体增强CVD(PECVD)、金属有机CVD(MOCVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、化学溶液沉积、溅射以及它们的组合的任何合适的沉积工艺形成复合阻挡结构160。此外，复合阻挡结构160中的每个层的厚度可通过调节沉积工艺的参数控制。在一些实施例中，复合阻挡结构160具有介于约至约的范围内的厚度。在一些实施例中，氧化物层162具有介于约至约之间的范围的厚度。在一些实施例中，第一氮化物层164具有的厚度在从约和约之间的范围内。在一些实施例中，第二氮化物层166具有的厚度在从约和约之间的范围内。在接触蚀刻期间，形成的复合阻挡结构160为栅极结构140提供更好的保护，这些将在稍后讨论。
参考图2和图6，方法1000通过蚀刻复合阻挡结构160和蚀刻停止层150以暴露第一源极/漏极接触件而进行至步骤1010。如图6中示出，复合阻挡结构160和蚀刻停止层150经蚀刻以形成第一通孔192和第二通孔194，第一通孔192暴露第一源极/漏极接触件120的顶面，第二通孔194暴露蚀刻停止层150的顶面。在一些实施例中，蚀刻工艺可包括干蚀刻、湿蚀刻、等离子蚀刻、反应离子蚀刻或它们的组合。在蚀刻工艺中使用的蚀刻气体可包括HBr、CF4、CHF3、CH4、CH2F2、N2H2、BCl3、Cl2、N2、H2、O2、He、Ar或它们的组合。在一些实施例中，分别地并且顺序地蚀刻第二氮化物层166、第一氮化物层164以及氧化物层162。在其它实施例中，一次蚀刻复合阻挡结构160。
此外，在执行上述的蚀刻工艺之前，首先执行光刻工艺以在复合阻挡结构160上方形成光刻胶掩模182以限定第一通孔192和第二通孔194的位置。在一些实施例中，光刻工艺可包括在复合阻挡结构160上方形成光刻胶层(未示出)、暴露光刻胶层以形成图案、执行曝光后烘烤工艺、以及显影该图案以形成光刻胶掩模182。通过调整光刻胶掩模182的位置，可获得所需的或预定形状的复合阻挡结构160。需要注意的是，形成的第一通孔192限定之后形成的第二源极/漏极接触件130的位置，并且形成的第二通孔194限定复合阻挡结构160的位置、形状或长度。在本实施例中，通孔192位于第一源极/漏极接触件120的正上方并且具有相同的尺寸和形状。在一些实施例中，第一通孔192大于第一源极/漏极接触件120，这些随后将在图11中进行讨论。在其它实施例中，第一通孔192小于第一源极/漏极接触件120。在本实施例中，第二通孔194覆盖栅极结构140的一部分。在其它实施例中，通孔不覆盖栅极结构140，这些随后将在图12中进行讨论。在其它实施例中，通孔覆盖所有的栅极结构140，这些随后将在图13中进行讨论。
参考图2和图7，方法1000通过沉积介电层进行至步骤1012。如图7中示出，第二介电层174沉积在复合阻挡结构上方并且填充到第一通孔192和第二通孔194中。用于形成第二介电层174的方法和材料相似于图3A和图3B中描述的第一介电层172。在一些实施例中，第二介电层174包括在从约和约之间的范围内的厚度。在沉积第二介电层174后，可应用化学机械抛光(CMP)以平坦化第二介电层174的顶面。
参考图2和图8，方法1000进行至步骤1014，在第一源极/漏极接触件120上方形成第二源极/漏极接触件130，并且第二源极/漏极接触件130电连接至第一源极/漏极接触件120。如图8中示出，首先通过光刻工艺形成位于第一源极/漏极接触件正上方的通孔(未示出)，然后通过在通孔中沉积导电材料以形成第二源极/漏极接触件130，第二源极/漏极接触件130电连接至第一源极/漏极接触件120。在本实施例中，第二源极/漏极接触件130由与第一源极/漏极接触件120相同的材料制成，因此第二源极/漏极接触件130和第一源极/漏极接触件120可被视为单个源极/漏极接触件。在其它实施例中，第二源极/漏极接触件130可包括不同于第一源极/漏极接触件120的材料的材料。应该注意的是，复合阻挡结构160现位于栅极结构140上方并且围绕第二源极/漏极接触件130。
在形成具有位于蚀刻停止层150上方以及第二源极/漏极接触件130和栅极结构140之间的复合阻挡结构160的FinFET器件100之后，执行随后的工艺以形成位于第二源极/漏极接触件130上方并且电连接至第二源极/漏极接触件130的接触件，以从源极/漏极区导出电流到外部装置。
参考图9，第三介电层176形成在第二介电层174和第二源极/漏极接触件130上方，随后通过接触蚀刻，蚀刻第三介电层176、第二介电层174、复合阻挡结构160的一部分以形成通孔198，通孔198暴露第二源极/漏极接触件130的顶面和侧壁的一部分。在本实施例中，第三介电层176的形成方法和材料相似于之前提到的第二介电层174。应该注意的是，上述蚀刻负载效应，诸如通孔198和第二源极/漏极接触件130之间的偏移重叠、以及通孔198的大临界尺寸(CD)，通常导致通孔198的边缘超过第二源极/漏极接触件130的边缘。
如图9中示出，在接触蚀刻之前，执行光刻工艺以在第三介电层176上方形成光刻胶掩模186，以限定通孔198和随后形成的接触件的位置。然而，蚀刻负载效应大大减少了光刻胶掩模186的位置的精度，使得随后形成的通孔198总是不仅暴露第二源极/漏极接触件130的顶面而且暴露侧壁。此外，在没有复合阻挡结构160的传统FinFET器件中，在形成通孔198期间，可过度蚀刻蚀刻停止层150和第一介电层172以暴露栅极结构140，因此在使用导电材料填充通孔198以形成接触件后，导致栅极结构140和第二源极/漏极接触件130之间的短路。
然而，本发明的具有复合阻挡结构160的FinFET器件可防止通孔198暴露栅极结构140。的确，如图9中示出，接触蚀刻在复合阻挡结构中停止，即，通孔198的底面位于复合阻挡结构160中。更精确地，通孔198的底面位于第二氮化物层164中。在其它实施例中，通孔198的底面位于氧化物层162中。在另一个实施例中，通孔198的底面位于第二氮化物层166中。
参考图10，在通孔198中形成接触件200，其中，接触件200位于第二源极/漏极接触件130上方并且接触件200电连接至第二源极/漏极接触件130。接触件200的形成方法和材料相似于之前提到的第二源极/漏极接触件130。相似地，接触件200包括与第二源极/漏极接触件130相同或不同的材料。应该注意的是，本发明的接触件200将不会在栅极结构140和第二源极/漏极接触件130之间形成电流通路。反而，在本实施例中，接触件200不会到达或暴露蚀刻停止层150。
在另一个实施例中，不同于图8中的FinFET器件100，FinFET器件300(图11)中的复合阻挡结构160远离第二源极/漏极接触件130，即，复合阻挡结构160通过第二介电层174的一部分与第二源极/漏极接触件130分隔开。以上可通过调整光刻胶掩模182以及随后形成的图6中的第一通孔192的位置来实现。
在另一个实施例中，不同于图8中的FinFET器件100，在FinFET器件400(图12)中的复合阻挡结构160不覆盖栅极结构140。以上可通过调整光刻胶掩模182以及随后形成的图6中的第二通孔194的位置来实现。
在另一个实施例中，不同于图8中的FinFET器件100，FinFET器件500(图13)中的复合阻挡结构160覆盖全部栅极结构140。以上可通过调整光刻胶掩模182的位置以仅形成第一通孔192而不形成图6中的第二通孔194来实现。
如上所述，用于在蚀刻停止层(或称作接触蚀刻停止层)上方制造具有复合阻挡结构的FinFET器件的方法对于提高半导体器件的电性能和稳定性是十分重要的。已知在传统方法中形成接触件，首先通过接触蚀刻工艺形成邻近源极/漏极接触件并且暴露源极/漏极接触件的通孔。然而，由于上述蚀刻负载效应，通孔的边缘通常超过源极/漏极接触件的边缘。此外，一旦发生过度蚀刻情况和蚀刻负载效应，则栅极结构上方的蚀刻停止层(即，接触蚀刻停止层)不能防止通孔穿透栅极结构。因此，形成的通孔不仅暴露源极/漏极接触件而且暴露栅极结构，这在将导电材料沉积到通孔中以形成接触件后可能导致源极/漏极接触件和栅极结构之间的短路。因此，需要用于防止上述短路发生的方法。
根据实施例公开一种方法以解决上面描述的涉及由暴露栅极结构和源极/漏极接触件的通孔造成的短路的问题，该方法是在蚀刻停止层(即，接触蚀刻停止层)上方形成复合阻挡结构(或称作扩散阻挡层)以为栅极结构提供更好的保护。在接触蚀刻工艺期间，通过形成复合阻挡结构，接触蚀刻可在没有穿透接触蚀刻停止层并且暴露栅极结构的情况下在复合阻挡结构中停止(即，通孔在复合阻挡结构中结束)，因此，传统的FinFET器件中的栅极结构和第二源极/漏极接触件之间的短路问题可解决。
根据本发明的一些实施例，提供一种半导体器件。该半导体器件包括位于衬底上方的晶体管、覆盖在晶体管上面的钝化层、以及位于钝化层上方的扩散阻挡层。晶体管包括横跨鳍式结构的栅极结构和在鳍式结构内并且邻近栅极结构的源极/漏极区。半导体器件还包括延伸穿过扩散阻挡层和钝化层以电连接至源极/漏极区的源极/漏极接触件。
根据本发明的一些实施例，提供一种半导体器件。半导体器件包括位于衬底上方的晶体管和位于晶体管上方的复合阻挡结构。晶体管包括横跨鳍式结构的栅极结构和在鳍式结构内并且邻近栅极结构的源极/漏极区。复合阻挡结构包括多个蚀刻停止层。半导体器件还包括穿过复合阻挡结构并且电连接至源极/漏极区的源极/漏极接触件。
根据本发明的一些实施例，提供一种用于制造半导体器件的方法。该方法包括一系列步骤，包括：形成晶体管，该晶体管具有位于鳍式结构内并且邻近栅极结构的源极/漏极区；在源极/漏极区正上方形成第一源极/漏极接触件，并且第一源极/漏极接触件电连接至源极/漏极区；在晶体管和第一源极/漏极接触件上方沉积复合阻挡结构；以及在第一源极/漏极接触件正上方形成第二源极/漏极接触件，并且第二源极/漏极接触件电连接至第一源极/漏极接触件。
根据本发明的一个方面，提供一种半导体器件，包括：位于衬底上方的晶体管，晶体管包括：位于鳍式结构上方的栅极结构；以及位于鳍式结构内并且邻近栅极结构的源极/漏极区；覆盖在晶体管上的钝化层；位于钝化层上方的扩散阻挡层；以及源极/漏极接触件，源极/漏极接触件延伸穿过扩散阻挡层和钝化层以电连接至源极/漏极区。
根据本发明的一个实施例，源极/漏极接触件和扩散阻挡层被介电层完全分隔开。
根据本发明的一个实施例，扩散阻挡层覆盖栅极结构的一部分。
根据本发明的一个实施例，半导体器件还包括位于源极/漏极接触件上方并且电连接至源极/漏极接触件的接触件。
根据本发明的一个实施例，接触件的底面位于扩散阻挡层中。
根据本发明的一个实施例，扩散阻挡层由选自由TiN、SiN以及它们的组合组成的组的材料制成。
根据本发明的一个实施例，半导体器件还包括：位于扩散阻挡层和钝化层之间的氧化物层。
根据本发明的一个实施例，半导体器件还包括覆盖在扩散阻挡层上并且与扩散阻挡层不同的氮化物层。
根据本发明的一个实施例，氮化物层由选自由TiN、SiN以及它们的组合组成的组的材料制成。
根据本发明的一个实施例，源极/漏极接触件包括位于钝化层下方的第一部分和位于第一部分上方的第二部分。
根据本发明的另一方面，提供一种半导体器件，包括：位于衬底上方的晶体管，晶体管包括：跨越鳍式结构的栅极结构；以及位于鳍式结构内并且邻近栅极结构的源极/漏极区；位于晶体管上方的复合阻挡结构，复合阻挡结构包括多个蚀刻停止层；以及穿透通过复合阻挡结构并且电连接至源极/漏极区的源极/漏极接触件。
根据本发明的一个实施例，多个蚀刻停止层包括：氧化物层；覆盖在氧化物层上的第一氮化物层；以及覆盖在第一氮化物层上的第二氮化物层。
根据本发明的一个实施例，第一氮化物层和第二氮化物层分别由各自地选自由TiN、SiN以及它们的组合组成的组的材料制成。
根据本发明的一个实施例，复合阻挡结构覆盖栅极结构的一部分，并且进一步包括位于晶体管和多个蚀刻停止层之间的第二蚀刻停止层。
根据本发明的一个实施例，半导体器件还包括位于源极/漏极接触件上方并且电连接至源极/漏极接触件的接触件。
根据本发明的一个实施例，接触件的底面位于多个蚀刻停止层的第一氮化物层中。
根据本发明的又一方面，提供一种用于制造半导体器件的方法，方法包括：形成晶体管，晶体管具有位于鳍式结构内并且邻近跨越鳍式结构的栅极结构的源极/漏极区；在源极/漏极区正上方形成第一源极/漏极接触件，并且第一源极/漏极接触件电连接至源极/漏极区；在晶体管和第一源极/漏极接触件上方沉积复合阻挡结构；以及在第一源极/漏极接触件正上方形成第二源极/漏极接触件，并且第二源极/漏极接触件电连接至第一源极/漏极接触件。
根据本发明的一个实施例，形成第二源极/漏极接触件的步骤包括：在复合阻挡结构上方沉积介电层；在介电层上方形成光刻胶层，其中，光刻胶层具有位于第一源极/漏极接触件正上方的开口；通过开口蚀刻介电层和复合阻挡结构以形成通孔；以及在通孔中沉积导电材料以形成第二源极/漏极接触件。
根据本发明的一个实施例，形成阻挡层的步骤包括：沉积氧化物层；沉积覆盖在氧化物层上的第一氮化物层；以及沉积覆盖在第一氮化物层上的第二氮化物层。
根据本发明的一个实施例，该方法还包括在沉积复合阻挡结构之前沉积第二蚀刻停止层。
以上论述了若干实施例的部件，使得本领域的技术人员可更好地理解本发明的各个方面。本领域技术人员应该理解，可很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可进行多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
位于衬底上方的晶体管，所述晶体管包括：
位于鳍式结构上方的栅极结构；以及
位于所述鳍式结构内并且邻近所述栅极结构的源极/漏极区；
覆盖在所述晶体管上的钝化层；
位于所述钝化层上方的扩散阻挡层；以及
源极/漏极接触件，所述源极/漏极接触件延伸穿过所述扩散阻挡层和所述钝化层以电连接至所述源极/漏极区。
2.根据权利要求1所述的半导体器件，其中，所述源极/漏极接触件和所述扩散阻挡层被介电层完全分隔开。
3.根据权利要求1所述的半导体器件，其中，所述扩散阻挡层覆盖所述栅极结构的一部分。
4.根据权利要求1所述的半导体器件，还包括位于所述源极/漏极接触件上方并且电连接至所述源极/漏极接触件的接触件。
5.根据权利要求4所述的半导体器件，其中，所述接触件的底面位于所述扩散阻挡层中。
6.根据权利要求1所述的半导体器件，其中，所述扩散阻挡层由选自由TiN、SiN以及它们的组合组成的组的材料制成。
7.根据权利要求1所述的半导体器件，还包括：位于所述扩散阻挡层和所述钝化层之间的氧化物层。
8.根据权利要求1所述的半导体器件，还包括覆盖在所述扩散阻挡层上并且与所述扩散阻挡层不同的氮化物层。
9.一种半导体器件，包括：
位于衬底上方的晶体管，所述晶体管包括：
跨越鳍式结构的栅极结构；以及
位于所述鳍式结构内并且邻近所述栅极结构的源极/漏极区；
位于所述晶体管上方的复合阻挡结构，所述复合阻挡结构包括多个蚀刻停止层；以及
穿透通过所述复合阻挡结构并且电连接至所述源极/漏极区的源极/漏极接触件。
10.一种用于制造半导体器件的方法，所述方法包括：
形成晶体管，所述晶体管具有位于鳍式结构内并且邻近跨越所述鳍式结构的栅极结构的源极/漏极区；
在所述源极/漏极区正上方形成第一源极/漏极接触件，并且所述第一源极/漏极接触件电连接至所述源极/漏极区；
在所述晶体管和所述第一源极/漏极接触件上方沉积复合阻挡结构；以及
在所述第一源极/漏极接触件正上方形成第二源极/漏极接触件，并且所述第二源极/漏极接触件电连接至所述第一源极/漏极接触件。
CN201611114382.6A 2015-12-16 2016-12-07 半导体器件及其制造方法 Active CN106887463B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562268434P 2015-12-16 2015-12-16
US62/268,434 2015-12-16
US15/053,499 US9799741B2 (en) 2015-12-16 2016-02-25 Semiconductor device and method for manufacturing the same
US15/053,499 2016-02-25

Publications (2)

Publication Number Publication Date
CN106887463A true CN106887463A (zh) 2017-06-23
CN106887463B CN106887463B (zh) 2020-08-11

Family

ID=59066420

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611114382.6A Active CN106887463B (zh) 2015-12-16 2016-12-07 半导体器件及其制造方法

Country Status (3)

Country Link
US (3) US9799741B2 (zh)
CN (1) CN106887463B (zh)
TW (1) TWI641147B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110783410A (zh) * 2018-07-31 2020-02-11 台湾积体电路制造股份有限公司 半导体器件以及形成半导体器件的方法
CN111564409A (zh) * 2020-05-18 2020-08-21 南京诚芯集成电路技术研究院有限公司 一种先进节点后段金属通孔的制造方法
CN113380792A (zh) * 2020-02-25 2021-09-10 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN113380792B (zh) * 2020-02-25 2024-06-07 台湾积体电路制造股份有限公司 半导体器件及其制造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101872742A (zh) * 2009-04-22 2010-10-27 台湾积体电路制造股份有限公司 半导体装置及其制造方法
US20120187460A1 (en) * 2011-01-25 2012-07-26 International Business Machines Corporation Method for forming metal semiconductor alloys in contact holes and trenches
US20130187228A1 (en) * 2012-01-19 2013-07-25 Globalfoundries Inc. FinFET Semiconductor Devices with Improved Source/Drain Resistance and Methods of Making Same
CN103855077A (zh) * 2012-12-05 2014-06-11 联华电子股份有限公司 具有接触插栓的半导体结构与其形成方法
CN104835743A (zh) * 2014-02-10 2015-08-12 台湾积体电路制造股份有限公司 半导体器件和制造半导体器件的方法
US20150318180A1 (en) * 2014-05-02 2015-11-05 International Business Machines Corporation Preventing buried oxide gouging during planar and finfet processing on soi
US20160351677A1 (en) * 2015-05-27 2016-12-01 Qualcomm Incorporated Method and apparatus for selectively forming nitride caps on metal gate

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7696578B2 (en) * 2006-02-08 2010-04-13 Taiwan Semiconductor Manufacturing Company, Ltd. Selective CESL structure for CMOS application
US7687395B2 (en) * 2006-11-02 2010-03-30 International Business Machines Corporation Contact aperture and contact via with stepped sidewall and methods for fabrication thereof
US7910994B2 (en) 2007-10-15 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for source/drain contact processing
TWI560778B (en) 2011-03-21 2016-12-01 United Microelectronics Corp Fin field-effect transistor structure and manufacturing process thereof
TWI575654B (zh) * 2012-12-05 2017-03-21 聯華電子股份有限公司 具有接觸插栓的半導體結構與其形成方法
US9184263B2 (en) * 2013-12-30 2015-11-10 Globalfoundries Inc. Methods of forming gate structures for semiconductor devices using a replacement gate technique and the resulting devices
US9412656B2 (en) * 2014-02-14 2016-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Reverse tone self-aligned contact
US9312354B2 (en) 2014-02-21 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact etch stop layers of a field effect transistor
US9496179B2 (en) * 2014-08-25 2016-11-15 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor devices
US9887129B2 (en) * 2014-09-04 2018-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with contact plug
US9496368B2 (en) * 2014-12-19 2016-11-15 International Business Machines Corporation Partial spacer for increasing self aligned contact process margins
US9536964B2 (en) * 2015-05-29 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming via profile of interconnect structure of semiconductor device structure
US9590107B2 (en) * 2015-06-25 2017-03-07 International Business Machines Corporation III-V gate-all-around field effect transistor using aspect ratio trapping

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101872742A (zh) * 2009-04-22 2010-10-27 台湾积体电路制造股份有限公司 半导体装置及其制造方法
US20120187460A1 (en) * 2011-01-25 2012-07-26 International Business Machines Corporation Method for forming metal semiconductor alloys in contact holes and trenches
US20130187228A1 (en) * 2012-01-19 2013-07-25 Globalfoundries Inc. FinFET Semiconductor Devices with Improved Source/Drain Resistance and Methods of Making Same
CN103855077A (zh) * 2012-12-05 2014-06-11 联华电子股份有限公司 具有接触插栓的半导体结构与其形成方法
CN104835743A (zh) * 2014-02-10 2015-08-12 台湾积体电路制造股份有限公司 半导体器件和制造半导体器件的方法
US20150318180A1 (en) * 2014-05-02 2015-11-05 International Business Machines Corporation Preventing buried oxide gouging during planar and finfet processing on soi
US20160351677A1 (en) * 2015-05-27 2016-12-01 Qualcomm Incorporated Method and apparatus for selectively forming nitride caps on metal gate

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110783410A (zh) * 2018-07-31 2020-02-11 台湾积体电路制造股份有限公司 半导体器件以及形成半导体器件的方法
CN110783410B (zh) * 2018-07-31 2024-02-06 台湾积体电路制造股份有限公司 半导体器件以及形成半导体器件的方法
US11929328B2 (en) 2018-07-31 2024-03-12 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive contact having barrier layers with different depths
CN113380792A (zh) * 2020-02-25 2021-09-10 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN113380792B (zh) * 2020-02-25 2024-06-07 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN111564409A (zh) * 2020-05-18 2020-08-21 南京诚芯集成电路技术研究院有限公司 一种先进节点后段金属通孔的制造方法
WO2021232604A1 (zh) * 2020-05-18 2021-11-25 南京诚芯集成电路技术研究院有限公司 一种先进节点后段金属通孔的制造方法

Also Published As

Publication number Publication date
US20170179245A1 (en) 2017-06-22
TW201724522A (zh) 2017-07-01
CN106887463B (zh) 2020-08-11
US10756192B2 (en) 2020-08-25
US9799741B2 (en) 2017-10-24
US20190103469A1 (en) 2019-04-04
US10164035B2 (en) 2018-12-25
TWI641147B (zh) 2018-11-11
US20180047819A1 (en) 2018-02-15

Similar Documents

Publication Publication Date Title
US10516033B2 (en) Semiconductor device and manufacturing method thereof
US20230343872A1 (en) Semiconductor device and manufacturing method thereof
CN104867967B (zh) 半导体器件及其制造方法
US11282750B2 (en) Contact structure and method of fabricating the same
CN104835838B (zh) 具有不同宽度的栅极结构及其制造方法
US9680017B2 (en) Semiconductor device including Fin FET and manufacturing method thereof
CN109755218A (zh) 包括接触插塞的半导体器件及形成其的方法
US9755071B1 (en) Merged gate for vertical transistors
US10163728B2 (en) Semiconductor device having a stacked fin structure and manufacturing method thereof
CN106409680A (zh) 包括鳍结构的半导体器件及其制造方法
CN105932060A (zh) 无轻掺杂漏极的半导体结构及其制造方法
US10665692B2 (en) Non-self aligned gate contacts formed over the active region of a transistor
US20190312145A1 (en) Method of fabricating semiconductor devices
CN106206434A (zh) 半导体结构及其制造工艺
US10062762B2 (en) Semiconductor devices having low contact resistance and low current leakage
US10756192B2 (en) Semiconductor device and method for manufacturing the same
US10679905B2 (en) Semiconductor structures and fabrication methods thereof
CN109216468A (zh) 电阻器件及其制造方法
TW201730936A (zh) 半導體結構及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant