TWI575654B - 具有接觸插栓的半導體結構與其形成方法 - Google Patents

Description

具有接觸插栓的半導體結構與其形成方法

本發明是關於一種具有接觸插栓的半導體結構與其形成方法，特別來說，是關於一種半導體結構，其中第一接觸插栓的頂面高於閘極的頂面。

在習知半導體產業中，多晶矽係廣泛地應用於半導體元件如金氧半導體(metal-oxide-semiconductor,MOS)電晶體中，作為標準的閘極材料選擇。然而，隨著MOS電晶體尺寸持續地微縮，傳統多晶矽閘極因硼穿透(boron penetration)效應導致元件效能降低，及其難以避免的空乏效應(depletion effect)等問題，使得等效的閘極介電層厚度增加、閘極電容值下降，進而導致元件驅動能力的衰退等困境。因此，半導體業界更嘗以新的閘極材料，例如利用功函數(work function)金屬來取代傳統的多晶矽閘極，用以作為匹配高介電常數(high-k)閘極介電層的控制電極。

此外，習知形成具有金屬閘極的電晶體製程後，還會在其上形成對外線路以分別電性連接電晶體的金屬閘極以及源極/汲極區，作為和對外電子訊號的輸入/輸出端。然而在習知製程中，連接源極/汲極區的對外線路通常會包含多個上下相連的接觸插栓，這使得對外電路存在著電阻過高的問題。並且，隨著元件尺寸的日益縮小， 連接源極/汲極區的接觸插栓容易和金屬閘極接觸產生短路的情況，造成元件品質下降，而成為一個需要解決的問題。

本發明於是提供一種具有接觸插栓的半導體結構以及其形成方法，以提升整體半導體結構的電性表現。

根據本發明的一個實施方式，本發明提供了一種具有接觸插栓的半導體結構，包含一基底、一電晶體、一第一內層介電層、一第二內層介電層、一第一接觸插栓、一第二接觸插栓以及一第三接觸插栓。電晶體設置在基底上，且電晶體包含一閘極以及一源極/汲極區。第一內層介電層設置在電晶體上。第一接觸插栓設置在第一內層介電層中，第一接觸插栓電性連接源極/汲極區，且第一接觸插栓的頂面高於閘極的一頂面。第二內層介電層設置於第一內層介電層上。第二接觸插栓於第二內層介電層中以電性連接第一接觸插栓。第三接觸插栓設於第一內層介電層以及第二內層介電層中以電性連接閘極。

根據本發明的另外一個實施方式，本發明提供了一種形成具有接觸插栓的半導體結構的方法。首先提供一基底，接著形成一電晶體於基底上，電晶體包含一閘極以及一源極/汲極區。然後形成一第一內層介電層於電晶體上。形成一第一接觸插栓於第一內層介電層中，第一接觸插栓電性連接源極/汲極區，且第一接觸插栓的頂面高 於閘極的一頂面。形成一第二內層介電層於第一內層介電層上。最後，形成一第二接觸插栓於第二內層介電層中以電性連接第一接觸插栓，與形成一第三接觸插栓於第一內層介電層以及第二內層介電層中以電性連接閘極。

為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之數個較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。

請參考第1圖至第10圖，所繪示為本發明一種形成具有接觸插栓的半導體結構的步驟示意圖，其中第2圖是第1圖中沿著AA’切線的剖面示意圖，第9圖為第10圖中沿著AA’切線的剖面示意圖。如第1圖與第2圖所示，首先提供一基底300，並在基底300中形成複數個淺溝渠隔離(shallow trench isolation,STI)302。基底300可以例如是矽基底(silicon substrate)、磊晶矽(epitaxial silicon substrate)、矽鍺半導體基底(silicon germanium substrate)、碳化矽基底(silicon carbide substrate)或矽覆絕緣(silicon-on-insulator,SOI)基底，但不以上述為限。接著於基底300上形成一電晶體400。電晶體400具有一閘極402以及一源極/汲極區408。於本發明較佳實施例中，電晶體400是透過一後閘極(gate last)半導體製程而形成具有金屬閘極402的電晶體400。舉例來說，後閘極製程是先在基底300形成一虛擬閘極(圖未示)，再依序形成一側壁子406、一源極/汲極 區408、一接觸洞蝕刻停止層(contact etch stop layer,CESL)304以及一介電層306，接著移除虛擬閘極以形成一溝渠(圖未示)，最後在溝渠中填入一閘極介電層404以及一閘極402，然後進行一平坦化製程使得閘極402的一頂面403與介電層306齊平。於一個實施例中，如第2圖所示，閘極介電層404具有一「U型」剖面，其材質可以包含二氧化矽，亦可包含高介電常數(high-K)材料；閘極402可以包含一層或多層的金屬材質，例如包含一功函數金屬層(work function metal layer)、一阻障層(barrier layer)以及一低電阻金屬層。

值得注意的是，電晶體400中的各元件可以依照不同設計而具有不同的實施態樣，舉例來說，如第2圖所示，源極/汲極區408可以包含以選擇性磊晶成長(selective epitaxial growth,SEG)形成的矽化鍺(SiGe)或碳化矽(SiC)，以分別適用於P型金氧半導體電晶體(PMOS)或N型金氧半導體電晶體(NMOS)。於本發明較佳實施例中，源極/汲極區408包含的磊晶層會向上突出於基底300，且向下延伸至基底300中。於一實施例中，磊晶層具有六面體(hexagon，又叫sigma Σ)或八面體(octagon)截面形狀，並具有一大體上平坦的底面。於另一實施例中，此磊晶層會進一步延伸至側壁子406下方，藉以增加閘極402下方通道(channel)所需之應力。或者如第3圖所示，源極/汲極區408亦可以離子植入等方式形成源極/汲極區408a，且源極/汲極區408之形狀亦可依閘極402下方通道所需之應力而進行調整；而於另一實施例中，接觸洞蝕刻停止層304也可具有一應力。而於本發明另一實施例中，如第3圖所示，有別於第2圖的實 施例中閘極介電層404是以「後高介電常數層(high-k last)」製程形成(即閘極介電層404是在移除虛擬閘極之後形成)，第3圖的實施例中閘極介電層404a是以「先高介電層數層(high-k first)」製程形成(即閘極介電層是在虛擬閘極之前形成)，因此閘極介電層404a是具有「-型」剖面，另一方面，第3圖的實施例中，源極/汲極區408a上亦可具有一金屬矽化物層(silicide)層409a。上述的實施方式僅為示例，本發明電晶體400可以具有各種不同實施態樣，在此不一一贅述。以下實施例將以第2圖中電晶體400的實施態樣進行描述。

如第4圖所示，在基底300上全面形成一第一內層介電層308。然後在介電層306以及第一內層介電層308中形成一第一開口310，其中第一開口310會暴露出源極/汲極區408。形成第一開口310的方式例如在第一內層介電層308上形成一第一遮罩層(圖未示)以及一第一光阻層(圖未示)，並利用至少一微影步驟以及至少一蝕刻步驟分別圖案化第一光阻層以及第一遮罩層，然後移除第一光阻層，並利用圖案化後的第一遮罩層為遮罩來蝕刻第一內層介電層308與介電層306，以形成第一開口310。於本發明的一實施例中，第一光阻層以及第一遮罩層可以視製程技術而有不同的選擇，舉例來說，第一光阻層例如是適合193奈米(nm)波長的光阻材質，且第一光阻層下方可以選擇性的包含一底抗反射層(bottom anti-reflection coating,BARC)；第一遮罩層可以是各種適合作為硬遮罩的材質，其可以包含一層或多層的遮罩材料，這些材料例如是氮化矽(silicon nitride,SiN)、氮氧化矽(silicon oxynitride,SiON)、碳化 矽(silicon carbide,SiC)或是含碳的有機材料，例如是應用材料公司提供之進階圖案化薄膜(advanced pattern film,APF)。於一較佳實施例中，遮罩層例如由台灣信越化學公司(Shin-Etsu Chemical Co.Ltd.)提供的含矽的抗反射層(silicon-containing hard-mask bottom anti-reflection coating,SHB)與有機介電層(organic dielectric layer,ODL)，其中SHB層直接位於光阻層下，可作為一底抗反射層以及遮罩層，而ODL層則是作為一最終的遮罩層。

於本發明之一實施例中，在形成第一開口310後可進行一自對準金屬矽化物(salicide)製程，以在第一開口310所暴露的源極/汲極區408上形成一金屬矽化物層409，例如是一矽化鎳(NiSi)層。而於本發明之另一實施例中，若是依照第3圖的實施態樣，即金屬矽化物層409a已經形成在源極/汲極區408a上，則此形成金屬矽化物的步驟可以省略。

接著如第5圖所示，在第一開口310中形成一第一接觸插栓314。形成第一接觸插栓314的方法，例如先在基底300上形成一第一阻障層311以及一第一金屬層312，其中第一阻障層311共形地(conformally)填入在第一開口310中，而第一金屬層312完全填滿第一開口310。於本發明之一實施例中，第一阻障層311例如是鈦(Ti)、氮化鈦(TiN)、鉭化鈦(TaN)或是可包含多層不同金屬材料，例如鈦/氧化鈦等，但並不以此為限。第一金屬層312包含各種低電阻金屬材料，例如是鋁(Al)、鈦(Ti)、鉭(Ta)、鎢(W)、鈮(Nb)、鉬(Mo)、銅 (Cu)等材料，較佳是鎢或銅，最佳是鎢，以和金屬矽化物層409或下方的源極/汲極區408形成適當的歐姆接觸(Ohmic contact)。於本發明之一實施例中，第一接觸插栓314可以具有適當的應力，例如使第一金屬層312可以形成具有壓縮或者伸張應力，此應力施加在源極/汲極區408上時可以增加電晶體400的電性表現。於一實施例中，若電晶體400為NMOS，則第一金屬層312可以具有伸張應力。後續，進行一平坦化製程，例如是化學機械研磨(chemical mechanical polish,CMP)製程、蝕刻製程或是兩者的結合，以移除第一開口310以外的第一阻障層311以及第一金屬層312，並進一步移除第一內層介電層308至一預定厚度T。如第5圖所示，在進行了平坦化製程後，閘極402的頂面403並沒有被暴露出來，且還覆蓋有第一內層介電層308具有預定厚度T。於本發明之一實施例中，預定厚度T會大於100埃，較佳會介於100埃至500埃之間，最佳介於100埃至300埃之間。

如第6圖所示，在基底300上全面形成一蝕刻停止層316以及一第二內層介電層318。於本發明較佳實施例中，蝕刻停止層316例如是一含氮層(nitrogen containing layer)或是一含碳層(carbon containing layer)，具體而言，可為氮化矽(SiN)、碳化矽(SiC)或是碳氮化矽(SiCN)。第二內層介電層318則可以包含一層或多層的介電層結構，其可以透過一化學氣相沈積(chemical vapor deposition,CVD)、旋轉塗佈(spin-coating)或是任何可供形成介電材料之製程來形成。而於本發明之一實施例中，也可以省略蝕刻停止層316，也 就是直接將第二內層介電層318形成在第一內層介電層308上。

如第7圖所示，進行一微影與蝕刻步驟，以於第二內層介電層318以及蝕刻停止層316中形成一第二開口320，以暴露出第一接觸插栓314。於本發明之一實施例中，形成第二開口320的方式包含形成一第二遮罩層(圖未示)以及一第二光阻層(圖未示)，其中第二光阻層以及第二遮罩層的實施方式類似於第一光阻層以及第一遮罩層，在此不再贅述。於本發明之一實施例中，第二開口320的寬度會大於第一接觸插栓314的寬度，使得後續填入導電層時能減少對準失敗的機率，以增加製程的餘裕度。

接著如第8圖所示，進行另一微影與蝕刻步驟，以在第二內層介電層318、蝕刻停止層316以及第一內層介電層308中形成一第三開口322，其中第三開口322會暴露出閘極402之頂面403。於本發明之一實施例中，形成第三開口322的方式包含形成一第三遮罩層(圖未示)以及一第三光阻層(圖未示)，其中第三光阻層以及第三遮罩層的實施方式類似於第一光阻層以及第一遮罩層。而值得注意的是，於一實施例中，由於第三光阻層以及第三遮罩層是採用了光阻層/SHB/ODL三層結構，其中最下方的ODL層具有良好的填洞能力，因此可以有效地填入第二開口320中。在形成了第三開口322後，把光阻層/SHB/ODL三層結構移除。後續，還可選擇性的進行一清洗製程，例如以氬氣(Ar)對第二開口320以及第三開口322的表面進行清洗。

如第9圖與第10圖所示，在基底300上形成一第二阻障層324以及一第二金屬層326，其中第二阻障層324會共形地沿著第二開口320以及第三開口322的表面形成，而第二金屬層326則會完全填滿第二開口320以及第三開口322。於本發明之一實施例中，第二阻障層324可以是單層或多層的材料，例如是鈦(Ti)、氮化鈦(TiN)、鉭化鈦(TaN)、鈦/氧化鈦或是上述的組合；而第二金屬層326則包含各種低電阻金屬材料，例如是鋁、鈦、鉭、鎢、鈮、鉬、銅等材料，較佳是鎢或銅，最佳是銅，以降低和下方的閘極402與第一接觸插栓314之間的電阻值。然後，進行一平坦化製程以移除第二開口320以及第三開口322以外的第二阻障層324以及第二金屬層324。如第9圖所示，位於第二開口320中的第二阻障層324與第二金屬層324形成了第二接觸插栓328，而位於第三開口322中的第二阻障層324與第二金屬層324也同時形成了第三接觸插栓330。

於本發明另外的實施例中，第二開口320以及第三開口322中也可以填入不同的阻障層以及金屬層。舉例來說，可以先將第三開口322填入一犧牲層後，將第二開口320填入一第二阻障層以及第二金屬層，後續將第三開口322中的犧牲層移除，然後在選擇性以另外一犧牲層覆蓋在第二開口320上，然後將第三開口322填入一第三阻障層以及一第三金屬層。最後再進行一平坦化製程。在這樣的情況下，第一接觸插栓314、第二接觸插栓328以及第三接觸插栓330可以各自具有不同的金屬層。於一實施例中，第一接觸插栓 314以及第二接觸插栓328中的金屬層可以包含鎢，而第三接觸插栓330中的金屬層可以包含銅。於另外一實施例中，第一接觸插栓314的金屬層包含鎢，第二接觸插栓328以及第三接觸插栓330的金屬層包含銅。

最後，可進行一金屬內連線製程，在第二內層介電層318上形成一金屬內連線系統(metal interconnection system)(圖未示)，其包含複數層金屬層間介電層(inter-metal dielectric layer,IMD layer)以及複數層金屬層(即所謂的metal 1,metal 2...等)。金屬內連線系統會透過第三接觸插栓330以電性連接電晶體400的閘極402，以及透過第二接觸插栓328以及第一接觸插栓314以電性連接電晶體400的源極/汲極區408，以提供電晶體400對外訊號的輸入/輸出。

藉由本發明所提出之方法，即可在介電層306、第一內層介電層308與第二內層介電層318中形成了第一接觸插栓314、第二接觸插栓328與第三接觸插栓330(即所謂的Metal 0層)。如第9圖所示，本發明提供了一種具有接觸插栓的半導體結構，包含有一基底300、一電晶體400、一第一內層介電層308、一第二內層介電層318、一第一接觸插栓314、一第二接觸插栓328以及一第三接觸插栓330。電晶體400設置在基底300上，且包含一閘極402以及一源極/汲極區408。第一內層介電層308設置在電晶體400上。第一接觸插栓314設置在第一內層介電層308中，第一接觸插栓314電性連接源極/汲極區408，且第一接觸插栓314的頂面高於閘極402的頂 面403。第二內層介電層318設置於第一內層介電層308上。第二接觸插栓328於第二內層介電層318中以電性連接該第一接觸插栓314。第三接觸插栓330設於第一內層介電層308以及第二內層介電層318中以電性連接閘極402。

本發明其中一個特點在於，在進行如第5圖的平坦化製程以形成第一接觸插栓314時，閘極402的頂面403並不會暴露出來，而是還會具有一厚度T的第一內層介電層308。和習知的技術相比，習知技術的平坦化製程通常會研磨至閘極的頂面，因此研磨時會容易損傷閘極402，且研磨製程中必須同時研磨閘極、閘極介電層、第一接觸插栓等的元件，對於研磨液的選擇是一大考驗。本發明藉由上述的步驟，不僅可以避免上述習知技術的缺點，另一方面，在形成第二接觸插栓328來接觸第一接觸插栓314時，如第9圖所示，第二接觸插栓328的底部距離閘極402的頂面403還有一高度T(即第一內層介電層308的預定厚度T)，這使得在形成第二接觸插栓328不容易和閘極402產生短路，故可增加了製程寬裕度(process window)。而這樣的製程也使的後續形成深度不同的第二接觸插栓328以及第三接觸插栓330，即第二接觸插栓328會位於第二內層介電層318與蝕刻停止層316中，而第三接觸插栓330會位於第二內層介電層318、蝕刻停止層316以及第一內層介電層308中。

此外於本發明一個實施例中，第一接觸插栓314可以具有適當的應力，因此本發明除了可以減少對第一接觸插栓314的研磨耗損 之外，還具有另外好處在於可以保留第一接觸插栓314的應力，以增加電晶體400的電性表現。

本發明的另外一個特點在於，以一微影與蝕刻製程來形成第二開口320以直接暴露第一接觸插栓314，然後以另一微影與蝕刻製程來形成第三開口322以直接暴露閘極402。藉由這種兩段式的形成步驟，可以提升第二接觸插栓328以及第三接觸插栓330的定位精準度。此外，於本發明之另一實施例中，形成第二開口320與第三開口322的次序可以對調，例如先以一微影與蝕刻製程來形成第三開口322以直接暴露閘極402，然後在以另外一微影與蝕刻製程來形成第二開口320以直接暴露第一接觸插栓314。另一方面，本發明可應用至其他半導體產品，例如鰭式場效電晶體(finFET)及三閘極場效電晶體(tri-gate FET)等非平面型電晶體(non-planar FET)的製程，該些實施例均屬本發明所涵蓋的範圍。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

300‧‧‧基底

302‧‧‧淺溝渠隔離

304‧‧‧接觸洞蝕刻停止層

306‧‧‧介電層

308‧‧‧第一內層介電層

310‧‧‧第一開口

311‧‧‧第一阻障層

312‧‧‧第一金屬層

314‧‧‧第一接觸插栓

316‧‧‧蝕刻停止層

318‧‧‧第二內層介電層

320‧‧‧第二開口

322‧‧‧第三開口

324‧‧‧第二阻障層

326‧‧‧第二金屬層

328‧‧‧第二接觸插栓

330‧‧‧第三接觸插栓

400‧‧‧電晶體

402‧‧‧閘極

403‧‧‧頂面

404‧‧‧閘極介電層

406‧‧‧側壁子

408‧‧‧源極/汲極區

408a‧‧‧源極/汲極區

409‧‧‧金屬矽化物層

409a‧‧‧金屬矽化物層

第1圖至第10圖所示為本發明一種形成具有接觸插栓的半導體結構的步驟示意圖。

300‧‧‧基底

302‧‧‧淺溝渠隔離

304‧‧‧接觸洞蝕刻停止層

306‧‧‧介電層

308‧‧‧第一內層介電層

311‧‧‧第一阻障層

312‧‧‧第一金屬層

314‧‧‧第一接觸插栓

316‧‧‧蝕刻停止層

318‧‧‧第二內層介電層

324‧‧‧第二阻障層

326‧‧‧第二金屬層

328‧‧‧第二接觸插栓

330‧‧‧第三接觸插栓

400‧‧‧電晶體

402‧‧‧閘極

403‧‧‧頂面

404‧‧‧閘極介電層

406‧‧‧側壁子

408‧‧‧源極/汲極區

409‧‧‧金屬矽化物層

Claims (20)

1. 一種形成具有接觸插栓的半導體結構的方法，包含：提供一基底；形成一電晶體於該基底上，該電晶體包含一閘極以及一源極/汲極區；形成一第一內層介電層於該電晶體上；形成一第一接觸插栓於該第一內層介電層中，該第一接觸插栓電性連接該源極/汲極區，且該第一接觸插栓的頂面高於該閘極的一頂面；形成一第二內層介電層於該第一內層介電層上；以及形成一第二接觸插栓於該第二內層介電層中以電性連接該第一接觸插栓，與形成一第三接觸插栓於該第一內層介電層以及該第二內層介電層中以電性連接該閘極。
2. 如申請專利範圍第1項所述之形成具有接觸插栓的半導體結構的方法，其中形成該第二接觸插栓與該第三接觸插栓的步驟包含：於該第二內層介電層中形成一第二開口以暴露出該第一接觸插栓；於該第二內層介電層以及該第一內層介電層中形成一第三開口以暴露出該閘極；以及於該第二開口以及該第三開口中填入一第二金屬層。
3. 如申請專利範圍第2項所述之形成具有接觸插栓的半導體結構 的方法，其中先形成該第二開口，再形成該第三開口。
4. 如申請專利範圍第2項所述之形成具有接觸插栓的半導體結構的方法，其中先形成該第三開口，再形成該第二開口。
5. 如申請專利範圍第1項所述之形成具有接觸插栓的半導體結構的方法，其中形成該第一接觸插栓的步驟包含：於該第一內層介電層中形成一第一開口以暴露出該源極/汲極區；於該第一開口中填入一第一金屬層；以及一平坦化製程。
6. 如申請專利範圍第5項所述之形成具有接觸插栓的半導體結構的方法，其中進行該平坦化步驟後，該閘極之該頂面上還具有一預定厚度的該第一內層介電層。
7. 如申請專利範圍第6項所述之形成具有接觸插栓的半導體結構的方法，其中該預定厚度大於100埃。
8. 如申請專利範圍第5項所述之形成具有接觸插栓的半導體結構的方法，其中在填入該第一金屬層之前，還包含一自動對準金屬矽化物製程，以在該第一開口中暴露的該源極/汲極區中形成一金屬矽化物層。
9. 如申請專利範圍第1項所述之形成具有接觸插栓的半導體結構的方法，其中該第一接觸插栓具有一應力。
10. 如申請專利範圍第1項所述之形成具有接觸插栓的半導體結構的方法，還包含形成一蝕刻停止層於該第一內層介電層與該第二內層介電層之間。
11. 一種具有接觸插栓的半導體結構，包含：一基底；一電晶體設置於該基底上，該電晶體包含一閘極以及一源極/汲極區；一第一內層介電層設置於該電晶體上，且該第一內層介電層的底面和該閘極的一頂面齊平；一第一接觸插栓設置於該第一內層介電層中，該第一接觸插栓電性連接該源極/汲極區，且該第一接觸插栓的頂面高於該閘極的該頂面；一第二內層介電層設置於該第一內層介電層上；一第二接觸插栓設置於該第二內層介電層中以電性連接該第一接觸插栓；以及一第三接觸插栓於該第一內層介電層以及該第二內層介電層中以電性連接該閘極。
12. 如申請專利範圍第11項所述之具有接觸插栓的半導體結構，其 中該閘極上的該第一內層介電層具有一預定厚度。
13. 如申請專利範圍第12項所述之具有接觸插栓的半導體結構，其中該預定厚度大於100埃。
14. 如申請專利範圍第11項所述之具有接觸插栓的半導體結構，其中該源極/汲極區包含一磊晶層突出於該基底。
15. 如申請專利範圍第11項所述之具有接觸插栓的半導體結構，其中該電晶體還包含一金屬矽化物層設置於該第一接觸插栓與該源極/汲極區之間。
16. 如申請專利範圍第11項所述之具有接觸插栓的半導體結構，其中該第二接觸插栓與該第三接觸插栓皆包含一第二金屬層。
17. 申請專利範圍第16項所述之具有接觸插栓的半導體結構，其中該第一金屬層包含鎢、鋁、銅、鈦、鉭、鎢、鈮或鉬。
18. 申請專利範圍第16項所述之具有接觸插栓的半導體結構，其中該第一接觸插栓包含一第一金屬層，且該第一金屬層與該第二金屬層為不同材質。
19. 申請專利範圍第11項所述之具有接觸插栓的半導體結構，其中該第一接觸插栓包含一第一金屬層，該第二插栓包含一第二金屬 層，該第三插栓包含一第三金屬層，且該第一金屬層、該第二金屬層與該第三金屬層為不同材質。
20. 申請專利範圍第11項所述之具有接觸插栓的半導體結構，其中還包含一蝕刻停止層設置於該第一內層介電層以及該第二內層介電層之間。