TW202002169A - 半導體裝置的製造方法 - Google Patents

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黃如立
梁春昇
葉震亞
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Abstract

本發明實施例提供一種半導體裝置的製造方法，包括：形成第一和第二氮化矽部件於一接觸孔的側壁表面上，所述接觸孔設置於一介電層中和一源極/汲極（S/D）部件上方。此方法還包括形成一接觸插塞於接觸孔中，所述接觸插塞與源極/汲極部件電耦合，移除接觸插塞的一頂部以在接觸孔中創造一凹部，形成一硬罩幕層於凹部中，以及透過選擇性蝕刻移除第一和第二氮化矽部件以分別形成第一和第二氣隙。

Description

半導體裝置的製造方法
本發明實施例係關於半導體裝置及其製造方法，且特別是有關於金屬線之間氣隙的形成。
半導體工業已歷經快速的發展。半導體材料及設計在技術上的進步使得每一代生產的半導體裝置變得比先前生產的半導體裝置更小且其電路也變得更複雜。在積體電路（integrated circuit；IC）發展的進程中，功能性密度（即，每一個晶片區域中內連接裝置的數目）已經普遍增加，而幾何尺寸（即，製程中所能創造出最小的元件或線路）則是普遍下降。這種微縮化的過程通常可藉由增加生產效率及降低相關成本提供許多利益，但此種微縮化也增加了半導體裝置加工和製造上的複雜度。
舉例來說，隨著裝置幾何微縮化，內連線（像是源極/汲極（S/D）接觸插塞和附近的閘極）之間的寄生電容增加。增加的寄生電容會降低裝置性能。為了降低寄生電容，已在源極/汲極（S/D）部件和附近的閘極之間使用具有相對低的介電常數（k）之絕緣材料，像是低介電常數（low-k）介電質和氣隙。但是這些材料易碎、不穩定、難以沈積、或對於像是蝕刻、退火、及研磨等製程敏感，且氣隙的形成難以控制。由於這些及其他的理由，期望改良內連線之間介電質的製造技術以在積體電路（IC）中維持高的整體電晶體密度的同時，降低寄生電容。
根據本發明的一實施例，提供一種半導體裝置的製造方法，包括：形成第一和第二氮化矽部件於一接觸孔的側壁表面上，所述接觸孔設置於一介電層中和一源極/汲極（S/D）部件上方；形成一接觸插塞於接觸孔中，所述接觸插塞與源極/汲極部件電耦合；移除接觸插塞的一頂部以在接觸孔中創造一凹部；形成一硬罩幕層於凹部中；以及透過選擇性蝕刻移除第一和第二氮化矽部件以分別形成第一和第二氣隙。
根據本發明的另一實施例，提供一種半導體裝置的製造方法，包括：提供一半導體裝置結構，所述半導體裝置結構包括：一基板，第一和第二閘極堆疊位於基板上，第一和第二氮化矽部件位於第一和第二閘極堆疊之間，以及一接觸插塞位於第一和第二氮化矽部件之間並與第一和第二氮化矽部件接觸；蝕刻第一和第二氮化矽部件以分別形成第一和第二氣隙，其中第一和第二氣隙將接觸插塞的側壁暴露於第一和第二氣隙內的空氣；以及形成一密封層於接觸插塞之上以覆蓋第一和第二氣隙。。
又根據本發明的另一實施例，提供一種半導體裝置，包括：一基板；一源極/汲極（S/D）部件，設置於基板上；一金屬插塞，設置於源極/汲極部件之上；一閘極堆疊，設置為鄰近於金屬插塞；一氣隙，設置於金屬插塞和閘極堆疊之間，其中氣隙至少部分地將金屬插塞的一側壁暴露於氣隙內的空氣中；以及一覆蓋層，覆蓋所述氣隙。
以下內容提供許多不同的實施例或是例子來實行本發明實施例之不同部件。以下描述具體的元件及其排列的例子以簡化本發明實施例。當然這些僅是例子且不該以此限定本發明實施例的範圍。例如，在描述中提及第一個部件形成於第二個部件“之上”或“上”時，其可能包括第一個部件與第二個部件直接接觸的實施例，也可能包括兩者之間有其他部件形成而沒有直接接觸的實施例。另外，本發明的不同實施例中可能重複使用參照符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。此外，為了簡化與清晰的目的，可以不同比例任意繪製各個部件。
此外，其中用到與空間相關的用詞，例如：“在…下方”、“下方”、“較低的”、“上方”、“較高的”、及其類似的用詞係為了便於描述圖式中所示的一個元件或部件與另一個元件或部件之間的關係。這些空間關係詞係用以涵蓋圖式所描繪的方位之外的使用中或操作中的裝置之不同方位。例如，如果將圖式中的裝置翻轉，則被描述為在其他元件或部件“下方”或 “在…下方”的元件將被轉向為在其他元件或部件“上方”。因此，示例性用詞“下方”可涵蓋“上方”和“下方”兩種方位。裝置可能被轉向不同方位（旋轉90度或其他方位），則其中使用的空間相關形容詞也可相同地照著解釋。
本發明實施例一般涉及半導體裝置及其製造方法，且更特別是有關於金屬線（像是接觸插塞和鄰近閘極）之間氣隙的形成。隨著鰭狀場效電晶體（FinFET）的技術不斷朝向更小的技術節點進展（像是16奈米、10奈米、7奈米、5奈米、及以下），縮小鰭片間距顯著地限制了可用於閘極堆疊與連接至源極/汲極（S/D）部件的鄰近接觸插塞之間的材料。為了最小化閘極堆疊和接觸插塞之間的寄生電容，氣隙可提供幫助，因為空氣比其他介電材料具有較低的介電常數（k=1）。但是，當氣隙在接觸插塞之前形成時，氣隙傾向於接近閘極堆疊且遠離接觸插塞。此外，後續形成接觸插塞容易損壞氣隙。例如，當形成一接觸插塞時，如果用於圖案化接觸插塞的罩幕未與下層元件完美地對準，則可能發生重疊移位（overlay shift）。由於重疊移位，接觸孔的位置可能非常接近鄰近的閘極堆疊。 在這種情況下，蝕刻接觸孔將暴露出已被密封的氣隙，且經暴露的氣隙可能被接觸插塞部分或完全地填充。如此一來，氣隙將失去其降低寄生電容的目的。
本發明實施例透過在形成接觸插塞之後（不在其之前或同時）再形成氣隙來避免這些問題。例如，透過先在接觸孔中沉積氮化矽部件，然後形成夾在氮化矽部件之間的接觸插塞，並接著選擇性蝕刻氮化矽部件以形成氣隙。藉由氮化矽部件材料與其他周圍材料相較之下的蝕刻選擇性來實現氮化矽部件的選擇性移除。此處所揭露之氣隙的插塞後形成（post-plug formation）導致氣隙延伸於鄰近閘極堆疊的頂表面上方。其結果，可有效地降低閘極堆疊和接觸插塞之間的寄生電容。此外，所揭露的氣隙與源極/汲極（S/D）部件上方的接觸插塞直接接觸，從而將接觸插塞的側壁暴露於空氣。當接觸插塞傳導電流時，這種空氣暴露有助於散熱。
可使用各種製造方法來實現此處揭露之氣隙的插塞後形成。第1圖是根據本發明實施例各方面顯示製造一半導體裝置（或裝置結構）100的第一方法10。方法10僅僅為示例，並且除了申請專利範圍中明確記載的內容之外，方法10並不意圖限定本發明實施例。可在方法10之前、期間、和之後提供額外的操作，且可在方法10的其他實施例中取代、刪除、或移動所述的一些操作。在下述的討論中，參照第2A~2F圖和第3A~3C圖，根據本發明不同實施例在各個製造階段中半導體裝置100的部分或整體之局部示意剖面圖描述方法10。
半導體裝置100可為或包括鰭狀場效電晶體（FinFET）裝置（鰭式（fin-based）電晶體），其可包括在微處理器、記憶體單元、及/或其他積體電路（IC）裝置中。半導體裝置100可為在積體電路（IC）晶片、系統單晶片（system on chip；SoC）、或前述之一部分的製程期間所製造的中間裝置，其包括各種被動和主動微電子裝置，像是電阻器、電容器、電感器、二極體、p-型場效電晶體（p-type field effect transistors；PFETs）、n-型場效電晶體（n-type field effect transistors；NFETs）、金氧半場效電晶體（metal-oxide semiconductor field effect transistors；MOSFET）、互補式金氧半（complementary metal-oxide semiconductor；CMOS）電晶體、雙極性電晶體（bipolar transistors）、高壓電晶體、高頻電晶體、其他合適的元件、或前述之組合。為了清晰以更易於理解本發明之發明概念的目的，已簡化了第2A~2F圖。可在半導體裝置100中添加額外的部件，並且可在半導體裝置100的其他實施例中取代、修飾、或刪除以下描述的一些部件。
在操作12處，方法10提供或被提供起始半導體裝置100。如第2A圖所示，起始半導體裝置100包括元件像是基板102、源極或汲極（source or drain；S/D）部件106a和106b、層間介電（inter-layer dielectric；ILD）層110、閘極間隔物112、閘極堆疊116a、116b和116c、以及接觸孔130a和130b。半導體裝置100可包括此處圖式中未顯示的其他元件。以下將進一步描述半導體裝置100的元件。
基板102是本實施例中的一半導體基板（例如，矽晶圓）。或者，基板102可包括另一種元素半導體，像是鍺；化合物半導體，包括碳化矽、氮化鎵、砷化鎵、磷化鎵、磷化銦、砷化銦、和銻化銦；合金半導體，包括矽鍺（SiGe）、砷磷化鎵（gallium arsenide phosphide）、磷化鋁銦（aluminum indium phosphide）、砷化鋁鎵（aluminum gallium arsenide）、砷化鎵銦（gallium indium arsenide）、磷化鎵銦（gallium indium phosphide）、和砷磷化鎵銦（gallium indium arsenide phosphide）；或前述之組合。基板102可為絕緣體上半導體（semiconductor-on-insulator）基板，例如絕緣體上矽（silicon-on-insulator；SOI）基板、絕緣體上矽鍺（silicon germanium-on-insulator；SGOI）基板、或絕緣體上鍺（germanium-on-insulator；GOI）基板。可利用氧殖入隔離（separation by implantation of oxygen；SIMOX）、晶圓接合、及/或其他合適的方法來製造絕緣體上半導體基板。取決於半導體裝置100的設計需求，基板102可包括各種摻雜區域（未顯示）。在一些實施方案中，基板102包括摻雜有像是硼、銦、其他p-型摻雜物、或前述組合之p-型摻雜物的p-型摻雜區域（例如，p-型阱）。在一些實施方案中，基板102包括摻雜有像是磷、砷、其他n-型摻雜物、或前述組合之n-型摻雜物之n-型摻雜區域（例如，n-型阱）。在一些實施方案中，基板102包括由p-型摻雜物和n-型摻雜物之組合所形成的摻雜區域。各個摻雜區域可直接形成在基板102上及/或基板102中，例如，提供p-阱結構、n-阱結構、雙阱結構、凸起結構、或前述之組合。可進行離子植入（ion implantation）製程、擴散製程、及/或其他合適的摻雜製程以在基板102中形成各種摻雜區域。
源極/汲極（S/D）部件106a和106b設置於基板102上，並且可包括用於n-型場效電晶體（NFET）的n-型摻雜矽、用於p-型場效電晶體（PFET）的p-型摻雜矽鍺、或其他合適的材料。可藉由在鄰近閘極堆疊116a~116c的主動區域中蝕刻出凹陷（depressions），然後在凹陷中磊晶生長半導體材料來形成源極/汲極（S/D）部件106a和106b。磊晶生長的半導體材料可經原位（in-situ）摻雜或非原位（ex-situ）摻雜有適當的摻雜物。源極/汲極（S/D）部件106a和106b可具有任何合適的形狀，並且可完全或部分地埋入（embedded）主動區域中。例如，取決於磊晶生長的量，源極/汲極（S/D）部件106a和106b可在鰭片的頂表面上方、上、或下方隆起（rise）。
層間介電（ILD）層110設置於基板102上。層間介電（ILD）層110可包括四乙氧基矽烷（tetraethylorthosilicate；TEOS）氧化物、未經摻雜的矽酸鹽玻璃、或經摻雜的氧化矽像是硼磷矽酸鹽玻璃（borophosphosilicate glass；BPSG）、熔融石英玻璃（fused silica glass；FSG）、磷矽酸鹽玻璃（phosphosilicate glass；PSG）、硼摻雜矽玻璃（boron doped silicon glass；BSG）、及/或其他合適的介電材料。可透過電漿輔助化學氣相沉積（plasma-enhanced CVD；PECVD）、流動式化學氣相沈積（flowable CVD；FCVD）、或其他合適的方法來形成層間介電（ILD）層110。
閘極堆疊116a~116c可各自包括底部的閘極介電層和設置於閘極介電層上的閘極電極層。閘極介電層可包括SiO2 或高介電常數（high-k）介電材料，像是氧化鉿矽（HfSiO）、氧化鉿（HfO2 ）、氧化鋁（Al2 O3 ）、氧化鋯（ZrO2 ）、氧化鑭（La2 O3 ）、氧化鈦（TiO2 ）、氧化釔（Y2 O3 ）、鈦酸鍶（SrTiO3 ）、或前述之組合。可利用化學氣相沈積（chemical vapor deposition；CVD）、物理氣相沉積（physical vapor deposition；PVD）、原子層沉積（atomic layer deposition；ALD）、及/或其他合適的方法來沉積閘極介電層。閘極堆疊116a、116b、或116c的閘極電極層可包括多晶矽及/或一個或多個金屬層。例如，閘極電極層可包括功函數金屬層、導電障壁層、和金屬填充層。取決於裝置類型，功函數金屬層可為p-型或n-型功函數層。p-型功函數層可包括氮化鋁鈦（TiAlN）、氮化鈦（TiN）、氮化鉭（TaN）、釕（Ru）、鉬（Mo）、鎢（W）、鉑（Pt）、另一種合適的金屬、或前述之組合。n-型功函數層可包括鈦（Ti）、鋁（Al）、碳化鉭（TaC）、碳氮化鉭（TaCN）、氮化矽鉭（TaSiN）、氮化鈦鋁（TiAlN）、氮化矽鈦（ TiSiN）、另一種合適的金屬、或前述之組合。金屬填充層可包括鋁（Al）、鎢（W）、鈷（Co）、及/或其他合適的材料。可利用像是化學氣相沈積（CVD）、物理氣相沈積（PVD）、電鍍、及/或其他合適製程來沉積閘極電極層。閘極堆疊116a、116b、或116c可更包括閘極介電層下方的界面層。界面層可包括像是SiO2 或SiON的介電材料，並且可透過化學氧化、熱氧化、原子層沉積（ALD）、化學氣相沈積（CVD）、及/或其他合適的方法來形成。
每一個閘極堆疊可耦合至鄰近的閘極間隔物112。在一些實施例中，閘極間隔物112被認為是其鄰近閘極堆疊的側壁。每一個閘極間隔物112可為單層或多層結構。例如，閘極間隔物112可包括介電材料，像是氧化矽、氮化矽、氮氧化矽、其他介電材料、或前述之組合。可透過沉積（例如，CVD或PVD）和蝕刻製程來形成閘極間隔物112。
可透過任何合適的製程來形成閘極堆疊116a~116c，例如先閘極（gate-first）製程和後閘極（gate-last）製程。在示例性的先閘極製程中，在形成源極/汲極（S/D）部件106a和106b之前，沉積並圖案化各個材料層以成為閘極堆疊116a~116c。在示例性的後閘極製程（也稱為閘極替換製程）中，首先形成暫時性閘極結構（有時稱為“虛設”閘極）。然後，在形成電晶體源極/汲極（S/D）部件106a和106b之後，移除暫時性閘極結構並由閘極堆疊116a~116c取代。在第2A圖所示的實施例中，閘極堆疊116a、116b、或116c可設置於電晶體的通道區域之上，以做為閘極端子（gate terminal）。舉例而言，儘管未顯示於第2A圖中，但金屬插塞可設置於這樣的閘極堆疊上並與這樣的閘極堆疊電耦合，以將可調節的電壓施加於閘極堆疊。電壓可控制源極/汲極（S/D）部件（像是106a和106b）之間的通道區域。
如第2A圖所示，接觸孔130a位於閘極堆疊116a和116b之間，而接觸孔130b位於閘極堆疊116b和116c之間。接觸孔130a和130b分別暴露出源極/汲極（S/D）部件106a和106b的頂部。每一個接觸孔包括側壁表面132和底表面134，其中底表面134實際上與下方源極/汲極（S/D）部件的頂表面相同。
在操作14處，方法10（第1圖）形成氮化矽部件於接觸孔的側壁表面132上。依然參照第2A圖，氮化矽部件142a和142b形成於接觸孔130a中，而氮化矽部件142c和142d形成於接觸孔130b中。氮化矽部件的形成涉及多個步驟。在第一步驟中，形成氮化矽層於半導體裝置100上，以例如至少覆蓋接觸孔130a和130b，但也可覆蓋半導體裝置100的最頂層表面。可透過一或多個方法像是電漿輔助化學氣相沉積（PECVD）、原子層沉積（ALD）、及/或其他合適的沉積或氮化製程來形成氮化矽層。例如，氮化矽層可為一薄層，其跨過半導體裝置100的頂表面具有一般（generally）順應性的厚度。除了氮化矽之外，該層還可包括其他合適的材料，像是摻雜碳。在一些實施例中，可以執行多個沉積循環以便達到氮化矽層的目標厚度。在第二步驟中，選擇性蝕刻氮化矽層（例如，使用罩幕輔助的乾蝕刻）以移除位於底表面134和層間介電（ILD）層110的最頂層表面上的部分。其結果，氮化矽部件142a~142d保留在側壁表面132上。因為要暴露出源極/汲極（S/D）部件106a和106b的頂表面，所以進行選擇性蝕刻製程以蝕刻氮化矽層位於底表面134上的部分。此外，選擇性蝕刻製程也可“薄化”氮化矽部件142a~142d（移除厚度部分）以開拓更多的橫向空間，用於後續接觸插塞的沉積。在一些實施例中，控制操作14以實現氮化矽部件142a~142d的目標尺寸（例如，高度和寬度）。氮化矽部件142a~142d的尺寸可有效地控制氣隙的尺寸，氣隙的尺寸係透過移除氮化矽部件142a~142d而形成（於下文描述）。
應注意的是，由於半導體裝置100是三維結構（在此顯示出其剖面圖），氮化矽部件142a和142b實際上可代表相同的虛設部件，但為了清楚起見，故在剖面圖中將它們分開標記。相同的考量適用於其他標號，像是氮化矽部件142c和142d（以及氣隙150a~150b、與氣隙150c和150d，這些全都將在下文中進一步描述）。
接著，方法10將一種或多種導電材料填充到接觸孔130a和130b中以分別形成第一和第二接觸插塞。接觸插塞在第2F圖中標記為136a和136b，但是它們的形成經過第2C~2F圖中所示的數個步驟，因為每一個接觸插塞包括一障壁層139和位於障壁層139之上和其附近的金屬填充層141，如第2F圖所示。
具體地，在操作16處，方法10形成障壁層139於半導體裝置100之上（第2B圖）。障壁層139至少覆蓋接觸孔130a和130b，但是也可覆蓋半導體裝置100的最頂層表面，如第2B圖所示。障壁層139包括像是TaN或TiN的金屬氮化物層。可透過物理氣相沈積（PVD）、化學氣相沈積（CVD）、原子層沉積（ALD）、電鍍、或其他合適的方法來形成障壁層139。在一實施例中，原子層沉積（ALD）製程用以在半導體裝置100之上均勻地沉積障壁層139。障壁層139可幫助避免待形成的金屬填充層141穿透至周圍的矽或氧化物區域中。在一些實施例中，障壁層139更包括位於金屬氮化物層下方的金屬矽化物層。例如，方法10首先沉積一金屬層（使用與金屬氮化物層相同的金屬，像是Ta或Ti），然後在升高的溫度下進行退火製程。在退火期間，金屬層與源極/汲極（S/D）部件106a和106b中的半導體材料（例如矽）反應，以形成金屬矽化物層於其上。金屬矽化物層可包括矽化鉭、矽化鈦、或其他合適的矽化物（silicidation）或鍺矽化物（germanosilicidation）。金屬矽化物層可覆蓋源極/汲極（S/D）部件106a和106b的重摻雜區域，並且在一些情況下，金屬矽化物層被視為源極/汲極（S/D）部件106a和106b的一部分。
在操作18處，方法10（第1圖）蝕刻或“拉回（pulls back）”障壁層139以部分地暴露出氮化矽部件142a~142d（第2C圖）。具體地，方法10選擇性移除設置於層間介電（ILD）層110最頂層表面上以及接觸孔130a和130b較高的側壁部分上的部分障壁層139。可利用乾蝕刻或濕蝕刻製程。移除足夠的障壁層139，使得氮化矽部件142a~142d的頂部暴露於大氣環境（ambient environment）。
在操作20處，方法10（第1圖）進行表面清潔和處理程序以清潔和處理障壁層139的表面以及氮化矽部件142a~142d露出的表面，以移除其上的化學物質和殘留物（第2D圖）。可利用任何合適的方法及/或材料進行表面清潔和處理。在一實施例中，使用含有鹽酸（HCl）和有機清潔劑的溶液進行深度清潔。如第2D圖所示，清潔和處理程序也可“薄化”障壁層139的較高部分，造成障壁層139的側壁表面132上的錐形（tapered）厚度輪廓。障壁層139的錐形厚度輪廓使得其厚度從頂部到底部逐漸增加。例如，雖然障壁層139以一般（generally）均勻的厚度輪廓開始（第2C圖），但是在清潔和處理程序之後，障壁層139的較高部分可明顯地比其較低部分薄（第2D圖）。在一些實施例中，障壁層139的頂表面之厚度小於障壁層139的底部厚度（但仍然是底部厚度的50%或更多（例如，60%、70%））。
在操作22處，方法10（第1圖）形成金屬填充層141於半導體裝置100之上（第2E圖）。金屬填充層141可包括鈷（Co）、鎢（W）、鉑（Pt）、銀（Ag）、鎳（Ni）、銅（Cu）、鈀（Pd）、前述之組合、或其他合適的材料。可透過物理氣相沈積（PVD）、化學氣相沈積（CVD）、原子層沉積（ALD）、電鍍、或其他合適的方法來形成金屬填充層141。在一些實施例中，在沉積金屬填充層141時，利用物理氣相沈積（PVD）和化學氣相沈積（CVD）製程的組合。例如，可先利用物理氣相沈積（PVD）製程來沉積薄鈷層作為種子層（以較慢的沉積速率但具有較好的品質），接著利用化學氣相沈積（CVD）製程來沉積厚鈷層做為塊狀層（bulk layer）（以較快的沉積速率但可能不具有與鈷種子層相同的品質）。當沉積種子層時，控制其厚度使其不會阻擋彎曲輪廓區域中塊狀層的沉積。如第2E圖所示，金屬填充層141透過障壁層139與源極/汲極（S/D）部件106a和106b電耦合。
在操作24處，方法10（第1圖）利用化學機械平坦化（chemical mechanical planarization；CMP）製程平坦化金屬填充層141，其移除金屬填充層141的頂部（第2F圖）。每一個接觸插塞136a和136b包括障壁層139和金屬填充層141，如第2F圖所示。接觸插塞有時也稱為導孔（via）、介層插塞（via plug）、金屬接觸（metal contact）、或金屬插塞（metal plug）。為了促進後續氣隙的形成，在一些實施例中，化學機械平坦化（CMP）製程足夠長以確保氮化矽部件142a~142d的暴露。
在操作24之後，可利用各種方法形成氣隙。第3A~3C圖顯示第一氣隙形成方法，且第5A~5E圖顯示第二氣隙形成方法。以下依序描述兩種方法。
在操作26處，方法10（第1圖）移除氮化矽部件142a~142d以分別形成氣隙150a~150d（第3A圖）。具體地，氣隙150a形成於接觸插塞136a和鄰近的閘極堆疊116a之間以降低其間的第一電容，氣隙150b形成於接觸插塞136a和鄰近的閘極堆疊116b之間以降低其間的第二電容，氣隙150c形成於接觸插塞136b和鄰近的閘極堆疊116b之間以降低其間的第三電容，且氣隙150d形成於接觸插塞136b和鄰近的閘極堆疊116c之間以降低其間的第四電容。電容降低是因為空氣具有約1的介電常數（k），其低於其他介電材料。在一些實施例中（例如，當沒有重疊移位時），氣隙150a~150d具有大致相同的尺寸，且第一、第二、第三、和第四電容大致相等。但是如果存在重疊移位時，則氣隙150a~150d可具有不同的尺寸，從而導致不同的相應電容。接觸插塞136a兩側不相等的電容可能不均勻地影響相關的電路，但由於此處的第一和第二電容都降低了，所以它們對電路的整體影響也減少了。
應注意的是，此處所揭露的方法10係在形成接觸插塞136a和136b之後再形成氣隙150a~150d。這不同於傳統的氣隙形成方法，傳統的氣隙形成方法在形成其相應的接觸孔（和接觸插塞）之前形成氣隙。這種順序變化是違反直覺的，舉例而言，因為氣隙的插塞後形成（post-plug formation）帶來了獨特的蝕刻選擇性考量，且傳統方法無法實現這樣的蝕刻選擇性。但是，如此處所揭露的，氣隙的插塞後形成帶來各種益處，像是在存在重疊移位時降低了閘極堆疊與鄰近的源極/汲極（S/D）部件之間短路的風險。這又提高了裝置的可靠性並實現了更高的擊穿電壓（breakdown voltage）。此外，由於透過調節氮化矽部件142a~142d的高度及/或寬度而精確地控制氣隙的體積，因此可有效地控制閘極堆疊和接觸插塞之間的寄生電容。可在沒有潛在氣隙損壞的情況下實現最適化的交流/直流（AC/DC）增益。再者，與氣隙的頂表面低於閘極堆疊的傳統方法不同，此處揭露的氣隙150a~150d延伸於閘極堆疊116a~116c的頂表面上方。較高的氣隙150a~150d有助於降低了構成寄生電容的一部分之邊緣電容（fringe capacitance）。舉例而言，氣隙150a降低了接觸插塞136a的較高部分和閘極堆疊116a的較高部分之間的邊緣電容。其結果，鄰近的閘極堆疊和接觸插塞之間的整體寄生電容進一步降低。
在一實施例中，氮化矽部件142a~142d的材料相對於障壁層139、層間介電（ILD）層110、和金屬填充層141具有高蝕刻選擇性，使得氮化矽部件142a~142d可被完全移除而大致上（substantially）不影響其他周圍的層。在一實施例中，氮化矽部件142a~142d在蝕刻過程中比起與氮化矽部件142a~142d接觸的其他材料可以快至少10倍（或20倍、或50倍）的速率被移除。這種蝕刻選擇性取決於氮化矽部件142a-142d、障壁層139、層間介電（ILD）層110、和金屬填充層141的材料選擇。因此，以組合的方式考量這些層的材料組成。在一實施例中，氮化矽部件142a~142d包括氮化矽；障壁層139包括Ti和TiN；層間介電（ILD）層110包括低介電常數（low-k）材料像是氧化矽（SiO2 ）、碳氮化矽（SiCN）、及/或碳氧化矽（SiCO）；而金屬填充層141包括鈷（Co）及/或鎢（W）。蝕刻選擇性是基於對相同蝕刻劑的不同反應性。
在操作26處的選擇性蝕刻製程可包括乾蝕刻、濕蝕刻、反應離子蝕刻（reactive ion etching；RIE）、及/或其他合適的製程。在一實施例中，乾蝕刻與含氟氣體一起使用，所述含氟氣體包括六氟化硫（SF6 ）、四氟化碳（CF4 ）、三氟化氮（NF3 ）、氟化硒（SeF6 ）、全氟乙烷（perfluoroethane；C2 F6 ）、全氟丙烷（perfluoropropane；C3 F8 ）、或另一種可應用的氣體、或前述之組合。可稀釋氟自由基（例如，介於1~5%之間）以助於蝕刻選擇性。在一些實施例中，含氟氣體的流速在約10sccm至約500sccm的範圍內。乾蝕刻有效地到達位於氣隙底部的氮化矽，這改善了氣隙的深寬比。另外，濕蝕刻可與稀釋的氫氟酸（DHF）；氫氧化鉀（KOH）溶液；氨；含有氫氟酸（HF）、硝酸（HNO3 ）、及/或醋酸（CH3 COOH）、或其它合適的濕蝕刻劑的溶液一起使用。
在操作28處，方法10（第1圖）透過形成覆蓋氣隙150a~150d的覆蓋層或密封層152（第3B圖）來密封氣隙150a~150d。在形成密封層152時，氣隙150a~150d的體積被最終化。如第3B圖所示，密封層152在閘極堆疊116a~116c之頂表面上方的一高度處接合（interfaces）氣隙150a~150d。界面可略低於層間介電（ILD）層110的頂表面，因為在其形成期間，密封層152稍微穿透到氣隙150a~150d中（例如，不大於5奈米，像是1~5奈米）。在一些實施例中，氣隙150a~150d具有非常小的寬度（例如，1~5奈米）以降低密封層152深入穿透至氣隙150a~150d的風險。
可利用物理氣相沈積（PVD）、化學氣相沈積（CVD）、原子層沉積（ALD）、及/或其他合適的方法來沉積密封層152。在一實施例中，利用物理氣相沈積（PVD）是因為它可以快速地沉積阻止其他材料進入氣隙150a~150d的初始層。其結果，氣隙150a~150d可變得更高。在另一實施例中，利用具有含碳前驅物的原子層沉積（ALD）。在一實施例中，密封層152的厚度介於2~7奈米之間。密封層152可使用任何合適的材料，只要其能夠完全封閉氣隙150a~150d以避免其他材料進入氣隙150a~150d。在一實施例中，密封層152使用矽、氧化矽（SiO2 ）、氮化矽（SiN）、碳氮化矽（SiCN）、碳化矽（SiC）、或前述之組合。
在操作30處，方法10（第1圖）形成兩個額外層-包括一金屬氮化物層154和一蝕刻停止層（etch stop layer）156-於密封層152之上（第3C圖）。密封層152和蝕刻停止層156都可做為中間接觸蝕刻停止層（middle contact etch stop layers；MCESLs），且在這種情況下，金屬氮化物層154夾在兩個蝕刻停止層之間以創造一交錯層結構。在一實施例中，金屬氮化物層154包括氮化鈦（TiN），且蝕刻停止層156包括氮化矽（SiN）或另一種合適的材料。與金屬相比，金屬氮化物層154具有相對高的電阻率，且可用以在半導體裝置100中形成電阻器。蝕刻停止層156促進此處未詳細描述之方法10的進一步處理。例如，可形成另一個接觸插塞於接觸插塞136a和136b之上並與其電性連接。可形成金屬線以內連接（interconnect）較高的插塞和其他的電路部件。
如上所述，第3A~3C圖（對應於操作26、28、和30）顯示第一氣隙形成方法。相較之下，第5A~5E圖顯示出第二氣隙形成方法，其對應於第4圖中所示的方法40。方法10和方法40在許多方面是相同的，包括操作12~24，為了簡明起見，不再重複描述相同或相似的方面。以下的描述著重於方法40與方法10不同的方面。
方法40開始於已經過上述操作24之半導體裝置100。然後，在操作42處，方法40（第4圖）移除接觸插塞136a和136b的較高部分，以分別在接觸孔130a和130b中創造出兩個凹部（recesses）（第5A圖）。具體地， “回蝕刻” 如第2F圖所示金屬填充層141的剩餘部分以創造凹部。也可以移除如第2F圖所示障壁層139較高的一小部分。透過選擇性蝕刻製程形成凹部，其可利用乾蝕刻、濕蝕刻、反應離子蝕刻（RIE）、及/或其他合適的製程。調整（tailored）蝕刻條件以保持接觸插塞136a和136b的目標厚度，以便促進後續的操作44。在一實施例中，凹部位於閘極堆疊116a~116c的頂表面上方至少3奈米。
在操作44處，方法40（第4圖）沉積硬罩幕層160於半導體裝置100的頂表面之上（第5B圖）。硬罩幕層160可包括任何合適的材料。在一實施例中，硬罩幕層160包括矽、碳氮化矽（SiCN）、氧化鉿（HfO2 ）、氧化鋁（Al2 O3 ）、氧化鋯（ZrO2 ）、或前述之組合、或另一種隔離材料。可透過物理氣相沈積（PVD）、化學氣相沈積（CVD）、原子層沉積（ALD）、電鍍、或其他合適的方法來形成硬罩幕層160。
在操作46處，方法40（第4圖）使用化學機械平坦化（CMP）製程平坦化硬罩幕層160（第5C圖），其移除硬罩幕層160的頂部。為了促進後續氣隙的形成，在一些實施例中，化學機械平坦化（CMP）製程足夠長以確保氮化矽部件142a~142d的暴露。例如，化學機械平坦化（CMP）製程也可移除層間介電（ILD）層110的頂部以暴露出氮化矽部件142a~142d的頂表面。在一實施例中，在化學機械平坦化（CMP）之後保留了2~5奈米的硬罩幕層160。操作44和46共同形成硬罩幕層160，其填充了接觸孔130a和130b中由操作42創造的兩個凹部。硬罩幕層160使氮化矽部件142a~142d的頂表面暴露。
在操作48處，方法40（第4圖）移除氮化矽部件142a~142d以分別形成氣隙150a~150d（第5D圖）。關於方法10之上述氣隙150a~150d的特點同樣適用於此。然而，在方法40中，如果在操作46的化學機械平坦化（CMP）製程中移除層間介電（ILD）層110的頂部，則氣隙150a~150d的高度可能相對較小。此外，相較於障壁層139、層間介電（ILD）層110、和硬罩幕層160，操作48處的選擇性蝕刻製程對氮化矽部件142a~142d具有高蝕刻選擇性，使得氮化矽部件142a~142d可被完全移除而大致上（substantially）不影響其他周圍的層。這樣的蝕刻選擇性現在額外取決於硬罩幕層160的材料選擇。
在操作50處，方法40（第4圖）透過沉積覆蓋氣隙150a~150d的第二層間介電（ILD）層170來密封氣隙150a~150d（第5E圖）。層間介電（ILD）層170也是密封層或覆蓋層。在形成層間介電（ILD）層170時，最終化氣隙150a~150d的體積。如第5E圖所示，層間介電（ILD）層170在閘極堆疊116a~116c的頂表面上方的一高度處接合（interfaces）氣隙150a~150d。界面可略低於層間介電（ILD）層110的頂表面，因為在其形成期間，層間介電（ILD）層170稍微穿透到氣隙150a~150d中（例如，1~5奈米）。但是界面仍然高於硬罩幕層160的底表面（其對應於接觸插塞136a和136b的頂表面，如第5E圖所示）。在一些實施例中，氣隙150a~150d具有非常小的寬度（例如，1~5奈米或甚至更小，例如0.5奈米）以降低層間介電（ILD）層170深入穿透至氣隙150a~150d的風險。
可利用物理氣相沈積（PVD）、化學氣相沈積（CVD）、原子層沉積（ALD）、及/或其他合適的方法來沉積層間介電（ILD）層170。在一實施例中，利用物理氣相沈積（PVD）是因為它可以快速地沉積阻止其他材料進入氣隙150a~150d的初始層。其結果，氣隙150a~150d可變得更高。在另一實施例中，利用具有含碳前驅物的原子層沉積（ALD）。 層間介電（ILD）層170可使用任何合適的材料，只要其能夠完全封閉氣隙150a~150 d以避免其他材料進入氣隙150a~150d。在一實施例中，層間介電（ILD）層170包括氧化矽（SiO2 ）。
需注意的是，儘管方法10和方法40在半導體裝置100上造成了不同的結構，但是那些結構在許多方面可以是相似或相同的。例如，在閘極堆疊116a~116c下方一高度處的半導體裝置100的一部分平面圖將是相同的。第6圖顯示由第3C圖中線A-A’和第5E圖中線B-B’標記的高度處之半導體裝置100的部分平面圖。第6圖顯示第3C圖和第5E圖的相同局部視圖。值得注意的是，設置於接觸插塞136a和閘極堆疊116b之間的氣隙150b靠近接觸插塞136a並與接觸插塞136a對齊。實際上，氣隙150b將接觸插塞136a的側壁直接暴露於氣隙150b內的空氣。當接觸插塞136a傳導電流時，這種空氣暴露有助於散熱，因為空氣具有比接觸插塞136a旁邊的其他材料更高的導熱性。需注意的是，氣隙150b內的空氣可以是大氣空氣或填充到氣隙150b中的其他合適的氣體（例如，惰性氣體）以促進熱傳導。另一方面，氣隙150b相對地遠離閘極堆疊116b，因為氣隙150b透過層間介電（ILD）層110與閘極堆疊116b分離（且當間隔物112不被視為閘極堆疊116b的一部分時透過間隔物112而分離）。
在方法10和方法40中，可形成具有合適的尺寸（例如，厚度、高度、深度、或寬度）的每一個部件。例如，在一實施例中，如第6圖所示，接觸插塞136a的寬度介於20~50奈米之間；在接觸插塞136a任一側上之障壁層139的寬度介於1~2奈米之間；每一個氣隙150a和150b的寬度介於1~5奈米之間。
儘管不旨在限制，但是本發明的一個或多個實施例為半導體裝置及其形成提供了許多益處。 具體地，形成氣隙的時間改變導致各種元件的結構和位置產生變化。例如，此處揭露的氣隙形成技術實現了延伸於鄰近閘極堆疊的頂表面上方的氣隙。因此，可有效地降低閘極堆疊和接觸插塞之間的寄生電容。此外，氣隙與接觸插塞對齊而不是與閘極堆疊對齊。氣隙將接觸插塞的側壁直接暴露在空氣中，這在接觸插塞傳導電流時有助於散熱。所揭露方法的實施例可輕易地整合至現有的製造製程和技術中，像是產線中段（middle end of line；MEoL）和產線後段（back end of line；BEoL）製程。
在一示例方面，本發明實施例提供一種半導體裝置的製造方法，包括：形成第一和第二氮化矽部件於一接觸孔的側壁表面上，其中所述接觸孔設置於一介電層中和一源極/汲極（S/D）部件上方。所述方法更包括形成一接觸插塞於接觸孔中，所述接觸插塞與源極/汲極（S/D）部件電耦合；移除接觸插塞的一頂部以在接觸孔中創造一凹部；形成一硬罩幕層於凹部中；以及透過選擇性蝕刻移除第一和第二氮化矽部件以分別形成第一和第二氣隙。在一實施例中，第一氣隙形成於接觸插塞和介電層之間以降低接觸插塞和第一鄰近閘極堆疊之間的一第一電容。第二氣隙形成於接觸插塞和介電層之間以降低接觸插塞和第二鄰近閘極堆疊之間的一第二電容。在一實施例中，第一和第二氣隙的形成使得接觸插塞直接暴露於第一和第二氣隙。在一實施例中，介電層為一第一層間介電（ILD）層，且所述方法更包括形成一第二層間介電層於接觸插塞之上，其中所述第二層間介電層覆蓋第一和第二氣隙。在一實施例中，第二層間介電層在第一和第二鄰近閘極堆疊的頂表面上方之一高度處接合（interfaces）第一和第二氣隙。在一實施例中，第一和第二氣隙至少由第一層間介電層分別與第一和第二鄰近閘極堆疊分離，其中所述第一層間介電層包括一低介電常數（low-k）材料。在一實施例中，形成所述硬罩幕層於凹部中包括：沈積硬罩幕層，以及利用一化學機械平坦化（CMP）製程移除所述硬罩幕層的一頂部。所述化學機械平坦化製程（CMP）暴露出第一和第二氮化矽部件的頂表面以促進第一和第二氮化矽部件的移除。在一實施例中，在化學機械平坦化（CMP）製程之後，凹部中之硬罩幕層的剩餘厚度為2~5奈米，且凹部位於接觸插塞的一鄰近閘極堆疊上方至少3奈米。在一實施例中，接觸插塞包括一障壁層和一金屬填充層。此處，形成接觸插塞包括：形成障壁層於第一和第二氮化矽部件之間；沈積金屬填充層，覆蓋障壁層和介電層；以及利用一化學機械平坦化（CMP）製程移除金屬填充層的一頂部。在一實施例中，第一和第二氮化矽部件具有蝕刻選擇性，使得第一和第二氮化矽部件比起與第一和第二氮化矽部件接觸的其他材料可以快至少10倍的速率被移除。
在另一方面，本發明實施例提供一種半導體裝置的製造方法，包括提供一半導體裝置結構，所述半導體裝置結構包括：一基板；第一和第二閘極堆疊，位於基板上；第一和第二氮化矽部件，位於第一和第二閘極堆疊之間；以及一接觸插塞，位於第一和第二氮化矽部件之間並與第一和第二氮化矽部件接觸。所述方法更包括蝕刻第一和第二氮化矽部件以分別形成第一和第二氣隙，其中第一和第二氣隙將接觸插塞的側壁暴露於第一和第二氣隙內的空氣。所述方法更包括形成一密封層於接觸插塞之上以覆蓋第一和第二氣隙。在一實施例中，密封層在第一和第二閘極堆疊的頂表面上方的一高度處接合（interfaces）第一和第二氣隙。在一實施例中，利用一物理氣相沈積（PVD）製程形成密封層，使得密封層在接觸插塞的一頂表面下方不超過5奈米的一高度處接合（interfaces）第一和第二氣隙。在一實施例中，第一和第二氣隙的寬度都介於1~5奈米之間。第一和第二氣隙透過至少一層間介電（ILD）層分別與第一和第二閘極堆疊分離，其中所述層間介電層（ILD）包括一低介電常數（low-k）材料。
又在另一方面，本發明實施例提供一種半導體裝置，包括：一基板；一源極/汲極（S/D）部件，設置於基板上；一金屬插塞，設置於源極/汲極（S/D）部件之上；一閘極堆疊，設置為鄰近於金屬插塞；一氣隙，設置於金屬插塞和閘極堆疊之間；以及一覆蓋層，覆蓋所述氣隙。所述氣隙至少部分地將金屬插塞的一側壁暴露於氣隙內的空氣中。在一實施例中，覆蓋層和氣隙之間的一界面高於閘極堆疊的一頂表面。在一實施例中，金屬插塞包括一障壁層，所述障壁層包括一錐形（tapered）厚度輪廓。在一實施例中，金屬插塞更包括一金屬填充層，設置於障壁層上方並鄰近所述障壁層，其中所述障壁層包括氮化鈦（TiN），且其中所述金屬填充層包括鎢（W）或鈷（Co）。在一實施例中，所述半導體裝置更包括與氣隙直接接觸的一層間介電（ILD）層，其中所述層間介電層包括氧化矽（SiO2 ）、碳氮化矽（SiCN）、碳氧化矽（SiCO）、或前述之組合。在一實施例中，所述半導體裝置更包括一硬罩幕層，設置於金屬插塞和覆蓋層之間，且在覆蓋層下方，其中所述硬罩幕層的一底表面高於該閘極堆疊的一頂表面。
前述內文概述了許多實施例的部件，以使本技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的精神與範圍。在不背離本發明的精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
10、40‧‧‧方法12~30、42~50‧‧‧操作100‧‧‧半導體裝置102‧‧‧基板106a、106b‧‧‧源極/汲極（S/D）部件110、170‧‧‧層間介電（ILD）層112‧‧‧閘極間隔物116a、116b、116c‧‧‧閘極堆疊130a、130b‧‧‧接觸孔132‧‧‧側壁表面134‧‧‧底表面136a、136b‧‧‧接觸插塞139‧‧‧障壁層141‧‧‧金屬填充層142a、142b、142c、142d‧‧‧氮化矽部件150a、150b、150c、150d‧‧‧氣隙152‧‧‧密封層154‧‧‧金屬氮化物層156‧‧‧蝕刻停止層160‧‧‧硬罩幕層A- A’、B-B’‧‧‧線
本發明實施例可配合以下圖式及詳細說明閱讀以便了解。要強調的是，依照工業上的標準慣例，各個部件（feature）並未按照比例繪製。事實上，為了清楚之討論，可能任意的放大或縮小各個部件的尺寸。 第1圖是根據本發明各實施例顯示製造一半導體裝置的第一方法之流程圖。 第2A、2B、2C、2D、2E、2F圖顯示第1圖所示方法的各階段期間之半導體裝置的剖面示意圖。 第3A、3B、3C圖顯示第1圖所示方法的更多階段期間之半導體裝置的剖面示意圖。 第4圖是根據本發明各實施例顯示製造一半導體裝置的第二方法之流程圖。 第5A、5B、5C、5D、5E圖顯示第4圖所示方法的各階段期間之半導體裝置的剖面示意圖。 第6圖是根據本發明各實施例顯示一半導體裝置的部分平面示意圖。
10‧‧‧方法
12~30‧‧‧操作

Claims (1)

  1. 一種半導體裝置的製造方法，包括： 形成一第一氮化矽部件和一第二氮化矽部件於一接觸孔的側壁表面上，該接觸孔設置於一介電層中和一源極/汲極部件上方； 形成一接觸插塞於該接觸孔中，該接觸插塞與該源極/汲極部件電耦合； 移除該接觸插塞的一頂部以在該接觸孔中創造一凹部； 形成一硬罩幕層於該凹部中；以及 透過選擇性蝕刻移除該第一氮化矽部件和該第二氮化矽部件以分別形成一第一氣隙和一第二氣隙。
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