CN115565950A - 半导体装置的形成方法 - Google Patents

半导体装置的形成方法 Download PDF

Info

Publication number
CN115565950A
CN115565950A CN202211005731.6A CN202211005731A CN115565950A CN 115565950 A CN115565950 A CN 115565950A CN 202211005731 A CN202211005731 A CN 202211005731A CN 115565950 A CN115565950 A CN 115565950A
Authority
CN
China
Prior art keywords
layer
source
dummy contact
spacer layer
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211005731.6A
Other languages
English (en)
Inventor
陈柏宁
吴旭升
王盈斌
简育生
刘昌淼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN115565950A publication Critical patent/CN115565950A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

提供半导体装置的形成方法。所述半导体装置的形成方法包括执行第一蚀刻制程于基板的背侧，以暴露虚设接触结构。执行第一沉积制程，以沉积环绕虚设接触结构的氧化物层的第一部分。执行第二蚀刻制程，以至少部分地移除氧化物层的第一部分。形成环绕虚设接触结构的间隔物层。执行第二沉积制程，以形成环绕间隔物层的氧化物层的第二部分。移除间隔物层及虚设接触结构，以留下开口。以导电材料填充开口以形成导电插塞。

Description

半导体装置的形成方法
技术领域
本发明是关于半导体装置的形成方法，特别是关于具有扩大的(enlarged)背侧接触物(backside contact)的半导体装置的形成方法。
背景技术
半导体集成电路(IC)产业呈指数级增长。IC的材料及设计的技术进步产生了几世代的IC，其中每一世代的IC都比上一世代具有更小且更复杂的电路。在IC的演进过程中，功能密度(亦即，每个芯片面积的互连装置的数量)普遍增加，而几何尺寸(亦即，可以使用制造制程创造的最小组件(或线))已经减小。这种按照比例缩小的制程通常借由提高生产效率及降低相关成本来提供收益。这种按照比例缩小的制程亦增加了IC结构(诸如，三维晶体管)及制程的复杂性，且为了实现这些进步，需要在IC的制程及制造中执行类似的发展。举例而言，当装置尺寸继续减小时，装置性能(诸如，与各种缺陷相关的装置性能劣化)及场效晶体管的制造成本变得更具挑战性。虽然用于解决这种挑战的方法通常是足够的，但是它们在各方面都不是完全令人满意的。
发明内容
一实施例是关于一种半导体装置的形成方法。所述半导体装置的形成方法包括执行第一蚀刻制程于基板的背侧，以暴露虚设接触结构。执行第一沉积制程，以沉积环绕虚设接触结构的氧化物层的第一部分。执行第二蚀刻制程，以至少部分地移除氧化物层的第一部分。形成环绕虚设接触结构的间隔物层。执行第二沉积制程，以形成环绕间隔物层的氧化物层的第二部分。移除间隔物层及虚设接触结构，以留下开口。以导电材料填充开口以形成导电插塞。
另一实施例是关于一种半导体装置的形成方法。所述半导体装置的形成方法包括形成一组纳米结构栅极堆叠物在基板的前侧。形成虚设接触区域在纳米结构栅极堆叠物之间。形成源极区域在虚设接触区域上。在基板的背侧执行蚀刻制程，以暴露虚设接触区域。形成间隔物在虚设接触区域的侧壁上。以导电材料取代间隔物及虚设接触区域，以形成导电插塞，且其中导电插塞的至少一部分具有比源极区域更宽的直径。
又一实施例是关于一种半导体装置。所述半导体装置包括一组纳米结构堆叠物、源极区域及源极接触物。所述一组纳米结构堆叠物位于基板上。源极区域位于介于纳米结构堆叠物之间。源极接触物从源极区域的底部朝向基板的背侧延伸，且其中源极接触物包括比源极区域更宽的部分。
附图说明
当配合所附图式阅读时，从以下的详细说明能最好地理解本公开的态样。要注意的是，根据本产业的标准作业，各种部件未按比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。
图1A、图1B、图1C、图1D、图1E、图1F、图1G、图1H、图1I及图1J是根据本文描述的原理的一范例，显示用于形成具有较宽部分及较窄部分的扩大的背侧接触物的例示性制程的图。
图2是根据本文描述的原理的一范例，显示用于形成具有较宽部分及较窄部分的扩大的背侧接触物的例示性方法的流程图。
图3A、图3B、图3C、图3D、图3E及图3F是根据本文描述的原理的一范例，显示用于形成具有实质上相似的(substantially similar)宽度的扩大的背侧接触物的例示性制程的图。
图4是根据本文描述的原理的一范例，显示用于形成具有实质上相似的宽度的扩大的背侧接触物的例示性方法的流程图。
其中，附图标记说明如下：
102：基板
103：氧化物层
104：栅极结构
105：接触结构
106：通道区域
107，114，314：介电层
108：内间隔物
110：源极与漏极结构
111，113，115，117，119，121，123，125，127，202，204，206，208，210，212，214，303，305，307，309，311，402，404，406，408，410，412：制程
112：虚设接触结构
116，316：间隔物层
120，320：开口
122，322，340：氮化物层
124，126，324，326：宽度
128：下部
130：上部
132，332：背侧接触物
140：硅化物层
200，400：方法
具体实施方式
以下的公开内容提供许多不同的实施例或范例，以实施所提供的发明标的(subject matter)的不同部件。以下叙述构件及排列方式的特定范例，以简化说明本公开。当然，这些特定的范例仅为例子且并非用以限定。举例而言，在下文中叙述第一部件形成于第二部件上方(over)或上(on)，即表示其可包括上述第一部件与上述第二部件是直接接触物的实施例，且亦可包括了其中有其他部件形成于上述第一部件与上述第二部件之间，而使上述第一部件与第二部件可能未直接接触物的实施例。除此之外，本公开可以在各种范例中重复元件符号及/或字符。这些重复是为了简单及清楚的目的，并且其本身并不指定所讨论的各种实施例及/或配置之间的关系。
再者，为了便于描述，在本文中可以使用空间相对术语，诸如“在...下方(beneath)”、“在...下方(below)”、“下部(lower)”、“在...上方(above)”、“上部(upper)”及其类似术语，来描如图式所示的一个元件或部件与另一个(些)元件或部件的关系。除了在图式中描述的方位之外，空间相对术语还旨在涵盖装置在使用或操作中的不同方位。设备可以以其他方式定向(旋转90度或处于其他定向)，且可以同样地相应解释在本文中使用的空间相对描述语。
本公开通常关于半导体装置及其制造，特别是关于诸如鳍式场效晶体管(fin-like field-effect transistor，fin-like FET，FinFET)、全绕式栅极场效晶体管(gate-all-around FET，GAA FET)及/或其他场效晶体管的场效晶体管(field effecttransistor，FET)的制造方法。
配置半导体材料层，以提供诸如GAA FET的纳米线(nanowire)或纳米片(nanosheet)的装置，在下文中提供其形成细节。引入GAA FET是为了借由增加栅极-通道耦合(gate-channel coupling)、降低关闭状态电流(OFF-state current)及减少短通道效应(short-channel effects)，来改善栅极控制。诸如GAA FET的多栅极装置通常包括栅极结构，所述栅极结构延伸围绕(extends around)其的通道区域(水平或垂直)，其提供对通道区域的全部侧(on all sides)的通路(access)。GAA FET通常与互补式金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)制程相容，并允许它们在保持栅极控制及减少短通道效应的同时大幅度地缩小。当然，本公开不限于仅形成GAA FET，其还可以提供诸如FinFET的其他三维FET。
根据本文描述的原理，提供了允许从基板背侧向GAA装置的端子提供接触物的方法及装置。从(from)装置的背侧提供一或多个接触物，同时保持来自(from)装置的前侧的其他接触物允许的是，更紧密的装置间距(pitch)。当形成源极与漏极结构时，在(where)需要背侧接触物的源极结构或漏极结构的一者的凹部更深地延伸(extended deeper)到基板中。然后，形成虚设接触材料在用于源极/漏极结构的经延伸的凹部(extended recess)的下部内。在形成虚设接触材料之后，可以在各自的凹部内外延生长源极区域与漏极区域。之后，在背侧制程期间中，暴露且移除虚设源极接触物，然后已真正的导电接触物取代。
根据本文所述的原理，为了降低背侧接触物内的电阻(resistance)，从而提高装置性能，可能需要扩大背侧接触物。特别地，在一些实施方式中，在暴露虚设接触结构之后，可以形成侧壁间隔物在虚设接触结构上。然后，可以形成介电层在虚设接触结构及侧壁间隔物周围(around)。然后，可以移除侧壁间隔物及虚设接触结构，以留下沟槽。然后，可以以导电材料填充沟槽，以形成背侧接触物。因为间隔物层形成了更大的空间，所以背侧接触物会比形成虚设接触结构在其中(in which)的原始沟槽(original trench)更大。较大尺寸的背侧接触物可提高电阻与电容(capacitance)。
图1A、图1B、图1C、图1D、图1E、图1F、图1G、图1H、图1I及图1J是显示出了用于形成GAA装置的扩大的背侧接触物的例示性制程的图，其中扩大的背侧接触物具有背侧接触物的较宽部分及较窄部分。图1A是显示出例示性工作件的剖面图的图。
工作件包括半导体基板102。半导体基板102可以是硅基板。半导体基板可以是硅晶圆(wafer)的一部分。考虑了其他半导体材料。基板102可以包括元素(elementary)(单元素(single element))半导体，诸如硅(silicon)、锗(germanium)及/或其他合适的材料；化合物半导体(compound semiconductor)，诸如碳化硅(silicon carbide)、砷化镓(galliumarsenic)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indiumarsenide)、锑化铟(indium antimonide)及/或其他合适的材料；合金半导体(alloysemiconductor)，诸如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP及/或其他合适的材料。基板102可以是具有均匀组分(composition)的单层材料。可选择地(alternatively)，基板102可以包括具有相似或不同组分的适合用于IC装置制造的多个材料层。在一范例中，基板102可以是具有形成在氧化硅(silicon oxide)层上的硅层的绝缘体上覆硅(silicon-on-insulator，SOI)基板。在另一范例中，基板102可以包括导电层、半导体层、介电层、其他层或其组合。可以形成氧化物层103在基板102的背侧(backside)上方。
图1A说明了包括多个通道区域(通道层)或借由栅极结构104围绕(surrounded)的GAA的纳米结构的鳍片堆叠物。源极或漏极结构(源极与漏极结构，源极/漏极结构)110相邻(adjacent)栅极结构设置，且与通道区域106连接(interfacing)。内间隔物108沿着在介于通道106之间的栅极结构104设置，以使栅极结构104与源极或漏极结构110隔离。设置层间介电质(interlayer dielectric，ILD)层107在基板102上方。
下文提供了这些部件的简要说明。在一些范例实施例中，为了形成GAA装置，可以形成半导体鳍片以包括总共多个(例如，三至十个)半导体材料的交替层。配置半导体材料的交替层，以提供用于纳米线或纳米片装置，诸如GAA FET的通道区域，而牺牲其他交替层以定义了其中形成栅极结构的通道层之间的间隙(gap)。举例而言，第一半导体材料(例如，通道(通道区域)106)可以是硅，且第二半导体材料(例如，牺牲的)可以是硅锗。半导体材料可以各自借由外延制程来形成，诸如，举例而言，分子束外延(molecular beam epitaxy，MBE)制程、化学气相沉积(chemical vapor deposition，CVD)制程及/或其他合适的外延生长制程。
可以重复形成第一类型半导体材料及第二类型半导体材料的制程，直到达到所需的层数。然后，可以使通道堆叠物图案化为鳍片结构。因此，每个鳍片可以是交替半导体层的鳍片堆叠物。
在达到所需数量的半导体层并且使鳍片结构图案化之后，可以形成虚设栅极结构在鳍片结构的顶部上，所述虚设栅极结构最终将以真实金属(real metal)或导电栅极取代。
当形成虚设栅极结构在鳍片结构的通道区域上方时，然后使用图案化制程在半导体层内形成凹部(recess)，且所述凹部形成在将要形成源极与漏极结构110的区域中。图案化制程可以包括光微影制程。举例而言，可以沉积硬遮罩层及/或光阻层在工作件上。硬遮罩层可以包括氧化硅(SiO2)、氮化硅(SiN)、碳化硅(SiC)、氮氧化硅(SiON)、氧碳氧化硅(SiOCN)、氧化铪(HfO2)、氧化铝(Al2O3)及氧化锆(ZrO2)中的至少一种。
然后，可以穿过(through)光罩使光阻层暴露于光源。然后，可以显影光阻。然后，可以应用蚀刻制程，使在光阻中的图案转移到硬遮罩层。在此制程之后，硬遮罩暴露在源极/漏极区域中的交替层组(alternating set of layers)的一部分。然后，使用诸如干式蚀刻制程的蚀刻制程形成凹部在源极/漏极区域中。
在一些实施方式中，然后使用横向(lateral)蚀刻制程，来部分地移除借由将要形成内间隔物108的源极/漏极凹部暴露的牺牲半导体层。横向蚀刻制程可以是举例而言，湿式蚀刻制程。可以设计蚀刻制程为具有选择性的(selective)，以移除牺牲半导体层且实质上(substantially)不(without)影响提供通道层106的半导体层。举例而言，在牺牲半导体层是硅锗，且提供通道层106的半导体层是硅的情况中，可以配置蚀刻制程以移除硅锗且实质上不影响硅。
然后，应用沉积制程，以形成内间隔物108。具体地，借由顺应性地沉积制程形成内间隔物层，使得内间隔物层沿着源极或漏极结构110将要形成的凹部的侧壁来形成。内间隔物层可以是介电材料，诸如SiCN、SiOCN或SiON。
之后，可以使用回蚀制程来移除内间隔物层的一部分且暴露通道层106。回蚀制程亦从凹部的底部(floor)及工作件的顶部移除内间隔物层。内间隔物层的剩余部分用于使栅极结构104的一部分与要形成的源极与漏极区域电性隔离。在一些范例中，剩余的内间隔物层可以在大约4～15纳米之间的宽度范围内变化。
在一些实施方式中，端子中的一者，亦即源极或漏极，将借由背侧接触物互连(interconnected)。为了提供背侧接触物，在上文讨论的凹入期间且在生长源极/漏极部件接触物之前，使得与背侧接触的端子处的源极/漏极区域进一步凹入。特别地，为了形成背侧接触物，进一步蚀刻形成源极/漏极区域的沟槽，以产生更深的沟槽。此蚀刻制程可以使凹部的深度再延伸45～65纳米。然后，可以形成虚设接触结构112在沟槽的底部。这可以使用外延生长制程来完成。举例而言，虚设接触结构可以由没有掺质的硅锗形成。在一些范例中，在硅锗中的锗与硅的比率(ratio of germanium to silicon)可以在大约30～40％(percent)的范围内。
在一些实施方式中，在形成虚设接触结构112之后，形成源极/漏极结构110。在一些范例中，借由执行外延生长制程来创造源极与漏极结构110。外延生长制程关于在结晶(crystal)基板上形成结晶结构。在本范例中，源极与漏极区域(源极与漏极结构)110从基板102及通道区域106生长。在一些范例中，源极与漏极区域110可以原位(in situ)掺杂以获得所需的特性。
在形成源极/漏极部件之后，在源极/漏极部件(源极/漏极结构)110上方形成诸如接触蚀刻停止层(contact etch stop layer，CESL)及/或层间介电质(ILD)的介电层107。介电层107的范例组分可以包括介电材料，所述介电材料包括举例而言，氧化硅、碳掺杂氧化硅(carbon doped silicon oxide)、氮化硅、氮氧化硅、由四乙氧基硅烷(tetraethoxysilane，TEOS)作为前驱物而形成的氧化物、磷硅酸盐玻璃(phosphosilicateglass，PSG)、硼硅酸盐玻璃(borosilicate glass，BSG)、硼磷硅酸盐玻璃(boro-phospho-silicate glass，BPSG)、氟硅酸盐玻璃(fluorinated silicate glass，FSG)、干凝胶(xerogel)、气凝胶(aerogel)、无定形氟化碳(amorphous fluorinated carbon)、聚对二甲苯(parylene)、BCB类(BCB-based)介电材料、聚酰亚胺(polyimide)、其他合适的介电材料或其组合。介电层107可以是多层结构。介电层107的平坦化允许暴露并随后移除虚设栅极结构。在形成源极/漏极结构110及形成介电层107之后，可以释放通道层106，且可以以真实栅极104取代虚设栅极结构。可以借由合适的选择性蚀刻制程，来移除上述的牺牲半导体层来完成通道层106的释放。选择性蚀刻制程可以是湿式蚀刻，其选择性地移除牺牲半导体层而留下实质上完整的通道层106。湿式蚀刻制程可以使用酸类(acid-based)蚀刻剂，诸如硫酸(sulfuric acid，H2SO4)、高氯酸(perchloric acid，HClO4)、氢碘酸(hydroiodic acid，HI)、氢溴酸(hydrobromic acid，HBr)、硝酸(nitric acide，HNO3)、盐酸(hydrochloricacid，HCl)、乙酸(acetic acid，CH3COOH)、柠檬酸(citric acid，C6H8O7)、高碘酸钾(potassium periodate，KIO4)、酒石酸(tartaric acid，C4H6O6)、苯甲酸(benzoic acid，C6H5COOH)、四氟硼酸(tetrafluoroboric acid，HBF4)、碳酸(carbonic acid，H2CO3)、氰化氢(hydrogen cyanide，HCN)、亚硝酸(nitrous acid，HNO2)、氢氟酸(hydrofluoric acid，HF)或磷酸(phosphoric acid，H3PO4)。在一些范例中，可以使用碱类(alkaline-based)蚀刻剂。这种蚀刻剂可以包括但不限于氢氧化铵(ammonium hydroxide，NH4OH)及氢氧化钾(potassium hydroxide，KOH)。借由移除牺牲半导体层，通道层106因此变成在介于源极与漏极结构110之间延伸的纳米结构。
在移除虚设栅极结构并释放通道层106之后，形成真实或功能性栅极结构104。形成真实栅极装置可以包括多个步骤。举例而言，可以沉积高介电常数(高k，highdielectric constant，high-k)介电层，以围绕通道层106。高k介电层可以包括举例而言，氧化铝、氧化铪、氧化锆、氧化铪铝(hafnium aluminum oxide)或氧化铪硅(hafniumsilicon oxide)。也可以使用其他材料。举例而言，可以使用介电常数大于7的其他材料。
在一些范例中，根据将形成的晶体管装置的类型，提供功函数层在栅极结构104中的栅极介电层上方。设计这样的一或多种金属为金属栅极，以实现理想功能的所需特性。p型功函数金属的各种范例可以包括但不限于碳氮化钨(tungsten carbon nitride，WCN)、氮化钽(tantalum nitride，TaN)、氮化钛(titanium nitride，TiN)、氮化铝钛(titaniumaluminum nitride，TiAlN)、氮化硫钨(tungsten sulfur nitride，TSN)、钨(tungsten，W)、钴(cobalt，Co)、钼(molybdenum，Mo)等。n型功函数金属的各种范例包括但不限于铝(Al)、钛铝(titanium aluminum，TiAl)、碳化钛铝(titanium aluminum carbide，TiAlC)、碳硅化钛铝(titanium aluminum silicon carbide，TiAlSiC)、碳硅化钽铝(tantalum aluminumsilicon carbide，TaAlSiC)及碳化铪(hafnium carbide，HfC)。可以设置栅极填充层在功函数材料上。栅极填充层可以是导电材料，诸如金属材料。
以这种方式，栅极结构104完全围绕每个通道层106。在一些情况下，在已经形成源极与漏极结构及栅极结构之后，可以形成后段制程(back-end-on-the-line，BEOL)的各种多层互连结构(MLI，未显示出)在装置的前侧(frontside)上，且其包括各种水平延伸的金属化线(未显示出)及垂直延伸的通孔。MLI可以包括延伸穿过(extending through)ILD107到源极/漏极部件110中的一者的接触结构105，举例而言，没有形成到背侧接触物的源极/漏极部件110。MLI可以进一步包括延伸到栅极结构104的接触部件。
在形成MLI或其的一部分在装置的前侧上方的BEOL制程之后，图1B说明了用于形成扩大的背侧接触物的BEOL制程。为此，使移除制程111应用于工作件的背侧，以移除基板102的背侧部分，并暴露虚设接触结构112。移除制程可以是举例而言，湿式蚀刻制程。湿式蚀刻制程可以是选择性的，以移除半导体基板102且同时使虚设源极接触结构(虚设接触结构)112、栅极结构104及源极/漏极部件110实质上完整。
图1C说明形成制程113，以形成围绕虚设接触结构112的介电层114。介电层114可以是举例而言，层间介电层(ILD)。可以使用诸如原子层沉积(atomic layer deposition，ALD)或化学气相沉积(chemical vapor deposition，CVD)的沉积制程来形成介电层114。介电层114可以是氧化物层。
图1D显示出了部分地回蚀制程115，以部分地回蚀介电层。这可以借由应用选择性蚀刻制程来完成，以部分地移除介电层114且保持虚设接触结构112完整。回蚀制程115可以是非等向性(anisotropic)蚀刻制程，诸如干式蚀刻制程。在介于介电层114的顶表面及栅极结构104的顶表面之间的剩余的介电层114的厚度可以在大约5～40nm的范围内，在介于介电层114的顶表面及源极/漏极部件的顶表面之间的剩余的介电层114的厚度可以在大约2～10nm的范围内。对于介于插塞及栅极层(栅极结构)104之间的距离的距离控制确保良好的功能。
图1E说明沉积制程117，以形成间隔物层116在虚设接触结构112周围。可以在诸如ALD或CVD的顺应性制程中形成间隔物层116。在顺应性沉积之后，可以回蚀间隔物层的材料，以提供间隔物层116，其中间隔物层116的材料从虚设接触结构112的顶表面移除。在一些范例中，间隔物层116可以由与虚设接触结构112相同的材料形成。然而，在一些范例中，间隔物层116可以是与虚设接触结构112不同的材料。在一些实施方式中，间隔材料(间隔物层)116是对栅极结构104的高k介电质及界面层(interfacial layers)具有蚀刻选择比(etching selectivity)的材料(参照下文参考图3A的讨论)。在一些实施方式中，间隔材料116是对介电层114具有蚀刻选择比的材料。在一范例中，间隔物层包括氮化硅或硅锗。间隔物层可以具有大约5～20纳米的厚度及大约10～45纳米的高度。这在控制插塞到插塞的距离(plug-to-plug distance)的同时扩大了插塞的尺寸。
图1F说明制程119，借由制程119形成额外的介电层114，以覆盖间隔物层116及虚设接触结构112。这可以举例而言借由沉积制程来完成。
图1G说明制程121，借由制程121使化学机械研磨(chemical mechanicalpolishing，CMP)制程121应用于工作件的表面，以暴露间隔物层116。
图1H说明制程123，借由制程123移除间隔物层116及虚设接触结构112。在一些范例中，移除制程123可以是单一(single)蚀刻制程，以移除间隔物层116及虚设接触结构112之两者，诸如在两者是相同材料的情况中。在一些范例中，移除制程123可以包括分别的(separate)蚀刻制程，以移除间隔物层116及虚设接触结构112，诸如在所述两者是不同材料的情况中。蚀刻制程可以是选择性的，以移除虚设接触结构112及/或间隔物层116，同时留下实质上完整的介电层114、源极/漏极部件110及栅极结构104。移除制程123留下开口120。
图1I说明沉积制程125，借由制程125沉积诸如氮化硅的氮化物层122沿着开口120的侧壁。氮化物层可以减少将形成在开口120中的导电材料扩散至介电层114。氮化物层122可以借由ALD或CVD制程来形成。在一实施例中，顺应性地沉积氮化物层122，且随后从开口120的底部移除。可以调整氮化物层122的沉积制程，使得更多的氮化物沉积在上部区域中，以使在蚀刻制程期间中，移除在相邻源极/漏极(源极/漏极结构)110的底部处的氮化物，而保留在侧壁上的氮化物。在其他实施例中，可以省略氮化物层122。
图1J说明制程127，借由制程127形成功能性背侧接触物132。可以借由将诸如金属材料的导电材料沉积到开口120中，然后在工作件上执行CMP制程，来形成功能性背侧接触物132。在一些范例中，可以借由硅化(silicidation process)制程，形成硅化物层140在介于背侧接触物132及源极/漏极区域(源极/漏极结构)110之间的接面(junction)处，所述硅化制程是借由源极/漏极部件(源极/漏极结构)110的硅与背侧接触物132的金属材料的交互作用(interaction)而执行。因为间隔材料116产生了更大间隔(larger spaced)的开口120，所以背侧接触物132比在其他情况下更大。具体而言，其比仅取代虚设接触结构112的情况更大。
在本范例中，背侧接触物132包括下部(lower portion)128及上部(upperportion)130。下部128具有比上部130的宽度126更小的宽度124。下部128的宽度124亦实质上类似于源极/漏极结构110的宽度。较下且较窄(lower，narrower)部分(下部)128的宽度可以在大约10～20纳米的范围内。较上且较宽(upper，wider)部分(上部)130的宽度可以在大约12～44纳米的范围内。在一些实施方式中，下部128的宽度124与上部130的宽度128的比例在大约1：1.2至1：5之间。
图2是显示出用于形成具有较宽部分及较窄部分的扩大的背侧接触物的例示性方法的流程图，其中较宽部分及较窄部分与以上参照图1A至图1J所讨论的内容实质上相似。根据本范例，方法200包括用于执行第一蚀刻制程(例如，制程111)在基板的背侧，以暴露虚设接触结构(例如，虚设接触结构112)的制程202。移除制程可以是举例而言，湿式蚀刻制程。湿式蚀刻制程可以是选择性的，以移除半导体基板，且同时留下实质上完整的虚设源极接触结构。
方法200还包括用于执行第一沉积制程(例如，制程113)，以沉积氧化物层(例如，介电层114)在虚设接触结构周围的制程204。可以使用诸如原子层沉积(ALD)或化学气相沉积(CVD)的沉积制程来形成氧化物层114。
方法200还包括用于执行第二蚀刻制程(例如，制程115)，以至少部分地移除氧化物层的制程206。这可以借由应用选择性蚀刻制程来完成，使得部分地移除氧化层且保持虚设接触结构为完整。回蚀制程可以是非等向性蚀刻制程，例如干式蚀刻制程。
方法200还包括用于形成(例如，制程117)间隔物层(例如，间隔物层116)在虚设接触结构周围的制程208。可以在诸如ALD或CVD的顺应性制程中形成间隔物层。在一些范例中，间隔物层可以由与虚设接触结构相同的材料形成。然而，在一些范例中，间隔物层可以是与虚设接触结构不同的材料。间隔材料可以是对围绕栅极结构的高k介电质、界面层及氧化物层具有蚀刻选择比的材料。在一范例中，间隔物层包括氮化硅或硅锗。
方法200还包括用于执行第二沉积制程(例如，制程119)以形成氧化物层在间隔物层周围的制程210。这可以借由举例而言，沉积制程来完成。
方法200还包括用于移除(例如，制程123)间隔物层及虚设接触结构，以留下开口(例如，开口120)的制程212。在一些范例中，移除制程可以是移除间隔物层及虚设接触结构两者的单一蚀刻制程，诸如两者是相同材料的情况下。在一些范例中，移除制程可以包括分别的蚀刻制程，以移除间隔物层及虚设接触结构，诸如在两者是不同材料的情况下。蚀刻制程可以是选择性的，以移除虚设接触结构，且同时留下实质上完整的氧化层及栅极结构。
方法200还包括用于以导电材料填充(例如，制程127)开口，以形成导电插塞(例如，背侧接触物132)的制程214。因此，导电插塞用作背侧接触物。可以借由使诸如金属材料的导电材料沉积到开口中，然后对工作件执行CMP制程，来形成导电插塞。因为间隔材料产生了更大间隔的开口，所以导电插塞比其他情况下更大。具体而言，其比仅取代虚设接触结构时更大。
图3A、图3B、图3C、图3D、图3E及图3F是显示出用于形成具有实质上恒定(constant)宽度的扩大的背侧接触物的例示性制程的图。图3A、图3B、图3C、图3D、图3E及图3F可以实质上类似于上文参照图1A、图1B、图1C、图1D、图1E、图1F、图1G、图1H、图1I及图1J所讨论的内容，且在此标示不同处。根据本范例，如图1B所示，在从工作件的背侧移除基板102之后，在制程301中，形成间隔物层316在经暴露(exposed)的虚设接触结构112周围。间隔物层316可以实质上类似于间隔物层116。此范例与上述范例的不同处在于，在沉积间隔物层之前，没有(not)设置残留氧化物层(例如，经回蚀的(etched back)氧化物层)。可以在诸如ALD或CVD的顺应性制程中形成间隔物层316。在一些范例中，间隔物层316可以由与虚设接触结构112相同的材料形成。然而，在一些范例中，间隔物层316可以是与虚设接触结构112不同的材料。间隔材料(间隔物层)316是对栅极结构104的高k介电层及界面层具有蚀刻选择比的材料。在一范例中，间隔物层316包括氮化硅或硅锗。间隔物层可具有在大约5～20nm范围内的厚度及在大约35～60nm范围内的高度。这扩大了插塞尺寸，同时控制插塞到插塞的宽度。
图3B显示出制程303，借由制程303形成诸如氧化物层的介电层314在间隔物层316周围。介电层314可以是举例而言，层间介电层(ILD)。可以使用诸如原子层沉积(ALD)或化学气相沉积(CVD)的沉积制程来形成介电层314。介电层314可以实质上类似于上文讨论的介电层114。
图3C显示出制程305，借由制程305使化学机械研磨(CMP)制程305应用于工作件的表面，以暴露间隔物层316。
图3D显示制程307，借由制程307移除间隔物层316及虚设接触结构112。在一些范例中，移除制程307可以是单一蚀刻制程，以移除间隔物层316及虚设接触结构112两者，诸如两者是相同材料的情况下。在一些范例中，移除制程307可以包括分别的蚀刻制程，以移除间隔物层316及虚设接触结构，诸如在两者是不同材料的情况下。蚀刻制程可以是选择性的，以移除虚设接触结构112及/或间隔物层316，同时保留实质上完整的介电层314、源极/漏极部件110及栅极结构104。移除制程307留下开口320。在一些实施方式中，源极/漏极部件110的过蚀刻(over-etch)可以在介于栅极结构104之间提供开口304的凹形(concave)底表面。
图3E显示出沉积制程309，借由制程309沿着开口320的侧壁沉积可以是氮化硅的氮化物层322。在一些实施例中，顺应性地沉积氮化物层322，并随后蚀刻，以从源极/漏极部件110上方的开口320的底部移除氮化物层322。氮化物层可以减少将形成在开口中的导电材料扩散到介电层314中。氮化物层322可以借由ALD或CVD形成。
图3F显示制程311，借由制程311形成功能性背侧接触物332。可以借由使诸如金属材料的导电材料沉积到开口320中，然后在工作件上执行CMP制程，来形成功能性背侧接触物332。在一些范例中，由于介于源极/漏极部件110的硅及背侧接触物332的金属之间的硅化制程，可以形成硅化物层340在介于背侧接触物332及源极/漏极区域110之间的接面处。因为间隔材料(间隔物层)316产生更大间隔的开口320，所以背侧接触物332比其他情况下更大。具体而言，其比仅取代虚设接触结构112的情况更大。在本范例中，背侧接触物332的宽度326大于下面的(underneath)源极/漏极结构110的宽度324。宽度326可以在大约12～44纳米的范围内。在一实施例中，宽度326与源极/漏极部件110的宽度的比例在介于大约1.1：1及大约5：1之间。
图4是显示出用于形成具有实质上恒定宽度的扩大的背侧接触物的例示性方法的流程图。根据本范例，方法400包括用于形成一组纳米结构栅极堆叠物(a set ofnanostructure gate stacks)(例如，栅极结构104、通道区域106)在基板(例如，基板102)的前侧上的制程402。方法还包括用于形成虚设接触区域(例如，虚设接触结构112)在纳米结构栅极堆叠物之间的制程404。方法还包括用于形成源极区域(例如，源极与漏极结构110)在虚设接触区域上的制程406。方法进一步包括用于执行蚀刻制程在基板的背侧上，以暴露虚设接触区域的制程408。方法还包括用于形成间隔物(例如，间隔物层116、间隔物层316)在虚设接触区域的侧壁上的制程410。方法进一步包括用于以导电材料取代间隔物及虚设接触区域以形成导电插塞(例如，背侧接触物132、背侧接触物332)的制程412，其中导电插塞的至少一部分具有比源极区域更宽的直径。图4的方法可以包括许多额外步骤，所述额外步骤包括上文讨论的那些步骤及本文没有具体讨论的那些步骤。
因此，提供了允许降低形成到装置的源极/漏极的背侧接触物部件的接触电阻的装置及方法。所述装置及方法允许整体上地或部分地增加接触物的宽度。虽然图3F的装置可以提供增加宽度并因此降低电阻的优点，但是图1J的装置提供了增加宽度的一部分且同时保持对栅极结构的保护(例如，提供栅极结构104及接触结构(背侧接触物)132之间的隔离(seperation))。
根据一范例，半导体装置的形成方法包括执行第一蚀刻制程于基板的背侧，以暴露虚设接触结构。执行第一沉积制程，以沉积环绕虚设接触结构的氧化物层的第一部分。执行第二蚀刻制程，以至少部分地移除氧化物层的第一部分。形成环绕虚设接触结构的间隔物层。执行第二沉积制程，以形成环绕间隔物层的氧化物层的第二部分。移除间隔物层及虚设接触结构，以留下开口。以导电材料填充开口以形成导电插塞。
在一些实施例中，导电插塞包括窄部(narrow portion)及宽部(wide portion)。在一些实施例中，导电插塞直接接触源极区域。在一些实施例中，导电插塞的窄部具有与源极区域实质上相似的宽度。在一些实施例中，导电插塞的宽部具有比源极区域更大的宽度。在一些实施例中，源极区域具有纳米结构通道，且纳米结构通道具有在两侧(on bothsides)围绕(wrapped around)纳米结构通道的栅极结构。在一些实施例中，间隔物层包括对氧化物层的第二部分具有蚀刻选择比(etching selectivity)的材料。在一些实施例中，间隔物层包括对高介电常数栅极介电材料具有蚀刻选择比的材料。在一些实施例中，形成方法更包括在以导电材料填充开口之前，沉积氮化物层在开口的侧壁上。在一些实施例中，形成方法更包括在开口的底部上直接邻近(directly adjacent)源极区域形成硅化物(silicide)层。
根据一范例，半导体装置的形成方法包括形成一组(a set of)纳米结构栅极堆叠物在基板的前侧。形成虚设接触区域在介于纳米结构栅极堆叠物之间。形成源极区域在虚设接触区域上。在基板的背侧执行蚀刻制程，以暴露虚设接触区域。形成间隔物在虚设接触区域的侧壁上。以导电材料取代间隔物及虚设接触区域，以形成导电插塞，且其中导电插塞的至少一部分具有比源极区域更宽的直径。
在一些实施例中，所述形成方法更包括在形成所述间隔物层之前，形成氧化物层在基板的背侧上。在一些实施例中，间隔物层包括与虚设接触区域不同的材料。在一些实施例中，间隔物层包括与虚设接触区域相同的材料。在一些实施例中，导电插塞包括窄部及宽部。在一些实施例中，导电插塞直接接触源极区域。
根据一范例，半导体装置包括一组纳米结构堆叠物、源极区域及源极接触物。所述一组纳米结构堆叠物位于基板上。源极区域位于介于纳米结构堆叠物之间。源极接触物从源极区域的底部朝向基板的背侧延伸，且其中源极接触物包括比源极区域更宽的部分。
在一些实施例中，源极接触物包括较窄部分(narrower portion)及比所述较窄部分更宽的较宽部分(wider portion)。在一些实施例中，较窄部分的宽度在大约10～20nm的范围中。在一些实施例中，较宽部分的宽度在大约12～44nm的范围中。
前述内容概述多个实施例的部件，使得所属技术领域中具有通常知识者可以更好地理解本公开的态样。所属技术领域中具有通常知识者应当理解的是，他们可以容易地将本公开用作设计或修改其他制程及结构的基础，以实现与本文介绍的实施例相同的目的及/或达到相同的优点。所属技术领域中具有通常知识者亦应认识到的是，这样的等效构造未脱离本公开的精神及范畴，且在不脱离本公开的精神及范畴的情况下，它们可以在这里执行各种改变、取代及替代。

Claims (1)

1.一种半导体装置的形成方法，其特征在于，包括：
执行一第一蚀刻制程于一基板的一背侧，以暴露一虚设接触结构；
执行一第一沉积制程，以沉积环绕该虚设接触结构的一氧化物层的一第一部分；
执行一第二蚀刻制程，以至少部分地移除该氧化物层的该第一部分；
形成环绕该虚设接触结构的一间隔物层；
执行一第二沉积制程，以形成环绕该间隔物层的该氧化物层的一第二部分；
移除该间隔物层及该虚设接触结构，以留下一开口；以及
以一导电材料填充该开口，以形成一导电插塞。
CN202211005731.6A 2021-08-27 2022-08-22 半导体装置的形成方法 Pending CN115565950A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/458,734 US20230060786A1 (en) 2021-08-27 2021-08-27 Enlarged Backside Contact
US17/458,734 2021-08-27

Publications (1)

Publication Number Publication Date
CN115565950A true CN115565950A (zh) 2023-01-03

Family

ID=84738416

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211005731.6A Pending CN115565950A (zh) 2021-08-27 2022-08-22 半导体装置的形成方法

Country Status (3)

Country Link
US (1) US20230060786A1 (zh)
CN (1) CN115565950A (zh)
TW (1) TW202320153A (zh)

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6461963B1 (en) * 2000-08-30 2002-10-08 Micron Technology, Inc. Utilization of disappearing silicon hard mask for fabrication of semiconductor structures
US8736056B2 (en) * 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
US8927406B2 (en) * 2013-01-10 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Dual damascene metal gate
KR102394938B1 (ko) * 2015-05-21 2022-05-09 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조 방법
US11437283B2 (en) * 2019-03-15 2022-09-06 Intel Corporation Backside contacts for semiconductor devices
US11024537B2 (en) * 2019-08-09 2021-06-01 Applied Materials, Inc. Methods and apparatus for hybrid feature metallization
US11647680B2 (en) * 2020-06-11 2023-05-09 International Business Machines Corporation Oxide-based resistive memory having a plasma-exposed bottom electrode
US20210408246A1 (en) * 2020-06-25 2021-12-30 Intel Corporation Contact resistance reduction in transistor devices with metallization on both sides
US20220139911A1 (en) * 2020-10-30 2022-05-05 Intel Corporation Use of a placeholder for backside contact formation for transistor arrangements
US20220392896A1 (en) * 2021-06-07 2022-12-08 Intel Corporation Integrated circuit structures with backside gate cut or trench contact cut

Also Published As

Publication number Publication date
US20230060786A1 (en) 2023-03-02
TW202320153A (zh) 2023-05-16

Similar Documents

Publication Publication Date Title
US10749014B2 (en) Method and structure for FinFET comprising patterned oxide and dielectric layer under spacer features
US11855178B2 (en) Semiconductor devices having air-gap
CN106252409B (zh) 垂直式半导体结构及其制造方法
TW201946274A (zh) 半導體裝置的製造方法
CN108231587B (zh) 鳍式场效晶体管装置及其共形传递掺杂方法
CN110957362B (zh) FinFET器件及其形成方法
US10943828B2 (en) Residue-free metal gate cutting for fin-like field effect transistor
TW202002169A (zh) 半導體裝置的製造方法
CN114512442A (zh) 半导体装置
US20230369419A1 (en) Backside contact with air spacer
US20220139914A1 (en) Semiconductor Device with Gate Isolation Structure and Method for Forming the Same
US20230387228A1 (en) Contact plug structure of semiconductor device and method of forming same
TW202243032A (zh) 半導體結構及其形成方法
KR102593872B1 (ko) 콘택 구조물을 형성하는 방법
US20220285512A1 (en) Semiconductor Device With Gate Isolation Features And Fabrication Method Of The Same
CN115527944A (zh) 制造半导体元件的方法
CN115565950A (zh) 半导体装置的形成方法
TWI762249B (zh) 半導體結構及其製造方法
TWI814001B (zh) 半導體結構及其形成方法
US20230187518A1 (en) Semiconductor Device With Tunable Channel Layer Usage And Methods Of Fabrication Thereof
US20240178302A1 (en) Semiconductor device with protective gate structure and methods of fabrication thereof
US20240006482A1 (en) Semiconductor device and manufacturing method thereof
CN118173560A (zh) 半导体结构及其形成方法
CN116598346A (zh) 多栅极器件的栅极结构
TW202416386A (zh) 半導體裝置及其製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication