CN116598346A - 多栅极器件的栅极结构 - Google Patents

多栅极器件的栅极结构 Download PDF

Info

Publication number
CN116598346A
CN116598346A CN202210722668.1A CN202210722668A CN116598346A CN 116598346 A CN116598346 A CN 116598346A CN 202210722668 A CN202210722668 A CN 202210722668A CN 116598346 A CN116598346 A CN 116598346A
Authority
CN
China
Prior art keywords
layer
tungsten
gate
over
depositing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210722668.1A
Other languages
English (en)
Inventor
邱诗航
王唯诚
刘冠廷
徐志安
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/750,842 external-priority patent/US20230317799A1/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN116598346A publication Critical patent/CN116598346A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本公开涉及多栅极器件的栅极结构。根据本公开的方法包括提供衬底，该衬底包括围绕在有源区域之上的虚设栅极堆叠和沿着虚设栅极堆叠的侧壁延伸的间隔件层，选择性地去除虚设栅极堆叠以形成暴露有源区域的栅极沟槽，在有源区域之上沉积栅极电介质层，在栅极电介质层之上沉积至少一个功函数层，在至少一个功函数层之上沉积钨层，以及在钨层之上沉积氮化钨层。

Description

多栅极器件的栅极结构
技术领域
本公开涉及多栅极器件的栅极结构。
背景技术
半导体集成电路(IC)行业经历了指数增长。IC材料和设计的技术进步已经产生了几代IC，每一代都具有比上一代更小和更复杂的电路。在IC演变过程中，功能密度(即单位芯片面积的互连器件的数量)通常增大，而几何尺寸(即能够使用制造工艺制造的最小组件(或线))则减小。这种缩小过程通常通过提高生产效率和降低相关成本来提供益处。这种缩小也增加了加工和制造IC的复杂度。
例如，随着集成电路(IC)技术向更小的技术节点发展，引入了多栅极金属氧化物半导体场效应晶体管(多栅极MOSFET，或多栅极器件)，以通过增加栅极沟道耦合、减少关态电流和减少短沟道效应(SCE)来改善栅极控制。多栅极器件通常是指具有设置在沟道区域的多于一侧之上的栅极结构或其一部分的器件。鳍式场效应晶体管(FinFET)和多桥沟道(MBC)晶体管是多栅极器件的示例，它们已成为高性能和低泄漏应用的流行和有希望的候选者。FinFET的抬升沟道(elevated channel)被栅极在多于一侧围绕(例如，栅极围绕从衬底延伸的半导体材料的“鳍”的顶部和侧壁)。MBC晶体管的栅极结构可以部分或全部围绕沟道区域延伸，以在两侧或更多侧提供对沟道区域的访问。由于MBC晶体管的栅极结构围绕沟道区域，MBC晶体管也可以被称为环绕栅极晶体管(SGT)或栅极全环绕(GAA)晶体管。MBC晶体管的沟道区域可以由纳米线、纳米片或其他纳米结构形成，因此，MBC晶体管也可以称为纳米线晶体管或纳米片晶体管。
由于多栅极晶体管的栅极结构垂直延伸以围绕在鳍或多个纳米结构之上，形成没有接缝或空隙的栅极结构可能具有挑战性。此类接缝或空隙可能在栅极结构经受任何栅极凹陷工艺时导致不均匀。因此，虽然现有的多栅极晶体管的栅极结构通常足以满足其一般用途，但它们并非在所有方面都令人满意。
发明内容
根据本公开的一个方面，提供了一种用于制造半导体结构的方法，包括：提供衬底，该衬底包括：虚设栅极堆叠，围绕在有源区域之上，以及间隔件层，沿着所述虚设栅极堆叠的侧壁延伸；选择性地去除所述虚设栅极堆叠以形成暴露所述有源区域的栅极沟槽；在所述有源区域之上沉积栅极电介质层；在所述栅极电介质层之上沉积至少一个功函数层；在所述至少一个功函数层之上沉积钨层；以及在所述钨层之上沉积氮化钨层。
根据本公开的另一方面，提供了一种用于制造半导体结构的方法，包括：提供衬底，该衬底包括：第一外延特征和第二外延特征，沟道区域，夹在所述第一外延特征和所述第二外延特征之间，虚设栅极堆叠，围绕在所述沟道区域之上，间隔件层，沿着所述虚设栅极堆叠的侧壁延伸，以及电介质层，设置在所述第一外延特征和所述第二外延特征之上；选择性地回蚀所述电介质层，使得所述电介质层的顶表面低于所述虚设栅极堆叠的顶表面；在所述选择性地回蚀之后，在所述电介质层之上共形沉积硬掩模层；在所述共形沉积之后，平坦化所述衬底以在所述电介质层之上形成硬掩模特征；在所述平坦化之后，选择性地去除所述虚设栅极堆叠，以形成暴露所述沟道区域的栅极沟槽；在所述沟道区域之上沉积栅极电介质层；在所述栅极电介质层之上沉积至少一个功函数层；使用第一原子层沉积ALD工艺在所述至少一个功函数层之上沉积钨层；以及使用第二ALD工艺在所述钨层之上沉积氮化钨层。
根据本公开的又一方面，提供了一种半导体器件，包括：沟道区域，设置在第一源极/漏极特征和第二源极/漏极特征之间；栅极结构，围绕在所述沟道区域之上并且包括：高k栅极电介质层，至少一个功函数金属层，在所述高k栅极电介质层之上，钨层，在所述至少一个功函数金属层之上，和氮化钨层，在所述钨层之上，其中，所述氮化钨层包括小于2nm的晶粒尺寸；以及电介质帽盖层，在所述氮化钨层之上。
附图说明
在结合附图阅读时，可以从下面的具体实施方式最佳地理解本公开的各方面。应当强调的是，根据行业的标准实践，各种特征没有按比例绘制。事实上，为了讨论的清楚起见，各个特征的尺寸可能被任意增大或缩小。还应当强调的是，所附附图仅示出了本公开的典型实施例，因此不应被视为是对本公开范围的限制，因为本公开可以同样良好地应用于其他实施例。
图1是示出根据本公开的各个方面的形成半导体结构的方法的流程图。
图2是根据本公开的各个方面的包括衬底之上的鳍的工件的示意性透视图。
图3-图18示出了根据本公开的各个方面的根据图1中的方法的各个制造阶段的工件的局部截面图。
具体实施方式
下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。组件和布置的具体示例在下面被描述以简化本公开。当然，这些仅是示例，而不意在进行限制。例如，下面的描述中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，还可以包括在第一特征和第二特征之间可形成附加特征而使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可以重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文可能使用空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)来描述附图中所示的一个要素或特征与另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语旨在涵盖器件在使用或操作中除图中所示的朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他定向)，本文使用的空间相关描述符可类似地进行相应解释。
此外，当用“约”或“近似”等来描述数字或数字范围时，该术语旨在涵盖合理范围内的数字，合理范围内考虑了如本领域普通技术人员所理解的在制造期间固有地出现的变化。例如，基于与制造具有与数字相关联的特性的特征相关联的已知制造公差，数字或数字范围涵盖包括所述数字的合理范围，例如在所述数字的+/-10％以内。例如，具有“约5nm”厚度的材料层可以包括4.25nm至5.75nm的尺寸范围，其中本领域普通技术人员已知的与沉积材料层相关联的制造公差为+/-15％。此外，本公开可以在各种示例中重复附图标记和/或字母。该重复是出于简单和清楚的目的，并且本身不指示所讨论的各种实施例和/或配置之间的关系。
随着集成电路(IC)技术向更小的技术节点发展，引入了多栅极金属氧化物半导体场效应晶体管(多栅极MOSFET，或多栅极器件)，以通过增加栅极沟道耦合、减少关态电流和减少短沟道效应(SCE)来改善栅极控制。多栅极器件通常是指具有设置在沟道区域的多于一侧之上的栅极结构或其一部分的器件。鳍式场效应晶体管(FinFET)和多桥沟道(MBC)晶体管是多栅极器件的示例，它们已成为高性能和低泄漏应用的流行和有希望的候选者。FinFET的抬升沟道被栅极在多于一侧围绕(例如，栅极围绕从衬底延伸的半导体材料的“鳍”的顶部和侧壁)。MBC晶体管的栅极结构可以部分或全部围绕沟道区域延伸，以在两侧或更多侧提供对沟道区域的访问。由于MBC晶体管的栅极结构围绕沟道区域，MBC晶体管也可以被称为环绕栅极晶体管(SGT)或栅极全环绕(GAA)晶体管。MBC晶体管的沟道区域可以包括纳米线、纳米片或其他纳米结构，因此，MBC晶体管也可以称为纳米线晶体管或纳米片晶体管。
MBC晶体管的形成并非没有挑战。多栅极晶体管可能具有小栅极间距，这使得难以形成栅极结构。在一些示例中，可以沉积氮化钛以用作栅极结构的金属填充层。据观察，虽然氮化钛的较高结晶度和较大晶粒尺寸可能有助于降低电阻，但较大的柱状晶粒可能会导致形成暴露晶界的中间接缝。当这种栅极结构随后经受回蚀工艺时，中间接缝可能促进横向蚀刻并防止均匀的各向异性回蚀。横向蚀刻可能扩大中间接缝并增加金属填充层与随后形成的栅极接触件过孔之间的接触电阻。
本公开提供了一种形成没有任何中间接缝的金属填充层的工艺。在去除虚设栅极结构以限定栅极沟槽之后，沉积栅极电介质层和至少一个功函数金属层。首先使用原子层沉积(ALD)在至少一个功函数金属层之上沉积金属层。此后，在钨层之上沉积金属氮化物层以用作金属填充层。使用多个沉积循环随后至少一个氮等离子体处理工艺来沉积金属氮化物层。采用本公开所述工艺形成的金属氮化物层为纳米晶体(晶粒尺寸小于2nm)。纳米晶体金属氮化物层的小晶粒尺寸产生良好的间隙填充性能以及比使用四氟化钛(TiF4)形成的氮化钛层更好的导电性。由于其良好的间隙填充性能，本公开的栅极结构可以没有中间接缝。当本公开的栅极结构被凹陷时，可以抑制栅极结构的横向蚀刻并且可以各向异性地回蚀栅极结构。
现在将参考附图来更详细地描述本公开的各个方面。在这方面，图1是示出根据本公开实施例的形成半导体器件的方法100的流程图。方法100仅是一种示例，而并不旨在将本公开限制于方法100中明确说明的内容。可以在方法100之前、期间和之后提供附加步骤，并且可以替换、消除或移动所描述的一些步骤以用于另外的实施例。为了简单起见，本文没有详细描述所有步骤。下面结合图2-图18来描述方法100，这些附图是根据图1中的方法100的实施例的在不同制造阶段的工件200的局部透视图和截面图。为避免疑义，图2-图18中的X、Y和Z方向相互垂直，并且在图2-图18中始终如一地使用。因为工件200将被制造成半导体器件或半导体结构，工件200在本文中可根据上下文需要被称为半导体器件200或半导体结构200。在整个本公开中，相似的附图标记表示相似的特征，除非另有明确说明。
出于说明目的，图2-图18描绘了FinFET的工艺和结构，其中栅极结构围绕在鳍形有源区域(即鳍)之上。然而，本公开不限于此，并且应当理解，本公开的各种实施例可以类似地应用于其中栅极结构环绕垂直堆叠的纳米结构中的每一个的MBC晶体管。
现在参考图1和图2，方法100包括方框102，其中接收工件200，该工件200包括在衬底202之上的鳍204。图2中的工件200的透视图示出了从衬底202延伸的两个鳍204。在一些实施例中，衬底202包括硅(Si)。替代地或附加地，衬底202包括另一种元素半导体，例如，锗(Ge)；化合物半导体，例如，碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，例如，硅锗(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或前述项的组合。在一些实施方式中，衬底202包括一种或多种III-V族材料、一种或多种II-IV族材料或其组合。在一些实施方式中，衬底202是绝缘体上半导体衬底，例如绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底或绝缘体上锗(GeOI)衬底。绝缘体上半导体衬底可以使用氧注入分离(SIMOX)、晶圆键合和/或其他合适的方法来制造。尽管图2中没有明确示出，但衬底202可以包括根据所需半导体器件的设计要求配置的各种掺杂区域。各种掺杂区域可以通过用p型掺杂剂或n型掺杂剂进行掺杂而直接形成在衬底202上和/或衬底202中，以提供p阱结构、n阱结构或其组合。示例p型掺杂剂可以包括硼(B)、二氟化硼(BF2)、其他p型掺杂剂或其组合。示例n型掺杂剂可包括磷(P)、砷(As)、其他n型掺杂剂或其组合。可以执行离子注入工艺、扩散工艺和/或其他合适的掺杂工艺以形成各种掺杂区域。
沿X方向纵向延伸的鳍204可以由衬底202或沉积在衬底202上的外延层形成。当需要n型FinFET时，这样的外延层可以是硅(Si)层。当需要p型FinFET时，这样的外延层可以是硅锗(SiGe)层。为了形成鳍204，衬底202单独地或与外延层(如果形成)一起经历光刻工艺和蚀刻工艺以图案化鳍204。在一些情况下，鳍204的图案化可以包括使用双图案化或多图案化工艺。一般地，双图案化工艺或多图案化工艺将光刻工艺和自对准工艺相结合，从而允许创建例如间距小于使用单个直接光刻工艺能够获得的间距的图案。
如图2所示，鳍204通过隔离特征206沿Y方向彼此间隔开。隔离特征206也可以称为浅沟槽隔离(STI)特征206。在示例工艺中，用于隔离特征206的电介质材料首先沉积在工件200之上，用电介质材料填充鳍204之间的沟槽。在一些实施例中，电介质材料可以包括氧化硅、氮氧化硅、掺杂氟的硅酸盐玻璃(FSG)、低k电介质、它们的组合、和/或其他合适的材料。在各种示例中，可以通过CVD工艺、可流动CVD(FCVD)工艺、旋涂、和/或其他合适的工艺来沉积电介质材料。然后例如通过化学机械抛光(CMP)工艺将沉积的电介质材料减薄并平坦化，直到暴露鳍204的顶表面为止。通过干法刻蚀工艺、湿法刻蚀工艺、和/或它们的组合进一步凹陷或回蚀经平坦化的电介质材料以形成隔离特征206。在图2所示的一些实施例中，每个鳍204的至少一部分上升高于隔离特征206。
参考图1、图3和图4，方法100包括方框104，其中在鳍204的沟道区域204C之上形成虚设栅极堆叠208。图3和图4中的每一者示出了沿图2中的穿过鳍204的长度的线I-I’的局部截面图。参考图3，为了形成虚设栅极堆叠208，虚设栅极电介质层205和材料层207首先被毯式(blanketly)沉积在工件200之上，包括鳍204之上。在一些情况下，虚设栅极电介质层205可以包括氧化硅并且可以使用氧化工艺形成。材料层207可以包括多晶硅并且可以使用CVD来沉积。然后使用光刻工艺和蚀刻工艺将图3中的虚设栅极电介质层205和材料层207图案化成图4所示的虚设栅极堆叠208。在示例工艺中，使用CVD、FCVD或旋涂在材料层207之上沉积掩模层210，并且执行光刻工艺以将掩模层210图案化成图3所示的图案化掩模层210。掩模层210可以是光刻胶层、硬掩模层、或它们的组合。图案化掩模层210然后在一个或多个蚀刻工艺中用作蚀刻掩模，以将材料层207和虚设栅极电介质层205图案化成图4所示的虚设栅极堆叠208。尽管图中未明确示出，但可以使用双图案工艺或多图案工艺来图案化虚设栅极堆叠208。
每个虚设栅极堆叠208沿Y方向纵向延伸，Y方向垂直于鳍204延伸的方向。如图4所示，虚设栅极堆叠208设置在鳍204的沟道区域204C之上，并且鳍204的不在虚设栅极堆叠208下方的区域为源极/漏极区域204SD。每个沟道区域204C设置在两个源极/漏极区域204SD之间。每个虚设栅极堆叠208包括虚设栅极电介质层205和由材料层207形成的虚设栅极电极。
参考图1和图5，方法100包括方框106，其中在鳍204的源极/漏极区域204SD之上形成源极/漏极特征214。方框106中的操作可以包括沉积至少一个栅极间隔件层212、使源极/漏极区域204SD凹陷以形成源极/漏极凹部、以及在源极/漏极凹部中沉积源极/漏极特征214。为了保护虚设栅极堆叠208并随后限定栅极沟槽，将至少一个栅极间隔件层212毯式沉积在工件200之上，包括虚设栅极堆叠208和鳍204的源极/漏极区域204SD之上。至少一个栅极间隔件层212可以包括氧化硅、氮化硅、氧氮化硅、碳氮化硅、氧碳氮化硅或它们的组合，并且可以使用CVD来沉积。在沉积至少一个栅极间隔件层212之后，对工件200进行各向异性蚀刻工艺。示例的各向异性蚀刻工艺是包括使用下列项的干法蚀刻工艺：碳氟化合物(例如，CF4、SF6、NF3、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、氧(O2)、氢(H2)、氩(Ar)、或其组合。各向异性蚀刻工艺去除顶面表面上的至少一个栅极间隔件层212，并留下设置在虚设栅极堆叠208的侧壁上的至少一个栅极间隔件层212。在掩膜层210保护虚设栅极堆叠208的顶表面的情况下，各向异性蚀刻工艺使鳍204的源极/漏极区域204SD凹陷以形成源极/漏极凹部。在清洁工艺之后，源极/漏极特征214使用合适的技术(例如气相外延(VPE)、超高真空CVD(UHV-CVD)、循环沉积和蚀刻(CDE)工艺、分子束外延(MBE)、和/或其他合适的工艺)被外延沉积在源极/漏极凹部中。取决于所需器件的导电类型，源极/漏极特征214可以是n型或p型的。当所需器件为n型时，源极/漏极特征214可以是掺杂磷的硅(Si:P)或掺杂砷的硅(Si:As)。当所需器件为p型时，源极/漏极特征214可以是掺杂硼的硅锗(SiGe:B)。
参考图1和图6，方法100包括方框108，其中接触蚀刻停止层(CESL)216和层间电介质(ILD)层218沉积在工件200之上。在方框108中，CESL 216共形地沉积在源极/漏极特征214、至少一个栅极间隔件层212和图案化掩模层210之上。在一些实施例中，可以使用CVD或ALD来沉积CESL 216，并且CESL 216可以包括氮化硅或氧氮化硅。在沉积CESL 216之后，ILD层218沉积在CESL 216之上。在一些实施方式中，可以使用CVD、FCVD、旋涂或合适的沉积方法来沉积ILD层218。ILD层218可以包括诸如原硅酸四乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的硅氧化物(如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、掺杂硼的硅酸盐玻璃(BSG))和/或其他合适的电介质材料之类的材料。在沉积CESL216和ILD层218之后，对工件200进行平坦化工艺，例如化学机械抛光(CMP)工艺，直到虚设栅极堆叠208、ILD层218和CESL 216的顶表面共面为止。注意，图案化掩模层210也通过平坦化工艺去除。
参考图1和图7，方法100包括方框110，其中ILD层218被选择性地凹陷以形成凹部220。在一些实施例中，ILD层218的成分不同于CESL 216、至少一个栅极间隔件层212和虚设栅极堆叠208的成分。这种成分差异允许对ILD层218的选择性凹陷。在一些实施例中，可以通过使用干法蚀刻、湿法蚀刻或其组合使ILD层218凹陷。示例干法蚀刻工艺可以包括使用碳氟化合物(例如，CF4、SF6、NF3、CH2F2、CHF3和/或C2F6)、氧(O2)、氢(H2)、氩(Ar)、或其组合。示例湿法蚀刻工艺可以包括使用缓冲氢氟酸(BHF，氢氟酸和氟化铵的混合物)。在一些实施方式中，可以在ILD层218的凹陷期间去除CESL216的一部分。对ILD层218的选择性凹陷形成凹部220。
参考图1和图8，方法100包括方框112，其中硬掩模特征222形成在凹部220之上。为了形成硬掩模特征222，使用CVD将硬掩模层共形地沉积在工件200之上，包括在凹部220之上。如图8所示，共形硬掩模层可以沿着凹部220的侧壁延伸。当两个侧壁上的共形硬掩模层合并时，可能沿着凹部220的中心线形成接缝。在硬掩模层的共形沉积之后，使用化学机械抛光(CMP)来平坦化工件200以形成硬掩模特征222。硬掩模特征222的顶表面与虚设栅极堆叠208的顶表面共面。
参照图1和图9，方法100包括方框114，其中选择性地去除虚设栅极堆叠208以形成栅极沟槽224。去除虚设栅极堆叠208可以包括对虚设栅极堆叠208和虚设栅极电介质层205中的材料具有选择性的一种或多种蚀刻工艺。例如，可以使用选择性湿法蚀刻、选择性干法蚀刻或它们的组合来执行去除虚设栅极堆叠208。在去除虚设栅极堆叠208之后，形成栅极沟槽224。如图9所示，沿着X方向，栅极沟槽224的上部限定在两个硬掩模特征222之间，并且栅极沟槽224的下部限定在沿着虚设栅极堆叠208的侧壁设置的至少两个栅极间隔件层212之间。
参考图1和图10，方法100包括方框116，其中栅极电介质层232和至少一个功函数层234沉积在栅极沟槽224之上。在方框116中，界面层230首先沉积在工件200之上，包括在栅极沟槽224之上。栅极电介质层232沉积在界面层230上。然后在栅极电介质层232上沉积至少一个功函数层234。在一些实施例中，界面层230可以包括氧化硅或其他合适的材料。在一些实施例中，界面层230可以使用合适的方法形成或沉积，例如原子层沉积(ALD)、化学气相沉积(CVD)、热氧化或其他合适的方法。界面层230用于控制和减少栅极泄漏电流并改善栅极电介质层232和鳍204的沟道区域204C之间的界面粘附。在一些实施例中，栅极电介质层232是高k电介质层，因为其介电常数大于二氧化硅的介电常数(约3.9)。在一些实施方式中，栅极电介质层232可以包括氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铪硅(HfSiO4)、氧化锆(ZrO2)、氧化锆硅(ZrSiO2)、氧化铝(Al2O3)、氧化锆(ZrO)、氧化钇(Y2O3)、SrTiO3(STO)、BaTiO3(BTO)、BaZrO3、氧化铝硅(AlSiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、(Ba,Sr)TiO3(BST)、氮化硅(SiN)、氧氮化硅(SiON)、它们的组合或其他合适的材料。
尽管图中未明确示出，但栅极电介质层232可以包括偶极层组件。为了形成具有偶极组件的栅极电介质层232，使用ALD在界面层230之上沉积氧化铪层。在沉积氧化铪层之后，然后在氧化铪层之上沉积偶极引入层。然后进行退火工艺以将偶极引入层驱动到氧化铪基质中以形成栅极电介质层232。偶极引入层可以包括氧化镧、氧化铝或氧化锆。因此，这些实施例中的栅极电介质层232可以包括氧化铪镧(HfLaO)、氧化铪铝(HfAlO)或氧化铪锆(HfZrO)。在一些实施例中，可以在退火工艺之后去除多余的偶极引入层。
在形成栅极电介质层232之后，在栅极电介质层232之上沉积至少一个功函数层234。至少一个功函数层234可以是n型或p型。当至少一个功函数层234为n型时，它可以包括钛(Ti)、铝(Al)、碳(C)、镁(Mg)、或它们的组合。在一个实施例中，当至少一个功函数层234是n型时，它可以包括(TiAlC)。当至少一个功函数层234为p型时，它可以包括钛(Ti)、钽(Ta)、钨(W)、钼(Mo)、锆(Zr)、钒(V)、铌(Nb)、氮(N)、碳(C)、钌(Ru)、铂(Pt)、或镍(Ni)。在一个实施例中，当至少一个功函数层234是p型时，它可以包括氮化钛(TiN)。可以使用原子层沉积(ALD)来沉积至少一个功函数层234。在图中未明确示出的一些实施例中，当至少一个功函数层234是n型时，可以在至少一个功函数层234之上沉积帽盖层以防止铝(Al)的外扩散。在一些实施例中，帽盖层可以包括钛、氮、氧或硅。在一个实施例中，帽盖层可以包括氮化钛。
参考图1和图11，方法100包括方框118，其中成核层236沉积在至少一个功函数层之上。在一些实施例中，成核层236包括钨(W)并且使用ALD形成。形成成核层236的示例ALD工艺包括多个循环。每个循环包括金属前体气体脉送、惰性气体吹扫脉送、还原气体脉送和另一惰性气体吹扫脉送。该循环可以重复2至4次，直到成核层236达到约至约/>之间的厚度为止。在一些实施例中，金属前体气体可以包括五氯化钨(WCl5)或六氟化钨(WF6)。惰性气体可以包括氩(Ar)。还原气体可以包括乙硼烷(B2H6)、硅烷(SiH4)、氢(H2)或其组合。当金属前体气体为五氯化钨(WCl5)，得到的钨成核层不含氟(F)并且可以被称为无氟钨层。因为成核层236的沉积不包括含氮气体的处理，成核层236在沉积时基本上不含氮。成核层236的沉积包括在大约275℃和大约300℃之间的工艺温度。
参照图1和图12，方法100包括方框120，在该方框120中，在成核层236之上沉积金属氮化物层238。在所描绘的实施例中，金属氮化物层238使用ALD工艺沉积，该ALD工艺包括多个沉积循环，随后是等离子体处理循环。在金属氮化物层238包括氮化钨的一个实施例中，多个沉积循环中的每一个包括金属前体气体脉送、惰性气体吹扫脉送、还原气体脉送和另一惰性气体吹扫脉送，并且等离子体处理循环包括使用含氮气体(例如氮(N2)、氨(NH3)、或氮(N2)和氢(H2)的混合物)的等离子体的处理。在一些实施例中，金属前体气体可以包括五氯化钨(WCl5)或六氟化钨(WF6)。惰性气体可以包括氩(Ar)。还原气体可以包括乙硼烷(B2H6)、硅烷(SiH4)、氢(H2)或其组合。当金属前体气体为五氯化钨(WCl5)，得到的钨成核层不含氟并且可以被称为无氟钨层。在等离子体处理循环期间，含氮等离子体中的氮与沉积的钨反应以形成氮化钨。可以重复方框120中的ALD工艺直到金属氮化物层238达到期望的厚度为止。
在一些实施方式中，多个沉积循环可以包括2至8个之间的沉积循环。换言之，沉积循环的次数与等离子体处理循环的次数的比率在2和8之间。前述的ALD工艺代表金属氮化物层238的导电性与其晶粒尺寸的平衡。当沉积循环的次数大于8或当没有等离子体处理循环时，金属氮化物层238可以基本上不含氮(即，例如仅包括钨)并具有良好的导电性。这里，当导电率大于氮化钛(TiN)的导电率时被描述为“良好”。然而，当等离子体处理很少或没有等离子体处理时，晶粒尺寸可能变得太大，以至于可能形成柱状晶粒结构和中间接缝，如上所述，这是不希望的，因为可能增加接触电阻。因为纯氮化钨的导电性低于氮化钛，当(沉积循环的次数与等离子体处理循环的次数的)比率比小于2时，金属氮化物层238的导电性可能低于氮化钛。已观察到，当沉积循环的次数与等离子体处理循环的次数的比率在2至8之间时，金属氮化物层238将呈纳米晶体，其平均晶粒尺寸小于2nm。小晶粒尺寸允许方框120中的ALD工艺具有令人满意的间隙填充特性，以避免形成中间接缝。由于沉积循环的次数与等离子体处理循环的次数的比率在2至8之间，金属氮化物层238中的钨含量(W％)可以在大约80％至大约90％之间，金属氮化物层238中的氮含量(N％)可以小于10％，例如在约1％和约10％之间，并且金属氮化物层238中的氟含量(F％)可以小于3％。界面层230、栅极电介质层232、至少一个功函数层234、成核层236和金属氮化物层238都是栅极结构中的层，并且可以统称为栅极结构层。
参考图1和图13，方法100包括方框122，其中栅极结构层被回蚀。在一些实施例中，栅极结构层(即，界面层230、栅极电介质层232、至少一个功函数层234、成核层236和金属氮化物层238)可以使用干法蚀刻、湿法清洁或它们的组合来回蚀。示例干法蚀刻工艺可以包括碳氟化合物(例如，CF4、SF6、NF3、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、氧(O2)、氢(H2)、氩(Ar)或其组合。示例湿法清洁工艺可包括使用氢氧化铵(NH4OH)、过氧化氢(H2O2)、热去离子水(DI水)、异丙醇(IPA)或臭氧(O3)。图13所示的经回蚀的栅极结构层可以称为栅极结构240。因为金属氮化物层238不具有中间接缝，栅极结构240可以具有基本上平坦的顶表面。对栅极结构层的回蚀还产生栅极顶部凹陷242。
参考图1和图14-图16，方法100包括方框124，其中自对准结构形成在栅极结构240之上。在所描绘的实施例中，自对准结构包括金属帽盖层244和金属帽盖层244之上的电介质帽盖层248。金属帽盖层244的成分不同于金属氮化物层238的成分。在一些实施例中，金属帽盖层244可以包括钨(W)、钴(Co)、镍(Ni)、钼(Mo)或钌(Ru)，并且可以使用原子层沉积(ALD)、金属有机CVD(MOCVD)、或合适的沉积工艺通过栅极顶部凹陷242沉积在栅极结构240之上。在一些情况下，金属帽盖层244可以选择性地沉积在导电的表面上。在一个实施例中，金属帽盖层244可以包括钨(W)。金属帽盖层244的形成可以减小栅极电阻。在金属帽盖层244的沉积之后，电介质帽盖层248被毯式沉积在工件200之上，如图15所示。电介质帽盖层248可以包括氮化硅并且可以使用CVD来沉积。电介质帽盖层248也可以称为自对准帽盖(SAC)电介质层248。在电介质帽盖层248的沉积之后，工件200被平坦化以去除硬掩模特征222并提供如图16所示的平面顶表面。
参考图1和图17，方法100包括执行附加工艺的方框126。例如，这样的附加工艺可以包括通过SAC电介质层248形成栅极接触件过孔250以耦合到栅极结构240的金属帽盖层244，以及通过CESL 216和ILD层218形成源极/漏极接触件252以耦合到源极/漏极特征214。在一些实施方式中，用于栅极接触件过孔250的栅极过孔开口和用于源极/漏极接触件252的源极/漏极接触件开口是分开形成的。在一个实施例中，首先形成源极/漏极接触件开口以暴露源极/漏极特征214。在暴露的源极/漏极特征214上形成硅化物层(未示出)和沿着源极/漏极接触件开口的侧壁形成阻挡层之后，在源极/漏极接触件开口中沉积金属填充层。硅化物层可以包括硅化钛、硅化钴或硅化镍，并且用于减小源极/漏极接触件252和源极/漏极特征214之间的接触电阻。阻挡层可以包括氮化钛、氮化钽或氮化锰，并且用于防止电迁移和氧扩散。金属填充层可以包括钴(Co)、钌(Ru)、钨(W)、铜(Cu)、镍(Ni)、它们的组合。在形成源极/漏极接触件252之后，通过SAC电介质层248形成栅极过孔开口以暴露金属帽盖层244。然后在栅极过孔开口之上沉积金属层以形成栅极接触件过孔250。用于栅极接触件过孔250的金属层可以包括钴(Co)、钌(Ru)、钨(W)、铜(Cu)、镍(Ni)、它们的组合、或其他合适的金属。
虽然图17示出了金属帽盖层244形成在栅极结构240和栅极接触件过孔250之间的实施例，但是图18示出了省略金属帽盖层244的替代实施例。在图18所示的实施例中，栅极接触件过孔250延伸穿过SAC电介质层248以与金属氮化物层238直接接触。
本公开的公开内容提供了半导体器件及其形成方法的实施例。在一个实施例中，提供了一种制造半导体结构的方法。该方法包括提供衬底，该衬底包括围绕在有源区域之上的虚设栅极堆叠和沿虚设栅极堆叠的侧壁延伸的间隔件层，选择性地去除虚设栅极堆叠以形成暴露有源区域的栅极沟槽，在有源区域之上沉积栅极电介质层，在栅极电介质层之上沉积至少一个功函数层，在至少一个功函数层之上沉积钨层，以及在钨层之上沉积氮化钨层。
在一些实施例中，沉积氮化钨层包括多个沉积循环。多个沉积循环中的每一个包括脉送钨前体气体、脉送吹扫惰性气体和脉送还原气体，以及至少一个氮等离子体处理脉送。在一些实施方式中，钨前体气体包括六氟化钨或五氯化钨。在一些情况下，还原气体包括乙硼烷或硅烷。在一些实施例中，多个沉积循环包括2至8个之间的沉积循环。在一些实施方式中，沉积钨层包括约275℃和约300℃之间的工艺温度。在一些情况下，沉积钨层不包括使用氮。
在另一个实施例中，提供了一种方法。制造半导体结构的方法包括提供衬底，该衬底包括第一外延特征和第二外延特征、夹在第一外延特征和第二外延特征之间的沟道区域、围绕在沟道区域之上的虚设栅极堆叠、沿虚设栅极堆叠的侧壁延伸的间隔件层，以及设置在第一外延特征和第二外延特征之上的电介质层，选择性地回蚀电介质层，使得电介质层的顶表面低于虚设栅极堆叠的顶表面，在选择性回蚀之后，在电介质层之上共形沉积硬掩模层，在共形沉积之后，平坦化衬底以在电介质层之上形成硬掩模特征，在平坦化之后，选择性去除虚设栅极堆叠以形成暴露沟道区域的栅极沟槽，在沟道区域之上沉积栅极电介质层，在栅极电介质层之上沉积至少一个功函数层，使用第一原子层沉积(ALD)工艺在该至少一个功函数层之上沉积钨层，以及使用第二ALD工艺在钨层之上沉积氮化钨层。
在一些实施例中，硬掩模特征包括中间接缝。在一些实施方式中，氮化钨层包括小于2nm的晶粒尺寸。在一些情况下，第一ALD工艺包括多个沉积循环和至少一个氮等离子体处理脉送。多个沉积循环中的每一个包括钨前体气体脉冲、吹扫惰性气体脉冲和还原气体脉冲。
在一些实施例中，钨前体气体包括六氟化钨或五氯化钨。吹扫惰性气体是氩，并且还原气体包括乙硼烷或硅烷。在一些实施方式中，多个沉积循环包括2至8个之间的沉积循环。该方法还包括在沉积氮化钨层之后，回蚀氮化钨层、至少一个功函数层和栅极电介质层以形成栅极凹部，以及在栅极凹部之上沉积自对准帽盖(SAC)电介质层。在一些实施方式中，该方法进一步包括在沉积SAC电介质层之前，在栅极凹部之上方沉积金属帽盖层。
在另一个实施例中，提供了一种半导体器件。该半导体器件包括设置在第一源极/漏极特征和第二源极/漏极特征之间的沟道区域、围绕在沟道区域之上的栅极结构，以及位于氮化钨层之上的电介质帽盖层。栅极结构包括高k栅极电介质层、在高k栅极电介质层之上的至少一个功函数金属层、在至少一个功函数金属层之上的钨层，以及在钨层之上的氮化钨层，其中氮化钨层的晶粒尺寸小于2nm。
在一些实施例中，氮化钨层没有中间接缝。在一些实施方式中，氮化钨层包括约1％和约10％之间的氮含量。在一些情况下，电介质帽盖层包括氮化硅。在一些实施例中，半导体器件还包括在氮化钨层和电介质帽盖层之间的金属帽盖层。金属帽盖层包括钨、钼或钌。
前述内容概述了若干实施例的特征，使得本领域技术人员可以更好地理解详细描述。本领域的技术人员应该领会，他们可以容易地使用本公开作为基础来设计或者修改其他工艺和结构，以实施与本文引入的实施例相同的目的和/或达到与本文引入的实施例相同的优点。本领域技术人员还应当认识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改变、替代和变更。例如，通过对位线导体和字线导体实现不同的厚度，可以实现导体的不同电阻。然而，还可以使用改变金属导体的电阻的其他技术。
示例1.一种用于制造半导体结构的方法，包括：提供衬底，该衬底包括：虚设栅极堆叠，围绕在有源区域之上，以及间隔件层，沿着所述虚设栅极堆叠的侧壁延伸；选择性地去除所述虚设栅极堆叠以形成暴露所述有源区域的栅极沟槽；在所述有源区域之上沉积栅极电介质层；在所述栅极电介质层之上沉积至少一个功函数层；在所述至少一个功函数层之上沉积钨层；以及在所述钨层之上沉积氮化钨层。
示例2.根据示例1所述的方法，其中，沉积所述氮化钨层包括：多个沉积循环，所述多个沉积循环中的每一个包括：脉送钨前体气体，脉送吹扫惰性气体，和脉送还原气体；以及至少一个氮等离子体处理脉送。
示例3.根据示例2所述的方法，其中，所述钨前体气体包括六氟化钨或五氯化钨。
示例4.根据示例2所述的方法，其中，所述还原气体包括乙硼烷或硅烷。
示例5.根据示例2所述的方法，其中，所述多个沉积循环包括2至8个之间的沉积循环。
示例6.根据示例1所述的方法，其中，沉积所述钨层包括275℃和300℃之间的工艺温度。
示例7.根据示例1所述的方法，其中，沉积所述钨层不包括使用氮。
示例8.一种用于制造半导体结构的方法，包括：提供衬底，该衬底包括：第一外延特征和第二外延特征，沟道区域，夹在所述第一外延特征和所述第二外延特征之间，虚设栅极堆叠，围绕在所述沟道区域之上，间隔件层，沿着所述虚设栅极堆叠的侧壁延伸，以及电介质层，设置在所述第一外延特征和所述第二外延特征之上；选择性地回蚀所述电介质层，使得所述电介质层的顶表面低于所述虚设栅极堆叠的顶表面；在所述选择性地回蚀之后，在所述电介质层之上共形沉积硬掩模层；在所述共形沉积之后，平坦化所述衬底以在所述电介质层之上形成硬掩模特征；在所述平坦化之后，选择性地去除所述虚设栅极堆叠，以形成暴露所述沟道区域的栅极沟槽；在所述沟道区域之上沉积栅极电介质层；在所述栅极电介质层之上沉积至少一个功函数层；使用第一原子层沉积ALD工艺在所述至少一个功函数层之上沉积钨层；以及使用第二ALD工艺在所述钨层之上沉积氮化钨层。
示例9.根据示例8所述的方法，其中，所述硬掩模特征包括中间接缝。
示例10.根据示例8所述的方法，其中，所述氮化钨层包括小于2nm的晶粒尺寸。
示例11.根据示例8所述的方法，其中，所述第一ALD工艺包括：多个沉积循环，所述多个沉积循环中的每一个包括：脉送钨前体气体，脉送吹扫惰性气体，和脉送还原气体；以及至少一个氮等离子体处理脉送。
示例12.根据示例11所述的方法，其中，所述钨前体气体包括六氟化钨或五氯化钨，其中，所述吹扫惰性气体是氩，其中，所述还原气体包括乙硼烷或硅烷。
示例13.根据示例11所述的方法，其中，所述多个沉积循环包括2至8个之间的沉积循环。
示例14.根据示例11所述的方法，还包括：在沉积所述氮化钨层之后，回蚀所述氮化钨层、所述至少一个功函数层和所述栅极电介质层，以形成栅极凹部；以及在所述栅极凹部之上沉积自对准帽盖SAC电介质层。
示例15.根据示例14所述的方法，还包括：在沉积所述SAC电介质层之前，在所述栅极凹部之上沉积金属帽盖层。
示例16.一种半导体器件，包括：沟道区域，设置在第一源极/漏极特征和第二源极/漏极特征之间；栅极结构，围绕在所述沟道区域之上并且包括：高k栅极电介质层，至少一个功函数金属层，在所述高k栅极电介质层之上，钨层，在所述至少一个功函数金属层之上，和氮化钨层，在所述钨层之上，其中，所述氮化钨层包括小于2nm的晶粒尺寸；以及电介质帽盖层，在所述氮化钨层之上。
示例17.根据示例16所述的半导体器件，其中，所述氮化钨层没有中间接缝。
示例18.根据示例16所述的半导体器件，其中，所述氮化钨层包括1％和10％之间的氮含量。
示例19.根据示例16所述的半导体器件，其中，所述电介质帽盖层包括氮化硅。
示例20.根据示例16所述的半导体器件，还包括：金属帽盖层，在所述氮化钨层和所述电介质帽盖层之间，其中，所述金属帽盖层包括钨、钼或钌。

Claims (10)

1.一种用于制造半导体结构的方法，包括：
提供衬底，该衬底包括：
虚设栅极堆叠，围绕在有源区域之上，以及
间隔件层，沿着所述虚设栅极堆叠的侧壁延伸；
选择性地去除所述虚设栅极堆叠以形成暴露所述有源区域的栅极沟槽；
在所述有源区域之上沉积栅极电介质层；
在所述栅极电介质层之上沉积至少一个功函数层；
在所述至少一个功函数层之上沉积钨层；以及
在所述钨层之上沉积氮化钨层。
2.根据权利要求1所述的方法，其中，沉积所述氮化钨层包括：
多个沉积循环，所述多个沉积循环中的每一个包括：
脉送钨前体气体，
脉送吹扫惰性气体，和
脉送还原气体；以及
至少一个氮等离子体处理脉送。
3.根据权利要求2所述的方法，其中，所述钨前体气体包括六氟化钨或五氯化钨。
4.根据权利要求2所述的方法，其中，所述还原气体包括乙硼烷或硅烷。
5.根据权利要求2所述的方法，其中，所述多个沉积循环包括2至8个之间的沉积循环。
6.根据权利要求1所述的方法，其中，沉积所述钨层包括275℃和300℃之间的工艺温度。
7.根据权利要求1所述的方法，其中，沉积所述钨层不包括使用氮。
8.一种用于制造半导体结构的方法，包括：
提供衬底，该衬底包括：
第一外延特征和第二外延特征，
沟道区域，夹在所述第一外延特征和所述第二外延特征之间，
虚设栅极堆叠，围绕在所述沟道区域之上，
间隔件层，沿着所述虚设栅极堆叠的侧壁延伸，以及
电介质层，设置在所述第一外延特征和所述第二外延特征之上；
选择性地回蚀所述电介质层，使得所述电介质层的顶表面低于所述虚设栅极堆叠的顶表面；
在所述选择性地回蚀之后，在所述电介质层之上共形沉积硬掩模层；
在所述共形沉积之后，平坦化所述衬底以在所述电介质层之上形成硬掩模特征；
在所述平坦化之后，选择性地去除所述虚设栅极堆叠，以形成暴露所述沟道区域的栅极沟槽；
在所述沟道区域之上沉积栅极电介质层；
在所述栅极电介质层之上沉积至少一个功函数层；
使用第一原子层沉积ALD工艺在所述至少一个功函数层之上沉积钨层；以及
使用第二ALD工艺在所述钨层之上沉积氮化钨层。
9.根据权利要求8所述的方法，其中，所述硬掩模特征包括中间接缝。
10.一种半导体器件，包括：
沟道区域，设置在第一源极/漏极特征和第二源极/漏极特征之间；
栅极结构，围绕在所述沟道区域之上并且包括：
高k栅极电介质层，
至少一个功函数金属层，在所述高k栅极电介质层之上，
钨层，在所述至少一个功函数金属层之上，和
氮化钨层，在所述钨层之上，其中，所述氮化钨层包括小于2nm的晶粒尺寸；以及
电介质帽盖层，在所述氮化钨层之上。
CN202210722668.1A 2022-03-31 2022-06-24 多栅极器件的栅极结构 Pending CN116598346A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US63/326,021 2022-03-31
US17/750,842 US20230317799A1 (en) 2022-03-31 2022-05-23 Gate structures for multi-gate devices
US17/750,842 2022-05-23

Publications (1)

Publication Number Publication Date
CN116598346A true CN116598346A (zh) 2023-08-15

Family

ID=87606758

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210722668.1A Pending CN116598346A (zh) 2022-03-31 2022-06-24 多栅极器件的栅极结构

Country Status (1)

Country Link
CN (1) CN116598346A (zh)

Similar Documents

Publication Publication Date Title
US11862734B2 (en) Self-aligned spacers for multi-gate devices and method of fabrication thereof
US11804486B2 (en) Backside power rail and methods of forming the same
US11532627B2 (en) Source/drain contact structure
US20230299154A1 (en) Method of forming contact structures
US20230387228A1 (en) Contact plug structure of semiconductor device and method of forming same
US20200335597A1 (en) Semiconductor device with low resistivity contact structure
CN113948464A (zh) 具有栅极间隔件结构的场效应晶体管器件
CN113113296A (zh) 半导体装置的制造方法
KR102481143B1 (ko) 소스/드레인 컨택 구조체
US20230395686A1 (en) Semiconductor device with gate isolation features and fabrication method of the same
US20220181202A1 (en) Air-replaced spacer for self-aligned contact scheme
US20220285346A1 (en) Semiconductor Devices and Methods of Fabricating the Same
US20230317799A1 (en) Gate structures for multi-gate devices
CN116598346A (zh) 多栅极器件的栅极结构
US20230187518A1 (en) Semiconductor Device With Tunable Channel Layer Usage And Methods Of Fabrication Thereof
CN220233201U (zh) 半导体装置
CN220510030U (zh) 半导体结构
US11855186B2 (en) Semiconductor device and manufacturing method thereof
CN219873539U (zh) 半导体结构
US20240072136A1 (en) Semiconductor structure and method for manufacturing the same
US20230045665A1 (en) Nanostructure Field-Effect Transistor Device and Method of Forming
US20220352015A1 (en) Glue layer etching for improving device performance and providing contact isolation
CN118173560A (zh) 半导体结构及其形成方法
CN115863407A (zh) 形成半导体器件的方法和半导体结构
CN115148604A (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination