CN111128887B - 形成半导体器件的方法 - Google Patents

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Abstract

在一个实施例中，一种方法包括：形成从衬底延伸的第一鳍；形成从衬底延伸的第二鳍，第二鳍通过第一距离与第一鳍间隔开。在第一鳍和第二鳍上方形成金属栅极堆叠件；在金属栅极堆叠件上方沉积第一层间电介质；以及形成延伸穿过第一层间电介质以物理接触金属栅极堆叠件的栅极接触件，该栅极接触件横向地设置在第一鳍和第二鳍之间，栅极接触件通过第二距离与第一鳍间隔开。当第一距离大于或等于第一预定阈值时，第二距离小于第二预定阈值。本剧本申请的实施例，提供了形成半导体器件的方法。

Description

形成半导体器件的方法
技术领域
本申请的实施例涉及半导体领域，并且更具体地，涉及形成半导体器件的方法。
背景技术
半导体器件被用于各种电子应用中，例如，举例来说，个人计算机，手机，数码相机和其他电子设备。通常通过以下方式制造半导体器件：依次在半导体衬底上沉积绝缘层或介电层，导电层和材料的半导体层，并使用光刻在各种材料层上构图以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来继续提高各种电子部件(例如，晶体管，二极管，电阻器，电容器等)的集成密度，这允许将更多的部件集成到给定区域中。但是，随着最小特征尺寸的减小，出现了其他应解决的问题。
附图说明
当结合附图进行阅读时，从以下详细描述可以更好地理解本公开的各个方面。应该指出的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A、图1B、图1C、图2A、图2B、图2C、图2D、图3A、图3B、图3C、图4A、图4B、图4C、图5A、图5B、图5C、图6A、图6B和图6C根据一些实施例示出了鳍状场效应晶体管(FinFET)制造中的中间阶段。
图7A和图7B示出了根据一些实施例的栅极接触布局。
图8示出了根据一些实施例的用于栅极接触布局的实验数据。
图9A和图9B示出了根据一些其他实施例的栅极接触布局。
图10至图13示出了根据一些其他实施例的栅极接触布局。
发明内容
根据本申请的实施例，提供了一种形成半导体器件的方法，包括：形成从衬底延伸的第一鳍；形成从衬底延伸的第二鳍，第二鳍通过第一距离与第一鳍间隔开；在第一鳍和第二鳍上方形成金属栅极堆叠件；在金属栅极堆叠件上方沉积第一层间电介质；以及形成延伸穿过第一层间电介质以物理接触金属栅极堆叠件的栅极接触件，栅极接触件横向地设置在第一鳍和第二鳍之间，栅极接触件通过第二距离与第一鳍间隔开，其中，当第一距离大于或等于第一预定阈值时，第二距离小于第二预定阈值。
根据本申请的实施例，提供了一种形成半导体器件的方法，包括：形成从衬底延伸的第一鳍；在第一鳍上方形成伪栅极堆叠件；沿伪栅极堆叠件沉积第一层间电介质；用金属栅极堆叠件替换伪栅极堆叠件，将金属栅极堆叠件的端部变圆，金属栅极堆叠件包括空隙，空隙设置为与金属栅极堆叠件的圆形端相距第一距离；在金属栅极堆叠件和第一层间电介质上方形成第二层间电介质；以及形成延伸穿过第二层间电介质以物理接触金属栅极堆叠件的第一部分的栅极接触件，金属栅极堆叠件的第一部分设置为与金属栅极堆叠件的圆形端相距第二距离，第二距离大于第一距离。
根据本申请的实施例，提供了一种形成半导体器件的方法，包括：形成从衬底延伸的第一鳍；形成从衬底延伸的第二鳍；在第一鳍和第二鳍上方形成金属线；沿第一区域切割金属线以将金属线分成第一金属栅极堆叠件和第二金属栅极堆叠件，第一金属栅极堆叠件位于第一鳍上方，第二金属栅极堆叠件位于第二鳍上方；在第一金属栅极堆叠件和第二金属栅极堆叠件上方沉积第一层间电介质；形成延伸穿过第一层间电介质以物理接触第一金属栅极堆叠的第一栅极接触件，第一栅极接触件设置为与第一区域相距第一距离；以及形成第二栅极接触件，第二栅极接触件延伸穿过第一层间电介质以物理接触第二金属栅极堆叠件，第二栅极接触设置为与第一区域相距第一距离。
根据本申请的实施例，提供了半导体器件和方法。
具体实施方式
为了实施本公开的不同部件，以下公开提供了许多不同的实施例或示例。以下描述元件和设置的特定示例以简化本公开。当然，这些仅仅是示例而不打算限定。例如，以下本公开中第一部件形成在第二部件上可包括其中第一部件和第二部件以直接接触形成的实施例，并且也可以包括其中额外的部件形成插入到第一部件和第二部件中的实施例，使得第一部件和第二部件不直接接触。此外，本公开可以在各个实施例中重复引用数字和/或字母。这种重复只是为了简明的目的且其本身并不指定各个实施例和/或所讨论的结构之间的关系。
此外，为了便于描述，诸如“在…下面”、“在…下方”、“下”、“在…上方”、“上”等空间相对术语在本文中可以用于描述如附图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中描述的方位外，这些空间相对位置术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，并因此对本文中使用的空间相对位置描述符进行同样的解释。
根据一些实施例，在鳍之上形成金属栅极堆叠件，并且栅极接触形成到金属栅极堆叠件。在一些实施例中，在金属栅极堆叠中形成空隙。栅极触点和鳍之间的间隔根据相邻鳍之间的间隔来约束。栅极触点和金属栅极堆叠线的端部之间的间隔也受到限制。将该间隔限制为小于金属栅极堆叠中通常形成空隙的距离的值。因此可以避免在空隙上形成栅极接触。此外，在一些实施例中，在形成期间切割金属栅极堆叠线以避免形成空隙。
图1A至图6C示出了根据一些实施例的FinFET的制造中的中间阶段。图1A图2A图3A图4A图5A和图6A是三维视图。图1B图2B图3B图4B图5B和图6B是单个FinFET沿FinFET的纵向轴线(例如垂直于FinFET的源极/漏极区之间的电流流动方向)显示的横截面图。图1C图2C图3C图4C图5C和图6C是单个FinFET沿FinFET的横向轴线(例如，平行于FinFET的源极/漏极区之间的电流流动方向)显示的横截面图。图2D是沿着FinFET的纵向轴线穿过FinFET的源极/漏极区示出的截面图。
本文讨论的一些实施例是在使用后栅极工艺形成的FinFET的背景下讨论的。在其他实施例中，可以使用先栅极工艺。而且，一些实施例考虑了在诸如平面FET的平面器件中使用的方面。
在图1A至图1C中，提供了衬底50。衬底50可以是半导体衬底，例如，本体半导体，绝缘体上半导体(SOI)衬底等，或者例如，衬底50可以被掺杂(例如，用p型或n型掺杂剂)或未被掺杂。衬底50可以是晶片，例如硅晶片。也可以使用其他衬底，例如多层或梯度衬底。示出了衬底50的一个区域，其可以用于形成n型器件(比如，NMOS晶体管，举例来说，n型FinFET)或用于形成p型器件(比如，PMOS晶体管，举例来说，p型FinFET)。衬底50可包括多个物理上分离的区域，其中可形成任何数量的器件特征(举例来说，其他有源器件，掺杂区域，隔离结构等)。
此外，鳍52形成为从衬底50延伸。鳍52是半导体带。在所示的实施例中，鳍52是与衬底50的材料不同的外延生长的半导体材料。鳍52可以由硅，硅锗(SixGe1-x，其中x可以在0至1的范围内)，碳化硅，纯或基本上纯的锗，III-V族化合物半导体，II-VI族化合物半导体等形成。举例来说，用于形成III-V族化合物半导体的可用材料包括但不限于InAs、AlAs、GaAsInP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。在所示实施例中，通过在衬底50上外延生长半导体材料层，然后在半导体材料中蚀刻沟槽54来形成鳍52，其中鳍52由半导体材料中未被去除的部分形成。蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻(RIE)，中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。在其他实施例中，鳍52是与衬底50相同的材料，并且通过蚀刻衬底50中的沟槽而形成。如下所述，鳍52用于形成FinFET的沟道区。尽管仅示出了两个鳍52，但应该明确的是，可以形成任何数量的鳍52。
可以通过任何合适的方法来图案化鳍52。例如，可以使用一种或多种光刻工艺来图案化鳍52，所述光刻工艺包括双图案化或多图案化工艺。通常，双图案化或多图案化工艺将光刻和自对准工艺相结合，从而允许创建具有例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并使用光刻工艺对其进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔物。然后去除牺牲层，然后可以使用剩余的间隔物来图案化鳍。
鳍52在衬底50的表面处形成为宽度W1。在一些实施例中，宽度W1在约6nm至约600nm的范围内。另外，鳍52彼此间隔开距离D1。通过以这种方式使鳍52间隔开，鳍52可各自形成分离的沟道区，同时仍足够接近以共享公共栅极。如下面进一步讨论的，选择距离D1以帮助减小随后形成的FinFET的栅极接触的接触电阻(Rc)。在一些实施例中，距离D1较大，例如在约22nm至约800nm的范围内。在一些实施例中，距离D1很小，例如在约22nm至约200nm的范围内。
此外，在鳍52之间形成浅沟槽隔离(STI)区56。可以通过用介电材料填充沟槽54并在沟槽54中凹进介电材料以形成STI区56。介电材料可以是氧化物材料、高密度等离子体(HDP)氧化物等。可以在对沟槽54进行可选的清洁和衬里之后，使用化学气相沉积(CVD)方法，高密度等离子体CVD方法或本领域已知的其他合适的形成方法来形成介电材料。
可以通过以下方式来填充沟槽54：通过用介电材料过度填充沟槽54和衬底50，然后通过诸如化学机械抛光(CMP)、蚀刻或它们组合的方式等合适的工艺去除沟槽54和鳍52之外的多余材料。在一个实施例中，去除工艺去除覆盖在鳍52上的介电材料，从而暴露鳍52的顶面。
一旦沟槽54已经被介电材料填充，就可以从鳍52的顶面凹陷介电材料。执行凹陷以至少暴露鳍52的与鳍52的顶部相邻的部分侧壁。通过将鳍52的顶表面浸入诸如HF之类的蚀刻剂中，可以使用湿法蚀刻使介电材料凹陷，其他蚀刻剂诸如H2以及其他方法诸如反应性离子蚀刻也可以。可以使用诸如NH3/NF3之类的蚀刻剂进行干法蚀刻，去除化学氧化物或进行干法化学清洗。使介电材料凹陷，使得鳍52的暴露部分具有第一高度H1。在一些实施例中，第一高度H1在约
Figure BDA0002254316320000051
至约
Figure BDA0002254316320000052
的范围内。另外，开槽还可以去除位于鳍52上方的任何剩余的介电材料，从而暴露鳍52以进行进一步处理。
在图2A至图2C中，伪栅极电介质58和伪栅电极60形成在每个鳍52上方。在一些实施例中，通过热氧化、化学气相沉积，溅射或本领域中已知的和用于形成电介质层的任何其他方法来形成伪栅极电介质层。然后在伪栅极电介质层上形成伪栅电极层。伪栅电极层可以由诸如多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物、金属等的导电材料形成，并且可以通过诸如物理气相沉积(PVD)、化学气相沉积(CVD)、溅射沉积等的沉积工艺来形成。然后，例如通过可接受的光刻和蚀刻工艺，将伪栅电极层和伪栅电介质层图案化，并分别用伪栅极电介质层和伪栅电极层的其余部分形成伪栅极电介质58和伪栅电极60。
此外，在每个鳍52上方，在伪栅电极60的相对侧上形成栅极间隔件62。在一些实施例中，通过毯式沉积诸如氮化硅、硅的层的隔离物层来形成栅极间隔件62。通过诸如CVD或等离子体增强CVD(PECVD)的沉积工艺来形成氧化物、氧氮化硅、碳化硅等。然后，例如通过一个或多个蚀刻对隔离物层进行图案化，以去除隔离物层的水平部分，而隔离物层的其余垂直部分形成栅极间隔件62。
此外，在鳍52中形成外延源极/漏极区64，使得每个伪栅电极60横向地设置在外延源极/漏极区64的各个相邻对之间。外延源极/漏极区64在最终的FinFET的沟道区域中施加应力，从而改善性能。栅极间隔件62将外延源极/漏极区64与伪栅电极60分开适当的横向距离，使得外延源极/漏极区64不会使随后形成的FinFET的栅极短路。外延源极/漏极区64通过在鳍52中蚀刻开槽而形成。然后，该区域中的外延源极/漏极区64在凹槽中外延生长。外延源极/漏极区64可以包括任何可接受的比如适合于n型或p型FinFET的材料。举例如下，当形成n型FinFET时，外延源极/漏极区64可以包括在鳍52的沟道区中施加拉伸应变的材料，诸如硅、SiC、SiCP、SiP等。同样地，当形成p型FinFET时，外延源极/漏极区64可以包括在鳍52的沟道区中施加压缩应变的材料，例如SiGe、SiGeB、Ge、GeSn等。外延源极/漏极区64可以具有从鳍52的相应表面凸起的表面并且可以具有切面。
作为用于形成外延源极/漏极区64的外延工艺的结果，外延源极/漏极区64的上表面具有切面，这些切面横向向外延伸超过鳍52的侧壁。如图2A至图2C所示，在外延工艺完成之后，相邻的外延源极/漏极区64保持分离。在诸如图2D所示的其他实施例中，这些切面导致同一FinFET的相邻外延源极/漏极区64合并。
在图3A至图3C中，第一层间电介质(ILD)66沉积在衬底50上。第一ILD 66可以由介电材料形成，并且可以通过任何合适的方法沉积，例如CVD、PECVD、或可流动CVD(FCVD)。介电材料可以包括磷硅玻璃(PSG)、硼硅玻璃(BSG)、掺硼磷硅玻璃(BPSG)、未掺杂硅玻璃(USG)等。可以使用通过任何可接受的方法形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)设置在第一ILD 66与外延源极/漏极区64，栅极间隔件62和伪栅电极60之间。CESL可以包括介电材料，例如具有与第一ILD 66的材料不同的蚀刻速率的氮化硅、氧化硅、氮氧化硅等。在一些实施例中，执行诸如CMP的平坦化工艺以平整其顶表面。第一ILD66，其具有伪栅电极60和栅极间隔件62的顶面。
在图4A至图4C中，在一个或多个蚀刻步骤中去除伪栅电极60和伪栅极电介质58，从而形成凹槽68。每个凹槽68暴露相应鳍52的沟道区。每个沟道区横向地设置在相邻的外延源极/漏极区64对之间。在去除期间，当蚀刻伪栅电极60时，伪栅极电介质58可以用作蚀刻停止层。然后，在去除伪栅电极60之后，可以可选地去除伪栅极电介质58。
在图5A至图5C中，形成栅极电介质70和栅电极72以替换栅极。栅极电介质70共形沉积在凹槽68中，例如在鳍52的顶表面和侧壁上以及在栅极间隔件62的侧壁上。栅极电介质70也可以形成在第一ILD 66的顶表面上。根据一些实施例，栅极电介质70包括氧化硅，氮化硅或其多层。在一些实施例中，栅极电介质70包括高k介电材料，并且在这些实施例中，栅极电介质70可以具有大于约7.0的ak值，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb及其组合的金属氧化物或硅酸盐。栅极电介质70的形成方法可以包括分子束沉积(MBD)、原子层沉积、PECVD等。在其中伪栅极电介质58的一部分保留在凹槽68中的实施例中，栅极电介质70包括伪栅极电介质58的材料(例如，SiO2)。
栅电极72分别沉积在栅极电介质70上，并填充凹槽68的其余部分。栅电极72可以包括诸如TiN、TiO、TaN、TaC、Co、Ru、Al、W、其组合或其多层的含金属的材料。可以通过诸如原子层沉积(ALD)的沉积工艺来形成栅电极72。栅电极72可以包括任意数量的衬层，功能调整层和填充材料。在填充栅电极72之后，可以执行诸如CMP的平坦化工艺以去除栅极电介质70和栅电极72在第一ILD 66的顶表面上方的多余部分的材料。栅电极72和栅极电介质70的材料的其余部分因此形成所得FinFET的替换栅极。栅电极72和栅极电介质70可以被统称为栅极堆叠件74。栅极堆叠件74沿着鳍52的沟道区的侧壁延伸。
在形成之后，栅极堆叠件74具有宽度W2。在一些实施例中，宽度W2在约6nm至约300nm的范围内。如下面进一步讨论的，根据所形成的栅极堆叠件74的宽度W2来选择鳍52之间的距离D1(见图1A)。
在图6A至图6C中，第二ILD76沉积在第一ILD66上。在一些实施例中，第二ILD76是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD76由诸如PSG、BSG、BPSG、USG等的介电材料形成，并且可以通过诸如CVD和PECVD的任何合适的方法来沉积。
此外，通过第二ILD76和第一ILD66形成栅极接触件78和源极/漏极接触件80。通过第一ILD66和第二ILD76形成源极/漏极接触件80的开口，栅极接触件78通过第二ILD76形成(并且可选地，如果形成，则形成栅极掩模)。栅极接触件78(或源极/漏极接触件80)可以包括衬垫(例如扩散阻挡层、粘附层等)和导电材料。可以使用可接受的光刻和蚀刻技术来形成开口。衬里和导电材料形成在开口中。衬垫可包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以通过诸如CVD的沉积工艺来形成导电材料。可以执行诸如CMP的平坦化工艺以从第二ILD76的表面去除多余的材料。剩余的衬垫和导电材料在开口中形成源极/漏极接触件80和栅极接触件78。可以执行退火工艺以在外延源极/漏极区64与源极/漏极接触件80之间的界面处形成硅化物。源极/漏极接触件80物理和电耦合至外延源极/漏极区64，并且栅极接触件78物理和电耦合至栅电极72。源极/漏极接触件80和栅极接触件78可以以不同的工艺形成，或者可以以相同的工艺形成。尽管示出为形成为相同的横截面，但是应当理解，源极/漏极接触件80和栅极接触件78中的每个可以形成为不同的横截面，这可以避免接触件的短路。
在形成之后，栅极接触件78具有宽度W3。在一些实施例中，宽度W3在约10nm至约20nm的范围内。如下面进一步讨论的，根据栅极接触件78的宽度W3选择栅极堆叠件74的尺寸。
图7A和图7B示出了根据一些实施例的栅极接触件78的布局。图7A和图7B是俯视图，示出了图6A至图6C的结构的一些特征。具体地，示出了多个栅极堆叠件74，每个栅极堆叠件74在两个鳍52上延伸。栅极接触件78物理地耦合栅极堆叠件74，并且与最近的一个鳍52之间的距离为D2。图7A示出了鳍52之间的距离D1很小的情况，例如，距离D1小于预定阈值(在下面进一步讨论)。如上所述，小距离D1可以在大约22nm至大约200nm的范围内。图7B示出了鳍52之间的距离D1较大的情况，例如，距离D1大于预定阈值(在下面进一步讨论)。如上所述，大距离D1可以在约22nm至约800nm的范围内。
有时将栅极堆叠件74的宽度W2称为栅极堆叠件74的临界尺寸。在较小的临界尺寸处，栅极堆叠件74的一部分可能变形。图7B是变形的栅极堆叠件74的俯视图。变形的栅极堆叠件74每个都包括空隙82。栅极堆叠件74的部分变形是因为栅极堆叠件74的热膨胀系数(CTE)小于周围介电材料(例如，第一ILD 66和STI区56(参见图6A至6C)的CTE)。在热处理之后，周围的电介质可以比鳍52收缩更多。周围的电介质的收缩将栅极堆叠件74拉开，从而导致形成空隙82。变形量取决于围绕的电介质的体积。栅极堆叠件74的远离鳍52的部分被更大体积的电介质围绕，因此这些部分发生更大的变形。栅极堆叠件74的靠近鳍52的部分被较小体积的电介质围绕，因此这些部分的变形较小(或基本上不变形)。当鳍52之间的距离D1较小时(如图7A所示)，在鳍52之间基本上不发生栅极堆叠件74的变形。当鳍52之间的距离D1较大时(如图7B所示)，在鳍52之间发生栅极堆叠件74的变形。
由于变形，栅极堆叠件74具有多个宽度。栅极堆叠件74的宽度W2是栅极堆叠件74的未变形部分的宽度，例如，鳍52上方部分的宽度。换句话说，宽度W2是栅极堆叠件74的最窄宽度，也就是在栅极堆叠件74的最窄部分处测量的。
空隙82的形成不会阻止栅极堆叠件74正常工作。然而，空隙82由于是空气或真空具有高k值。在空隙82上形成栅极接触件78导致栅极接触件78和栅极堆叠件74之间的界面电阻增加。栅极接触件78的接触电阻(Rc)主要由栅极接触件78和栅极之间的界面电阻确定。例如，当栅极堆叠件74较小时，该界面电阻可以随着较小的接触面积而增加。当栅极接触件78位于空隙82上时，接触面积可以进一步减小，从而增加了栅极接触件78的接触电阻。
根据一些实施例，栅极接触件78形成为物理地耦合栅极堆叠件74的基本上没有空隙82的部分。栅极接触件78的接触面积因此可以增加，从而减小了接触接触件的接触电阻。在设计过程中，距离D2根据距离D1确定。特别地，当距离D1大于第一预定阈值T1时，距离D2被约束为小于第二预定阈值T2。图7A示出了距离D1小于第一预定阈值T1并且因此距离D2不受约束的情形。图7B示出了一种情况，其中距离D1大于第一预定阈值T1，因此距离D2受到约束。第一预定阈值T1和第二预定阈值T2被定义为栅极堆叠件74的宽度W2的倍数。在一些实施例中，第一预定阈值T1在栅极的宽度W2的约35倍至约40倍的范围内。第二预定阈值T2可以在栅极堆叠件74的宽度W2的约10倍至约13倍的范围内。此外，第一预定阈值T1与第二预定阈值T2之比可以在约3到约5的范围内。
图8是示出了图7A和图7B的栅极接触件78布局的实验数据的热图。在图8中，X轴绘制相邻的鳍52之间的间隔(例如，距离D1)，Y轴绘制栅极接触件78和相邻的鳍52之间的间隔(例如，距离D2)，热图上的值绘制了相对接触电阻。例如，X轴可以在约15至约75的范围内，而Y轴可以在约5至约20的范围内。如图所示，当距离D1小于第一预定阈值时T1，距离D2的所有值导致较低的接触电阻。然而，当距离D1大于第一预定阈值T1时，距离D2的值大于第二预定阈值T2导致沿着梯度G1的相对接触电阻迅速增加。例如，在宽度W2为约6nm的实施例中，当距离D1大于或等于约216nm时，距离D2被约束为小于约70nm，而当距离D1为非约束时，距离D2不受约束。小于约216nm。根据图8所示的实验结果来限制距离使得可以在基本上不增加接触电阻的情况下放置栅极接触件78。
图7A和图7B中描述的实施例可以组合在同一衬底上。例如，在衬底的第一区域中，鳍52之间的距离D1可以被约束为小于第一预定阈值T1。这样的约束可以防止或减少在第一区域中的空隙82的形成。同样地，在衬底的第二区域中，鳍52之间的距离D1可以大于第一预定阈值T1，并且鳍52与栅极接触件78之间的距离D2被限制为小于第二预定阈值T2。这样的约束可以帮助避免在第二区域中的空隙82上形成栅极接触件78。
如本文中所使用的，“约束”宽度W1和W2是指在鳍52和栅极接触件78的设计过程中施加约束。设计过程完成后，可以将设计存储在例如单元库中。然后可以将单元库用于制造相应的FinFET。
图9A示出了根据一些其他实施例的栅极接触件78的布局。图9A是俯视图，示出了图6A至图6C的结构的一些特征。具体地，示出了两个鳍52，每个鳍52与形成栅极堆叠件74的金属线的末端相邻。栅极接触件78物理地耦合栅极堆叠件74，并且设置成与金属线的端部相距距离D3。
当形成栅极堆叠件74时，空隙82也可以形成在金属线的端部。如上所述，通过形成暴露出鳍52的沟道区的凹槽68，并在凹槽68中形成栅极堆叠件74，来代替伪栅极电介质58和伪栅电极60。用于形成凹槽68的蚀刻步骤导致凹槽68具有圆形端部。如上所述，通过诸如在ALD中将导电材料沉积在凹槽68中来形成栅极堆叠件74。凹槽68的圆形端部比凹槽68的主要部分窄，并且ALD工艺可能具有不完善的间隙填充特性。这样，可以在栅极堆叠件74的靠近圆形端的端部处形成空隙82。空隙82与金属线的端部之间的距离为D4。在一些实施例中，距离D4在约50nm至约90nm的范围内。
根据一些实施例，栅极接触件78形成为物理上耦合栅极堆叠件74的基本上没有空隙82的部分。栅极接触件78的接触电阻因此可以减小。在设计过程中，距离D3是根据栅极堆叠件74的宽度W2和栅极接触件78的宽度W3确定的。特别地，距离D3大于距离D4，并且至少是一半的和。宽度W2的宽度W3和宽度W3的一半，例如，D3根据D3＞D4和D3＞0.5*W2+0.5*W3来约束。在一些实施例中，距离D3在约91nm至约500nm的范围内。这样，当形成栅极接触件78时，空隙82横向地设置在栅极接触件78和金属线的端部之间。距离D3足够大，以帮助避免在空隙82上形成栅极接触件78。
在金属线的末端处的鳍52之间的距离D1可以更大，以适应更大的距离D3。特别地，图9A的实施例中的距离D1大于图7A和图7B的实施例中的距离D1。在一些实施例中，在金属线的末端处的鳍52之间的距离D1在约442nm至约1000nm的范围内。
图9B示出了根据一些其他实施例的栅极接触件78的设计。图9B是俯视图，示出了图6A至图6C的结构的一些特征。图9B的实施例类似于图9A的实施例，但是包括多个宽度的栅极堆叠件74。例如，第一组栅极堆叠件74A可以具有宽度W2，1，并且第二组栅极堆叠件74B可以具有宽度W2，2，其中宽度W2，1大于宽度W2，2。在一些实施例中，宽度W2，1在约67nm至约151nm的范围内，并且宽度W2，2在约67nm至约151nm的范围内。
图10至图12是根据一些实施例的在形成栅极接触件78的过程中的中间阶段的俯视图。图13是所得结构的三维视图。示出了多个栅极堆叠件74，其中每个栅极堆叠件74最初形成为在两个鳍52上方延伸的连续金属线。栅极堆叠件74可以形成为起初跨越多个晶体管的鳍52(其中每个晶体管可以包括一个或多个鳍52)。鳍52之间的距离D1较大，以适应将在随后进行的线切割。特别地，图10至图13的实施例中的距离D1大于图7A和7B的实施例中的距离D1。在一些实施例中，鳍52之间的距离D1在约350nm至约1000nm的范围内。
在图10中，每个相应的栅极堆叠件74在区域84中被切割以形成开口86。开口86还可以形成在诸如第一ILD 66之类的栅极堆叠件74周围的介电层中。在切割之后，连续的金属线被分成较小的金属线。可以通过可接受的光刻和蚀刻工艺来执行切割。例如，可以形成光刻胶并且对其进行图案化以暴露区域84。然后，可以使用图案化光刻胶作为蚀刻掩模对栅极堆叠件74执行一个或多个蚀刻工艺。然后可以例如通过灰化工艺去除光刻胶。在被切割之后，每个栅极堆叠件74可以跨越单个晶体管的鳍52(其中晶体管可以包括一个或多个鳍52)。通过形成连续的金属线并将其切割，可以避免在金属线的端部形成空隙。每个栅极堆叠件74的端部因此没有空隙。
在图11中，开口86填充有介电材料88。介电材料88可以是氮化硅、氮氧化硅、氧化硅、碳化硅等，并且可以通过以下步骤形成：通过毯式沉积介电层，然后使介电层平坦化以去除在开口86外部的介电材料88的部分。介电材料88的其余部分将切割的金属线彼此隔离。
在图12中，形成栅极接触件78，栅极接触件78与切割的栅极堆叠件74接触。栅极接触件78物理地耦合切割的栅极堆叠件74，并且设置为与金属线的端部(例如，距介电材料88)相距相同的距离D3。因为已经避免了空隙的形成，所以图10至图13的实施例中的距离D3可以小于图9A和9B的实施例中的距离D3。在一些实施例中，距离D3在约91nm至约500nm的范围内。栅极接触件78可以形成在切割的栅极堆叠件74的端部处，而无需避免接触空隙。
实施例可以实现优点。通过限制鳍52与栅极接触件78(见图7B)之间的距离D2，以使鳍52间隔大的距离D1，可以避免在空隙82上形成栅极接触件78。通过增加栅极接触件78与栅极堆叠金属线的端部之间的距离D3，可以进一步避免在空隙82上形成栅极接触件78。因此，可以增加栅极接触件78的接触面积，从而降低栅极接触件78的接触电阻。最后，通过首先形成较长的栅极堆叠金属线并切割线，可以避免形成空隙，并且栅极接触件78可以形成在切割的栅极堆叠件74的端部处，而无需避免接触空隙。
在一个实施例中，一种方法包括：形成从衬底延伸的第一鳍；形成从衬底延伸的第二鳍，第二鳍与第一鳍间隔第一距离。在第一鳍和第二鳍上形成金属栅极堆叠件；在金属栅极堆叠件上方沉积第一层间电介质；形成延伸穿过第一层间电介质以物理接触金属栅极堆叠件的栅极接触，该栅极接触件横向地设置在第一鳍和第二鳍之间，栅极接触件与第一鳍间隔第二距离。当第一距离大于或等于第一预定阈值时，第二距离小于第二预定阈值。
在该方法的一些实施例中，金属栅极堆叠件具有多个宽度，并且金属栅极堆叠件中具有最窄宽度的一部分的多个宽度被布置在第一鳍之上。在该方法的一些实施例中，第一预定阈值在金属栅极堆叠件的最窄宽度的35倍至40倍的范围内。在该方法的一些实施例中，第二预定阈值在金属栅极堆叠件的最窄宽度的10至13倍的范围内。在该方法的一些实施例中，金属栅极堆叠件的最窄宽度在6nm至300nm的范围内。在一些实施例中，该方法还包括：金属栅极堆叠件周围沉积第二层间电介质，其中在形成第二层间电介质之后，金属栅极堆叠件的第一部分包括空隙。在该方法的一些实施例中，栅极接触件物理接触金属栅极堆叠件的第二部分，金属栅极堆叠件的第一部分远离第一鳍，金属栅极堆叠件的第二部分靠近第一鳍。在该方法的一些实施例中，金属栅极堆叠件的第一部分和金属栅极堆叠件的第二部分横向地设置在第一鳍和第二鳍之间。
在一个实施例中，一种方法包括：形成从衬底延伸的第一鳍；在第一鳍上形成伪栅极堆叠件；沿着伪栅极堆叠件沉积第一层间电介质；用金属栅极堆叠件代替伪栅极堆叠件，将金属栅极堆叠件的端部变圆，金属栅极堆叠件包括空隙，该空隙与金属栅极堆叠件的圆形端相距第一距离；在金属栅极堆叠件和第一层间电介质上方形成第二层间电介质；形成延伸穿过第二层间电介质以物理接触金属栅极堆叠件的第一部分的栅极接触件，金属栅极堆叠件的第一部分设置成与金属栅极堆叠件的圆形端相距第二距离，第二距离大于第一距离。
在该方法的一些实施例中，第一距离在50nm至90nm的范围内，并且第二距离在91nm至500nm的范围内。在该方法的一些实施例中，第一鳍具有第一宽度，栅极接触件具有第二宽度，并且第二距离大于第一宽度的一半和第二宽度的一半之和。在该方法的一些实施例中，第一鳍邻近金属栅极堆叠件的圆形端。在该方法的一些实施例中，用金属栅极堆叠件代替伪栅极堆叠件包括：蚀刻伪栅极堆叠件以形成具有圆形端部的凹槽；用金属填充凹槽，在填充期间形成空隙。
在一个实施例中，一种方法包括：形成从衬底延伸的第一鳍；形成从衬底延伸的第二鳍；在第一鳍和第二鳍上形成金属线；沿着第一区域切割金属线以将金属线分成第一金属栅极堆叠件和第二金属栅极堆叠件，第一金属栅极堆叠件在第一鳍上方，第二金属栅极堆叠件在第二鳍上方；在第一金属栅极堆叠件和第二金属栅极堆叠件上沉积第一层间电介质；形成延伸穿过第一层间电介质以物理接触第一金属栅极堆叠件的第一栅极接触件，该第一栅极接触件设置成与第一区域相距第一距离。形成第二栅极接触件，该第二栅极接触件延伸穿过第一层间电介质以物理接触第二金属栅极堆叠件，该第二栅极接触件设置成与第一区域相距第一距离。
在该方法的一些实施例中，切割金属线包括：在第一区域中蚀刻金属线以形成穿过金属线的第一开口；以及在第一开口中形成介电材料。在该方法的一些实施例中，第一层间电介质进一步沉积在介电材料上。在一些实施例中，该方法还包括：形成邻近金属线的栅极间隔件，介电材料在栅极间隔件之间延伸。在一些实施例中，该方法还包括：在栅极间隔件周围形成第二层间电介质。在该方法的一些实施例中，第一鳍和第一金属栅极堆叠件是第一晶体管的一部分，并且其中第二鳍和第二金属栅极堆叠件是第二晶体管的一部分。在该方法的一些实施例中，第一金属栅极堆叠件和第二金属栅极堆叠件的端部没有空隙。
根据本申请的实施例，提供了一种形成半导体器件的方法，包括：形成从衬底延伸的第一鳍；形成从衬底延伸的第二鳍，第二鳍通过第一距离与第一鳍间隔开；在第一鳍和第二鳍上方形成金属栅极堆叠件；在金属栅极堆叠件上方沉积第一层间电介质；以及形成延伸穿过第一层间电介质以物理接触金属栅极堆叠件的栅极接触件，栅极接触件横向地设置在第一鳍和第二鳍之间，栅极接触件通过第二距离与第一鳍间隔开，其中，当第一距离大于或等于第一预定阈值时，第二距离小于第二预定阈值。
根据本申请的实施例，其中，金属栅极堆叠件具有多个宽度，并且具有多个宽度中最窄宽度的金属栅极堆叠件的部分设置在第一鳍上方。
根据本申请的实施例，其中，第一预定阈值在金属栅极堆叠件的最窄宽度的35倍至40倍的范围内。
根据本申请的实施例，其中，第二预定阈值在金属栅极堆叠件的最窄宽度的10倍至13倍的范围内。
根据本申请的实施例，其中，金属栅极堆叠件的最窄宽度在6nm至300nm的范围内。
根据本申请的实施例，还包括：围绕金属栅极堆叠件沉积第二层间电介质，其中在形成第二层间电介质之后，金属栅极堆叠件的第一部分包括空隙。
根据本申请的实施例，其中，栅极接触件物理接触金属栅极堆叠件的第二部分，金属栅极堆叠件的第一部分远离第一鳍，金属栅极堆叠件的第二部分靠近第一鳍。
根据本申请的实施例，其中，金属栅极堆叠件的第一部分和金属栅极堆叠件的第二部分横向地设置在第一鳍和第二鳍之间。
根据本申请的实施例，提供了一种形成半导体器件的方法，包括：形成从衬底延伸的第一鳍；在第一鳍上方形成伪栅极堆叠件；沿伪栅极堆叠件沉积第一层间电介质；用金属栅极堆叠件替换伪栅极堆叠件，将金属栅极堆叠件的端部变圆，金属栅极堆叠件包括空隙，空隙设置为与金属栅极堆叠件的圆形端相距第一距离；在金属栅极堆叠件和第一层间电介质上方形成第二层间电介质；以及形成延伸穿过第二层间电介质以物理接触金属栅极堆叠件的第一部分的栅极接触件，金属栅极堆叠件的第一部分设置为与金属栅极堆叠件的圆形端相距第二距离，第二距离大于第一距离。
根据本申请的实施例，其中，第一距离在50nm至90nm的范围内，并且第二距离在91nm至500nm的范围内。
根据本申请的实施例，其中，第一鳍具有第一宽度，栅极接触件具有第二宽度，并且第二距离大于第一宽度的一半和第二宽度的一半的和。
根据本申请的实施例，其中，第一鳍邻近金属栅极堆叠件的圆形端。
根据本申请的实施例，其中，用金属栅极堆叠件替换伪栅极堆叠件包括：蚀刻伪栅极堆叠件以形成具有圆形端的凹槽；以及用金属填充凹槽，在填充期间形成空隙。
根据本申请的实施例，提供了一种形成半导体器件的方法，包括：形成从衬底延伸的第一鳍；形成从衬底延伸的第二鳍；在第一鳍和第二鳍上方形成金属线；沿第一区域切割金属线以将金属线分成第一金属栅极堆叠件和第二金属栅极堆叠件，第一金属栅极堆叠件位于第一鳍上方，第二金属栅极堆叠件位于第二鳍上方；在第一金属栅极堆叠件和第二金属栅极堆叠件上方沉积第一层间电介质；形成延伸穿过第一层间电介质以物理接触第一金属栅极堆叠的第一栅极接触件，第一栅极接触件设置为与第一区域相距第一距离；以及形成第二栅极接触件，第二栅极接触件延伸穿过第一层间电介质以物理接触第二金属栅极堆叠件，第二栅极接触设置为与第一区域相距第一距离。
根据本申请的实施例，其中，切割金属线包括：在第一区域中蚀刻金属线以形成穿过金属线的第一开口；以及在第一开口中形成介电材料。
根据本申请的实施例，其中，第一层间电介质进一步沉积在介电材料上方。
根据本申请的实施例，还包括：形成邻近金属线的栅极间隔件，介电材料在栅极间隔件之间延伸。
根据本申请的实施例，还包括：形成围绕栅极间隔件的第二层间电介质。
根据本申请的实施例，其中，第一鳍和第一金属栅极堆叠件是第一晶体管的部分，并且其中，第二鳍和第二金属栅极堆叠件是第二晶体管的部分。
根据本申请的实施例，其中，第一金属栅极堆叠件和第二金属栅极堆叠件的端部没有空隙。
前述内容概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地将本公开用作设计或修改其他过程和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以在这里进行各种改变，替换和变更。

Claims (20)

1.一种形成半导体器件的方法，包括：
形成从衬底延伸的第一鳍；
形成从衬底延伸的第二鳍，所述第二鳍通过第一距离与所述第一鳍间隔开；
在所述第一鳍和所述第二鳍上方形成金属栅极堆叠件；
在所述金属栅极堆叠件上方沉积第一层间电介质；以及
形成延伸穿过所述第一层间电介质以物理接触所述金属栅极堆叠件的栅极接触件，所述栅极接触件横向地设置在所述第一鳍和所述第二鳍之间，所述栅极接触件通过第二距离与所述第一鳍间隔开，
所述方法还包括：围绕所述金属栅极堆叠件沉积第二层间电介质，其中，当所述第一距离大于或等于第一预定阈值时，在形成所述第二层间电介质之后，所述金属栅极堆叠件的第一部分包括空隙，
其中所述第二距离小于第二预定阈值以使得所述栅极接触件形成在所述空隙之外，
其中，所述金属栅极堆叠件具有多个宽度，并且具有所述多个宽度中最窄宽度的所述金属栅极堆叠件的部分设置在所述第一鳍上方，
所述第一预定阈值在所述金属栅极堆叠件的所述最窄宽度的35倍至40倍的范围内，或者所述第二预定阈值在所述金属栅极堆叠件的所述最窄宽度的10倍至13倍的范围内，或者所述第一预定阈值与所述第二预定阈值之比在3到5的范围内。
2.根据权利要求1所述的形成半导体器件的方法，其中，所述第二层间电介质通过化学气相沉积、等离子体增强化学气相沉积、或可流动化学气相沉积的方法沉积。
3.根据权利要求2所述的形成半导体器件的方法，其中，所述第二层间电介质由包括磷硅玻璃(PSG)、硼硅玻璃(BSG)、掺硼磷硅玻璃(BPSG)、未掺杂硅玻璃(USG)的介电材料形成。
4.根据权利要求2所述的形成半导体器件的方法，其中，所述栅极接触件的宽度在10nm至20nm的范围内。
5.根据权利要求1所述的形成半导体器件的方法，其中，所述金属栅极堆叠件的所述最窄宽度在6nm至300nm的范围内。
6.根据权利要求1所述的形成半导体器件的方法，其中，所述第一距离在22nm至800nm的范围内。
7.根据权利要求1所述的形成半导体器件的方法，其中，所述栅极接触件物理接触所述金属栅极堆叠件的第二部分，所述金属栅极堆叠件的所述第一部分远离所述第一鳍，所述金属栅极堆叠件的所述第二部分靠近所述第一鳍。
8.根据权利要求7所述的形成半导体器件的方法，其中，所述金属栅极堆叠件的所述第一部分和所述金属栅极堆叠件的所述第二部分横向地设置在所述第一鳍和所述第二鳍之间。
9.一种形成半导体器件的方法，包括：
形成从衬底延伸的第一鳍；
在所述第一鳍上方形成伪栅极堆叠件；
沿所述伪栅极堆叠件沉积第二层间电介质；
用金属栅极堆叠件替换所述伪栅极堆叠件，将所述金属栅极堆叠件的端部变圆，所述金属栅极堆叠件包括空隙，所述空隙设置为与所述金属栅极堆叠件的圆形端相距第一距离；
在所述金属栅极堆叠件和所述第二层间电介质上方形成第一层间电介质；以及
形成延伸穿过所述第一层间电介质以物理接触所述金属栅极堆叠件的第一部分的栅极接触件，所述金属栅极堆叠件的所述第一部分设置为与所述金属栅极堆叠件的圆形端相距第二距离，所述第二距离大于所述第一距离。
10.根据权利要求9所述的形成半导体器件的方法，其中，所述第一距离在50nm至90nm的范围内，并且所述第二距离在91nm至500nm的范围内。
11.根据权利要求9所述的形成半导体器件的方法，其中，所述第一鳍具有第一宽度，所述栅极接触件具有第二宽度，并且所述第二距离大于所述第一宽度的一半和所述第二宽度的一半的和。
12.根据权利要求9所述的形成半导体器件的方法，其中，所述第一鳍邻近所述金属栅极堆叠件的所述圆形端。
13.根据权利要求9所述的形成半导体器件的方法，其中，用所述金属栅极堆叠件替换所述伪栅极堆叠件包括：
蚀刻所述伪栅极堆叠件以形成具有圆形端的凹槽；以及
用金属填充所述凹槽，在所述填充期间形成所述空隙。
14.一种形成半导体器件的方法，包括：
形成从衬底延伸的第一鳍；
形成从衬底延伸的第二鳍；
在所述第一鳍和所述第二鳍上方形成金属线；
沿第一区域切割所述金属线以在所述金属线中形成穿过所述金属线的开口，所述开口位于围绕所述金属线的第二层间电介质中以将所述金属线分成第一金属栅极堆叠件和第二金属栅极堆叠件，所述第一金属栅极堆叠件位于所述第一鳍上方，所述第二金属栅极堆叠件位于所述第二鳍上方；
在所述第一金属栅极堆叠件和所述第二金属栅极堆叠件上方沉积第一层间电介质；
形成延伸穿过所述第一层间电介质以物理接触所述第一金属栅极堆叠的第一栅极接触件，所述第一栅极接触件设置为与所述第一区域相距第一距离；以及
形成第二栅极接触件，所述第二栅极接触件延伸穿过所述第一层间电介质以物理接触所述第二金属栅极堆叠件，所述第二栅极接触设置为与所述第一区域相距所述第一距离。
15.根据权利要求14所述的形成半导体器件的方法，其中，切割所述金属线包括：
在所述第一区域中蚀刻所述金属线以形成穿过所述金属线的第一开口；以及
在所述第一开口中形成介电材料。
16.根据权利要求15所述的形成半导体器件的方法，其中，所述第一层间电介质进一步沉积在所述介电材料上方。
17.根据权利要求15所述的形成半导体器件的方法，还包括：
形成邻近所述金属线的栅极间隔件，所述介电材料在所述栅极间隔件之间延伸。
18.根据权利要求17所述的形成半导体器件的方法，其中，所述第二层间电介质围绕所述栅极间隔件。
19.根据权利要求14所述的形成半导体器件的方法，其中，所述第一鳍和所述第一金属栅极堆叠件是第一晶体管的部分，并且其中，所述第二鳍和所述第二金属栅极堆叠件是第二晶体管的部分。
20.根据权利要求14所述的形成半导体器件的方法，其中，所述第一金属栅极堆叠件和所述第二金属栅极堆叠件的端部没有空隙。
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