KR20200050424A - 반도체 디바이스 및 방법 - Google Patents

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Abstract

실시예에서, 방법은, 기판으로부터 연장되는 제 1 핀을 형성하는 단계; 기판으로부터 연장되는 제 2 핀 - 제 2 핀은 제 1 핀으로부터 제 1 거리만큼 이격됨 - 을 형성하는 단계; 제 1 핀 및 제 2 핀 위에 금속 게이트 스택을 형성하는 단계; 금속 게이트 스택 위에 제 1 층간 유전체를 퇴적하는 단계; 및 금속 게이트 스택에 물리적으로 접촉되도록 제 1 층간 유전체를 관통하여 연장되는 게이트 접촉부 - 게이트 접촉부는 제 1 핀과 제 2 핀 사이에 측방으로 배치되고, 게이트 접촉부는 제 1 핀으로부터 제 2 거리만큼 이격됨 - 를 형성하는 단계를 포함하고, 제 2 거리는, 제 1 거리가 제 1의 미리 결정된 문턱값 이상일 때 제 2의 미리 결정된 문턱값보다 작다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
본 출원은 2018년 10월 31일에 출원된, 미국 가출원 제 62/753,456 호의 이익을 주장하며, 이 가출원은 이로써 참조로서 본원에 포함된다.
반도체 디바이스들은, 예를 들어 개인용 컴퓨터들, 셀 폰들, 디지털 카메라들, 및 다른 전자 장비와 같은 다양한 전자 응용들에서 사용된다. 반도체 디바이스들은 일반적으로, 반도체 기판 위에 절연 또는 유전체층들, 도전층들, 및 반도체 재료층들을 순차적으로 퇴적하고, 반도체 기판 상에 회로 컴포넌트들 및 엘리먼트들을 형성하기 위해 리소그래피를 사용하여 다양한 재료층들을 패터닝함으로써 제조된다.
반도체 산업은, 최소 피처 사이즈에서의 지속적인 감소들에 의해 다양한 전자 컴포넌트들(예를 들어, 트랜지스터들, 다이오드들, 저항기들, 캐패시터들 등)의 집적 밀도를 향상시키는 것을 지속하고 있으며, 이는 더 많은 컴포넌트들이 주어진 면적 내에 집적되도록 한다. 그러나, 최소 피처 사이즈가 감소됨에 따라, 처리되어야 할 추가적인 문제들이 발생한다.
본 개시의 양태들은 첨부되는 도면들과 함께 읽었을 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않은 점을 유념한다. 실제로, 다양한 피처들의 치수(dimension)들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a, 도 1b, 도 1c, 도 2a, 도 2b, 도 2c, 도 2d, 도 3a, 도 3b, 도 3c, 도 4a, 도 4b, 도 4c, 도 5a, 도 5b, 도 5c, 도 6a, 도 6b, 도 6c는 일부 실시예들에 따른, FinFET들의 제조에서의 중단 스테이지들을 예시한다.
도 7a 및 도 7b는 일부 실시예들에 따른, 게이트 접촉부 레이아웃을 예시한다.
도 8은 일부 실시예들에 따른, 게이트 접촉부 레이아웃에 대한 실험 데이터를 예시한다.
도 9a 및 도 9b는 일부 다른 실시예들에 따른, 게이트 접촉부 레이아웃을 예시한다.
도 10 내지 도 13은 일부 다른 실시예들에 따른, 게이트 접촉부 레이아웃을 예시한다.
이어지는 개시는 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제 1 피처와 제 2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어들은, 도면들에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향으로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
일부 실시예들에 다르면, 금속 게이트 스택들이 핀들 위에 형성되고, 게이트 접촉부들이 금속 게이트 스택들에 형성된다. 일부 실시예들에서, 금속 게이트 스택들 내에 보이드(void)들이 형성된다. 게이트 접촉부들과 핀들 사이의 간격이 인접해 있는 핀들 간의 간격에 따라 제한된다. 게이트 접촉부들과 금속 게이트 스택 라인들의 말단(end)들 사이의 간격이 또한 제한된다. 간격은 일정 거리(일반적으로 이 일정 거리를 두고 금속 게이트 스택 내에 보이드들이 형성됨)보다 작은 값으로 제한된다. 따라서, 보이드들 상의 게이트 접촉부들의 형성이 회피될 수 있다. 또한, 일부 실시예들에서, 금속 게이트 스택 라인들은 보이드들의 형성을 회피하기 위해 형성 동안 커팅된다.
도 1a 내지 도 6c는 일부 실시예들에 따른, FinFET들의 제조에서의 중간 스테이지들을 예시한다. 도 1a, 도 2a, 도 3a, 도 4a, 도 5a, 및 도 6a는 3차원도들이다. 도 1b, 도 2b, 도 3b, 도 4b, 도 5b, 및 도 6b는, 예를 들어 FinFET들의 소스/드레인 영역들 간의 전류 흐름의 방향에 수직인, FinFET들의 길이방향 축(longitudinal axis)을 따라 도시된 단면도들이며, 단일 FinFET에 대해 도시된다. 도 1c, 도 2c, 도 3c, 도 4c, 도 5c, 및 도 6c는, 예를 들어 FinFET들의 소스/드레인 영역들 간의 전류 흐름의 방향과 평행한, FinFET들의 폭방향 축(latitudinal axis)을 따라 도시된 단면도들이며, 단일 FinFET에 대해 도시된다. 도 2d는 FinFET들의 소스/드레인 영역들을 관통한, FinFET들의 길이방향 축을 따라 도시된 단면도이다.
본원에서 논의되는 일부 실시예들은 게이트 라스트(gate-last) 프로세스를 사용하여 형성되는 FinFET의 컨텍스트로 논의된다. 다른 실시예들에서, 게이트 퍼스트(gate-first) 프로세스가 사용될 수 있다. 또한, 일부 실시예들은 평면형(planar) FET들과 같은 평면형 디바이스들에서 사용되는 양태들을 구상할 수 있다.
도 1a 내지 도 1c에서, 기판(50)이 제공된다. 기판(50)은 [예를 들어, p형(p-type) 또는 n형(n-type) 도펀트로] 도핑될 수 있거나 또는 도핑되지 않을 수 있는 벌크 반도체, 반도체 온 절연체(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 다중층 또는 구배(gradient) 기판과 같은 다른 기판들이 또한 사용될 수 있다. (NMOS 트랜지스터들, 예를 들어 n형 FinFET들과 같은) n형 디바이스들을 형성하기 위한 또는 (PMOS 트랜지스터들, 예를 들어 p형 FinFET들과 같은) p형 디바이스들을 형성하기 위한 것일 수 있는 기판(50)의 일 영역이 예시된다. 기판(50)은, 임의의 개수의 디바이스 피처들(예를 들어, 다른 능동 디바이스들, 도핑된 영역들, 격리 구조물들 등)이 형성될 수 있는 다수의, 물리적으로 분리된 영역들을 포함할 수 있다.
또한, 기판(50)으로부터 연장되는 핀들(52)이 형성된다. 핀들(52)은 반도체 스트립들이다. 도시된 실시예에서, 핀들(52)은 기판(50)의 재료와는 상이한, 에피택셜방식으로(epitaxially) 성장된 반도체 재료이다. 핀들(52)은 실리콘, 실리콘 게르마늄(SixGe1-x, 여기서 x는 0 내지 1 범위 내에 있을 수 있음), 실리콘 탄화물, 순수한 또는 실질적으로 순수한 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체 등으로 형성될 수 있다. 예를 들어, III-V족 화합물 반도체를 형성하기 위한 이용가능한 재료들은, InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만, 이들에 제한되는 것은 아니다. 도시된 실시예에서, 핀들(52)은 기판(50) 상에 반도체 재료층을 에피택셜방식으로 성장시키고, 이어서 반도체 재료 내에 트렌치들(54)을 에칭함으로써 형성되고, 핀들(52)은 제거되지 않은 채 남아있는 반도체 재료의 부분들로부터 형성된다. 에칭은 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 등 또는 이들의 조합과 같은 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성(anisotropic)일 수 있다. 다른 실시예들에서, 핀들(52)은 기판(50)과 동일한 재료이고, 기판(50) 내에 트렌치들을 에칭함으로써 형성된다. 아래에서 논의되는 바와 같이, 핀들(52)은 FinFET들의 채널 영역들을 형성하기 위해 사용된다. 2개의 핀들(52)만이 예시되지만, 임의의 개수의 핀들(52)이 형성될 수 있다는 점이 이해되어야 한다.
핀들(52)은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀들(52)은 이중 패터닝 프로세스 또는 다중 패터닝 프로세스를 포함한, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 프로세스 또는 다중 패터닝 프로세스는 포토리소그래피 및 자가 정렬 프로세스들을 결합하여, 예를 들어 단일의, 직접 포토리소그래피 프로세스를 사용하여 획득가능한 다른 피치들보다 작은 피치들을 갖는 패턴들이 생성되도록 한다. 예를 들어, 일 실시예에서, 기판 위에 희생층이 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 패터닝된 희생층을 따라 자가 정렬 프로세스를 사용하여 스페이서들이 형성된다. 이어서 희생층이 제거되고, 남아있는 스페이서들이 이어서 핀들을 패터닝하기 위해 사용될 수 있다.
핀들(52)은 기판(50)의 표면에 폭(W1)으로 형성된다. 일부 실시예들에서, 폭(W1)은 약 6 nm 내지 약 600 nm의 범위 내에 있다. 또한, 핀들(52)은 거리(D1)만큼 서로 이격된다. 그러한 방식으로 핀들(52)을 이격시킴으로써, 핀들(52)은 분리된 채널 영역을 각각 형성하면서, 여전히 공통 게이트를 공유할만큼 충분히 근접해 있을 수 있다. 아래에서 더 논의되는 바와 같이, 거리(D1)는 FinFET들의 게이트에 후속하여 형성되는 접촉부들의 접촉 저항(Rc)을 감소시키는 것을 돕는 그러한 방식으로 선택된다. 일부 실시예들에서, 거리(D1)는 약 22 nm 내지 약 800 nm의 범위 내와 같이 크다. 일부 실시예들에서, 거리(D1)는 약 22 nm 내지 약 200 nm의 범위 내와 같이 작다.
또한, 핀들(52) 사이에 얕은 트렌치 격리(shallow trench isolation; STI) 영역들(56)이 형성된다. STI 영역들(56)은, STI 영역들(56)을 형성하기 위해 트렌치들(54)을 유전체 재료로 충전하고 트렌치들(54) 내의 유전체 재료를 리세싱함으로써 형성될 수 있다. 유전체 재료는 산화물 재료, 고밀도 플라즈마(high-density plasma; HDP) 산화물 등일 수 있다. 유전체 재료는, 트렌치들(54)의 선택적 세정 및 라이닝 후에, 화학적 기상 증착(chemical vapor deposition; CVD) 방법, 고밀도 플라즈마 CVD 방법, 또는 본 분야에 알려진 다른 적절한 형성 방법을 사용하여 형성될 수 있다.
트렌치들(54)은 유전체 재료로 트렌치들(54) 및 기판(50)을 과충전(overfilling)하고, 이어서 화학적 기계적 폴리싱(chemical mechanical polishing; CMP), 에칭, 이들의 조합 등과 같은 적절한 프로세스를 통해 트렌치들(54) 및 핀들(52)의 외부에 있는 과잉 재료를 제거함으로써 충전될 수 있다. 실시예에서, 제거 프로세스는, 핀들(52)의 상면들이 노출되도록, 핀들(52) 위에 있는 유전체 재료를 제거한다.
트렌치들(54)이 유전체 재료로 충전되면, 이어서 유전체 재료가 핀들(52)의 상면들로부터 리세싱될 수 있다. 핀들(52)의 상면들에 인접해 있는 핀들(52)의 측벽들의 적어도 일부를 노출시키기 위해 리세싱이 수행될 수 있다. 유전체 재료는, H2와 같은 다른 에천트들, 반응성 이온 에칭, NH3/NF3와 같은 에천트들로의 건식 에칭, 화학적 산화물 제거, 또는 건식 화학적 세정과 같은 다른 방법들이 사용될 수 있지만, HF와 같은 에천트 내에 핀들(52)의 상면들을 딥핑(dipping)함으로써 습식 에칭을 사용하여 리세싱될 수 있다. 유전체 재료는, 핀들(52)의 노출된 부분들이 제 1 높이(H1)를 갖도록 리세싱된다. 일부 실시예들에서, 제 1 높이(H1)는 약 40 Å 내지 약 100 Å의 범위 내에 있다. 추가적으로, 리세싱은 또한 핀들(52) 위에 위치된 임의의 남아있는 유전체 재료를 제거할 수 있고, 추가적인 프로세싱을 위해 핀들(52)을 노출시킨다.
도 2a 내지 도 2c에서, 핀들(52) 각각 위에 더미 게이트 유전체들(58) 및 더미 게이트 전극들(60)이 형성된다. 일부 실시예들에서, 열 산화, 화학적 기상 증착, 스퍼터링, 또는 유전체층들을 형성하기 위한 본 분야에 알려지고 사용되는 임의의 다른 방법들에 의해 더미 게이트 유전체층이 형성된다. 이어서 더미 게이트 유전체층 위에 더미 게이트 전극층이 형성된다. 더미 게이트 전극층은 polysilicon(polycrystalline-silicon), poly-SiGe(poly-crystalline silicon-germanium), 금속성 질화물들, 금속성 규화물들, 금속성 산화물들, 금속들 등과 같은 도전성 재료로 형성될 수 있고, 물리적 기상 증착(physical vapor deposition; PVD), 화학적 기상 증착(CVD), 스퍼터 퇴적 등과 같은 퇴적 프로세스에 의해 형성될 수 있다. 더미 게이트 전극층 및 더미 게이트 유전체층은 이어서 가령 허용가능한 포토리소그래피 및 에칭 프로세스들에 의해 패터닝되고, 더미 게이트 유전체층 및 더미 게이트 전극층의 남아있는 부분들이 각각 더미 게이트 유전체들(58) 및 더미 게이트 전극들(60)을 형성한다.
또한, 핀들(55) 각각 위에, 더미 게이트 전극들(60)의 서로 반대측에 있는 측부들에 게이트 스페이서들(62)이 형성된다. 일부 실시예들에서, 게이트 스페이서들(62)은 CVD 또는 플라즈마 강화 CVD(plasma enhanced CVD; PECVD)과 같은 퇴적 프로세스에 의해 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물, 실리콘 탄화물 등의 층과 같은 스페이서층을 블랭킷 퇴적(blanket depositing)함으로써 형성된다. 스페이서층은 이어서 가령 스페이서층의 수평 부분들을 제거하기 위한 하나 이상의 에칭에 의해 패터닝되고, 스페이서층의 남아있는 수직 부분들이 게이트 스페이서들(62)을 형성한다.
또한, 각각의 더미 게이트 전극(60)이 개별적인 이웃하는 쌍들의 에피택셜 소스/드레인 영역들(64) 사이에 측방으로(laterally) 배치되도록, 핀들(52)에 에피택셜 소스/드레인 영역들(64)이 형성된다. 에피택셜 소스/드레인 영역들(64)은 결과적인 FinFET들의 채널 영역들이 될 곳에 응력을 가하고, 이에 의해 성능을 향상시킨다. 게이트 스페이서들(62)은, 에피택셜 소스/드레인 영역들(64)이 결과적인 FinFET들의 후속하여 형성되는 게이트들을 단락(short out)시키지 않도록, 에피택셜 소스/드레인 영역들(64)을 더미 게이트 전극들(60)로부터 적절한 측방 거리만큼 분리시킨다. 에피택셜 소스/드레인 영역들(64)은 핀들(52) 내에 리세스들을 에칭함으로써 형성된다. 이어서, 영역 내의 에피택셜 소스/드레인 영역들(64)이 리세스들에서 에피택셜방식으로 성장된다. 에피택셜 소스/드레인 영역들(64)은 가령 n형 또는 p형 finFET들에 적절한 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, n형 FinFET들이 형성될 때, 에피택셜 소스/드레인 영역들(64)은 실리콘, SiC, SiCP, SiP 등과 같은 핀들(52)의 채널 영역에 인장 응력(tensile strain)을 가하는 재료들을 포함할 수 있다. 마찬가지로, p형 FinFET들이 형성될 때, 에피택셜 소스/드레인 영역들(64)은 SiGe, SiGeB, Ge, GeSn 등과 같은 핀들(52)의 채널 영역에 압축 응력(compressive strain)을 가하는 재료들을 포함할 수 있다. 에피택셜 소스/드레인 영역들(64)은 핀들(52)의 개별 표면들로부터 융기된(raised) 표면들을 가질 수 있고, 패싯(facet)들을 가질 수 있다.
에피택셜 소스/드레인 영역들(64)을 형성하기 위해 사용된 에피택시 프로세스들의 결과로서, 에피택셜 소스/드레인 영역들(64)의 상면들이 핀들(52)의 측벽들을 넘어 외측으로 측방으로 확장된 패싯들을 갖는다. 도 2a 내지 도 2c에 도시된 실시예에서, 인접해 있는 에피택셜 소스/드레인 영역들(64)은 에피택시 프로세스가 완료된 후 분리된 채로 남아있다. 도 2d에 도시된 실시예와 같은 다른 실시예들에서, 이 패싯들은 동일한 FinFET의 인접해 있는 에피택셜 소스/드레인 영역들(64)이 병합되도록 한다.
도 3a 내지 도 3c에서, 기판(50) 위에 제 1 층간 유전체(inter-layer dielectric; ILD)(66)가 퇴적된다. 제 1 ILD(66)는 유전체 재료로 형성될 수 있고, CVD, PECVD, 또는 유동가능 CVD(flowable CVD; FCVD)과 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. 유전체 재료들은 PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), USG(undoped Silicate Glass) 등을 포함할 수 있다. 임의의 허용가능한 프로세스에 의해 형성되는 다른 절연 재료들이 사용될 수 있다. 일부 실시예들에서, 제 1 ILD(66)와, 에피택셜 소스/드레인 영역들(64), 게이트 스페이서들(62) 및 더미 게이트 전극들(60) 사이에 접촉 에칭 저지층(contact etch stop layer; CESL)이 퇴적된다. CESL은, 제 1 ILD(66)의 재료와는 상이한 에칭 레이트(etch rate)를 갖는, 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물 등과 같은 유전체 재료를 포함할 수 있다. 일부 실시예들에서, 제 1 ILD(66)의 상면을 더미 게이트 전극들(60) 및 게이트 스페이서들(62)의 상면들과 동일한 높이가 되도록 하기 위해 CMP와 같은 평탄화 프로세스가 수행된다.
도 4a 내지 도 4c에서, 리세스들(68)이 형성되도록, 더미 게이트 전극들(60) 및 더미 게이트 유전체들(58)이 하나 이상의 에칭 단계(들)에서 제거된다. 각각의 리세스(68)는 개별 핀(52)의 채널 영역을 노출시킨다. 각각의 채널 영역은 이웃하는 쌍들의 에피택셜 소스/드레인 영역들(64) 사이에 측방으로 배치된다. 제거 동안, 더미 게이트 유전체들(58)은 더미 게이트 전극들(60)이 에칭될 때 에칭 저지층들로서 사용될 수 있다. 더미 게이트 전극들(60)의 제거 후 이어서 더미 게이트 유전체들(58)이 선택적으로 제거될 수 있다.
도 5a 내지 도 5c에서, 대체 게이트들용으로 게이트 유전체들(70) 및 게이트 전극들(72)이 형성된다. 게이트 유전체들(70)은, 리세스들(68) 내에, 가령 핀들(52)의 상면들 및 측벽들에 그리고 게이트 스페이서들(62)의 측벽들에 컨포멀하게(conformally) 퇴적된다. 게이트 유전체들(70)은 또한 제 1 ILD(66)의 상면들 상에 형성될 수 있다. 일부 실시예들에 따르면, 게이트 유전체들(70)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다중층들을 포함한다. 일부 실시예들에서, 게이트 유전체들(70)은 하이 k(high-k) 유전체 재료를 포함하고, 이러한 실시예들에서, 게이트 유전체들(70)은 약 7.0보다 큰 k 값을 가질 수 있으며, Hf, Al, Zr, La, Mg, Ba, Ti, Pb, 및 이들의 조합들의 금속 산화물 또는 규산염(silicate)을 포함할 수 있다. 게이트 유전체들(70)의 형성 방법들은 분자 빔 증착(Molecular-Beam Deposition; MBD), 원자 층 증착, PECVD 등을 포함할 수 있다. 더미 게이트 유전체들(58)의 부분들이 리세스들(68) 내에 남아있는 실시예들에서, 게이트 유전체들(70)은 더미 게이트 유전체들(58)의 재료(예를 들어, SiO2)를 포함한다.
게이트 유전체들(70) 위에 게이트 전극들(72)이 퇴적되고, 리세스들(68)의 남아있는 부분들을 충전한다. 게이트 전극들(72)은 TiN, TiO, TaN, TaC, Co, Ru, Al, W, 이들의 조합들, 또는 이들의 다중층들과 같은 금속 함유 재료를 포함할 수 있다. 게이트 전극들(72)은 원자 층 증착(atomic layer deposition; ALD)과 같은 퇴적 프로세스에 의해 형성될 수 있다. 게이트 전극들(72)은 임의의 개수의 라이너층들, 일함수 튜닝층들, 및 충전 재료들을 포함할 수 있다. 게이트 전극들(72)의 충전 후, 게이트 유전체들(70) 및 게이트 전극들(72)의 재료의 과잉 부분들[이 과잉 부분들은 제 1 ILD(66)의 상면 위에 있음]를 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 게이트 전극들(72) 및 게이트 유전체들(70)의 재료의 남아있는 부분들이 따라서 결과적인 FinFET들의 대체 게이트들을 형성한다. 게이트 전극들(72) 및 게이트 유전체들(70)은 집합적으로 게이트 스택들(74)로 지칭될 수 있다. 게이트 스택들(74)은 핀들(52)의 채널 영역의 측벽들을 따라 연장된다.
형성 후, 게이트 스택들(74)은 폭(W2)을 갖는다. 일부 실시예들에서, 폭(W2)은 약 6 nm 내지 약 300 nm의 범위 내에 있다. 아래에서 더 논의되는 바와 같이, 핀들(52) 간의 거리(D1)(도 1a를 보라)는 형성되는 게이트 스택들(74)의 폭(W2)에 따라 선택된다.
도 6a 내지 도 6c에서, 제 1 ILD(66) 위에 제 1 ILD(76)가 퇴적된다. 일부 실시예들에서, 제 2 ILD(76)는 유동가능 CVD 방법에 의해 형성되는 유동가능 막이다. 일부 실시예들에서, 제 2 ILD(76)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되며, CVD 및 PECVD와 같은 임의의 적절한 방법에 의해 퇴적될 수 있다.
또한, 제 2 ILD(76) 및 제 1 ILD(66)를 관통하여 게이트 접촉부들(78) 및 소스/드레인 접촉부들(80)이 형성된다. 제 1 ILD(66) 및 제 2 ILD(76)를 관통하여 소스/드레인 접촉부들(80)용 개구부들이 형성되고, 제 2 ILD(76)(그리고 선택적으로, 형성되었다면 게이트 마스크)를 관통하여 게이트 접촉부들(78)용 개구부들이 형성된다. 게이트 접촉부들(78)[또는 소스/드레인 접촉부들(80)]은 [확산 배리어층(diffusion barrier layer), 접착층 등과 같은] 라이너 및 도전성 재료를 포함할 수 있다. 개구부들은 허용가능한 포토리소그래피 및 에칭 기술들을 사용하여 형성될 수 있다. 라이너 및 도전성 재료가 개구부들 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 도전성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 도전성 재료는 CVD와 같은 퇴적 프로세스에 의해 형성될 수 있다. 제 2 ILD(76)의 표면으로부터 과잉 재료를 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 남아있는 라이너 및 도전성 재료가 개구부들 내에 소스/드레인 접촉부들(80) 및 게이트 접촉부들(78)을 형성한다. 에피택셜 소스/드레인 영역들(64)과 소스/드레인 접촉부들(80) 사이의 계면에 규화물을 형성하기 위해 어닐링 프로세스가 수행될 수 있다. 소스/드레인 접촉부들(80)은 에피택셜 소스/드레인 영역들(64)에 물리적으로 전기적으로 결합되고, 게이트 접촉부들(78)은 게이트 전극들(72)에 물리적으로 전기적으로 결합된다. 소스/드레인 접촉부들(80) 및 게이트 접촉부들(78)은 상이한 프로세스들로 형성될 수 있거나, 또는 동일한 프로세스로 형성될 수 있다. 동일한 단면들로 형성된 것으로 도시되어 있지만, 소스/드레인 접촉부들(80) 및 게이트 접촉부들(78) 각각이 상이한 단면들로 형성될 수 있고, 이는 접촉부들의 단락을 회피할 수 있다는 점이 이해되어야 한다.
형성 후, 게이트 접촉부들(78)은 폭(W3)을 갖는다. 일부 실시예들에서, 폭(W3)은 약 10 nm 내지 약 20 nm의 범위 내에 있다. 아래에서 더 논의되는 바와 같이, 게이트 스택들(74)의 치수들은 게이트 접촉부들(78)의 폭(W3)에 따라 선택된다.
도 7a 및 도 7b는 일부 실시예들에 따른, 게이트 접촉부(78) 레이아웃을 예시한다. 도 7a 및 도 7b는 도 6a 내지 도 6c의 구조물의 일부 피처들을 도시하는 평면도들이다. 특히, 다중 게이트 스택들(74)이 도시되어 있고, 각각의 개별적인 게이트 스택(74)은 2개의 핀들(52) 위에서 연장된다. 게이트 접촉부들(78)은 게이트 스택들(74)에 물리적으로 결합되고, 핀들(52) 중 가장 가까이 있는 핀(52)으로부터 거리(D2)로 배치된다. 도 7a는, 핀들(52) 간의 거리(D1)가 작은, 예를 들어 미리결정된 문턱값(아래에서 더 논의됨)보다 거리(D1)가 작은 시나리오를 도시한다. 위에서 논의된 바와 같이, 작은 거리(D1)는 약 22 nm 내지 약 200 nm의 범위 내에 있을 수 있다. 도 7b는, 핀들(52) 간의 거리(D1)가 큰, 예를 들어 미리결정된 문턱값(아래에서 더 논의됨)보다 거리(D1)가 큰 시나리오를 도시한다. 위에서 논의된 바와 같이, 큰 거리(D1)는 약 22 nm 내지 약 800 nm의 범위 내에 있을 수 있다.
게이트 스택들(74)의 폭(W2)은 종종 게이트 스택들(74)의 임계 치수(critical dimension)로 지칭된다. 더 작은 임계 치수들에서, 게이트 스택들(74)의 부분들이 변형될 수 있다. 도 7b는 변형된 게이트 스택들(74)의 평면도이다. 변형된 게이트 스택들(74) 각각은 보이드(82)를 포함한다. 게이트 스택들(74)의 부분들은, 게이트 스택들(74)의 열팽창 계수(coefficient of thermal expansion; CTE)가 주변의 유전체 재료들[예를 들어, 제 1 ILD(66) 및 STI 영역들(56)(도 6a 내지 도 6c를 보라)]의 CTE보다 작기 때문에 변형된다. 열 처리 후, 주변의 유전체는 핀들(52)보다 더 수축될 수 있다. 주변의 유전체들의 수축은 게이트 스택들(74)을 당겨서 분리되게 하여, 보이드들(82)이 형성되게 한다. 변형의 양은 주변의 유전체의 체적(volume)에 의존한다. 핀들(52) 원위(distal)에 있는 게이트 스택들(74)의 부분들은 더 큰 체적의 유전체에 의해 둘러싸이고, 따라서 이 부분들의 더 많은 변형이 일어난다. 핀들(52)에 근접해 있는 게이트 스택들(74)의 부분들은 더 작은 체적의 유전체에 의해 둘러싸이고, 따라서 이 부분들의 더 적은 변형이 일어난다(또는 실질적으로 변형이 일어나지 않음). 핀들(52) 간의 거리(D1)가 (도 7a에 도시된 바와 같이) 작을 때, 게이트 스택들(74)의 변형이 핀들(52) 간에 실질적으로 일어나지 않는다. 핀들(52) 간의 거리(D1)가 (도 7b에 도시된 바와 같이) 클 때, 게이트 스택들(74)의 변형이 핀들(52) 간에 일어난다.
변형 때문에, 게이트 스택들(74)은 다중 폭들을 갖는다. 게이트 스택들(74)의 폭(W2)은 게이트 스택들(74)의 변형되지 않은 부분들의 폭(예를 들어, 핀들(52) 위의 부분들의 폭들)이다. 환언하면, 폭(W2)은 게이트 스택들(74)의 가장 좁은 부분들에서 측정된, 게이트 스택들(74)의 가장 좁은 폭이다.
보이드들(82)의 형성은 게이트 스택들(74)이 제대로 기능하는 것을 방해하지 않는다. 그러나, 보이드들(82)은 에어 또는 진공인 속성(nature)에 의해 높은 k 값을 갖는다. 보이드들(82) 상에 게이트 접촉부들(78)을 형성하는 것은 게이트 접촉부들(78)과 게이트 스택들(74) 사이의 증가된 계면 저항(interface resistance)을 초래한다. 게이트 접촉부들(78)의 접촉 저항(Rc)은 대체로 게이트 접촉부들(78)과 게이트 스택들(74) 사이의 계면 저항에 의해 결정되고, 이 계면 저항은 접촉 면적들이 작을수록, 예를 들어 게이트 스택들(74)이 작을 때 증가할 수 있다. 접촉 면적은 게이트 접촉부들(78)이 보이드들(82) 상에 있을 때 더 감소될 수 있고, 따라서 게이트 접촉부들(78)의 접촉 저항을 증가시킨다.
일부 실시예들에 따르면, 게이트 접촉부들(78)은, 보이드들(82)이 실질적으로 없는 게이트 스택들(74)의 물리적 결합 부분들에 형성된다. 게이트 접촉부들(78)의 접촉 면적이 따라서 증가될 수 있고, 이에 의해 게이트 접촉부들(78)의 접촉 저항을 감소시킨다. 설계 프로세스 동안, 거리(D2)는 거리(D1)에 따라 결정된다. 특히, 거리(D1)가 제 1의 미리 결정된 문턱값(T1)보다 클 때, 거리(D2)는 제 2의 미리 결정된 문턱값(T2)보다 작게 제한된다. 도 7a는 거리(D1)가 제 1의 미리 결정된 문턱값(T1)보다 작은, 그래서 거리(D2)가 제한되지 않는 시나리오를 도시한다. 도 7b는 거리(D1)가 제 1의 미리 결정된 문턱값(T1)보다 큰, 그래서 거리(D2)가 제한되는 시나리오를 도시한다. 제 1의 미리 결정된 문턱값(T1) 및 제 2의 미리 결정된 문턱값(T2)은 게이트 스택들(74)의 폭(W2)의 배수들로서 규정된다. 일부 실시예들에서, 제 1의 미리 결정된 문턱값(T1)은 게이트 스택들(74)의 폭(W2)의 약 35 배 내지 약 40 배의 범위 내에 있고, 제 2의 미리 결정된 문턱값(T2)은 게이트 스택들(74)의 폭(W2)의 약 10 배 내지 약 13 배의 범위 내에 있다. 또한, 제 1의 미리 결정된 문턱값(T1) 대 제 2의 미리 결정된 문턱값(T2)의 비율은 약 3 내지 약 5의 범위 내에 있을 수 있다.
도 8은 도 7a 및 도 7b의 게이트 접촉부(78)에 대한 실험적 데이터를 도시하는 히트맵(heat map)이다. 도 8에서, X축은 인접해 있는 핀들(52) 간의 간격[예를 들어, 거리(D1)]을 나타내고, Y축은 게이트 접촉부(78)와, 인접해 있는 핀(52) 사이의 간격[예를 들어, 거리(D2)]을 나타내며, 히트맵 상의 값들은 관련 상대적 접촉 저항을 나타낸다. 예를 들어, X축은 약 15 내지 약 75의 범위 내에 있을 수 있고, Y축은 약 5 내지 약 20의 범위 내에 있을 수 있다. 도시된 바와 같이, 거리(D1)가 제 1의 미리 결정된 문턱값(T1)보다 작았을 때, 거리(D2)에 대한 모든 값들은 낮은 접촉 저항을 초래했다. 그러나, 거리(D1)가 제 1의 미리 결정된 문턱값(T1)보다 컸을 때, 제 2의 미리 결정된 문턱값(T2)보다 컸던 거리(D2)는 그래디언트(gradient)(G1)를 따라 급속히 증가하는 상대적 접촉 저항을 초래했다. 예를 들어, 폭(W2)이 약 6 nm인 실시예들에서, 거리(D2)는 거리(D1)가 약 216 nm 이상일 때 약 70 nm보다 작게 제한되고, 거리(D2)는 거리(D1)가 약 216 nm보다 작을 때 제한되지 않는다. 도 8에 도시된 실험적 결과들에 따라 거리들을 제한하는 것은, 게이트 접촉부들(78)이 접촉 저항을 실질적으로 증가시키지 않고 배치되도록 한다.
도 7a 및 도 7b에서 설명된 실시예들은 동일한 기판 상에 조합될 수 있다. 예를 들어, 기판의 제 1 영역에서, 핀들(52) 간의 거리(D1)가 제 1의 미리 결정된 문턱값(T1)보다 작게 제한될 수 있다. 그러한 제한은 제 1 영역에서의 보이드들(82)의 형성을 방지하거나 감소시킬 수 있다. 마찬가지로, 기판의 제 2 영역에서, 핀들(52) 간의 거리(D1)는 제 1의 미리 결정된 문턱값(T1)보다 클 수 있고, 핀들(52)과 게이트 접촉부들(78) 사이의 거리(D2)는 제 2의 미리 결정된 문턱값(T2)보다 작게 제한된다. 그러한 제한은 제 2 영역 내의 보이드들(82) 상에 게이트 접촉부들(78)을 형성하는 것을 회피하는 것을 도울 수 있다.
본원에서 사용되는 바와 같이, 폭들(W1 및 W2)을 “제한하는 것”은 핀들(52) 및 게이트 접촉부들(78)에 대한 설계 프로세스 동안 제한들을 부과하는 것을 지칭한다. 설계 프로세스가 완료된 후, 설계는, 예를 들어 셀 라이브러리(cell library)에 저장될 수 있다. 셀 라이브러리는 이어서 대응하는 FinFET을 제조하기 위해 사용될 수 있다.
도 9a는 일부 다른 실시예들에 따른, 게이트 접촉부(78) 레이아웃을 예시한다. 도 9a는 도 6a 내지 도 6c의 구조물의 일부 피처들을 도시하는 평면도이다. 특히, 핀들(52) 중 2개의 핀들(52)이 도시되고, 각각의 개별적인 핀(52)은, 게이트 스택들(74)을 형성하는 금속 라인들의 말단에 인접해 있다. 게이트 접촉부들(78)은 게이트 스택들(74)에 물리적으로 결합되고, 금속 라인들의 말단들로부터 거리(D3)로 배치된다.
게이트 스택들(74)을 형성할 때, 금속 라인들의 말단들에 보이드들(82)이 또한 형성될 수 있다. 위에서 언급된 바와 같이, 더미 게이트 유전체들(58) 및 더미 게이트 전극들(60)은, 핀들(52)의 채널 영역들을 노출시키는 리세스들(68)을 형성하고, 리세스들(68) 내에 게이트 스택들(74)을 형성함으로써 대체된다. 리세스들(68)을 형성하기 위한 에칭 단계(들)가 라운드형 말단들을 갖는 리세스들(68)을 초래한다. 위에서 언급된 바와 같이, 게이트 스택들(74)은 가령 ALD 프로세스로, 리세스들(68) 내에 도전성 재료를 퇴적함으로써 형성된다. 리세스들(68)의 라운드형 말단들은 리세스들(68)의 주요 부분들보다 좁고, ALD 프로세스는 불완전한 갭 충전 특성들을 가질 수 있다. 이와 같이, 보이드들(82)이 라운드형 말단들 근방에, 게이트 스택들(74)의 말단들에 형성될 수 있다. 보이드들(82)은 금속 라인들의 말단들로부터 거리(D4)로 배치된다. 일부 실시예들에서, 거리(D4)는 약 50 nm 내지 약 90 nm의 범위 내에 있다.
일부 실시예들에 따르면, 게이트 접촉부들(78)은, 보이드들(82)이 실질적으로 없는 게이트 스택들(74)의 물리적 결합 부분들에 형성된다. 따라서 게이트 접촉부들(78)의 접촉 저항이 감소될 수 있다. 설계 프로세스 동안, 거리(D3)는 게이트 스택들(74)의 폭(W2) 및 게이트 접촉부들(78)의 폭(W3)에 따라 결정된다. 특히, 거리(D3)는 거리(D4), 적어도 폭(W2)의 절반과 폭(W3)의 절반의 합보다 큰데, 예를 들어, D3은 D3>D4 및 D3>0.5*W2+0.5*W3에 따라 제한된다. 일부 실시예들에서, 거리(D3)는 약 91 nm 내지 약 500 nm의 범위 내에 있다. 이와 같이, 게이트 접촉부들(78)이 형성될 때, 보이드들(82)이 게이트 접촉부들(78)과 금속 라인들의 말단들 사이에 측방으로 배치된다. 거리(D3)는 보이드들(82) 상의 게이트 접촉부들(78)의 형성을 회피하는 것을 도울만큼 충분히 크다.
금속 라인들의 말단들에 있는 핀들(52) 간의 거리(D1)는 더 큰 거리(D3)를 수용하도록 더 클 수 있다. 특히, 도 9a의 실시예에서의 거리(D1)는 도 7a 및 도 7b의 실시예들에서의 거리(D1)보다 크다. 일부 실시예들에서, 금속 라인들의 말단들에 있는 핀들(52) 간의 거리(D1)는 약 442 nm 내지 약 1000 nm의 범위 내에 있다.
도 9b는 일부 다른 실시예들에 따른, 게이트 접촉부(78) 레이아웃을 예시한다. 도 9b는 도 6a 내지 도 6c의 구조물의 일부 피처들을 도시하는 평면도이다. 도 9b의 실시예는 도 9a의 실시예와 유사하지만, 다중 폭들의 게이트 스택들(74)을 포함한다. 예를 들어, 제 1 세트의 게이트 스택들(74A)은 폭(W2,1)을 가질 수 있고, 제 2 세트의 게이트 스택들(74B)은 폭(W2,2)을 가질 수 있으며, 폭(W2,1)은 폭(W2,2)보다 크다. 일부 실시예들에서, 폭(W2,1)은 약 67 nm 내지 약 151 nm의 범위 내에 있고, 폭(W2,2)은 약 67 nm 내지 약 151 nm 범위 내에 있다.
도 10 내지 도 12는 일부 실시예들에 따른, 게이트 접촉부들(78)을 형성하기 위한 프로세스에서의 중간 스테이지들의 평면도들이다. 도 13은 결과적인 구조물의 3차원도이다. 다중 게이트 스택들(74)이 도시되었고, 각각의 개별 게이트 스택(74)이 2개의 핀들(52) 위에서 연장되는 연속적인 금속 라인들로서 초기에 형성된다. 게이트 스택들(74)은 다중 트랜지스터들[각각의 트랜지스터는 하나 또는 복수의 핀(52)을 포함할 수 있음]의 핀들(52)을 처음부터 가로지르도록 형성될 수 있다. 핀들(52) 간의 거리(D1)는 후속하여 수행될 라인 커팅을 수용할만큼 크다. 특히, 도 10의 실시예에서의 거리(D1)는 도 7a 및 도 7b의 실시예들에서의 거리(D1)보다 크다. 일부 실시예들에서, 핀들(52) 간의 거리(D1)는 약 350 nm 내지 약 1000 nm의 범위 내에 있다.
도 10에서, 각각의 개별 게이트 스택(74)은 개구부(86)를 형성하기 위해 영역(84)에서 커팅된다. 개구부(86)는 또한, 제 1 ILD(66)와 같이 게이트 스택들(74) 주위에 유전체층들 내에 형성될 수 있다. 커팅 후, 연속적인 금속 라인들이 더 작은 금속 라인들로 절단된다. 커팅은 허용가능한 포토리소그래피 및 에칭 프로세스들에 의해 수행될 수 있다. 예를 들어, 포토레지스트가 형성되고, 영역(84)을 노출시키기 위해 패터닝될 수 있다. 이어서 패터닝된 포토레지스트를 에칭 마스크로서 사용하여, 게이트 스택들(74)에 하나 이상의 에칭 프로세스가 수행될 수 있다. 이어서 가령 애싱 프로세스(ashing process)에 의해 포토레지스트가 제거될 수 있다. 커팅 후, 각각의 게이트 스택(74)이 단일 트랜지스터[트랜지스터는 하나 또는 복수의 핀(52)을 포함할 수 있음]의 핀들(52)을 가로지를 수 있다. 연속적인 금속 라인을 형성하고 이 금속 라인을 커팅함으로써, 금속 라인들의 말단들에의 보이드들의 형성이 회피될 수 있다. 각각의 게이트 스택(74)의 말단들에는 따라서 보이드들이 없다.
도 11에서, 개구부(86)는 유전체 재료(88)로 충전된다. 유전체 재료(88)는 실리콘 질화물, 실리콘 산화질화물, 실리콘 산화물, 실리콘 탄화물 등일 수 있고, 유전체층을 블랭킷 퇴적하고 개구부(86)의 외측에 있는 유전체 재료(88)의 부분들을 제거하기 위해 유전체층을 평탄화함으로써 형성될 수 있다. 커팅된 금속 라인들을 유전체 재료(88)의 남아있는 부분들이 서로 격리시킨다.
도 12에서, 커팅된 게이트 스택들(74)에 접촉되는 게이트 접촉부들(78)이 형성된다. 게이트 접촉부들(78)은 커팅된 게이트 스택들(74)에 물리적으로 결합되고, 금속 라인들의 말단들로부터[예를 들어, 유전체 재료(88)로부터] 동일한 거리(D3)로 배치된다. 보이드들의 형성이 회피되었기 때문에, 도 10 내지 도 13의 실시예에서의 거리(D3)는 도 9a 및 도 9b의 실시예들에서의 거리(D3)보다 작을 수 있다. 일부 실시예들에서, 거리(D3)는 약 91 nm 내지 약 500 nm의 범위 내에 있다. 게이트 접촉부들(78)은 보이드들과의 접촉을 회피할 필요없이 커팅된 게이트 스택들(74)의 말단들에 형성될 수 있다.
실시예들은 이점들을 달성할 수 있다. 큰 거리(D1)만큼 이격된 핀들(52)에 대해 핀들(52)과 게이트 접촉부들(78) 사이의 거리(D2)(도 7b를 보라)를 제한함으로써, 보이드들(82) 상의 게이트 접촉부들(78)의 형성이 회피될 수 있다. 게이트 접촉부들과 게이트 스택 금속 라인들의 말단들 사이의 거리(D3)를 증가시킴으로써, 보이드들(82) 상의 게이트 접촉부들(78)의 형성이 또한 회피될 수 있다. 게이트 접촉부들(78)의 접촉 면적이 따라서 증가될 수 있고, 이에 의해 게이트 접촉부들(78)의 접촉 저항을 감소시킨다. 최종적으로, 긴 게이트 스택 금속 라인들을 초기에 형성하고 이 라인들을 커팅함으로써, 보이드들의 형성이 회피될 수 있고, 게이트 접촉부들(78)이 보이드들과의 접촉을 회피할 필요없이, 커팅된 게이트 스택들(74)의 말단들에 형성될 수 있다.
실시예에서, 방법은, 기판으로부터 연장되는 제 1 핀을 형성하는 단계; 기판으로부터 연장되는 제 2 핀 - 제 2 핀은 제 1 핀으로부터 제 1 거리만큼 이격됨 - 을 형성하는 단계; 제 1 핀 및 제 2 핀 위에 금속 게이트 스택을 형성하는 단계; 금속 게이트 스택 위에 제 1 층간 유전체를 퇴적하는 단계; 및 금속 게이트 스택에 물리적으로 접촉되도록 제 1 층간 유전체를 관통하여 연장되는 게이트 접촉부 - 게이트 접촉부는 제 1 핀과 제 2 핀 사이에 측방으로 배치되고, 게이트 접촉부는 제 1 핀으로부터 제 2 거리만큼 이격됨 - 를 형성하는 단계를 포함하고, 제 2 거리는, 제 1 거리가 제 1의 미리 결정된 문턱값 이상일 때 제 2의 미리 결정된 문턱값보다 작다.
방법의 일부 실시예들에서, 금속 게이트 스택은 다중 폭들을 갖고, 다중 폭들 중 가장 좁은 폭을 갖는 금속 게이트 스택의 일부분이 제 1 핀 위에 배치된다. 방법의 일부 실시예들에서, 제 1의 미리 결정된 문턱값은, 금속 게이트 스택의 가장 좁은 폭의 35 배 내지 40 배의 범위 내에 있다. 방법의 일부 실시예들에서, 제 2의 미리 결정된 문턱값은, 금속 게이트 스택의 가장 좁은 폭의 10 배 내지 13 배의 범위 내에 있다. 방법의 일부 실시예들에서, 금속 게이트 스택의 가장 좁은 폭은 6 nm 내지 300 nm의 범위 내에 있다. 일부 실시예들에서, 방법은, 금속 게이트 스택 주위에 제 2 층간 유전체를 퇴적하는 단계를 더 포함하고, 제 2 층간 유전체가 형성된 후, 금속 게이트 스택의 제 1 부분이 보이드를 포함한다. 방법의 일부 실시예들에서, 게이트 접촉부는 금속 게이트 스택의 제 2 부분에 물리적으로 접촉되고, 금속 게이트 스택의 제 1 부분은 제 1 핀 원위에 있고, 금속 게이트 스택의 제 2 부분은 제 1 핀 근방에 있다. 방법의 일부 실시예들에서, 금속 게이트 스택의 제 1 부분 및 금속 게이트 스택의 제 2 부분은, 제 1 핀과 제 2 핀 사이에 측방으로 배치된다.
실시예에서, 방법은, 기판으로부터 연장되는 제 1 핀을 형성하는 단계; 제 1 핀 위에 더미 게이트 스택을 형성하는 단계; 더미 게이트 스택을 따라 제 1 층간 유전체를 퇴적하는 단계; 더미 게이트 스택을 금속 게이트 스택 - 금속 게이트 스택의 말단은 라운드형이고, 금속 게이트 스택은 보이드를 포함하며, 보이드는 금속 게이트 스택의 라운드형 말단으로부터 제 1 거리로 배치됨 - 으로 대체하는 단계; 금속 게이트 스택 및 제 1 층간 유전체 위에 제 2 층간 유전체를 형성하는 단계; 및 금속 게이트 스택의 제 1 부분 - 금속 게이트 스택의 제 1 부분은 금속 게이트 스택의 라운드형 말단으로부터 제 2 거리로 배치되고, 제 2 거리는 제 1 거리보다 큼 - 에 물리적으로 접촉되도록 제 2 층간 유전체를 관통하여 연장되는 게이트 접촉부를 형성하는 단계를 포함한다.
방법의 일부 실시예들에서, 제 1 거리는 50 nm 내지 90 nm의 범위 내에 있고, 제 2 거리는 91 nm 내지 500 nm의 범위 내에 있다. 방법의 일부 실시예들에서, 제 1 핀은 제 1 폭을 갖고, 게이트 접촉부는 제 2 폭을 가지며, 제 2 거리는 제 1 폭의 절반과 제 2 폭의 절반의 합보다 크다. 방법의 일부 실시예들에서, 제 1 핀은 금속 게이트 스택의 라운드형 말단에 인접해 있다. 방법의 일부 실시예들에서, 더미 게이트 스택을 금속 게이트 스택으로 대체하는 단계는, 라운드형 말단을 갖는 리세스를 형성하기 위해 더미 게이트 스택을 에칭하는 단계; 및 리세스를 금속으로 충전하는 단계 - 충전하는 단계 동안 보이드가 형성됨 - 를 더 포함한다.
실시예에서, 방법은, 기판으로부터 연장되는 제 1 핀을 형성하는 단계; 기판으로부터 연장되는 제 2 핀을 형성하는 단계; 제 1 핀 및 제 2 핀 위에 금속 라인을 형성하는 단계; 금속 라인을 제 1 금속 게이트 스택 및 제 2 금속 게이트 스택 - 제 1 금속 게이트 스택은 제 1 핀 위에 있고, 제 2 금속 게이트 스택은 제 2 핀 위에 있음 - 으로 분리하기 위해 제 1 영역을 따라 금속 라인을 커팅하는 단계; 제 1 금속 게이트 스택 및 제 2 금속 게이트 스택 위에 제 1 층간 유전체를 퇴적하는 단계; 제 1 금속 게이트 스택에 물리적으로 접촉되도록 제 1 층간 유전체를 관통하여 연장되는 제 1 게이트 접촉부 - 제 1 게이트 접촉부는 제 1 영역으로부터 제 1 거리로 배치됨 - 를 형성하는 단계; 및 제 2 금속 게이트 스택에 물리적으로 접촉되도록 제 1 층간 유전체를 관통하여 연장되는 제 2 게이트 접촉부 - 제 2 게이트 접촉부는 제 1 영역으로부터 제 1 거리로 배치됨 - 를 형성하는 단계를 포함한다.
방법의 일부 실시예들에서, 금속 라인을 커팅하는 단계는, 금속 라인을 관통하는 제 1 개구부를 형성하기 위해 제 1 영역 내의 금속 라인을 에칭하는 단계; 및 제 1 개구부 내에 유전체 재료를 형성하는 단계를 포함한다. 방법의 일부 실시예들에서, 제 1 층간 유전체는 또한 유전체 재료 위에 배치된다. 일부 실시예들에서, 방법은, 금속 라인에 인접하게 게이트 스페이서들 - 게이트 스페이서들 사이에서 유전체 재료가 연장됨 - 을 형성하는 단계를 더 포함한다. 일부 실시예들에서, 방법은, 게이트 스페이서들 주위에 제 2 층간 유전체를 형성하는 단계를 더 포함한다. 방법의 일부 실시예들에서, 제 1 핀 및 제 1 금속 게이트 스택은 제 1 트랜지스터의 부분이고, 제 2 핀 및 제 2 금속 게이트 스택은 제 2 트랜지스터의 부분이다. 방법의 일부 실시예들에서, 제 1 금속 게이트 스택 및 제 2 금속 게이트 스택의 말단들에는 보이드들이 없다.
상술한 것은 당업자가 본 개시의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예와 동일한 목적을 실행하거나 및/또는 동일한 장점을 달성하도록, 다른 프로세스 및 구조를 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는, 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경, 대체, 및 개조를 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
실시예 1. 방법에 있어서,
기판으로부터 연장되는 제 1 핀을 형성하는 단계;
상기 기판으로부터 연장되는 제 2 핀 - 상기 제 2 핀은 상기 제 1 핀으로부터 제 1 거리만큼 이격됨 - 을 형성하는 단계;
상기 제 1 핀 및 상기 제 2 핀 위에 금속 게이트 스택을 형성하는 단계;
상기 금속 게이트 스택 위에 제 1 층간 유전체(inter-layer dielectric)를 퇴적하는 단계; 및
상기 금속 게이트 스택에 물리적으로 접촉되도록 상기 제 1 층간 유전체를 관통하여 연장되는 게이트 접촉부 - 상기 게이트 접촉부는 상기 제 1 핀과 상기 제 2 핀 사이에 측방으로(laterally) 배치되고, 상기 게이트 접촉부는 상기 제 1 핀으로부터 제 2 거리만큼 이격됨 - 를 형성하는 단계를 포함하고,
상기 제 2 거리는, 상기 제 1 거리가 제 1의 미리 결정된 문턱값 이상일 때 제 2의 미리 결정된 문턱값보다 작은 것인, 방법.
실시예 2. 실시예 1에 있어서, 상기 금속 게이트 스택은 다중 폭들을 갖고, 상기 다중 폭들 중 가장 좁은 폭을 갖는 상기 금속 게이트 스택의 일부분이 상기 제 1 핀 위에 배치되는 것인, 방법.
실시예 3. 실시예 2에 있어서, 상기 제 1의 미리 결정된 문턱값은, 상기 금속 게이트 스택의 가장 좁은 폭의 35 배 내지 40 배의 범위 내에 있는 것인, 방법.
실시예 4. 실시예 2에 있어서, 상기 제 2의 미리 결정된 문턱값은, 상기 금속 게이트 스택의 가장 좁은 폭의 10 배 내지 13 배의 범위 내에 있는 것인, 방법.
실시예 5. 실시예 2에 있어서, 상기 금속 게이트 스택의 가장 좁은 폭은 6 nm 내지 300 nm의 범위 내에 있는 것인, 방법.
실시예 6. 실시예 1에 있어서,
상기 금속 게이트 스택 주위에 제 2 층간 유전체를 퇴적하는 단계를 더 포함하고, 상기 제 2 층간 유전체가 형성된 후, 상기 금속 게이트 스택의 제 1 부분이 보이드(void)를 포함하는 것인, 방법.
실시예 7. 실시예 6에 있어서, 상기 게이트 접촉부는 상기 금속 게이트 스택의 제 2 부분에 물리적으로 접촉되고, 상기 금속 게이트 스택의 제 1 부분은 상기 제 1 핀 원위(distal)에 있고, 상기 금속 게이트 스택의 제 2 부분은 상기 제 1 핀 근방에 있는 것인, 방법.
실시예 8. 실시예 7에 있어서, 상기 금속 게이트 스택의 제 1 부분 및 상기 금속 게이트 스택의 제 2 부분은, 상기 제 1 핀과 상기 제 2 핀 사이에 측방으로 배치되는 것인, 방법.
실시예 9. 방법에 있어서,
기판으로부터 연장되는 제 1 핀을 형성하는 단계;
상기 제 1 핀 위에 더미 게이트 스택을 형성하는 단계;
상기 더미 게이트 스택을 따라 제 1 층간 유전체를 퇴적하는 단계;
상기 더미 게이트 스택을 금속 게이트 스택 - 상기 금속 게이트 스택의 말단(end)은 라운드형이고, 상기 금속 게이트 스택은 보이드를 포함하며, 상기 보이드는 상기 금속 게이트 스택의 라운드형 말단으로부터 제 1 거리로 배치됨 - 으로 대체하는 단계;
상기 금속 게이트 스택 및 상기 제 1 층간 유전체 위에 제 2 층간 유전체를 형성하는 단계; 및
상기 금속 게이트 스택의 제 1 부분 - 상기 금속 게이트 스택의 제 1 부분은 상기 금속 게이트 스택의 라운드형 말단으로부터 제 2 거리로 배치되고, 상기 제 2 거리는 상기 제 1 거리보다 큼 - 에 물리적으로 접촉되도록 상기 제 2 층간 유전체를 관통하여 연장되는 게이트 접촉부를 형성하는 단계를 포함하는, 방법.
실시예 10. 실시예 9에 있어서, 상기 제 1 거리는 50 nm 내지 90 nm의 범위 내에 있고, 상기 제 2 거리는 91 nm 내지 500 nm의 범위 내에 있는 것인, 방법.
실시예 11. 실시예 9에 있어서, 상기 제 1 핀은 제 1 폭을 갖고, 상기 게이트 접촉부는 제 2 폭을 가지며, 상기 제 2 거리는 상기 제 1 폭의 절반과 상기 제 2 폭의 절반의 합보다 큰 것인, 방법.
실시예 12. 실시예 9에 있어서, 상기 제 1 핀은 상기 금속 게이트 스택의 라운드형 말단에 인접해 있는 것인, 방법.
실시예 13. 실시예 9에 있어서, 상기 더미 게이트 스택을 금속 게이트 스택으로 대체하는 단계는,
라운드형 말단을 갖는 리세스를 형성하기 위해 상기 더미 게이트 스택을 에칭하는 단계; 및
상기 리세스를 금속으로 충전하는 단계 - 상기 충전하는 단계 동안 상기 보이드가 형성됨 - 를 더 포함하는 것인, 방법.
실시예 14. 방법에 있어서,
기판으로부터 연장되는 제 1 핀을 형성하는 단계;
상기 기판으로부터 연장되는 제 2 핀을 형성하는 단계;
상기 제 1 핀 및 상기 제 2 핀 위에 금속 라인을 형성하는 단계;
상기 금속 라인을 제 1 금속 게이트 스택 및 제 2 금속 게이트 스택 - 상기 제 1 금속 게이트 스택은 상기 제 1 핀 위에 있고, 상기 제 2 금속 게이트 스택은 상기 제 2 핀 위에 있음 - 으로 분리하기 위해 제 1 영역을 따라 상기 금속 라인을 커팅하는 단계;
상기 제 1 금속 게이트 스택 및 상기 제 2 금속 게이트 스택 위에 제 1 층간 유전체를 퇴적하는 단계;
상기 제 1 금속 게이트 스택에 물리적으로 접촉되도록 상기 제 1 층간 유전체를 관통하여 연장되는 제 1 게이트 접촉부 - 상기 제 1 게이트 접촉부는 상기 제 1 영역으로부터 제 1 거리로 배치됨 - 를 형성하는 단계; 및
상기 제 2 금속 게이트 스택에 물리적으로 접촉되도록 상기 제 1 층간 유전체를 관통하여 연장되는 제 2 게이트 접촉부 - 상기 제 2 게이트 접촉부는 상기 제 1 영역으로부터 상기 제 1 거리로 배치됨 - 를 형성하는 단계를 포함하는, 방법.
실시예 15. 실시예 14에 있어서, 상기 금속 라인을 커팅하는 단계는,
상기 금속 라인을 관통하는 제 1 개구부를 형성하기 위해 상기 제 1 영역 내의 상기 금속 라인을 에칭하는 단계; 및
상기 제 1 개구부 내에 유전체 재료를 형성하는 단계를 포함하는 것인, 방법.
실시예 16. 실시예 15에 있어서, 상기 제 1 층간 유전체는 또한 상기 유전체 재료 위에 배치되는 것인, 방법.
실시예 17. 실시예 15에 있어서,
상기 금속 라인에 인접하게 게이트 스페이서들 - 상기 게이트 스페이서들 사이에서 상기 유전체 재료가 연장됨 - 을 형성하는 단계를 더 포함하는, 방법.
실시예 18. 실시예 17에 있어서,
상기 게이트 스페이서들 주위에 제 2 층간 유전체를 형성하는 단계를 더 포함하는, 방법.
실시예 19. 실시예 14에 있어서, 상기 제 1 핀 및 상기 제 1 금속 게이트 스택은 제 1 트랜지스터의 부분이고, 상기 제 2 핀 및 상기 제 2 금속 게이트 스택은 제 2 트랜지스터의 부분인 것인, 방법.
실시예 20. 실시예 14에 있어서, 상기 제 1 금속 게이트 스택 및 상기 제 2 금속 게이트 스택의 말단들에는 보이드들이 없는 것인, 방법.

Claims (10)

  1. 방법에 있어서,
    기판으로부터 연장되는 제 1 핀을 형성하는 단계;
    상기 기판으로부터 연장되는 제 2 핀 - 상기 제 2 핀은 상기 제 1 핀으로부터 제 1 거리만큼 이격됨 - 을 형성하는 단계;
    상기 제 1 핀 및 상기 제 2 핀 위에 금속 게이트 스택을 형성하는 단계;
    상기 금속 게이트 스택 위에 제 1 층간 유전체(inter-layer dielectric)를 퇴적하는 단계; 및
    상기 금속 게이트 스택에 물리적으로 접촉되도록 상기 제 1 층간 유전체를 관통하여 연장되는 게이트 접촉부 - 상기 게이트 접촉부는 상기 제 1 핀과 상기 제 2 핀 사이에 측방으로(laterally) 배치되고, 상기 게이트 접촉부는 상기 제 1 핀으로부터 제 2 거리만큼 이격됨 - 를 형성하는 단계를 포함하고,
    상기 제 2 거리는, 상기 제 1 거리가 제 1의 미리 결정된 문턱값 이상일 때 제 2의 미리 결정된 문턱값보다 작은 것인, 방법.
  2. 제 1 항에 있어서, 상기 금속 게이트 스택은 다중 폭들을 갖고, 상기 다중 폭들 중 가장 좁은 폭을 갖는 상기 금속 게이트 스택의 일부분이 상기 제 1 핀 위에 배치되는 것인, 방법.
  3. 제 2 항에 있어서, 상기 제 1의 미리 결정된 문턱값은, 상기 금속 게이트 스택의 가장 좁은 폭의 35 배 내지 40 배의 범위 내에 있는 것인, 방법.
  4. 제 2 항에 있어서, 상기 제 2의 미리 결정된 문턱값은, 상기 금속 게이트 스택의 가장 좁은 폭의 10 배 내지 13 배의 범위 내에 있는 것인, 방법.
  5. 제 2 항에 있어서, 상기 금속 게이트 스택의 가장 좁은 폭은 6 nm 내지 300 nm의 범위 내에 있는 것인, 방법.
  6. 제 1 항에 있어서,
    상기 금속 게이트 스택 주위에 제 2 층간 유전체를 퇴적하는 단계를 더 포함하고, 상기 제 2 층간 유전체가 형성된 후, 상기 금속 게이트 스택의 제 1 부분이 보이드(void)를 포함하는 것인, 방법.
  7. 제 6 항에 있어서, 상기 게이트 접촉부는 상기 금속 게이트 스택의 제 2 부분에 물리적으로 접촉되고, 상기 금속 게이트 스택의 제 1 부분은 상기 제 1 핀 원위(distal)에 있고, 상기 금속 게이트 스택의 제 2 부분은 상기 제 1 핀 근방에 있는 것인, 방법.
  8. 제 7 항에 있어서, 상기 금속 게이트 스택의 제 1 부분 및 상기 금속 게이트 스택의 제 2 부분은, 상기 제 1 핀과 상기 제 2 핀 사이에 측방으로 배치되는 것인, 방법.
  9. 방법에 있어서,
    기판으로부터 연장되는 제 1 핀을 형성하는 단계;
    상기 제 1 핀 위에 더미 게이트 스택을 형성하는 단계;
    상기 더미 게이트 스택을 따라 제 1 층간 유전체를 퇴적하는 단계;
    상기 더미 게이트 스택을 금속 게이트 스택 - 상기 금속 게이트 스택의 말단(end)은 라운드형이고, 상기 금속 게이트 스택은 보이드를 포함하며, 상기 보이드는 상기 금속 게이트 스택의 라운드형 말단으로부터 제 1 거리로 배치됨 - 으로 대체하는 단계;
    상기 금속 게이트 스택 및 상기 제 1 층간 유전체 위에 제 2 층간 유전체를 형성하는 단계; 및
    상기 금속 게이트 스택의 제 1 부분 - 상기 금속 게이트 스택의 제 1 부분은 상기 금속 게이트 스택의 라운드형 말단으로부터 제 2 거리로 배치되고, 상기 제 2 거리는 상기 제 1 거리보다 큼 - 에 물리적으로 접촉되도록 상기 제 2 층간 유전체를 관통하여 연장되는 게이트 접촉부를 형성하는 단계를 포함하는, 방법.
  10. 방법에 있어서,
    기판으로부터 연장되는 제 1 핀을 형성하는 단계;
    상기 기판으로부터 연장되는 제 2 핀을 형성하는 단계;
    상기 제 1 핀 및 상기 제 2 핀 위에 금속 라인을 형성하는 단계;
    상기 금속 라인을 제 1 금속 게이트 스택 및 제 2 금속 게이트 스택 - 상기 제 1 금속 게이트 스택은 상기 제 1 핀 위에 있고, 상기 제 2 금속 게이트 스택은 상기 제 2 핀 위에 있음 - 으로 분리하기 위해 제 1 영역을 따라 상기 금속 라인을 커팅하는 단계;
    상기 제 1 금속 게이트 스택 및 상기 제 2 금속 게이트 스택 위에 제 1 층간 유전체를 퇴적하는 단계;
    상기 제 1 금속 게이트 스택에 물리적으로 접촉되도록 상기 제 1 층간 유전체를 관통하여 연장되는 제 1 게이트 접촉부 - 상기 제 1 게이트 접촉부는 상기 제 1 영역으로부터 제 1 거리로 배치됨 - 를 형성하는 단계; 및
    상기 제 2 금속 게이트 스택에 물리적으로 접촉되도록 상기 제 1 층간 유전체를 관통하여 연장되는 제 2 게이트 접촉부 - 상기 제 2 게이트 접촉부는 상기 제 1 영역으로부터 상기 제 1 거리로 배치됨 - 를 형성하는 단계를 포함하는, 방법.
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