KR102365108B1 - 집적회로 장치 - Google Patents

집적회로 장치 Download PDF

Info

Publication number
KR102365108B1
KR102365108B1 KR1020170097818A KR20170097818A KR102365108B1 KR 102365108 B1 KR102365108 B1 KR 102365108B1 KR 1020170097818 A KR1020170097818 A KR 1020170097818A KR 20170097818 A KR20170097818 A KR 20170097818A KR 102365108 B1 KR102365108 B1 KR 102365108B1
Authority
KR
South Korea
Prior art keywords
layer
spacer
contact
contact plug
spacer layer
Prior art date
Application number
KR1020170097818A
Other languages
English (en)
Other versions
KR20190013342A (ko
Inventor
류지 토미타
이준곤
김철성
현상진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020170097818A priority Critical patent/KR102365108B1/ko
Priority to US15/871,628 priority patent/US10283600B2/en
Priority to CN201810254456.9A priority patent/CN109390337B/zh
Publication of KR20190013342A publication Critical patent/KR20190013342A/ko
Application granted granted Critical
Publication of KR102365108B1 publication Critical patent/KR102365108B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H01L29/4991—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material comprising an air gap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs

Abstract

집적회로 장치는, 핀형 활성 영역을 갖는 기판; 상기 기판 상에서 상기 핀형 활성 영역과 교차하는 게이트 구조물; 상기 게이트 구조물의 양 측벽 상에 배치되는 스페이서 구조물로서, 상기 게이트 구조물의 양 측벽의 적어도 일부분과 접촉하는 제1 스페이서층과, 상기 제1 스페이서층 상에 배치되며 상기 제1 스페이서층보다 낮은 유전 상수를 갖는 제2 스페이서층을 포함하는 스페이서 구조물; 상기 게이트 구조물 양 측에 배치되는 소스/드레인 영역; 및 상기 소스/드레인 영역과 전기적으로 연결되는 제1 콘택 구조물로서, 상기 소스/드레인 영역 상에 배치되는 제1 콘택 플러그와, 상기 제1 콘택 플러그 상에 배치되는 제1 금속성 캡핑층을 포함하는 상기 제1 콘택 구조물을 포함한다.

Description

집적회로 장치{Integrated Circuit devices}
본 발명의 기술적 사상은 집적회로 장치에 관한 것으로, 더욱 상세하게는, 핀형 활성 영역을 포함하는 집적회로 장치에 관한 것이다.
전자 제품의 경박 단소화 경향에 따라 집적회로 장치의 고집적화에 대한 요구가 증가하고 있다. 집적회로 장치의 다운스케일링에 따라, 트랜지스터의 단채널 효과(short channel effect)가 발생하여 집적회로 장치의 신뢰성이 저하되는 문제가 있다. 단채널 효과를 감소시키기 위하여 핀형 활성 영역을 포함하는 집적회로 장치가 제안되었다. 그러나, 디자인 룰이 감소함에 따라 상기 핀형 활성 영역에 대한 전기적 연결을 제공하는 콘택 구조물의 사이즈 또한 감소된다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 감소된 사이즈를 가지면서도, 신뢰성 있는 전기적 연결을 제공하는 콘택 구조물을 갖는 집적회로 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 집적회로 장치는, 핀형 활성 영역을 갖는 기판; 상기 기판 상에서 상기 핀형 활성 영역과 교차하는 게이트 구조물; 상기 게이트 구조물의 양 측벽 상에 배치되는 스페이서 구조물로서, 상기 게이트 구조물의 양 측벽의 적어도 일부분과 접촉하는 제1 스페이서층과, 상기 제1 스페이서층 상에 배치되며 상기 제1 스페이서층보다 낮은 유전 상수를 갖는 제2 스페이서층을 포함하는 스페이서 구조물; 상기 게이트 구조물 양 측에 배치되는 소스/드레인 영역; 상기 소스/드레인 영역과 전기적으로 연결되는 제1 콘택 구조물로서, 상기 소스/드레인 영역 상에 배치되는 제1 콘택 플러그와, 상기 제1 콘택 플러그 상에 배치되는 제1 금속성 캡핑층을 포함하는 상기 제1 콘택 구조물을 포함한다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 집적회로 장치는, 핀형 활성 영역을 갖는 기판; 상기 기판 상에서 상기 핀형 활성 영역과 교차하는 게이트 구조물; 상기 게이트 구조물의 양 측벽 상에 배치되며, 로우-k 물질을 포함하는 스페이서 구조물; 상기 게이트 구조물 양 측에 배치되는 소스/드레인 영역; 상기 소스/드레인 영역과 전기적으로 연결되는 제1 콘택 구조물로서, 상기 소스/드레인 영역 상에 배치되는 제1 콘택 플러그와, 상기 제1 콘택 플러그 상에 배치되는 제1 금속성 캡핑층을 포함하는 상기 제1 콘택 구조물을 포함하며, 상기 스페이서 구조물의 상면이 상기 제1 금속성 캡핑층의 상면과 동일 레벨에 위치한다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 집적회로 장치는, 핀형 활성 영역을 갖는 기판; 상기 기판 상에서 상기 핀형 활성 영역과 교차하는 게이트 구조물; 상기 게이트 구조물의 양 측벽 상에 배치되며, 로우-k 물질을 포함하는 스페이서 구조물; 상기 게이트 구조물 양 측에 배치되는 소스/드레인 영역; 상기 소스/드레인 영역과 전기적으로 연결되는 제1 콘택 구조물로서, 상기 소스/드레인 영역 상에 배치되는 제1 콘택 플러그와, 상기 제1 콘택 플러그 상에 배치되는 제1 금속성 캡핑층을 포함하는 상기 제1 콘택 구조물; 및 상기 게이트 구조물과 전기적으로 연결되는 제2 콘택 구조물로서, 상기 게이트 구조물 상에 배치되는 제2 콘택 플러그와, 상기 제2 콘택 플러그 상에 배치되는 제2 금속성 캡핑층을 포함하는 상기 제2 콘택 구조물을 포함한다.
본 발명의 기술적 사상에 따르면, 제1 콘택 구조물은 제1 콘택 플러그와, 제1 콘택 플러그 상에서 제1 콘택 플러그와 다른 금속 물질을 포함하는 제1 금속성 캡핑층을 포함할 수 있다. 제1 금속성 캡핑층은 제1 콘택 플러그의 상면 전체를 커버하며, 게이트 구조물 측벽에 에어 스페이서 또는 로우-k 물질의 스페이서를 형성하기 위한 예비 스페이서의 제거 공정에서 제1 콘택 플러그가 산화되거나 손상되는 것을 방지할 수 있다.
도 1은 예시적인 실시예들에 따른 집적회로 장치를 나타내는 레이아웃도이다.
도 2는 도 1의 A-A' 선 및 B-B' 선을 따른 단면도이고, 도 3은 도 2의 C 부분의 확대도이다.
도 4는 예시적인 실시예들에 따른 집적회로 장치의 단면도이다.
도 5는 예시적인 실시예들에 따른 집적회로 장치의 단면도이다.
도 6은 예시적인 실시예들에 따른 집적회로 장치의 단면도이다.
도 7은 예시적인 실시예들에 따른 집적회로 장치의 단면도이다.
도 8은 예시적인 실시예들에 따른 집적회로 장치의 단면도이다.
도 9는 예시적인 실시예들에 따른 집적회로 장치의 단면도이다.
도 10은 예시적인 실시예들에 따른 집적회로 장치의 단면도이다.
도 11 내지 도 17은 예시적인 실시예들에 따른 집적회로 장치의 제조 방법을 나타내는 단면도들이다.
도 18 내지 도 21은 예시적인 실시예들에 따른 집적회로 장치의 제조 방법을 나타내는 단면도들이다.
도 22 내지 도 24는 예시적인 실시예들에 따른 집적회로 장치의 제조 방법을 나타내는 단면도들이다.
도 25는 예시적인 실시예들에 따른 집적회로 장치의 제조 방법을 나타내는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 집적회로 장치(100)를 나타내는 레이아웃도이다. 도 2는 도 1의 A-A' 선 및 B-B' 선을 따른 단면도이고, 도 3은 도 2의 C 부분의 확대도이다. 도 1에서는 편의상 집적회로 장치(100)의 일부 구성만이 도시되었다.
도 1 내지 도 3를 참조하면, 기판(110)의 상면(110F1)으로부터 핀형 활성 영역(FA)이 돌출되어 배치될 수 있다. 핀형 활성 영역(FA)은 기판(110)의 상면(110F1)에 평행한 제1 방향(도 1의 X 방향)을 따라 연장될 수 있다. 기판(110) 상에는 핀형 활성 영역(FA)의 양 측벽의 하부(lower portion)를 덮는 소자 분리막(112)이 배치될 수 있다.
예시적인 실시예들에 있어서, 기판(110)은 Si 또는 Ge와 같은 IV 족 반도체, SiGe 또는 SiC와 같은 IV-IV 족 화합물 반도체, 또는 GaAs, InAs, 또는 InP와 같은 III-V 족 화합물 반도체를 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 핀형 활성 영역(FA)은 PMOS 트랜지스터를 구성하는 활성 영역일 수 있고, 또는 NMOS 트랜지스터를 구성하는 활성 영역일 수 있다.
핀형 활성 영역(FA) 및 소자 분리막(112) 상에는 기판(110)의 상면(110F1)에 평행한 제2 방향(도 2의 Y 방향)을 따라 연장되는 게이트 구조물(120)이 배치될 수 있다. 게이트 구조물(120)은 게이트 전극(122), 게이트 절연층(124), 및 게이트 캡핑층(126)을 포함할 수 있다.
게이트 전극(122)은 도 1에서 도시된 바와 같이 제2 방향(도 1의 Y 방향)을 따라 연장되는 게이트 라인(GL)에 대응될 수 있다. 게이트 전극(122)은 도핑된 폴리실리콘, 금속, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 게이트 전극(122)은 Al, Cu, Ti, Ta, W, Mo, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에 있어서, 게이트 전극(122)은 일함수 금속 함유층 및 갭필 금속막을 포함할 수 있다. 상기 일함수 금속 함유층은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 예시적인 실시예들에서, 게이트 전극(122)은 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있으나, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다.
게이트 절연층(124)은 게이트 전극(122)의 바닥면과 측벽 상에서 제2 방향을 따라 연장되도록 배치될 수 있다. 게이트 절연층(124)은 게이트 전극(122)과 핀형 활성 영역(FA)와의 사이 및 게이트 전극(122)과 소자 분리막(112)의 상면과의 사이에 개재될 수 있다. 게이트 절연층(124)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들면, 게이트 절연층(124)으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물 (zirconium oxide), 알루미늄 산화물 (aluminum oxide), HfO2 - Al2O3 합금, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
게이트 전극(122) 상에는 게이트 캡핑층(126)이 배치될 수 있다. 게이트 캡핑층(126)은 게이트 전극(122)의 상면을 커버하며 제2 방향(도 1의 Y 방향)을 따라 연장될 수 있다. 예시적인 실시예들에 있어서, 게이트 캡핑층(126)은 실리콘 질화물을 포함할 수 있다. 게이트 캡핑층(126)은 자기정렬 콘택(self-aligned contact) 형성을 위한 마스크로 작용할 수 있다.
게이트 구조물(120)의 양 측벽 상에는 스페이서 구조물(130)이 배치될 수 있다. 스페이서 구조물(130)은 게이트 구조물(120)의 양 측벽 상에서 게이트 구조물(120)의 연장 방향을 따라 연장될 수 있다. 예시적인 실시예들에 있어서, 스페이서 구조물(130)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄화질화물(SiCN), 실리콘 산화탄화질화물(SiOCN) 또는 이들의 조합을 포함할 수 있다.
예시적인 실시예들에 있어서, 스페이서 구조물(130)은 서로 다른 물질로 이루어진 복수의 층들을 포함할 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 스페이서 구조물(130)은 게이트 구조물(120)의 측벽의 적어도 일부분 상에 형성되는 제1 스페이서층(132)과, 제1 스페이서층(132)에 의해 둘러싸진 제2 스페이서층(134)을 포함할 수 있다. 예시적인 실시예들에서, 제1 스페이서층(132)은 실리콘 질화물, 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다. 제2 스페이서층(134)은 제1 스페이서층(132)보다 유전 상수가 낮은 절연 물질을 포함할 수 있고, 예를 들어 제2 스페이서층(134)은 에어 공간을 포함할 수 있다. 예를 들어, 제2 스페이서층(134)은 제1 스페이서층(132)의 측벽에 의해 한정되는 빈 공간을 가리킬 수 있고, 상기 빈 공간 내에 에어가 채워질 수 있다. 스페이서 구조물(130)이 유전 상수가 낮은 절연 물질로 구성되는 제2 스페이서층(134)을 포함함에 따라 스페이서 구조물(130)에 의한 기생 커패시턴스가 감소될 수 있다.
게이트 구조물(120)의 양 측의 핀형 활성 영역(FA)에는 소스/드레인 영역(114)이 배치될 수 있다. 소스/드레인 영역(114)은 도핑된 SiGe 막, 도핑된 Ge 막, 도핑된 SiC 막, 또는 도핑된 InGaAs 막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 게이트 구조물(120) 양 측의 핀형 활성 영역(FA) 일부분을 제거하여 리세스 영역(R1)을 형성하고, 에피택시 공정에 의해 리세스 영역(R1) 내부를 채우는 반도체층을 성장시킴에 의해 소스/드레인 영역(114)이 형성될 수 있다.
예를 들어 핀형 활성 영역(FA)이 NMOS 트랜지스터를 위한 활성 영역일 때, 소스/드레인 영역(114)은 도핑된 SiC을 포함할 수 있고, 핀형 활성 영역(FA)이 PMOS 트랜지스터를 위한 활성 영역일 때 소스/드레인 영역(114)은 도핑된 SiGe를 포함할 수 있다.
또한 소스/드레인 영역(114)은 서로 조성을 달리하는 복수의 반도체층들로 구성될 수 있다. 예를 들어, 소스/드레인 영역(114)은 리세스 영역(R1) 내를 순차적으로 채우는 하부 반도체층(도시 생략), 상부 반도체층(도시 생략) 및 캡핑 반도체층(도시 생략)을 포함할 수 있다. 상기 하부 반도체층, 상부 반도체층 및 캡핑 반도체층은 각각 SiGe를 포함하고 Si과 Ge의 함량을 달리할 수 있다.
소스/드레인 영역(114) 상에는 제1 콘택 구조물(140)이 배치될 수 있다. 예시적인 실시예들에 있어서, 제1 콘택 구조물(140)은 자기정렬 콘택일 수 있고, 제1 콘택 구조물(140) 측벽의 적어도 일부분이 스페이서 구조물(130)의 측벽과 정렬될 수 있다. 예를 들어, 제1 콘택 구조물(140)의 측벽은 제1 스페이서층(132) 측벽과 접촉할 수 있다.
제1 콘택 구조물(140)은 제1 콘택 플러그(142), 도전 배리어층(144), 및 제1 금속성 캡핑층(146)을 포함할 수 있다.
예시적인 실시예들에서, 제1 콘택 플러그(142)는 코발트(Co), 니켈(Ni), 루테늄(Ru), 구리(Cu), 알루미늄(Al), 이들의 실리사이드, 또는 이들의 합금 중 적어도 하나로 이루어질 수 있다. 예를 들어, 제1 콘택 플러그(142)는 코발트(Co)를 포함할 수 있다. 예시적인 실시예들에서, 제1 콘택 플러그(142)는 텅스텐(W)을 포함하지 않을 수 있다.
도전 배리어층(144)은 제1 콘택 플러그(142)의 측벽을 둘러싸도록 배치될 수 있고, 제1 콘택 플러그(142)와 스페이서 구조물(130) 사이에 개재될 수 있다. 도전 배리어층(144)은 Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다.
제1 금속성 캡핑층(146)은 제1 콘택 플러그(142) 및 도전 배리어층(144) 상에 배치될 수 있다. 제1 금속성 캡핑층(146)은 제1 콘택 플러그(142)의 상면의 실질적으로 전체를 커버할 수 있다. 제1 금속성 캡핑층(146)은 텅스텐(W), 텅스텐 질화물(WN), 알루미늄 질화물(AlN), 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 탄탈륨 실리콘 질화물(TaSiN) 또는 이들의 조합으로 구성될 수 있다.
예시적인 실시예들에서, 제1 금속성 캡핑층(146)은 제1 콘택 플러그(142) 및 도전 배리어층(144) 상에 선택적 금속 증착 공정(selective metal deposition process)에 의해 형성될 수 있다. 이에 따라, 도 3에 예시적으로 도시된 바와 같이, 제1 금속성 캡핑층(146)은 제1 콘택 플러그(142)의 상면 및 도전 배리어층(144) 상면의 실질적으로 전체 면적을 커버할 수 있고, 제1 금속성 캡핑층(146)의 측면은 제1 콘택 플러그(142)의 외측벽 또는 도전 배리어층(144)의 외측벽과 정렬될 수 있다.
도 3에 예시적으로 도시된 바와 같이, 제1 금속성 캡핑층(146)의 상면은 스페이서 구조물(130)의 상면과 동일 평면 상에 위치할 수 있고, 제1 스페이서층(132)이 제1 금속성 캡핑층(146) 측면을 둘러쌀 수 있다. 또한 제1 콘택 플러그(142)의 상면 레벨(LV1)은 스페이서 구조물(130)의 상면 레벨(LV2)보다 낮을 수 있다.
예시적인 실시예들에서, 제1 콘택 플러그(142) 및 도전 배리어층(144) 상에 제1 금속성 캡핑층(146)을 형성하고, 게이트 구조물(120) 측벽 상의 예비 스페이서(도 13의 220 참조)를 제거한 후, 스텝 커버리지 특성이 우수하지 못한 절연 물질을 사용하여 상기 제거된 공간의 적어도 일부분(예를 들어 상기 제거된 공간의 상측 입구)을 채우는 제1 스페이서층(132)을 형성하고, 제1 스페이서층(132) 상부를 평탄화함에 의해, 에어 공간을 포함하는 스페이서 구조물(130)이 형성될 수 있다. 상기 예비 스페이서(220)의 제거 단계에서 제1 금속성 캡핑층(146)이 제1 콘택 플러그(142)의 산화 또는 손상을 방지하며, 상기 평탄화 단계에서 제1 금속성 캡핑층(146)의 상면과 제1 스페이서층(132)의 상면이 동일 평면에 위치하도록 형성될 수 있다.
도 3에 도시된 바와 같이, 제1 콘택 구조물(140)은 제1 방향(X 방향)을 따라 제1 폭(W1)을 가질 수 있고, 도전 배리어층(144)은 제1 방향(X 방향)을 따라 제1 두께(T1)를 가질 수 있다. 예시적인 실시예들에서, 도전 배리어층(144)의 제1 두께(T1)는 제1 폭(W1)의 약 2 내지 20%일 수 있으나, 이에 한정되는 것은 아니다. 제1 콘택 구조물(140)의 제1 폭(W1)에 대하여 도전 배리어층(144)의 제1 두께(T1)의 크기는 상대적으로 작을 수 있고, 이에 따라 제1 콘택 플러그(142)의 부피(또는 제1 콘택 플러그(142)의 단면적)가 상대적으로 클 수 있다.
예를 들어, 제1 콘택 플러그(142)가 코발트(Co) 등의 금속 물질을 포함할 때, 텅스텐(W)을 포함하는 콘택 플러그를 형성하는 경우에 사용되는 불소를 포함하는 소스 물질이 사용되지 않을 수 있다. 상기 불소를 포함하는 소스 물질이 사용되는 경우에는, 상기 불소를 포함하는 소스 물질 또는 이에 의한 반응 부산물이 스페이서 구조물(130) 등을 손상시키는 것을 방지하기 위하여 일반적으로 두꺼운 두께의 도전 배리어층을 형성할 필요가 있다.
그러나, 전술한 바와 같이, 제1 콘택 플러그(142)가 코발트(Co) 등의 금속 물질을 포함함에 따라 불소를 포함하는 소스 물질이 사용되지 않을 수 있고, 도전 배리어층(144)의 제1 두께(T1)는 상대적으로 작고 제1 콘택 플러그(142)의 부피(또는 제1 콘택 플러그(142)의 단면적)가 상대적으로 클 수 있다. 따라서, 제1 콘택 구조물(140)은 상대적으로 낮은 저항(resistance)을 가질 수 있다.
게이트 구조물(120) 상에는 제2 콘택 구조물(150)이 배치될 수 있다. 예시적인 실시예들에 있어서, 제2 콘택 구조물(150) 측벽의 적어도 일부분이 스페이서 구조물(130)의 측벽과 정렬될 수 있다. 제2 콘택 구조물(150)의 측벽은 제1 스페이서층(132) 측벽과 접촉할 수 있으나, 이에 한정되는 것은 아니다.
제2 콘택 구조물(150)은 제2 콘택 플러그(152), 도전 배리어층(154), 및 제2 금속성 캡핑층(156)을 포함할 수 있다.
예시적인 실시예들에서, 제1 콘택 플러그(152), 도전 배리어층(154), 및 제2 금속성 캡핑층(156)의 물질은 제1 콘택 플러그(142), 도전 배리어층(144), 및 제1 금속성 캡핑층(146)에 대하여 설명한 내용을 참조할 수 있다. 예시적인 실시예들에서, 제1 콘택 플러그(152), 도전 배리어층(154), 및 제2 금속성 캡핑층(156)은 각각 제1 콘택 플러그(142), 도전 배리어층(144), 및 제1 금속성 캡핑층(146)의 형성 공정과 동일한 단계에서 형성될 수 있다.
예시적인 실시예들에서, 제2 금속성 캡핑층(156)의 상면은 제1 금속성 캡핑층(146)의 상면과 동일 평면 상에 위치할 수 있다.
선택적으로, 소스/드레인 영역(114)과 제1 콘택 구조물(140) 사이에는 실리사이드층(160)이 형성될 수 있다. 실리사이드층(160)은 금속 실리사이드 물질을 포함할 수 있다.
게이트 구조물(120), 스페이서 구조물(130), 및 제1 및 제2 콘택 구조물(140, 150) 상에는 식각 정지층(162)이 형성될 수 있고, 식각 정지층(162) 상에 제1 층간 절연막(164)이 형성될 수 있다. 식각 정지층(162)은 실리콘 질화물, 실리콘 산질화물, 또는 알루미늄 산화물 등 제1 층간 절연막(164)과 식각 선택비를 갖는 물질을 포함할 수 있다. 제1 층간 절연막(164)은 실리콘 산화물, TEOS 막, 또는 약 2.2 ~ 2.4의 초저유전상수를 가지는 ULK (ultra low K) 막으로 이루어질 수 있다. 상기 ULK 막은 SiOC 막 또는 SiCOH 막을 포함할 수 있다.
제1 비아(172)는 제1 콘택 구조물(140)에 연결될 수 있고, 제1 비아(172)의 측벽 및 바닥면을 도전 배리어층(174)이 둘러쌀 수 있다. 제2 비아(176)는 제2 콘택 구조물(150)에 연결될 수 있고, 제2 비아(176)의 측벽 및 바닥면을 도전 배리어층(178)이 둘러쌀 수 있다. 제1 비아(172) 및 제2 비아(176) 상에는 배선층(182)이 형성될 수 있다. 제1 비아(172), 제2 비아(176) 및 배선층(182) 측벽을 제1 층간 절연막(164)이 둘러쌀 수 있다. 도 2에서는 제1 층간 절연막(164)이 하나의 층으로 구성된 것으로 도시되었으나, 이와는 달리 제1 층간 절연막(164)은 복수의 절연층이 적층된 구조를 가질 수도 있다.
전술한 집적회로 장치(100)에 따르면, 제1 및 제2 콘택 구조물(140, 150)은 각각 제1 및 제2 콘택 플러그(142, 152) 상면 상에 배치되는 제1 및 제2 금속성 캡핑층(146, 156)을 포함할 수 있다. 제1 및 제2 금속성 캡핑층(146, 156)은 게이트 구조물(120) 측벽에 에어 스페이서 또는 로우-k 물질의 스페이서를 형성하기 위한 예비 스페이서의 제거 공정에서 제1 및 제2 콘택 플러그(142, 152)가 산화되거나 손상되는 것을 방지할 수 있다. 또한 제1 및 제2 콘택 플러그(142, 152)는 상대적으로 낮은 저항을 가질 수 있다. 따라서, 콘택 구조물(140, 150)은 작은 사이즈를 가지면서도, 신뢰성 있는 전기적 연결을 제공할 수 있다. 또한, 스페이서 구조물(130)이 에어 공간을 포함하는 제2 스페이서층(134)을 포함함에 따라 집적회로 장치(100)는 감소된 기생 커패시턴스를 가질 수 있다.
도 4는 예시적인 실시예들에 따른 집적회로 장치(100A)의 단면도이다. 도 4에서 도 3의 단면에 대응되는 단면이 도시되었다. 도 4에서 도 1 내지 도 3에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 4를 참조하면, 스페이서 구조물(130A)은 제1 콘택 구조물(140)의 상부 측벽을 둘러싸는 제1 스페이서층(132A)과, 제1 콘택 구조물(140)의 하부 측벽을 둘러싸며 에어 공간을 포함하는 제2 스페이서층(134A)을 포함할 수 있다. 제2 스페이서층(134A)은 게이트 구조물(120)의 하부 측벽과 제1 콘택 구조물(140)의 하부 측벽에 의해 한정되는 에어 공간을 가리킬 수 있다.
예시적인 실시예들에서, 제1 콘택 플러그(142) 및 도전 배리어층(144) 상에 제1 금속성 캡핑층(146)을 형성하고, 게이트 구조물(120) 측벽 상의 예비 스페이서(도 13의 220 참조)를 제거한 후, 스텝 커버리지 특성이 우수하지 못한 절연 물질을 사용하여 상기 제거된 공간의 상부를 커버하는 제1 스페이서층(132A)을 형성하고, 제1 금속성 캡핑층(146)의 상면이 노출될 때까지 제1 스페이서층(132A) 상부를 평탄화함에 의해, 에어 공간을 포함하는 스페이서 구조물(130A)이 형성될 수 있다.
도 5는 예시적인 실시예들에 따른 집적회로 장치(100B)의 단면도이다. 도 5에서 도 1 내지 도 4에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 5를 참조하면, 게이트 구조물(120)은 위로 돌출된 상면 프로파일을 갖는 게이트 캡핑층(126)을 포함할 수 있다. 게이트 캡핑층(126)은 자기정렬 스페이서로 작용할 수 있고, 제1 콘택 구조물(140)을 형성하기 위한 제1 콘택홀(도 12의 CPH1 참조)의 식각 공정에서 게이트 캡핑층(126)의 상부 에지 또한 소정의 두께만큼 제거되어, 게이트 캡핑층(126)이 평평하지 않은 상면 형상을 가질 수 있다.
스페이서 구조물(130B)은 제1 콘택 구조물(140)의 하부 측벽을 둘러싸는 에어 공간을 포함하는 제2 스페이서층(132B)과, 제1 콘택 구조물(140)의 상부 측벽을 둘러싸는 제1 스페이서층(132B)을 포함할 수 있다. 제1 스페이서층(132B)은 게이트 캡핑층(126)과 제1 콘택 구조물(140)의 상부 측벽 사이의 공간을 채울 수 있고, 제1 스페이서층(132B)은 게이트 캡핑층(126)의 돌출된 상면 프로파일을 따르는 볼록한 바닥면 프로파일을 가질 수 있다.
도 6은 예시적인 실시예들에 따른 집적회로 장치(100C)의 단면도이다. 도 6에서 도 1 내지 도 5에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 6을 참조하면, 제1 금속성 캡핑층(146)은 제1 콘택 플러그(142)의 측벽(142S)에 대하여 측방향으로 돌출하는 돌출부(146_O)를 구비할 수 있다. 또한 돌출부(146_O)는 도전 배리어층(144)의 측벽에 대하여 측방향으로(즉, 도 6의 X 방향으로) 돌출할 수 있고, 돌출부(146_O)의 에지 부분은 위로 볼록한 상면 프로파일을 가질 수 있다. 돌출부(146_O)의 사이즈 또는 형상은 설명의 편의를 위하여 개략적으로 도시된 것으로서, 도 6에 도시된 돌출부(146_O)의 사이즈 또는 형상은 실제 치수와는 다를 수 있음을 이해할 수 있다.
스페이서 구조물(130C)은 제1 콘택 구조물(140)의 측벽 상에 배치되는 제1 스페이서층(132C)과, 제1 스페이서층(132C) 상에서 에어 공간을 포함하는 제2 스페이서층(134)을 포함할 수 있다. 제1 스페이서층(132C)은 돌출부(146_O)를 둘러쌀 수 있다. 예를 들어, 도 6에 예시적으로 도시된 것과 같이, 제1 스페이서층(132C)은 제1 금속성 캡핑층(146)의 돌출부(146_O)와 수직으로 오버랩되는 위치에서 제1 콘택 플러그(142)의 측벽 상에 배치될 수 있다.
예시적인 실시예들에서, 제1 금속성 캡핑층(146)은 제1 콘택 플러그(142) 및 도전 배리어층(144) 상에 선택적 금속 증착 공정에 의해 형성될 수 있다. 즉, 제1 콘택 플러그(142) 및 도전 배리어층(144)의 노출된 상면을 시드층 또는 템플릿으로 사용하여 제1 금속성 캡핑층(146)이 소정의 두께만큼 형성될 수 있다. 이때, 제1 금속성 캡핑층(146)은 제1 콘택 플러그(142) 및 도전 배리어층(144) 상에서 측방향으로도 소정의 폭만큼 성장될 수 있고, 이에 따라 제1 금속성 캡핑층(146)은 제1 콘택 플러그(142)의 측벽(142S)에 대하여 측방향으로 돌출될 수 있다. 이후, 게이트 구조물(120) 측벽 상의 예비 스페이서(도 13의 220 참조)를 제거한 후, 스텝 커버리지 특성이 우수하지 못한 절연 물질을 사용하여 상기 제거된 공간의 일부를 채우는 제1 스페이서층(132C)을 형성하고, 제1 금속성 캡핑층(146)의 상면이 노출될 때까지 제1 스페이서층(132C) 상부를 평탄화함에 의해, 에어 공간을 포함하는 스페이서 구조물(130C)이 형성될 수 있다. 이에 따라 제1 스페이서층(132C)은 돌출부(146_O)를 둘러싸도록 형성될 수 있다.
도 7은 예시적인 실시예들에 따른 집적회로 장치(100D)의 단면도이다. 도 7에서 도 1 내지 도 6에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 7을 참조하면, 스페이서 구조물(130D)은 제1 스페이서층(132D), 제2 스페이서층(134D), 제3 스페이서층(136) 및 제4 스페이서층(138)을 포함할 수 있다. 제1 스페이서층(132D)은 게이트 구조물(120)의 측벽 상에 콘포말하게 배치되며, 게이트 구조물(120)의 측벽을 따라 수직 방향(도 7의 Z 방향)으로 연장될 수 있고, 제1 스페이서층(132D)의 일부분은 게이트 구조물(120) 양 측의 소스/드레인 영역(114) 상면 상으로 수평 방향으로 연장될 수 있다. 제3 스페이서층(136)은 제1 콘택 구조물(140)의 측벽과 접촉할 수 있다. 제2 스페이서층(134D)은 제1 스페이서층(132D), 제3 스페이서층(136), 및 제1 콘택 구조물(140)의 측벽 일부분에 의해 정의되는 에어 공간을 포함할 수 있다. 제4 스페이서층(138)은 제1 스페이서층(132D) 및 제3 스페이서층(136) 사이에 형성되며, 제2 스페이서층(134D)의 상부를 커버할 수 있다. 제4 스페이서층(138)의 상면은 제1 금속성 캡핑층(146)의 상면과 동일 평면 상에 위치할 수 있다.
예시적인 실시예들에서, 게이트 구조물(120) 측벽 상에 제1 스페이서층(132D), 제2 예비 스페이서층(224), 제3 스페이서층(136)을 포함하는 예비 스페이서(도 18의 220A 참조)를 형성한 후, 제1 콘택 구조물(140)을 형성하고, 예비 스페이서(220A) 중 제2 예비 스페이서층(224)만을 선택적으로 제거할 수 있다. 이후, 스텝 커버리지 특성이 우수하지 못한 절연 물질을 사용하여 상기 제거된 공간의 상부를 커버하는 제4 스페이서층(138)을 형성하고, 제1 금속성 캡핑층(146)의 상면이 노출될 때까지 제4 스페이서층(138) 상부를 평탄화함에 의해, 에어 공간을 포함하는 스페이서 구조물(130D)이 형성될 수 있다.
도 8은 예시적인 실시예들에 따른 집적회로 장치(100E)의 단면도이다. 도 8에서 도 1 내지 도 8에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 8을 참조하면, 스페이서 구조물(130E)은 단일의 제1 스페이서층(132E)을 포함할 수 있다. 게이트 구조물(120)은 위로 돌출된 상면 프로파일을 갖는 게이트 캡핑층(126)을 포함할 수 있고, 제1 스페이서층(132E)은 게이트 구조물(120)과 제1 콘택 구조물(140) 사이의 공간을 완전히 채울 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서층(132E)은 로우-k 물질을 포함할 수 있다. 예를 들어, 상기 로우-k 물질은 3.9보다 작은 유전 상수를 갖는 절연 물질일 수 있다. 예시적인 실시예들에 있어서, 제1 스페이서층(132E)은 SiOxCyNz, SiCxOyHz, 또는 SiCxNy을 포함할 수 있다.
예시적인 실시예들에서, 제1 콘택 플러그(142) 및 도전 배리어층(144) 상에 제1 금속성 캡핑층(146)을 형성하고, 게이트 구조물(120) 측벽 상의 예비 스페이서(도 13의 220 참조)를 제거한 후, 갭필 특성이 우수한 절연 물질을 사용하여 상기 제거된 공간 내부를 채우는 제1 스페이서층(132E)을 형성하고, 제1 금속성 캡핑층(146)의 상면이 노출될 때까지 제1 스페이서층(132E) 상부를 평탄화함에 의해, 로우-k 물질을 포함하는 스페이서 구조물(130E)이 형성될 수 있다.
도 9는 예시적인 실시예들에 따른 집적회로 장치(100F)의 단면도이다. 도 9에서 도 1 내지 도 8에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 9를 참조하면, 스페이서 구조물(130F)은 제1 스페이서층(132D), 제2 스페이서층(134F), 및 제3 스페이서층(136)을 포함할 수 있다. 제1 스페이서층(132D)은 게이트 구조물(120)의 측벽 상에 콘포말하게 배치되며, 게이트 구조물(120)의 측벽을 따라 수직 방향(도 9의 Z 방향)으로 연장될 수 있고, 제1 스페이서층(132D)의 일부분은 게이트 구조물(120) 양 측의 소스/드레인 영역(114) 상면 상으로 수평 방향으로 연장될 수 있다. 제3 스페이서층(136)은 제1 콘택 구조물(140)의 측벽과 접촉할 수 있다. 제2 스페이서층(134F)은 제1 스페이서층(132D) 및 제3 스페이서층(136) 사이에 개재되며, 제1 콘택 구조물(140)의 측벽 일부분과 접촉할 수 있다. 제2 스페이서층(134F)은 로우-k 물질을 포함할 수 있고, 상기 로우-k 물질은 도 8을 참조로 설명한 바를 참조할 수 있다. 제2 스페이서층(134F)의 상면은 제1 금속성 캡핑층(146)의 상면과 동일 평면 상에 위치할 수 있다.
예시적인 실시예들에서, 게이트 구조물(120) 측벽 상에 제1 스페이서층(132D), 제2 예비 스페이서층(224), 제3 스페이서층(136)을 포함하는 예비 스페이서(도 18의 220A 참조)를 형성한 후, 제1 콘택 구조물(140)을 형성하고, 예비 스페이서(220A) 중 제2 예비 스페이서층(224)만을 선택적으로 제거할 수 있다. 이후, 갭필 특성이 우수한 로우-k 절연 물질을 사용하여 상기 제거된 공간의 내부를 채우는 제2 스페이서층(134F)을 형성하고, 제1 금속성 캡핑층(146)의 상면이 노출될 때까지 제2 스페이서층(134F) 상부를 평탄화함에 의해, 스페이서 구조물(130F)이 형성될 수 있다.
도 10은 예시적인 실시예들에 따른 집적회로 장치(100G)의 단면도이다. 도 10에서 도 1 내지 도 9에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 10을 참조하면, 집적회로 장치(100G)는 소스/드레인 영역(114)에 연결되는 제1 하부 콘택 구조물(140L)과 제1 하부 콘택 구조물(140L) 상에 형성되는 제1 상부 콘택 구조물(140U)을 포함할 수 있다. 제1 하부 콘택 구조물(140L)은 도 1 내지 도 3을 참조로 설명한 제1 콘택 구조물(140)과 유사할 수 있다. 제1 상부 콘택 구조물(140U)은 제1 상부 콘택 플러그(142U), 도전 배리어층(144U) 및 제1 상부 금속성 캡핑층(146U)을 포함할 수 있다. 제1 상부 콘택 구조물(140U)은 제1 층간 절연막(164)에 의해 둘러싸일 수 있고, 제1 층간 절연막(164)과 제1 상부 콘택 구조물(140U) 상에는 제2 식각 정지층(192) 및 제2 층간 절연막(194)이 형성될 수 있다.
제2 콘택 구조물(150)은 게이트 구조물(120)과 전기적으로 연결될 수 있고, 제1 상부 콘택 구조물(140U)의 상면과 동일 레벨에 위치하는 상면을 가질 수 있다. 제2 콘택 구조물(150)의 상면은 제1 하부 콘택 구조물(140L)의 상면보다 높은 레벨에 위치할 수 있다.
예시적인 실시예들에서, 소스/드레인 영역(114) 상에 제1 하부 콘택 구조물(140L)을 형성한 후, 제1 하부 콘택 구조물(140L)을 덮는 제1 식각 정지층(162) 및 제1 층간 절연막(164)을 형성하고, 제1 상부 콘택 구조물(140U) 및 제2 콘택 구조물(150) 형성을 위한 제1 상부 콘택홀(CPH1U)(도 25 참조) 및 제2 콘택홀(CPH2A)(도 25 참조)을 형성할 수 있다. 이후 제1 상부 콘택홀(CPH1U) 및 제2 콘택홀(CPH2A) 내벽 상에 제1 상부 콘택 구조물(140U) 및 제2 콘택 구조물(150)을 각각 형성할 수 있다. 제1 상부 콘택 구조물(140U) 및 제2 콘택 구조물(150)의 형성 공정은 동일한 단계에서 수행될 수 있다. 이에 따라 제2 금속성 캡핑층(156)의 상면이 제1 상부 금속성 캡핑층(146U)의 상면과 동일 평면 상에 있을 수 있고, 제2 금속성 캡핑층(156)의 상면이 제1 금속성 캡핑층(146)의 상면보다 높은 레벨 상에 위치할 수 있다.
제1 상부 금속성 캡핑층(146U) 및 제2 금속성 캡핑층(156)은 비아(172, 176)를 형성하기 위한 후속의 식각 공정에서 제1 상부 콘택 플러그(142U) 및 제2 콘택 플러그(152)가 산화되거나 손상되는 것을 방지하는 보호층으로 작용할 수 있다.
도 11 내지 도 17은 예시적인 실시예들에 따른 집적회로 장치(100)의 제조 방법을 나타내는 단면도들이다.
도 11 내지 도 17에서는 도 1의 A-A' 및 B-B' 선을 따른 단면들에 대응하는 단면들이 공정 순서에 따라 도시된다. 도 11 내지 도 17에서, 도 1 내지 도 10에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 11을 참조하면, 기판(110)의 활성 영역 중 일부 영역을 식각하여 기판(110)의 상면(110F1)으로부터 수직 방향으로 돌출되고 일 방향(도 11의 X 방향)으로 연장되는 핀형 활성 영역(FA)을 형성할 수 있다.
기판(110) 상에 핀형 활성 영역(FA)의 양 측벽을 덮는 소자 분리막(112)을 형성할 수 있다. 도시되지는 않았지만, 소자 분리막(112)과 핀형 활성 영역(FA)의 사이에는 핀형 활성 영역(FA)의 측벽을 콘포말하게 덮는 계면막(도시 생략)이 더 형성될 수 있다.
이후, 기판(110) 상에 희생 게이트 절연층(도시 생략), 희생 게이트 도전층(도시 생략), 하드 마스크 패턴(216)을 순차적으로 형성한 후 하드 마스크 패턴(216)을 식각 마스크로 사용하여 상기 희생 게이트 도전층 및 상기 희생 게이트 절연층을 패터닝하여 희생 게이트(214)와 희생 게이트 절연층 패턴(212)을 형성할 수 있다. 여기서, 희생 게이트 절연층 패턴(212), 희생 게이트(214) 및 하드 마스크 패턴(216)을 희생 게이트 구조물(210)로 지칭하도록 한다.
이후, 희생 게이트 구조물(210)을 커버하는 예비 스페이서(220)를 ALD (atomic layer deposition) 공정 또는 CVD (chemical vapor deposition) 공정을 사용하여 형성할 수 있다. 예를 들어, 예비 스페이서(220)는 실리콘 질화물을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 12를 참조하면, 예비 스페이서(220)에 이방성 식각 공정을 수행하여 희생 게이트 구조물(210)의 측벽 상에만 예비 스페이서(220)를 잔류시킬 수 있다.
이후, 예비 스페이서(220) 양측의 핀형 활성 영역(FA)의 일부를 식각하여 리세스 영역(R1)를 형성하고, 리세스 영역(R1) 내부에 소스/드레인 영역(114)을 형성할 수 있다.
예시적인 실시예들에 있어서, 소스/드레인 영역(114)은 리세스 영역(R1) 내벽에 노출된 핀형 활성 영역(FA)의 측벽 및 기판(110) 상면을 시드층으로 하여 에피택시 공정에 의해 형성될 수 있다. 상기 에피택시 공정은 VPE (vapor-phase epitaxy), UHV-CVD (ultra-high vacuum chemical vapor deposition) 등과 같은 CVD 공정, 분자빔 에피택시 (molecular beam epitaxy), 또는 이들의 조합일 수 있다. 상기 에피택시 공정에서, 소스/드레인 영역(114) 형성에 필요한 전구체로서 액상 또는 기상의 전구체를 사용할 수 있다.
소스/드레인 영역(114)은 상기 에피택시 공정에서의 성장 조건을 조절함에 의해 다양한 형상을 갖도록 형성될 수 있다. 예를 들어, 소스/드레인 영역(114)은 소정의 각도로 기울어진 경사면들이 서로 연결되어 형성되는 다각형 형상을 가질 수 있다. 그러나 소스/드레인 영역(114)의 형상이 이에 한정되는 것은 아니며, 핀형 활성 영역(FA)의 물질, 소스/드레인 영역(114)의 물질, 기판(110) 상에 형성되는 트랜지스터의 종류, 에피택시 공정의 조건들 등에 따라 다양한 형상을 가질 수 있다.
이후, 기판(110) 상에 예비 스페이서(220) 및 하드 마스크 패턴(216)(도 11 참조)을 덮는 절연층(도시 생략)을 형성하고, 하드 마스크 패턴(216) 상면이 노출될 때까지 상기 절연층을 평탄화하여 게이트간 절연층(도시 생략)을 형성할 수 있다.
이후, 희생 게이트 구조물(210)(도 11 참조)을 제거하여 예비 스페이서(220) 측벽 사이에 정의되는 게이트 공간(도시 생략)을 형성하고, 상기 게이트 공간의 내벽 상에 게이트 절연층(124)을 형성할 수 있다. 이후 게이트 절연층(124) 상에 상기 게이트 공간 내부를 채우는 도전층(도시 생략)을 형성한 후, 상기 도전층 상부를 에치백함에 의해 게이트 전극(122)을 형성할 수 있다. 이후, 게이트 전극(122) 및 상기 게이트간 절연층 상에 상기 게이트 공간의 잔류 부분을 채우는 절연층(도시 생략)을 형성한 후, 상기 게이트간 절연층 또는 예비 스페이서(220) 상면이 노출될 때까지 상기 절연층 상부를 제거하여 상기 게이트 공간을 채우는 게이트 캡핑층(126)을 형성할 수 있다.
예시적인 실시예들에 있어서, 희생 게이트 구조물(210)의 제거 공정은 습식 식각 공정을 포함할 수 있다. 상기 습식 식각을 수행하기 위하여 예를 들면, HNO3, DHF (diluted fluoric acid), NH4OH, TMAH (tetramethyl ammonium hydroxide), KOH, 또는 이들의 조합으로 이루어지는 에천트를 사용할 수 있다.
이후, 게이트 캡핑층(126) 및 예비 스페이서(220)를 자기정렬 식각 마스크로 사용하여 상기 게이트간 절연층을 식각하여 소스/드레인 영역(113)의 상면을 노출하는 제1 콘택홀(CPH1)을 형성할 수 있다.
이후, 게이트 구조물(120)의 상면 일부를 노출하는 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 게이트 전극(122)의 상면을 노출하는 제2 콘택홀(CPH2)을 형성할 수 있다.
제1 콘택홀(CPH1)과 제2 콘택홀(CPH2)의 내벽 상에 Ti, Ta, TiN, TaN, 또는 이들의 조합을 사용하여 도전 배리어층(144, 154)을 각각 형성할 수 있다.
이후, 도전 배리어층(144, 154) 상에 제1 콘택홀(CPH1)과 제2 콘택홀(CPH2)을 채우는 제1 콘택 플러그(142) 및 제2 콘택 플러그(152)를 각각 형성할 수 있다. 제1 콘택 플러그(142) 및 제2 콘택 플러그(152)는 코발트(Co), 니켈(Ni), 루테늄(Ru), 구리(Cu), 알루미늄(Al), 이들의 실리사이드, 또는 이들의 합금을 사용하여 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 콘택 플러그(142) 및 제2 콘택 플러그(152)는 텅스텐을 포함하지 않을 수 있고, 이러한 경우에 콘택 플러그(142, 152)의 형성 공정에서 불소를 포함하는 소스 물질이 사용되지 않을 수 있다. 따라서, 상기 불소를 포함하는 소스 물질 또는 이에 의한 반응 부산물이 스페이서 구조물(130)(도 3 참조) 또는 상기 게이트간 절연층 등을 손상시키는 것을 방지하기 위하여 두꺼운 두께의 도전 배리어층을 형성할 필요가 없다. 따라서, 상대적으로 작은 제1 두께(T1)(도 3 참조)를 갖는 도전 배리어층(144, 154)을 형성할 수 있고, 제1 콘택 플러그(142) 및 제2 콘택 플러그(152)는 상대적으로 낮은 저항을 가질 수 있다.
도 13을 참조하면, 선택적 금속 증착 공정에 의해 제1 콘택 플러그(142) 및 도전 배리어층(144) 상에 제1 금속성 캡핑층(146)을 형성하고, 제2 콘택 플러그(152) 및 도전 배리어층(154) 상에 제2 금속성 캡핑층(156)을 형성할 수 있다.
상기 선택적 금속 증착 공정은 예를 들어 노출된 예비 스페이서(220) 및 게이트간 절연층(도시 생략)에 대하여 금속성 표면 상에 선택적으로 금속막을 형성하는 방식으로 수행될 수 있다. 예시적인 실시예들에서, 상기 선택적 금속 증착 공정은 약 280 내지 약 350℃의 온도에서 수행될 수 있다. 예시적인 실시예들에서, 상기 선택적 금속 증착 공정은 수소를 캐리어 가스로 사용하여, 약 0.6 이하의 SiH4 / WF6의 유속 비율로서 수행될 수 있다. 예시적인 실시예들에서, 상기 선택적 금속 증착 공정이 수행되기 전에 NH3 또는 H2 플라즈마를 사용한 인-시츄 플라즈마 처리와 같은 전처리 단계가 더 수행될 수 있다. 그러나, 상기 선택적 금속 증착 공정은 전술한 바에 한정되는 것은 아니다.
예시적인 실시예들에서, 제1 금속성 캡핑층(146) 및 제2 금속성 캡핑층(156)은 텅스텐(W), 텅스텐 질화물(WN), 알루미늄 질화물(AlN), 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 탄탈륨 실리콘 질화물(TaSiN)을 사용하여 형성될 수 있다.
도 14를 참조하면, 예비 스페이서(220)(도 13 참조)를 제거하여 콘택 구조물(140, 150)과 게이트 구조물(120) 사이의 공간에 리세스 영역(130R1)이 형성될 수 있다. 리세스 영역(130R1)을 형성하기 위한 상기 제거 공정은 등방성 습식 식각 공정, 등방성 건식 식각 공정, 이방성 식각 공정 등을 포함할 수 있다. 제1 및 제2 콘택 플러그(142, 152)는 제1 및 제2 금속성 캡핑층(146, 156)에 의해 커버되어 외부로 노출되지 않을 수 있고, 상기 제거 공정 동안에 제1 및 제2 콘택 플러그(142, 152)의 산화 또는 손상이 방지될 수 있다.
도 15를 참조하면, 콘택 구조물(140, 150) 및 게이트 구조물(120) 상에 절연 물질을 사용하여 리세스 영역(130R1)(도 14 참조)의 상부를 커버하는 제1 스페이서층(132)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서층(132)은 스텝 커버리지가 우수하지 못한 절연 물질을 사용하여 플라즈마 강화 CVD 공정 등에 의해 형성될 수 있다. 예를 들어 제1 스페이서층(132)은 실리콘 질화물을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 스페이서층(132)은 리세스 영역(130R1)의 내부를 완전히 채우지 못하고, 리세스 영역(130R1) 내에 에어 공간이 잔류할 수 있다. 여기서 상기 에어 공간은 제2 스페이서층(134)으로 지칭할 수 있다.
도 16을 참조하면, 제1 및 제2 금속성 캡핑층(146, 156)의 상면이 노출될 때까지 제1 스페이서층(132) 상부를 평탄화할 수 있다. 이에 따라, 제1 스페이서층(132)과 에어 공간을 포함하는 제2 스페이서층(134)을 구비하는 스페이서 구조물(130)이 형성될 수 있다.
도 17을 참조하면, 게이트 구조물(120), 스페이서 구조물(130), 및 제1 및 제2 금속성 캡핑층(146, 156) 상에 식각 정지층(162) 및 제1 층간 절연막(164)을 순차적으로 형성할 수 있다. 이후, 제1 금속성 캡핑층(146)의 상면을 노출시키는 제1 비아홀(172H)과, 제2 금속성 캡핑층(156)의 상면을 노출시키는 제2 비아홀(176H)을 형성할 수 있다. 이때, 제1 비아홀(172H) 또는 제2 비아홀(176H)과 연통되는 상부 개구부(182H)를 함께 형성할 수 있다.
이후, 제1 층간 절연막(164) 상에 도전층(도시 생략)을 형성함으로써 제1 비아홀(172H) 내벽 상에 도전 배리어층(174)을 형성하고, 제2 비아홀(176H) 내벽 상에 도전 배리어층(178)을 형성할 수 있다.
도 2를 도 17과 함께 참조하면, 제1 비아홀(172H), 제2 비아홀(176H) 및 상부 개구부(182H) 내에 도전층(도시 생략)을 형성하고, 제1 층간 절연막(164) 상면이 노출될 때까지 상기 도전층을 평탄화하여 각각 제1 비아홀(172H), 제2 비아홀(176H) 및 상부 개구부(182H)를 채우는 제1 비아(172), 제2 비아(176) 및 배선층(182)을 형성할 수 있다.
전술한 집적회로 장치(100)의 제조 방법에 따르면, 에어 공간을 포함하는 스페이서 구조물(130)의 형성 공정에서(예를 들어 예비 스페이서(220)의 제거 공정에서) 제1 및 제2 금속성 캡핑층(146, 156)이 제1 및 제2 콘택 플러그(142, 154)가 산화 또는 손상되는 것을 방지하는 보호층으로 작용할 수 있다. 따라서, 상기 방법에 의해 제조된 집적회로 장치(100)는 신뢰성 있는 전기적 연결을 제공할 수 있다.
다른 실시예들에 있어서, 제1 스페이서층(132A)은 리세스 영역(130R1)의 바닥부를 거의 채우지 못하고 콘택 구조물(140, 150) 및 게이트 구조물(120)의 상부 측벽들 상에만 형성될 수도 있다. 이러한 경우에 도 4를 참조로 설명한 스페이서 구조물(130A)을 포함하는 집적회로 장치(100A)가 형성될 수 있다.
다른 실시예들에서, 제1 콘택홀(CPH1)을 형성하기 위한 제거 공정에서 게이트 캡핑층(126)의 상부가 소정 두께만큼 더 소모되어 게이트 캡핑층(126)의 높이가 낮아질 수 있고, 인접한 두 개의 제1 콘택홀(CPH1) 사이에 배치되는 게이트 캡핑층(126) 부분은 위로 돌출된 상면 또는 라운드진 상면을 갖도록 형성될 수 있다. 이러한 경우에, 도 5를 참조로 설명한 스페이서 구조물(130B)을 포함하는 집적회로 장치(100B)가 형성될 수 있다.
도 18 내지 도 21은 예시적인 실시예들에 따른 집적회로 장치(100D)의 제조 방법을 나타내는 단면도들이다.
도 18을 참조하면, 희생 게이트 구조물(210) 상에 복수의 층을 포함하는 예비 스페이서(220A)가 형성될 수 있다. 예비 스페이서(220A)는 희생 게이트 구조물(210) 및 희생 게이트 구조물(210) 양측의 핀형 활성 영역(FA) 상에 순차적으로 적층되는 제1 스페이서층(132D), 제2 예비 스페이서층(224) 및 제3 스페이서층(136)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서층(132D) 및 제3 스페이서층(136)은 제2 예비 스페이서층(224)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제1 스페이서층(132D), 제2 예비 스페이서층(224) 및 제3 스페이서층(136)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 알루미늄 산화물, 폴리실리콘 등으로부터 선택될 수 있다.
이후 도 12 내지 도 13을 참조로 설명한 공정들을 수행하여, 게이트 구조물(120)과 제1 및 제2 콘택 구조물(140, 150)을 형성할 수 있다.
도 19를 참조하면, 제2 예비 스페이서층(224)을 제거하여 제1 스페이서층(132D)과 제3 스페이서층(136) 사이에 리세스 영역(130R2)을 형성할 수 있다. 상기 제거 공정은 제1 스페이서층(132D)과 제3 스페이서층(136)에 대한 제2 예비 스페이서층(224)의 식각 선택비를 사용한 습식 식각 공정 또는 건식 식각 공정일 수 있다. 한편, 리세스 영역(130R2)에 의해 제1 콘택 구조물(140)의 측벽 일부도 함께 노출될 수 있다.
도 20을 참조하면, 콘택 구조물(140, 150) 및 게이트 구조물(120) 상에 절연 물질을 사용하여 리세스 영역(130R2)(도 19 참조)의 상부를 커버하는 제4 스페이서층(138)을 형성할 수 있다.
예를 들어 제4 스페이서층(138)은 스텝 커버리지가 좋지 못한 절연 물질을 사용하여 플라즈마 강화 CVD 공정에 의해 형성될 수 있다. 예를 들어 제4 스페이서층(138)은 실리콘 질화물을 포함할 수 있으나, 이에 한정되는 것은 아니다. 제4 스페이서층(138)은 리세스 영역(130R2)의 내부를 완전히 채우지 못하고, 리세스 영역(130R2) 내에 에어 공간이 잔류할 수 있다. 여기서 상기 에어 공간은 제2 스페이서층(134D)으로 지칭할 수 있다.
도 21을 참조하면, 제1 및 제2 금속성 캡핑층(146, 156)의 상면이 노출될 때까지 제4 스페이서층(138) 상부를 평탄화할 수 있다. 이에 따라, 제1 스페이서층(132D), 에어 공간을 포함하는 제2 스페이서층(134D), 제3 스페이서층(136) 및 제4 스페이서층(138)을 포함하는 스페이서 구조물(130D)이 형성될 수 있다.
이후, 도 17을 참조로 설명한 공정들을 수행하여 집적회로 장치(100D)가 제조될 수 있다.
다른 실시예들에서, 콘택 구조물(140, 150) 및 게이트 구조물(120) 상에 갭필 특성이 우수한 절연 물질을 사용하여 리세스 영역(130R2)(도 19 참조)의 내부를 완전히 채우는 제2 스페이서층(134F)을 형성할 수 있다. 이러한 경우에 도 9를 참조로 설명한 스페이서 구조물(130F)을 포함하는 집적회로 장치(100F)가 제조될 수 있다.
도 22 내지 도 24는 예시적인 실시예들에 따른 집적회로 장치(100E)의 제조 방법을 나타내는 단면도들이다.
우선 도 11 및 도 12를 참조한 공정들을 수행하여 소스/드레인 영역(114), 게이트 구조물(120), 및 게이트 구조물(120) 사이의 게이트간 절연층(도시 생략)이 형성된 구조를 형성할 수 있다.
도 22를 참조하면, 게이트 캡핑층(126) 및 예비 스페이서(220)를 자기정렬 식각 마스크로 사용하여 상기 게이트간 절연층을 식각하여 소스/드레인 영역(114)의 상면을 노출하는 제1 콘택홀(CPH1)을 형성할 수 있다.
제1 콘택홀(CPH1)을 형성하기 위한 제거 공정에서 게이트 캡핑층(126)의 상부가 소정 두께만큼 더 소모되어 게이트 캡핑층(126)의 높이가 낮아질 수 있고, 인접한 두 개의 제1 콘택홀(CPH1) 사이에 배치되는 게이트 캡핑층(126) 부분은 위로 돌출된 상면 또는 라운드진 상면을 갖도록 형성될 수 있다.
이후, 도 12 내지 도 14를 참조로 설명한 공정들을 수행하여 제1 콘택 구조물(140) 및 제2 콘택 구조물(150)을 형성할 수 있다.
이후, 예비 스페이서(220)(도 13 참조)를 제거하고 상기 제거된 공간에 리세스 영역(130R3)을 형성할 수 있다. 게이트 캡핑층(126)의 에지 부분이 낮아진 상면 레벨을 가짐에 따라 리세스 영역(130R3)의 상측이 확장될 수 있다(예를 들어 리세스 영역(130R3)은 도 14를 참조로 설명한 리세스 영역(130R1)에 비하여 넓은 상측 폭을 가질 수 있다).
도 23을 참조하면, 콘택 구조물(140, 150) 및 게이트 구조물(120) 상에 절연 물질을 사용하여 리세스 영역(130R3)(도 22 참조) 내부를 채우는 제1 스페이서층(132E)을 형성할 수 있다.
제1 스페이서층(132E)은 갭필 특성이 우수한 로우-k 물질을 사용하여 형성될 수 있다. 예를 들어 제1 스페이서층(132E)은 스핀 코팅 공정, FCVD (Flowable chemical vapor deposition) 공정 등을 사용하여 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 스페이서층(132E)은 3.9보다 작은 유전 상수를 갖는 절연 물질을 포함할 수 있다. 예를 들어, 제1 스페이서층(132E)은 SiOxCyNz, SiCxOyHz, 또는 SiCxNy을 포함할 수 있다.
도 24를 참조하면, 제1 및 제2 금속성 캡핑층(146, 156)의 상면이 노출될 때까지 제1 스페이서층(132E) 상부를 평탄화할 수 있다. 이에 따라, 제1 스페이서층(132E)의 단일층을 포함하는 스페이서 구조물(130E)이 형성될 수 있다.
전술한 제조 방법에 따르면, 로우-k 물질을 포함하는 스페이서 구조물(130E)의 형성을 위한 예비 스페이서(220)의 제거 공정에서, 제1 및 제2 금속성 캡핑층(146, 156)이 제1 및 제2 콘택 플러그(142, 152)가 산화 또는 손상되는 것을 방지하는 보호층으로 작용할 수 있다. 따라서, 상기 방법에 의해 제조된 집적회로 장치(100E)는 신뢰성 있는 전기적 연결을 제공할 수 있다.
도 25는 예시적인 실시예들에 따른 집적회로 장치(100G)의 제조 방법을 나타내는 단면도이다.
우선 도 11 내지 도 12를 참조로 설명한 공정들을 수행하여, 제1 하부 콘택 구조물(140L)을 형성할 수 있다. 이때, 게이트 전극(122)의 상면을 노출하는 제2 콘택홀(CPH2A)은 형성하지 않을 수 있다.
도 25를 참조하면, 게이트 구조물(120), 스페이서 구조물(130) 및 제1 하부 콘택 구조물(140L) 상에 식각 정지층(162) 및 제1 층간 절연막(164)을 순차적으로 형성할 수 있다. 이후, 제1 하부 콘택 구조물(140L)의 상면을 노출시키는 제1 상부 콘택홀(CPH1U)과 게이트 전극(122)의 상면을 노출시키는 제2 콘택홀(CPH2A)을 형성할 수 있다. 제1 상부 콘택홀(CPH1U)과 제2 콘택홀(CPH2A)을 형성하기 위한 공정은 동시에 수행될 수도 있고, 순차적으로 수행될 수도 있다.
이후, 제1 상부 콘택홀(CPH1U)과 제2 콘택홀(CPH2A)을 각각 채우는 제1 상부 콘택 구조물(140U)과 제2 콘택 구조물(150)을 형성할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 집적회로 장치 120: 게이트 구조물
130: 스페이서 구조물 132: 제1 스페이서층
134: 제2 스페이서층 140: 제1 콘택 구조물
142: 제1 콘택 플러그 144: 도전 배리어층
146: 제1 금속성 캡핑층 150: 제2 콘택 구조물
152: 제2 콘택 플러그 154: 도전 배리어층
156: 제2 금속성 캡핑층 172: 제1 비아
176: 제2 비아 182: 배선층

Claims (10)

  1. 핀형 활성 영역을 갖는 기판;
    상기 기판 상에서 상기 핀형 활성 영역과 교차하고, 두 개의 측벽들을 갖는 게이트 구조물;
    상기 게이트 구조물의 양 측벽 상에 배치되는 스페이서 구조물로서, 상기 게이트 구조물의 양 측벽의 적어도 일부분과 접촉하는 제1 스페이서층과, 상기 제1 스페이서층 상에 배치되며 상기 제1 스페이서층보다 낮은 유전 상수를 갖는 제2 스페이서층을 포함하는 스페이서 구조물;
    상기 게이트 구조물 양 측에 배치되는 소스/드레인 영역; 및
    상기 소스/드레인 영역과 전기적으로 연결되는 제1 콘택 구조물로서, 상기 소스/드레인 영역 상에 배치되는 제1 콘택 플러그와, 상기 제1 콘택 플러그 상에 배치되고 상기 스페이서 구조물과 접촉하는 제1 금속성 캡핑층을 포함하는 상기 제1 콘택 구조물을 포함하는 집적회로 장치.
  2. 제1항에 있어서,
    상기 제1 콘택 플러그는 상기 스페이서 구조물의 측벽과 접촉하며, 상기 제1 금속성 캡핑층의 상면과 상기 스페이서 구조물의 상면이 동일 평면에 위치하는 것을 특징으로 하는 집적회로 장치.
  3. 제1항에 있어서,
    상기 제1 콘택 플러그의 상면이 상기 스페이서 구조물의 상면보다 낮은 레벨에 위치하고, 상기 제1 스페이서층이 상기 제1 금속성 캡핑층의 측벽을 둘러싸는 것을 특징으로 하는 집적회로 장치.
  4. 제1항에 있어서,
    상기 제1 콘택 플러그는 제1 금속을 포함하고,
    상기 제1 금속성 캡핑층은 상기 제1 금속과는 다른 제2 금속을 포함하며,
    상기 제1 금속성 캡핑층이 상기 제1 콘택 플러그의 상면 전체를 커버하는 특징으로 하는 집적회로 장치.
  5. 제1항에 있어서,
    상기 제2 스페이서층은 에어 공간을 포함하며,
    상기 제1 스페이서층은 상기 게이트 구조물의 상부 측벽 및 상기 제1 콘택 플러그의 상부 측벽을 둘러싸며,
    상기 에어 공간은 상기 게이트 구조물의 하부 측벽 및 상기 제1 콘택 플러그의 하부 측벽에 의해 한정되는 것을 특징으로 하는 집적회로 장치.
  6. 제1항에 있어서,
    상기 제2 스페이서층은 에어 공간을 포함하며,
    상기 제1 스페이서층은 상기 게이트 구조물의 상기 측벽을 따라 콘포말하게 연장되고,
    상기 에어 공간은 상기 제1 스페이서층과 상기 제1 콘택 플러그의 측벽의 적어도 일부분 사이에 배치되는 것을 특징으로 하는 집적회로 장치.
  7. 제1항에 있어서,
    상기 제2 스페이서층은 SiOCN, SiCOH, 또는 SiCN 또는 3.9 이하의 유전상수를 갖는 절연 물질을 포함하는 것을 특징으로 하는 집적회로 장치.
  8. 제1항에 있어서,
    상기 제1 금속성 캡핑층의 측면은 적어도 일방향으로 상기 제1 콘택 플러그의 측면에 대하여 돌출되고,
    상기 제1 스페이서층은 상기 제1 금속성 캡핑층과 수직으로 오버랩되는 위치에서 상기 제1 콘택 플러그의 상기 측면 상에 배치되는 것을 특징으로 하는 집적회로 장치.
  9. 제1항에 있어서,
    상기 게이트 구조물과 전기적으로 연결되는 제2 콘택 구조물로서, 상기 게이트 구조물 상에 배치되는 제2 콘택 플러그와, 상기 제2 콘택 플러그 상에 배치되는 제2 금속성 캡핑층을 포함하는 상기 제2 콘택 구조물을 더 포함하는 집적회로 장치.
  10. 제9항에 있어서,
    상기 제2 금속성 캡핑층의 상면은 상기 제1 금속성 캡핑층의 상면과 동일 평면 상에 위치하는 것을 특징으로 하는 집적회로 장치.
KR1020170097818A 2017-08-01 2017-08-01 집적회로 장치 KR102365108B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020170097818A KR102365108B1 (ko) 2017-08-01 2017-08-01 집적회로 장치
US15/871,628 US10283600B2 (en) 2017-08-01 2018-01-15 Integrated circuit device
CN201810254456.9A CN109390337B (zh) 2017-08-01 2018-03-26 集成电路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170097818A KR102365108B1 (ko) 2017-08-01 2017-08-01 집적회로 장치

Publications (2)

Publication Number Publication Date
KR20190013342A KR20190013342A (ko) 2019-02-11
KR102365108B1 true KR102365108B1 (ko) 2022-02-18

Family

ID=65231631

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170097818A KR102365108B1 (ko) 2017-08-01 2017-08-01 집적회로 장치

Country Status (3)

Country Link
US (1) US10283600B2 (ko)
KR (1) KR102365108B1 (ko)
CN (1) CN109390337B (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10453934B1 (en) * 2018-06-11 2019-10-22 International Business Machines Corporation Vertical transport FET devices having air gap top spacer
TWI683418B (zh) * 2018-06-26 2020-01-21 華邦電子股份有限公司 動態隨機存取記憶體及其製造、寫入與讀取方法
US10700180B2 (en) 2018-07-27 2020-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
US10957604B2 (en) * 2018-10-31 2021-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11637186B2 (en) * 2018-11-20 2023-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor having gate contact and source/drain contact separated by a gap
US11024536B2 (en) * 2019-04-18 2021-06-01 International Business Machines Corporation Contact interlayer dielectric replacement with improved SAC cap retention
US20210057273A1 (en) * 2019-08-22 2021-02-25 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier-Less Structures
US11456383B2 (en) 2019-08-30 2022-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a contact plug with an air gap spacer
DE102020114875B4 (de) * 2019-08-30 2024-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Finfet-vorrichtung und verfahren
WO2021045244A1 (ko) * 2019-09-03 2021-03-11 엘지전자 주식회사 무인 비행체의 착륙방법 및 이를 위한 장치
US11527444B2 (en) * 2019-09-25 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Air spacer formation for semiconductor devices
US11094796B2 (en) 2019-09-30 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor spacer structures
DE102019133935B4 (de) * 2019-09-30 2022-11-03 Taiwan Semiconductor Manufacturing Co. Ltd. Verfahren zum ausbilden von transistorabstandshal-terstrukturen
US11329140B2 (en) * 2020-01-17 2022-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11489053B2 (en) 2020-04-09 2022-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11817491B2 (en) * 2020-07-21 2023-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having an air gap along a gate spacer
US11551969B2 (en) * 2020-09-23 2023-01-10 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structure with backside interconnection structure having air gap
US11784218B2 (en) * 2021-01-08 2023-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Gate air spacer protection during source/drain via hole etching
US20220231023A1 (en) * 2021-01-15 2022-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Finfet device and method
US20220231137A1 (en) * 2021-01-19 2022-07-21 Applied Materials, Inc. Metal cap for contact resistance reduction
US20220310398A1 (en) * 2021-03-26 2022-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Contact Resistance Reduction for Transistors
US11682675B2 (en) * 2021-03-30 2023-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field-effect transistor device and method
US11646346B2 (en) * 2021-04-08 2023-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure with air spacer for semiconductor device and method for forming the same
CN113782434A (zh) * 2021-08-12 2021-12-10 上海华力集成电路制造有限公司 一种减小FinFET标准单元面积的方法及其形成的器件
CN113782443A (zh) * 2021-08-31 2021-12-10 上海华力集成电路制造有限公司 一种半导体器件及其形成方法
US20230261068A1 (en) * 2022-02-15 2023-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure with silicide and method for forming the same

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090093100A1 (en) 2007-10-09 2009-04-09 Li-Qun Xia Method for forming an air gap in multilevel interconnect structure
US7868455B2 (en) 2007-11-01 2011-01-11 Taiwan Semiconductor Manufacturing Company, Ltd. Solving via-misalignment issues in interconnect structures having air-gaps
US7824983B2 (en) * 2008-06-02 2010-11-02 Micron Technology, Inc. Methods of providing electrical isolation in semiconductor structures
US8946828B2 (en) 2010-02-09 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having elevated structure and method of manufacturing the same
KR101695902B1 (ko) * 2010-04-20 2017-01-13 삼성전자주식회사 반도체 소자 제조 방법
US8735991B2 (en) * 2011-12-01 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. High gate density devices and methods
US8932911B2 (en) 2013-02-27 2015-01-13 GlobalFoundries, Inc. Integrated circuits and methods for fabricating integrated circuits with capping layers between metal contacts and interconnects
KR102050779B1 (ko) * 2013-06-13 2019-12-02 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
KR20150000546A (ko) * 2013-06-24 2015-01-05 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102154112B1 (ko) 2013-08-01 2020-09-09 삼성전자주식회사 금속 배선들을 포함하는 반도체 장치 및 그 제조 방법
US9159671B2 (en) 2013-11-19 2015-10-13 International Business Machines Corporation Copper wire and dielectric with air gaps
US9117908B2 (en) * 2013-12-16 2015-08-25 Globalfoundries Inc. Methods of forming replacement gate structures for semiconductor devices and the resulting semiconductor products
KR102146705B1 (ko) 2013-12-23 2020-08-21 삼성전자주식회사 반도체 소자의 배선 구조물 및 그 형성 방법
US9129987B2 (en) 2014-01-24 2015-09-08 Global Foundries, Inc. Replacement low-K spacer
US9515172B2 (en) * 2014-01-28 2016-12-06 Samsung Electronics Co., Ltd. Semiconductor devices having isolation insulating layers and methods of manufacturing the same
US9305835B2 (en) 2014-02-26 2016-04-05 International Business Machines Corporation Formation of air-gap spacer in transistor
KR102230198B1 (ko) * 2014-09-23 2021-03-19 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9431294B2 (en) 2014-10-28 2016-08-30 GlobalFoundries, Inc. Methods of producing integrated circuits with an air gap
KR102246880B1 (ko) * 2015-02-10 2021-04-30 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
KR102401486B1 (ko) * 2015-04-22 2022-05-24 삼성전자주식회사 콘택 구조물을 포함하는 반도체 소자 및 그 제조 방법.
US9559184B2 (en) 2015-06-15 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Devices including gate spacer with gap or void and methods of forming the same
KR102354473B1 (ko) 2015-06-15 2022-01-24 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102523125B1 (ko) * 2015-11-27 2023-04-20 삼성전자주식회사 반도체 소자
US9831119B2 (en) * 2015-12-28 2017-11-28 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US9608065B1 (en) 2016-06-03 2017-03-28 International Business Machines Corporation Air gap spacer for metal gates

Also Published As

Publication number Publication date
US20190043959A1 (en) 2019-02-07
CN109390337A (zh) 2019-02-26
KR20190013342A (ko) 2019-02-11
CN109390337B (zh) 2023-07-07
US10283600B2 (en) 2019-05-07

Similar Documents

Publication Publication Date Title
KR102365108B1 (ko) 집적회로 장치
KR102376508B1 (ko) 집적회로 장치 및 그 제조 방법
US10522537B2 (en) Integrated circuit device
US10930752B2 (en) Contact plugs and methods forming same
KR102254863B1 (ko) 반도체 디바이스 구조체 및 이를 형성하기 위한 방법
KR102403734B1 (ko) 집적회로 장치 및 그 제조방법
US11469332B2 (en) Semiconductor device and manufacturing method thereof
US11551972B2 (en) Integrated circuit devices and method of manufacturing the same
KR102387465B1 (ko) 반도체 장치 및 그 제조 방법
US11575044B2 (en) Integrated circuit device
US11488874B2 (en) Semiconductor device with funnel shape spacer and methods of forming the same
US11114535B2 (en) Integrated circuit devices and methods of manufacturing the same
US11011611B2 (en) Semiconductor device with low resistivity contact structure
US20230215866A1 (en) Integrated circuit devices and methods of manufacturing the same
CN113517227B (zh) 半导体器件和形成半导体晶体管器件的方法
US20230114191A1 (en) Forming Seams with Desirable Dimensions in Isolation Regions
US20220328622A1 (en) Contact structure with air spacer for semiconductor device and method for forming the same

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant