CN109390337A - 集成电路装置 - Google Patents

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Abstract

一种集成电路装置包括衬底、栅极结构、间隔件结构、源极/漏极区及第一接触件结构。所述衬底包括鳍型有源区。所述栅极结构与衬底上的鳍型有源区交叉，且具有两侧及两个侧壁。所述间隔件结构设置在栅极结构的两个侧壁上，且包括第一间隔件层及第二间隔件层，第一间隔件层与栅极结构的两个侧壁的至少一部分接触，第二间隔件层设置在第一间隔件层上且具有比第一间隔件层的介电常数低的介电常数。所述源极/漏极区设置在栅极结构的两侧。所述第一接触件结构电连接到源极/漏极区且包括设置在源极/漏极区上的第一接触塞以及设置在第一接触塞上的第一金属顶盖层。

Description

集成电路装置
[相关申请的交叉参考]
本专利申请主张在2017年8月1日在韩国知识产权局提出申请的韩国专利申请第10-2017-0097818号的优先权，所述韩国专利申请的公开内容全文并入本申请供参考。
技术领域
本公开涉及一种集成电路装置。更具体来说，本公开涉及一种包括鳍型有源区的集成电路装置。
背景技术
随着电子产品变得越来越轻且越来越简单，对集成电路装置的高集成度的需要已增加。集成电路装置的尺寸缩减会造成晶体管的短沟道效应(short channel effect)，此会使集成电路装置的可靠性降低。短沟道效应基于晶体管元件的尺寸参数(例如，沟道长度以及源极及漏极结的耗尽层的宽度)而出现。为减小短沟道效应，已提出一种包括鳍型有源区的集成电路装置。然而，随着设计规则缩小，为鳍型有源区提供电连接的接触件结构的尺寸也减小。
发明内容
本公开阐述及提供了一种包括接触件结构的集成电路装置，所述接触件结构在尺寸减小的同时提供可靠的电连接。
根据本公开的一方面，一种集成电路装置包括衬底、栅极结构、间隔件结构、源极/漏极区及第一接触件结构。所述衬底包括鳍型有源区。所述栅极结构与所述衬底上的所述鳍型有源区交叉，且具有两侧及两个侧壁。所述间隔件结构设置在所述栅极结构的两个侧壁上。所述间隔件结构包括第一间隔件层及第二间隔件层。所述第一间隔件层与所述栅极结构的所述两个侧壁的至少一部分接触。所述第二间隔件层设置在所述第一间隔件层上且具有比所述第一间隔件层的介电常数低的介电常数。源极/漏极区设置在所述栅极结构的两侧。所述第一接触件结构电连接到所述源极/漏极区。所述第一接触件结构包括第一接触塞及第一金属顶盖层。所述第一接触塞设置在所述源极/漏极区上。所述第一金属顶盖层设置在所述第一接触塞上。
根据本公开的另一方面，一种集成电路装置包括衬底、栅极结构、间隔件结构、源极/漏极区及第一接触件结构。所述衬底包括鳍型有源区。所述栅极结构与所述衬底上的所述鳍型有源区交叉，且具有两侧及两个侧壁。所述间隔件结构设置在所述栅极结构的两个侧壁上且包含低介电常数材料。源极/漏极区设置在所述栅极结构的两侧。所述第一接触件结构电连接到所述源极/漏极区。所述第一接触件结构包括设置在所述源极/漏极区上的第一接触塞以及设置在所述第一接触塞上的第一金属顶盖层。所述间隔件结构的上表面处于与所述第一金属顶盖层的上表面的水平高度相同的水平高度处。
根据本公开的另一方面，一种集成电路装置包括衬底、栅极结构、间隔件结构、源极/漏极区、第一接触件结构及第二接触件结构。所述衬底包括鳍型有源区。所述栅极结构与所述衬底上的所述鳍型有源区交叉，且具有两侧及两个侧壁。所述间隔件结构设置在所述栅极结构的两个侧壁上且包含低介电常数材料。源极/漏极区设置在所述栅极结构的两侧。所述第一接触件结构电连接到所述源极/漏极区。所述第一接触件结构包括设置在所述源极/漏极区上的第一接触塞以及设置在所述第一接触塞上的第一金属顶盖层。所述第二接触件结构电连接到所述栅极结构。所述第二接触件结构包括设置在所述栅极结构上的第二接触塞以及设置在所述第二接触塞上的第二金属顶盖层。
附图说明
通过结合附图阅读以下详细说明，将更清楚地理解本公开的实施例，在附图中：
图1示出根据示例性实施例的集成电路装置的布局图。
图2示出沿图1所示线A-A'及B-B'截取的剖视图，且图3示出图2所示区C的放大图。
图4示出根据示例性实施例的集成电路装置的剖视图。
图5示出根据示例性实施例的集成电路装置的剖视图。
图6示出根据示例性实施例的集成电路装置的剖视图。
图7示出根据示例性实施例的集成电路装置的剖视图。
图8示出根据示例性实施例的集成电路装置的剖视图。
图9示出根据示例性实施例的集成电路装置的剖视图。
图10示出根据示例性实施例的集成电路装置的剖视图。
图11至图17示出根据示例性实施例的制造集成电路装置的方法的剖视图。
图18至图21示出根据示例性实施例的制造集成电路装置的方法的剖视图。
图22至图24示出根据示例性实施例的制造集成电路装置的方法的剖视图。
图25示出根据示例性实施例的制造集成电路装置的方法的剖视图。
[符号的说明]
100、100A、100B、100C、100D、100E、100F、100G：集成电路装置
110：衬底
110F1：上表面
112：隔离层
114：源极/漏极区
120：栅极结构
122：栅极电极
124：栅极绝缘层
126：栅极顶盖层
130、130A、130B、130C、130D、130E、130F：间隔件结构
130R1、130R2、130R3、R1：凹陷区
132、132A、132B、132C、132D、132E：第一间隔件层
134、134A、134B、134D、134F：第二间隔件层
136：第三间隔件层
138：第四间隔件层
140：第一接触件结构
140L：第一下部接触件结构
140U：第一上部接触件结构
142：第一接触塞
142S：侧壁
142U：第一上部接触塞
144、144U、154、174、178：导电势垒层
146：第一金属顶盖层
146_O：突出部分
146U：第一上部金属顶盖层
150：第二接触件结构
152：第二接触塞
156：第二金属顶盖层
160：硅化物层
162：蚀刻停止层
164：第一绝缘间层
172：第一通孔
172H：第一介层孔
176：第二通孔
176H：第二介层孔
182：布线层
182H：上部开口
192：第二蚀刻停止层
194：第二绝缘间层
210：牺牲栅极结构
212：牺牲栅极绝缘层图案
214：牺牲栅极
216：硬掩模图案
220、220A：初步间隔件
224：第二初步间隔件层
A-A'、B-B'：线
C：区
CPH1：第一接触孔
CPH1U：第一上部接触孔
CPH2、CPH2A：第二接触孔
FA：鳍型有源区
GL：栅极线
LV1、LV2：上表面水平高度
T1：第一厚度
W1：第一宽度
X：方向/第一方向
Y：方向/第二方向
Z：方向/第三方向
具体实施方式
图1示出根据示例性实施例的集成电路装置100的布局图。图2示出沿图1所示线A-A'及B-B'截取的剖视图，且图3示出图2所示区C的放大图。为方便起见，图1仅示出集成电路装置100的一些元件。
参照图1至图3，鳍型有源区FA可被设置成从衬底110的上表面110F1突出。鳍型有源区的名字来源于从至少一个角度观察的鳍型有源区的形状。在图2中，沿图1所示线B-B'截取的剖视图示出呈鳍形状的鳍型有源区。更具体来说，鳍在彼此垂直的三个维度/方向上的形状可被阐述为具有以下特性：
●鳍的两个维度(例如，高度及宽度)可大体上大于第三维度(例如，深度)
●示出第三维度(例如，深度)的鳍的横截面可示出鳍的各个侧在三个维度中的其他维度(例如，高度)上渐缩
鳍型有源区FA可在与衬底110的上表面110F1平行的第一方向(图1所示X方向)上延伸。举例来说，鳍型有源区FA在第一方向上的尺寸可大于鳍型有源区FA在第二方向(图1所示Y方向)及/或第三方向(图2所示Z方向)上的尺寸。另外，或作为另外一种选择，鳍型有源区FA可在第一方向上完全地或大体上完全地(例如，90％至100％)从集成电路装置100在第一方向上的一个末端延伸到集成电路装置100在第一方向上的相对的末端。
如图2所示，鳍型有源区FA的个别鳍可在第三方向(图2所示Z方向)上部分地而不完全地穿过集成电路装置100延伸。鳍型有源区FA中的每一个鳍具有两侧及两个侧壁，所述两个侧壁中的每一者具有下部部分及上部部分。覆盖鳍型有源区FA的两个侧壁的下部部分的隔离层112可设置在衬底110上。
在一些实施例中，衬底110可包含：IV族半导体，例如Si或Ge；IV-IV族化合物半导体，例如SiGe或SiC；或者III-V族化合物半导体，例如GaAs、InAs或InP。衬底110可包括导电区，例如掺杂有杂质的井或掺杂有杂质的结构。鳍型有源区FA可为构成PMOS晶体管的有源区或构成NMOS晶体管的有源区。
在与衬底110的上表面110F1平行的第二方向(图2所示Y方向)上延伸的栅极结构120可设置在鳍型有源区FA及隔离层112上。栅极结构120可包括栅极电极122、栅极绝缘层124及栅极顶盖层126。栅极结构120可具有围绕如下所述的间隔件结构130、沿着如下所述的间隔件结构130及/或与如下所述的间隔件结构130对准的两个侧及两个侧壁。
栅极结构120可与衬底110上的鳍型有源区FA交叉。举例来说，栅极结构120在图2中被示出为位于鳍型有源区FA的每一个鳍的上方，以及位于鳍型有源区FA的每一个鳍的两侧。因此，图2中的栅极结构120在第二方向(图2中的Y方向)上与鳍型有源区FA的每一个鳍交叠。另外，栅极结构120在第三方向(图2中的Z方向)上部分地而不完全地与鳍型有源区FA的每一个鳍交叠。
栅极电极122可对应于在第二方向(图1及图2所示Y方向)上延伸的栅极线GL，如图1所示。栅极电极122可包含经掺杂的多晶硅、金属或其组合。举例来说，栅极电极122可包含Al、Cu、Ti、Ta、W、Mo、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN或其组合，但并非仅限于此。在一些实施例中，栅极电极122可包括含功函数金属层(work functionmetal-containing layer)及填隙金属膜(gap-fill metal film)。含功函数金属层可包含选自Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er及Pd中的至少一种金属。填隙金属膜可包括W膜或Al膜。在一些实施例中，栅极电极122可包括TiAlC/TiN/W堆叠结构、TiN/TaN/TiAlC/TiN/W堆叠结构或TiN/TaN/TiN/TiAlC/TiN/W堆叠结构，但栅极电极122并非仅限于此。
栅极绝缘层124可被设置成在栅极电极122的侧壁和底表面上在第二方向(图2中的Y方向)上延伸。栅极绝缘层124可设置在栅极电极122与鳍型有源区FA之间以及栅极电极122与隔离层112的上表面之间。栅极绝缘层124可包括氧化硅膜、氮氧化硅膜、介电常数比氧化硅膜高的高介电膜或其组合。高介电膜可包含金属氧化物或金属氮氧化物。举例来说，能够被用作栅极绝缘层124的高介电膜可包含HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、HfO2-Al2O3合金或其组合，但并非仅限于此。
栅极顶盖层126可设置在栅极电极122上。栅极顶盖层126可覆盖栅极电极122的上表面且在第二方向(图1及图2所示Y方向)上延伸。举例来说，栅极顶盖层126在第二方向上的尺寸可大于栅极顶盖层126在第一方向(图1所示X方向)及/或第三方向(图2所示Z方向)上的尺寸。另外，或作为另外一种选择，栅极顶盖层126可在第二方向上完全地或大体上完全地(例如，90％至100％)从集成电路装置100在第二方向(Y方向)上的一个末端延伸到集成电路装置100在第二方向上的相对的末端。在一些实施例中，栅极顶盖层126可包含氮化硅。栅极顶盖层126可用作用于形成自对准接触件(self-aligned contact)的掩模。
间隔件结构130可设置在栅极结构120的两个侧壁上。举例来说，间隔件结构130可在图3中的第一方向(X方向)上设置在栅极结构120内(栅极结构120内侧)。间隔件结构130可在栅极结构120的两个侧壁上在栅极结构120的延伸方向上延伸。举例来说，如果栅极结构120在第二方向(图1及图2所示Y方向)上可具有最大的尺寸，则间隔件结构在第二方向上也可具有最大的尺寸。在一些实施例中，间隔件结构130可包含氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、碳氮化硅(SiCxNy)、碳氮氧化硅(SiOxCyNz)或其组合。
在一些实施例中，间隔件结构130可包括由不同的材料形成的多个层。举例来说，如图3所示，间隔件结构130可包括第一间隔件层132及第二间隔件层134。第一间隔件层132可形成在栅极结构120的侧壁的至少一部分上或者栅极结构120的两个侧壁上。第一间隔件层132可在第一方向(X方向)上形成在栅极结构120的各侧壁之间，如图2所示。第二间隔件层134可被第一间隔件层132环绕。第二间隔件层134因此可设置在第一间隔件层132上。在一些实施例中，第一间隔件层132可包含氮化硅、氧化硅或氮氧化硅。第二间隔件层134可包含具有比第一间隔件层132的介电常数低的介电常数的绝缘材料，且举例来说，第二间隔件层134可包括空气空间(air space)。举例来说，第二间隔件层134可指代由第一间隔件层132的侧壁界定的空的空间，且空的空间可被空气填充。由于间隔件结构130包括包含介电常数低的绝缘材料的第二间隔件层134，因此集成电路装置100的因间隔件结构130造成的寄生电容可减小。
在设置在栅极结构120的两侧的鳍型有源区FA中可设置有源极/漏极区114。源极/漏极区114可包含但不限于经掺杂的SiGe膜、经掺杂的Ge膜、经掺杂的SiC膜或经掺杂的InGaAs膜。将栅极结构120的两侧的鳍型有源区FA的一些部分移除以形成凹陷区R1，且通过外延工艺来生长填充凹陷区R1的内部的半导体层以形成源极/漏极区114。
举例来说，当鳍型有源区FA是NMOS晶体管的有源区时，源极/漏极区114可包含经掺杂的SiC，且当鳍型有源区FA是PMOS晶体管的有源区时，源极/漏极区114可包含经掺杂的SiGe。
另外，源极/漏极区114可包括具有不同成分的多个半导体层。举例来说，源极/漏极区114可包括依序填充凹陷区R1的下部半导体层(图中未示出)、上部半导体层(图中未示出)及顶盖半导体层(图中未示出)。下部半导体层、上部半导体层及顶盖半导体层可分别包含SiGe，但其中所包含的Si及Ge的量可以不同。
第一接触件结构140可设置在源极/漏极区114上。在一些实施例中，第一接触件结构140可为自对准接触件，且第一接触件结构140的侧壁的至少一部分可与间隔件结构130的侧壁对准。举例来说，第一接触件结构140的侧壁可接触第一间隔件层132的侧壁。
第一接触件结构140可包括第一接触塞142、导电势垒层(conductive barrierlayer)144及第一金属顶盖层146。
在一些实施例中，第一接触塞142可包含钴(Co)、镍(Ni)、钌(Ru)、铜(Cu)、铝(Al)、其硅化物及其合金中的至少一者。举例来说，第一接触塞142可包含钴(Co)。在一些实施例中，第一接触塞142可不包含钨(W)。
导电势垒层144可被设置成在第一方向及第二方向(图3中的X方向及Y方向)上环绕第一接触塞142的侧壁。导电势垒层144也可在第一方向及第二方向上设置在第一接触塞142与间隔件结构130之间。导电势垒层144可包含Ti、Ta、TiN、TaN或其组合。
第一金属顶盖层146可在第三方向(图2中的Z方向)上设置在第一接触塞142及导电势垒层144上。第一金属顶盖层146可在第一方向及第二方向(图2中的X方向及Y方向)上的平面中大体上覆盖第一接触塞142的整个上表面。第一金属顶盖层146可包含钨(W)、氮化钨(WN)、氮化铝(AlN)、钛(Ti)、氮化钛(TiN)、氮化钛硅(TiSiN)、钽(Ta)、氮化钽(TaN)、氮化钽硅(TaSiN)或其组合。
在一些实施例中，第一金属顶盖层146可通过选择性金属沉积工艺在第三方向(图3中的Z方向)上形成在第一接触塞142及导电势垒层144上。因此，如图3所示，第一金属顶盖层146可在图3中的第一方向及第二方向(X方向及Y方向)上的平面中大体上覆盖第一接触塞142的整个上表面以及导电势垒层144的整个上表面。第一金属顶盖层146的侧表面可与第一接触塞142的外侧壁或导电势垒层144的外侧壁对准或交会。
如图3所示，第一金属顶盖层146的上表面可与间隔件结构130的上表面齐平。第一间隔件层132可在第一方向及第二方向(图3中的X方向及Y方向)上的平面中环绕第一金属顶盖层146的侧表面。另外，第一接触塞142的上表面水平高度LV1可在第三方向(图3中的Z方向)上低于间隔件结构130的上表面水平高度LV2。
在一些实施例中，第一金属顶盖层146可形成在第一接触塞142及导电势垒层144上。在移除栅极结构120的侧壁上的初步间隔件220(参见图13)之后，可形成第一间隔件层132以填充已被移除初步间隔件220的空间的至少一些部分(例如，已被移除初步间隔件220的空间的上部入口)。第一间隔件层132可使用具有较差的台阶覆盖特性的绝缘材料形成。通过对第一间隔件层132的上部部分进行平坦化可形成包括空气空间的间隔件结构130。在初步间隔件220的移除工艺中，第一金属顶盖层146可防止第一接触塞142的氧化或损坏。在平坦化工艺中，第一金属顶盖层146的上表面可被形成为在第一方向及第二方向(X方向及Y方向)上的平面中与第一间隔件层132的上表面齐平。
如图3所示，第一接触件结构140在第一方向(X方向)上可具有第一宽度W1，且导电势垒层144在第一方向(X方向)上可具有第一厚度T1。在一些实施例中，导电势垒层144的第一厚度T1可为但不限于第一接触件结构140在第一方向(图3中的X方向)上的第一宽度W1的约2％到20％。相对于整个第一接触件结构140，导电势垒层144的第一厚度T1可相对小于第一接触件结构140的第一宽度W1，且因此第一接触塞142的体积(或第一接触塞142的横截面积)可相对较大。
举例来说，当第一接触塞142包含例如钴(Co)等金属材料时，可不使用用于形成包含钨(W)的接触塞的含氟源材料(fluorine-containing source material)。当使用含氟源材料时，一般需要形成具有较大厚度的导电势垒层以防止含氟源材料或含氟源材料的反应副产物损坏间隔件结构130。
然而，如上所述，当第一接触塞142包含例如钴(Co)等金属材料时，可不使用含氟源材料，与整个第一接触件结构140相比，导电势垒层144的第一厚度T1可相对较小，且第一接触塞142的体积(或第一接触塞142的横截面积)可相对较大。因此，第一接触件结构140可具有相对较小的电阻。
第二接触件结构150可设置在栅极结构120上。在一些实施例中，第二接触件结构150的侧壁的至少一部分可与间隔件结构130的侧壁对准。第二接触件结构150的侧壁可与第一间隔件层132的侧壁接触，但第二接触件结构150并非仅限于此。
第二接触件结构150可包括第二接触塞152、导电势垒层154及第二金属顶盖层156。
在一些实施例中，对第二接触塞152、导电势垒层154及第二金属顶盖层156中的每一者的材料的说明可参考(例如，相同于或相似于)对第一接触塞142、导电势垒层144及第一金属顶盖层146的说明。在一些实施例中，第二接触塞152、导电势垒层154及第二金属顶盖层156可分别由与形成第一接触塞142、导电势垒层144及第一金属顶盖层146的工艺相同的工艺形成。
在一些实施例中，第二金属顶盖层156的上表面可位于与第一金属顶盖层146的上表面相同的平面中，例如位于包含图10中的第一方向及第二方向(X方向及Y方向)的平面中。
可选地，在源极/漏极区114与第一接触件结构140之间可形成有硅化物层160。硅化物层160可包含金属硅化物材料。
在栅极结构120、间隔件结构130以及第一接触件结构140及第二接触件结构150上可形成有蚀刻停止层162。在蚀刻停止层162上可形成有第一绝缘间层(first insulatinginterlayer)164。蚀刻停止层162可包含例如氮化硅、氮氧化硅或氧化铝等相对于第一绝缘间层164具有蚀刻选择性的材料。第一绝缘间层164可包含氧化硅、原硅酸四乙酯(TetraEthyl Ortho Silicate，TEOS)膜或具有为约2.2至2.4的超低介电常数的超低介电常数(ultra low K，ULK)膜。超低介电常数膜可包括SiOC膜或SiCOH膜。
第一通孔(via)172可连接到第一接触件结构140，且第一通孔172的侧壁及底表面可被导电势垒层174环绕。第二通孔176可连接到第二接触件结构150，且第二通孔176的侧壁及底表面可被导电势垒层178环绕。在第一通孔172及第二通孔176上可形成有布线层182。第一通孔172的侧壁、第二通孔176的侧壁及布线层182的侧壁可被第一绝缘间层164环绕。尽管第一绝缘间层164在图2所示的例示中被配置成单个层，然而第一绝缘间层164可具有其中堆叠有多个绝缘层的结构。
在上述集成电路装置100中，第一接触件结构140及第二接触件结构150可分别包括分别设置在第一接触塞142的上表面及第二接触塞152的上表面上的第一金属顶盖层146及第二金属顶盖层156。第一金属顶盖层146及第二金属顶盖层156可防止第一接触塞142及第二接触塞152在初步间隔件的移除工艺中被氧化或损坏，在初步间隔件的移除工艺之后，在栅极结构120的侧壁上形成空气间隔件或由低介电常数材料形成的间隔件。另外，第一接触塞142及第二接触塞152可具有相对低的电阻。因此，第一接触件结构140及第二接触件结构150可在具有较小尺寸的同时提供可靠的电连接。另外，当间隔件结构130包括具有空气空间的第二间隔件层134时，集成电路装置100可具有减小的寄生电容。
图4示出根据示例性实施例的集成电路装置100A的剖视图。图4示出与图3所示剖视图对应的剖视图。在图1至图4中，相同的参考编号表示相同的组件。
参照图4，间隔件结构130A可包括环绕第一接触件结构140的上侧壁的第一间隔件层132A以及环绕第一接触件结构140的下侧壁并包括空气空间的第二间隔件层134A。第二间隔件层134A可包括由栅极结构120的下侧壁及第一接触件结构140的下侧壁界定的空气空间。
在一些实施例中，第一金属顶盖层146可形成在第一接触塞142及导电势垒层144上。在移除栅极结构120的侧壁上的初步间隔件220(参见图13)之后，可形成第一间隔件层132A以覆盖已被移除初步间隔件220的空间的上部部分。第一间隔件层132A可使用具有较差的台阶覆盖特性的绝缘材料形成。包括空气空间的间隔件结构130A可通过对第一间隔件层132A的上部部分进行平坦化来形成，以使得第一金属顶盖层146的上表面暴露出来。
图5示出根据示例性实施例的集成电路装置100B的剖视图。在图1至图5中，相同的参考编号表示相同的组件。
参照图5，栅极结构120可包括具有向上突出的顶部轮廓的栅极顶盖层126。栅极顶盖层126可作为自对准间隔件。在用于形成第一接触件结构140的第一接触孔CPH1(参见图12)的蚀刻工艺中，栅极顶盖层126的上边缘也被移除预定厚度。因此，栅极顶盖层126可以不具有平的上表面。
间隔件结构130B可包括第二间隔件层134B及第一间隔件层132B。第二间隔件层134B可包括环绕第一接触件结构140的下侧壁的空气空间。第一间隔件层132B可环绕第一接触件结构140的上侧壁。第一间隔件层132B可填充栅极顶盖层126与第一接触件结构140的上侧壁之间的空间。第一间隔件层132B可具有与栅极顶盖层126的突出的上表面轮廓相符的凸出的底表面轮廓。
图6示出根据示例性实施例的集成电路装置100C的剖视图。在图1至图6中，相同的参考编号表示相同的组件。
参照图6，第一金属顶盖层146可包括突出部分146_O，突出部分146_O在第一方向/X方向上相对于(超出)第一接触塞142的侧壁142S侧向突出。另外，突出部分146_O可相对于(超出)导电势垒层144的侧壁(在图6所示第一方向/X方向上)侧向突出。突出部分146_O的边缘部分可具有向上凸出的上表面轮廓。为解释方便起见，示意性地示出突出部分146_O的形状或尺寸。可理解，图6所示突出部分146_O的形状的尺寸可不同于实际尺寸。
间隔件结构130C可包括第一间隔件层132C以及第二间隔件层134，第一间隔件层132C设置在第一接触件结构140的侧壁上、沿着第一接触件结构140的侧壁设置及/或相邻于第一接触件结构140的侧壁设置，第二间隔件层134包括位于第一间隔件层132C上、沿着第一间隔件层132C、相邻于第一间隔件层132C及/或位于第一间隔件层132C内的空气空间。第一间隔件层132C可环绕突出部分146_O。举例来说，如图6所示，第一间隔件层132C可设置在第一接触塞142的一侧且与第一金属顶盖层146的突出部分146_O垂直地交叠。换句话说，第一间隔件层132C在第三方向(图6中的Z方向)上的每一个水平高度处在第一方向(图6中的X方向)上环绕突出部分146_O，以在第三方向上在页面上与突出部分146_O垂直地交叠。
在一些实施例中，第一金属顶盖层146可在第三方向(图6中的Z方向)上通过选择性金属沉积工艺形成在第一接触塞142及导电势垒层144上。换句话说，第一接触塞142及导电势垒层144的暴露出的上表面可用作晶种层或模板以形成具有预定厚度的第一金属顶盖层146。此处，第一金属顶盖层146也可在第一接触塞142及导电势垒层144上侧向生长达预定宽度。因此，第一金属顶盖层146可在第一方向/X方向上相对于(超出)第一接触塞142的侧壁142S侧向突出。接着，在移除栅极结构120的侧壁上的初步间隔件220(参见图13)之后，可形成第一间隔件层132C以填充已被移除初步间隔件220的空间的一些部分。第一间隔件层132C可使用具有较差的台阶覆盖特性的绝缘材料形成。可通过对第一间隔件层132C的上部部分进行平坦化来形成包括空气空间的间隔件结构130C，以使得第一金属顶盖层146的上表面暴露出来。因此，第一间隔件层132C可被形成为环绕突出部分146_O。
图7示出根据示例性实施例的集成电路装置100D的剖视图。在图1至图7中，相同的参考编号表示相同的组件。
参照图7，间隔件结构130D可包括第一间隔件层132D、第二间隔件层134D、第三间隔件层136及第四间隔件层138。第一间隔件层132D可共形地设置在栅极结构120的侧壁上且可在第三方向(图7所示Z方向)上沿栅极结构120的侧壁延伸。第一间隔件层132D的一些部分可在栅极结构120两侧的源极/漏极区114的上表面上在第一方向(图7所示X方向)上延伸。第三间隔件层136可接触第一接触件结构140的侧壁。第二间隔件层134D可包括由第一间隔件层132D、第三间隔件层136以及第一接触件结构140的侧壁的一些部分界定的空气空间。第四间隔件层138可形成在第一间隔件层132D与第三间隔件层136之间并覆盖第二间隔件层134D的上部部分。第四间隔件层138的上表面可与第一金属顶盖层146的上表面齐平。
在一些实施例中，在栅极结构120的侧壁上可形成有包括第一间隔件层132D、第二初步间隔件层224及第三间隔件层136的初步间隔件220A(参见图18)，且接着可形成第一接触件结构140并选择性地仅移除初步间隔件220A的第二初步间隔件层224。接下来，可使用具有较差的台阶覆盖特性的绝缘材料形成第四间隔件层138以覆盖已被移除第二初步间隔件层224的空间的上部部分，且可通过对第四间隔件层138的上部部分进行平坦化来形成包括空气空间的间隔件结构130D，以使得第一金属顶盖层146的上表面暴露出来。
图8示出根据示例性实施例的集成电路装置100E的剖视图。在图1至图8中，相同的参考编号表示相同的组件。
参照图8，间隔件结构130E可包括为单层的第一间隔件层132E。栅极结构120可包括具有向上突出的上表面轮廓的栅极顶盖层126，且第一间隔件层132E可完全填充栅极结构120与第一接触件结构140之间的空间。
在一些实施例中，第一间隔件层132E可包含低介电常数材料。举例来说，低介电常数材料可为介电常数小于3.9的绝缘材料。在一些实施例中，第一间隔件层132E可包含SiOxCyNz、SiCxOyHz或SiCxNy。
在一些实施例中，第一金属顶盖层146可形成在第一接触塞142及导电势垒层144上。在移除栅极结构120的侧壁上的初步间隔件220(参见图13)之后，可形成第一间隔件层132E以填充已被移除初步间隔件220的空间的内部。第一间隔件层132E是使用具有优异的填隙特性的绝缘材料形成的。可通过对第一间隔件层132E的上部部分进行平坦化来形成包含低介电常数材料的间隔件结构130E，以使得第一金属顶盖层146的上表面暴露出来。
图9示出根据示例性实施例的集成电路装置100F的剖视图。在图1至图9中，相同的参考编号表示相同的组件。
参照图9，间隔件结构130F可包括第一间隔件层132D、第二间隔件层134F及第三间隔件层136。第一间隔件层132D可共形地设置在栅极结构120的侧壁上且在垂直方向(图9所示第三方向/Z方向)上沿栅极结构120的侧壁延伸。第一间隔件层132D的一些部分可在栅极结构120两侧的源极/漏极区114的上表面上在水平方向(第一方向/X方向)上延伸。第三间隔件层136可与第一接触件结构140的侧壁接触。第二间隔件层134F可设置在第一间隔件层132D与第三间隔件层136之间，且与第一接触件结构140的侧壁的一些部分接触。第二间隔件层134F可包含低介电常数材料，且对低介电常数材料的说明可参考图8的低介电常数材料的说明。第二间隔件层134F的上表面可与第一金属顶盖层146的上表面齐平。
在一些实施例中，在栅极结构120的侧壁上形成有包括第一间隔件层132D、第二初步间隔件层224及第三间隔件层136的初步间隔件220A(参见图18)。接着，可形成第一接触件结构140且可选择性地仅移除初步间隔件220A的第二初步间隔件层224。接下来，可形成第二间隔件层134F来填充已被移除第二初步间隔件层224的空间的内部。第二间隔件层134F可使用具有优异的填隙特性的低介电常数绝缘材料形成。可通过对第二间隔件层134F的上部部分进行平坦化来形成间隔件结构130F，以使得第一金属顶盖层146的上表面暴露出来。
图10示出根据示例性实施例的集成电路装置100G的剖视图。在图1至图10中，相同的参考编号表示相同的组件。
参照图10，集成电路装置100G可包括连接到源极/漏极区114的第一下部接触件结构140L以及形成在第一下部接触件结构140L上的第一上部接触件结构140U。第一下部接触件结构140L可相似于参照图1至图3所阐述的第一接触件结构140。第一上部接触件结构140U可包括第一上部接触塞142U、导电势垒层144U及第一上部金属顶盖层146U。第一上部接触件结构140U可被第一绝缘间层164环绕，且在第一绝缘间层164及第一上部接触件结构140U上可形成有第二蚀刻停止层192及第二绝缘间层194。
第二接触件结构150可电连接到栅极结构120且具有处于与第一上部接触件结构140U的上表面的水平高度相同的水平高度处的上表面。第二接触件结构150的上表面可处于比第一下部接触件结构140L的上表面高的水平高度处。
在一些实施例中，第一下部接触件结构140L可形成在源极/漏极区114上。可形成覆盖第一下部接触件结构140L的蚀刻停止层162及第一绝缘间层164，且可形成第一上部接触孔CPH1U(参见图25)及第二接触孔CPH2A(参见图25)以形成第一上部接触件结构140U及第二接触件结构150。接着，可在第一上部接触孔CPH1U的内壁及第二接触孔CPH2A的内壁上分别形成第一上部接触件结构140U及第二接触件结构150。第一上部接触件结构140U与第二接触件结构150可在同一工艺中形成。因此，第二金属顶盖层156的上表面可位于与第一上部金属顶盖层146U的上表面相同的平面中。第二金属顶盖层156的上表面可处于比第一金属顶盖层146的上表面高的水平高度处。
第一上部金属顶盖层146U及第二金属顶盖层156可作为保护层来防止第一上部接触塞142U及第二接触塞152在用于形成第一通孔172及第二通孔176的后续蚀刻工艺中被氧化或损坏。
图11至图17示出根据示例性实施例的制造集成电路装置100的方法的剖视图。
图11至图17以工艺顺序示出沿图1所示线A-A'及B-B'截取的剖视图。在图10至图17中，相同的参考编号表示相同的组件。
参照图11，对衬底110的有源区的一些部分进行蚀刻以在图11中垂直地(在第三方向/Z方向上)形成鳍型有源区FA，鳍型有源区FA从衬底110的上表面110F1突出并在第一方向(图11所示X方向上)延伸到图11中的页面中。举例来说，鳍型有源区FA在第一方向上的尺寸可大于鳍型有源区FA在第二方向(图11所示Y方向)及/或第三方向(图11所示Z方向)上的尺寸。另外，或作为另外一种选择，鳍型有源区FA可在第一方向上完全地或大体上完全地(例如，90％至100％)从集成电路装置100在第一方向上的一个末端延伸到集成电路装置100在第一方向上的相对的末端。
可在衬底110上形成覆盖鳍型有源区FA的两个侧壁的隔离层112。尽管图中未示出，然而，在隔离层112与鳍型有源区FA之间可还形成共形地覆盖鳍型有源区FA的侧壁的界面层(图中未示出)。
接着，在衬底110上依序形成牺牲栅极绝缘层(图中未示出)、牺牲栅极导电层(图中未示出)及硬掩模图案216。使用硬掩模图案216作为蚀刻掩模来对牺牲栅极导电层及牺牲栅极绝缘层进行图案化，以形成牺牲栅极214及牺牲栅极绝缘层图案212。此处，牺牲栅极绝缘层图案212、牺牲栅极214及硬掩模图案216被称为牺牲栅极结构210。牺牲栅极结构210具有两侧及两个侧壁。
接着，可使用原子层沉积(atomic layer deposition，ALD)工艺或化学气相沉积(chemical vapor deposition，CVD)工艺来形成覆盖牺牲栅极结构210的初步间隔件220。举例来说，初步间隔件220可包含氮化硅，但初步间隔件220并非仅限于此。
参照图12，可对初步间隔件220执行各向异性蚀刻工艺，以使初步间隔件220仅余留在牺牲栅极结构210的侧壁上。
接下来，可对初步间隔件220两侧中的鳍型有源区FA的一些部分进行蚀刻以形成凹陷区R1，且可在凹陷区R1的内部部分中形成源极/漏极区114。
在一些实施例中，可使用在凹陷区R1的内壁中暴露出的鳍型有源区FA的侧壁以及衬底110的上表面作为晶种层通过外延工艺形成源极/漏极区114。外延工艺可为例如气相外延(vapor-phase epitaxy，VPE)或超高真空化学气相沉积(ultra-high vacuumchemical vapor deposition，UHV-CVD)等化学气相沉积工艺、分子束外延或其组合。在外延工艺中，可使用液态前驱体或气态前驱体作为形成源极/漏极区114所需的前驱体。
可通过控制外延工艺中的生长条件来将源极/漏极区114形成为具有各种形状。举例来说，源极/漏极区114可具有通过对具有预定角度的斜面进行连接形成的多边形形状。然而，源极/漏极区114的形状并非仅限于此，且可根据鳍型有源区FA的材料、源极/漏极区114的材料、在衬底110上形成的晶体管的类型及外延工艺的条件而具有各种形状。
接着，可在衬底110上形成覆盖初步间隔件220及硬掩模图案216(参见图11)的绝缘层(图中未示出)。可通过对绝缘层进行平坦化以使得暴露出硬掩模图案216的上表面来形成栅极间绝缘层(图中未示出)。
接着，可移除牺牲栅极结构210(参见图11)以形成在初步间隔件220的各侧壁之间界定的栅极空间(图中未示出)，且可在栅极空间的内壁上形成栅极绝缘层124。接下来，可在栅极绝缘层124上形成填充栅极空间的导电层(图中未示出)。接着，可通过对导电层的上部部分进行回蚀刻来形成栅极电极122。接下来，可在栅极电极122及栅极间绝缘层上形成填充栅极空间其余部分的绝缘层(图中未示出)。接着，可通过移除绝缘层的上部部分来形成填充栅极空间的栅极顶盖层126，以使得暴露出栅极间绝缘层的上表面或初步间隔件220的上表面。
在一些实施例中，牺牲栅极结构210的移除工艺可包括湿法蚀刻工艺。为执行湿法蚀刻工艺，可使用包含例如HNO3、经稀释的氢氟酸(diluted hydrofluoric acid，DHF)、NH4OH、四甲基氢氧化铵(tetramethyl ammonium hydroxide，TMAH)、KOH或其组合的蚀刻剂。
接着，可使用栅极顶盖层126及初步间隔件220作为自对准蚀刻掩模来对栅极间绝缘层进行蚀刻以形成暴露出源极/漏极区114的上表面的第一接触孔CPH1。
接着，可形成暴露出栅极结构120的上表面的一些部分的掩模图案(图中未示出)，且可使用掩模图案作为蚀刻掩模来形成暴露出栅极电极122的上表面的第二接触孔CPH2。
可使用Ti、Ta、TiN、TaN或其组合来分别在第一接触孔CPH1的内壁及第二接触孔CPH2的内壁上形成导电势垒层144及154。
接着，可分别在导电势垒层144及154上形成分别填充第一接触孔CPH1及第二接触孔CPH2的第一接触塞142及第二接触塞152。第一接触塞142及第二接触塞152可使用钴(Co)、镍(Ni)、钌(Ru)、铜(Cu)、铝(Al)、其硅化物或其合金形成。
在一些实施例中，第一接触塞142及第二接触塞152可以不包含钨，且在这种情形中，在第一接触塞142及第二接触塞152的形成过程中可以不使用含氟源材料。因此，可以不将导电势垒层形成为具有较大的厚度以防止含氟源材料或含氟源材料的反应副产物损坏间隔件结构130(参见图3)或栅极间绝缘层。因此，可形成具有相对小的第一厚度T1(参见图3)的导电势垒层144及154，且第一接触塞142及第二接触塞152可具有相对低的电阻。
参照图13，可通过选择性金属沉积工艺在第一接触塞142及导电势垒层144上形成第一金属顶盖层146。可在第二接触塞152及导电势垒层154上形成第二金属顶盖层156。
举例来说，选择性金属沉积工艺可通过相对于暴露出的初步间隔件220及栅极间绝缘层(图中未示出)在金属表面上选择性地形成金属膜的方式来执行。在一些实施例中，选择性金属沉积工艺可以在约280℃至约350℃的温度下执行。在一些实施例中，选择性金属沉积工艺可使用氢气作为载气以约0.6或小于0.6的SiH4/WF6流动速率来执行。在一些实施例中，在执行选择性金属沉积工艺之前，还可执行预处理工艺，例如使用NH3或H2等离子体进行的原位等离子体处理(in-situ plasma treatment)。然而，选择性金属沉积工艺并非仅限于此。
在一些实施例中，第一金属顶盖层146及第二金属顶盖层156可使用钨(W)、氮化钨(WN)、氮化铝(AlN)、钛(Ti)、氮化钛(TiN)、氮化钛硅(TiSiN)、钽(Ta)、氮化钽(TaN)及氮化钽硅(TaSiN)来形成。
参照图14，移除初步间隔件220(参照图13)，且接着可在第一接触件结构140与第二接触件结构150及栅极结构120之间的空间中形成凹陷区130R1。用于形成凹陷区130R1的移除工艺可包括各向同性湿法蚀刻工艺、各向同性干法蚀刻工艺及各向异性蚀刻工艺。第一接触塞142及第二接触塞152可被第一金属顶盖层146及第二金属顶盖层156覆盖且可以不被暴露到外部，且在移除工艺中，可防止第一接触塞142及第二接触塞152的氧化或损坏。
参照图15，可使用绝缘材料在第一接触件结构140及第二接触件结构150以及栅极结构120上形成覆盖凹陷区130R1(参见图14)的上部部分的第一间隔件层132。
在一些实施例中，第一间隔件层132可通过等离子体增强化学气相沉积工艺使用具有较差的台阶覆盖率的绝缘材料形成。举例来说，第一间隔件层132可包含但不限于氮化硅。
第一间隔件层132可不完全填充凹陷区130R1，且在凹陷区130R1内部可余留空气空间。此处，空气空间可被称为第二间隔件层134。
参照图16，可对第一间隔件层132的上部部分进行平坦化直到暴露出第一金属顶盖层146的上表面及第二金属顶盖层156的上表面为止。就此来说，可形成间隔件结构130，间隔件结构130包括第一间隔件层132及包括空气空间的第二间隔件层134。
参照图17，可在栅极结构120、间隔件结构130以及第一金属顶盖层146及第二金属顶盖层156上依序形成蚀刻停止层162及第一绝缘间层164。接着，可形成暴露出第一金属顶盖层146的上表面的第一介层孔(via hole)172H以及暴露出第二金属顶盖层156的上表面的第二介层孔176H。此处，可形成与第一介层孔172H或第二介层孔176H连通的上部开口182H。
接着，可在第一绝缘间层164上形成导电层(图中未示出)。因此，可在第一介层孔172H的内壁上形成导电势垒层174，且可在第二介层孔176H的内壁上形成导电势垒层178。
参照图2及图17，可在第一介层孔172H、第二介层孔176H及上部开口182H中形成导电层(图中未示出)，可通过对导电层进行平坦化直到暴露出第一绝缘间层164的上表面，来形成分别填充第一介层孔172H、第二介层孔176H及上部开口182H的第一通孔172、第二通孔176及布线层182。
根据制造集成电路装置100的上述方法，在包括空气空间的间隔件结构130的形成工艺(例如，初步间隔件220的移除工艺)中，第一金属顶盖层146及第二金属顶盖层156可作为保护层以防止第一接触塞142及第二接触塞152被氧化或损坏。因此，根据上述方法制造的集成电路装置100可提供可靠的电连接。
在一些其他实施例中，第一间隔件层132A可仅形成在第一接触件结构140的上侧壁及第二接触件结构150的上侧壁以及栅极结构120的上侧壁上，而大体上没有填充凹陷区130R1的底部部分。在这种情形中，可形成参照图4所阐述的包括间隔件结构130A的集成电路装置100A。
在一些其他实施例中，在形成第一接触孔CPH1的移除工艺中，还可将栅极顶盖层126的上部部分消耗掉预定厚度以降低栅极顶盖层126的高度。设置在两个相邻的第一接触孔CPH1之间的栅极顶盖层126的一部分可被形成为具有向上突出的上表面或圆的上表面。在这种情形中，可形成参照图5所阐述的包括间隔件结构130B的集成电路装置100B。
图18至图21示出根据示例性实施例的制造集成电路装置100D的方法的剖视图。
参照图18，可在牺牲栅极结构210上形成具有多个层的初步间隔件220A。初步间隔件220A可包括依序堆叠在牺牲栅极结构210两侧的鳍型有源区FA上以及牺牲栅极结构210上的第一间隔件层132D、第二初步间隔件层224及第三间隔件层136。
在一些实施例中，第一间隔件层132D及第三间隔件层136可包含相对于第二初步间隔件层224具有蚀刻选择性的材料。举例来说，第一间隔件层132D、第二初步间隔件层224及第三间隔件层136可选自氧化硅、氮氧化硅、氮化硅、氧化铝、多晶硅及类似材料。
接着，执行参照图12及图13阐述的工艺以形成栅极结构120及第一接触件结构140以及第二接触件结构150。
参照图19，移除第二初步间隔件层224，即可在第一间隔件层132D与第三间隔件层136之间形成凹陷区130R2。移除工艺可为利用对于第二初步间隔件层224相对于第一间隔件层132D及第三间隔件层136的蚀刻选择性的湿法蚀刻工艺或干法蚀刻工艺。同时，凹陷区130R2也可暴露出第一接触件结构140的侧壁的一些部分。
参照图20，可使用绝缘材料在第一接触件结构140及第二接触件结构150以及栅极结构120上形成覆盖凹陷区130R2(参见图19)的上部部分的第四间隔件层138。
举例来说，第四间隔件层138可通过等离子体增强化学气相沉积工艺使用具有较差的台阶覆盖率的绝缘材料来形成。举例来说，第四间隔件层138可包含但不限于氮化硅。第四间隔件层138可以不完全填充凹陷区130R2的内部。在凹陷区130R2内部可余留有空气空间。此处，空气空间可被称为第二间隔件层134D。
参照图21，可对第四间隔件层138的上部部分进行平坦化直到暴露出第一金属顶盖层146的上表面及第二金属顶盖层156的上表面为止。就此来说，可形成间隔件结构130D，间隔件结构130D包括第一间隔件层132D、包括空气空间的第二间隔件层134D、第三间隔件层136及第四间隔件层138。
接着，可执行参照图17阐述的工艺来制造集成电路装置100D。
在一些其他实施例中，可使用具有优异的填隙特性的绝缘材料在第一接触件结构140及第二接触件结构150以及栅极结构120上形成完全填充凹陷区130R2(参见图19)内部的第二间隔件层134F。在这种情形中，可制造出参照图9所阐述的包括间隔件结构130F的集成电路装置100F。
图22至图24示出根据示例性实施例的制造集成电路装置100E的方法的剖视图。
执行参照图11及图12阐述的工艺，以形成其中形成有源极/漏极区114、栅极结构120及位于栅极结构120之间的栅极间绝缘层(图中未示出)的结构。
参照图22，可使用栅极顶盖层126及初步间隔件220作为自对准蚀刻掩模来对栅极间绝缘层进行蚀刻，且因此可形成暴露出源极/漏极区114的上表面的第一接触孔CPH1。
在形成第一接触孔CPH1的移除工艺中，还可将栅极顶盖层126的上部部分消耗掉预定厚度以降低栅极顶盖层126的高度。设置在两个相邻的第一接触孔CPH1之间的栅极顶盖层126的一部分可被形成为具有向上突出的上表面或圆形上表面。
接着，可执行参照图12至图14阐述的工艺以形成第一接触件结构140及第二接触件结构150。
接着，可移除初步间隔件220(参照图13)，且已被移除初步间隔件220的空间可被称为凹陷区130R3。由于栅极顶盖层126的边缘部分具有较低的上部水平高度，因此凹陷区130R3的上部部分可延伸(例如，凹陷区130R3可具有比参照图14阐述的凹陷区130R1大的上部宽度)。
参照图23，可使用绝缘材料在第一接触件结构140及第二接触件结构150以及栅极结构120上形成填充凹陷区130R3(参见图22)内部的第一间隔件层132E。
第一间隔件层132E可使用具有优异的填隙特性的低介电常数材料形成。举例来说，第一间隔件层132E可使用旋转涂布工艺、可流动化学气相沉积(flowable chemicalvapor deposition，FCVD)工艺或类似工艺形成。在一些实施例中，第一间隔件层132E可包含介电常数小于3.9的绝缘材料。举例来说，第一间隔件层132E可包含SiOxCyNz、SiCxOyHz或SiCxNy。
参照图24，可对第一间隔件层132E的上部部分进行平坦化直到暴露出第一金属顶盖层146的上表面及第二金属顶盖层156的上表面为止。因此，可形成包括单层的第一间隔件层132E的间隔件结构130E。
根据上述制造方法，在形成包含低介电常数材料的间隔件结构130E的初步间隔件220的移除工艺中，第一金属顶盖层146及第二金属顶盖层156可作为保护层以防止第一接触塞142及第二接触塞152被氧化或损坏。因此，根据上述方法制造的集成电路装置100E可提供可靠的电连接。
图25示出根据示例性实施例的制造集成电路装置100G的方法的剖视图。
可执行参照图11及图12阐述的工艺以形成第一下部接触件结构140L。此处，可不形成暴露出栅极电极122的上表面的第二接触孔CPH2A。
参照图25，可在栅极结构120、间隔件结构130以及第一下部接触件结构140L上依序形成蚀刻停止层162及第一绝缘间层164。接着，可形成暴露出第一下部接触件结构140L的上表面的第一上部接触孔CPH1U以及暴露出栅极电极122的上表面的第二接触孔CPH2A。形成第一上部接触孔CPH1U的工艺与形成第二接触孔CPH2A的工艺可同时执行或依序执行。
接着，可形成分别填充第一上部接触孔CPH1U及第二接触孔CPH2A的第一上部接触件结构140U及第二接触件结构150。
尽管已参照本公开内容的实施例具体示出并阐述了本公开内容的发明概念，然而应理解，在不悖离以上权利要求书的精神及范围的条件下，可在本文中作出形式及细节上的各种改变。

Claims (20)

1.一种集成电路装置，其特征在于，包括：
衬底，包括鳍型有源区；
栅极结构，与所述衬底上的所述鳍型有源区交叉，且具有两侧及两个侧壁；
间隔件结构，设置在所述栅极结构的所述两个侧壁上，所述间隔件结构包括：
第一间隔件层，与所述栅极结构的所述两个侧壁的至少一部分接触；以及
第二间隔件层，设置在所述第一间隔件层上且具有比所述第一间隔件层的介电常数低的介电常数；
源极/漏极区，设置在所述栅极结构的所述两侧；以及
第一接触件结构，电连接到所述源极/漏极区，所述第一接触件结构包括：
第一接触塞，设置在所述源极/漏极区上；以及
第一金属顶盖层，设置在所述第一接触塞上。
2.根据权利要求1所述的集成电路装置，其特征在于，所述第一接触件结构与所述间隔件结构的侧壁接触，且所述第一金属顶盖层的上表面与所述间隔件结构的上表面齐平。
3.根据权利要求1所述的集成电路装置，其特征在于，所述第一接触塞的上表面处于比所述间隔件结构的上表面的水平高度低的水平高度处，且所述第一间隔件层环绕所述第一金属顶盖层的侧壁。
4.根据权利要求1所述的集成电路装置，其特征在于，所述第一接触塞包含第一金属，且所述第一金属顶盖层包含与所述第一金属不同的第二金属，以及
所述第一金属顶盖层完全覆盖所述第一接触塞的上表面。
5.根据权利要求1所述的集成电路装置，其特征在于，所述第二间隔件层包括空气空间，
所述第一间隔件层环绕所述栅极结构的上侧壁及所述第一接触件结构的上侧壁，且
所述空气空间是由所述栅极结构的下侧壁及所述第一接触件结构的下侧壁界定。
6.根据权利要求1所述的集成电路装置，其特征在于，所述第二间隔件层包括空气空间，
所述第一间隔件层沿所述栅极结构的所述两个侧壁共形地延伸，以及
所述空气空间设置在所述第一间隔件层与所述第一接触塞的侧壁的至少一部分之间。
7.根据权利要求1所述的集成电路装置，其特征在于，所述第二间隔件层包含SiOxCyNz、SiCxOyHz或SiCxNy或介电常数小于3.9的绝缘材料。
8.根据权利要求1所述的集成电路装置，其特征在于，所述第一金属顶盖层的侧表面在至少一个方向上突出至超出所述第一接触塞的侧表面，以及
所述第一间隔件层在所述第一间隔件层与所述第一金属顶盖层在至少一个维度上交叠的位置处设置在所述第一接触塞的所述侧表面上。
9.根据权利要求1所述的集成电路装置，其特征在于，还包括：
第二接触件结构，电连接到所述栅极结构，所述第二接触件结构包括：
第二接触塞，设置在所述栅极结构上；以及
第二金属顶盖层，设置在所述第二接触塞上。
10.根据权利要求9所述的集成电路装置，其特征在于，所述第二金属顶盖层的上表面与所述第一金属顶盖层的上表面齐平。
11.一种集成电路装置，其特征在于，包括：
衬底，包括鳍型有源区；
栅极结构，与所述衬底上的所述鳍型有源区交叉，且具有两侧及两个侧壁；
间隔件结构，设置在所述栅极结构的所述两个侧壁上，且包含低介电常数材料；
源极/漏极区，设置在所述栅极结构的所述两侧；以及
第一接触件结构，电连接到所述源极/漏极区，所述第一接触件结构包括设置在所述源极/漏极区上的第一接触塞及设置在所述第一接触塞上的第一金属顶盖层，
其中所述间隔件结构的上表面处于与所述第一金属顶盖层的上表面的水平高度相同的水平高度处。
12.根据权利要求11所述的集成电路装置，其特征在于，所述间隔件结构包括：
第一间隔件层，与所述栅极结构的所述两个侧壁的至少一部分接触；以及
第二间隔件层，设置在所述第一间隔件层上且具有比所述第一间隔件层的介电常数低的介电常数。
13.根据权利要求11所述的集成电路装置，其特征在于，所述低介电常数材料包括空气或者SiOxCyNz、SiCxOyHz或SiCxNy或介电常数小于3.9的绝缘材料。
14.根据权利要求11所述的集成电路装置，其特征在于，所述第一金属顶盖层与所述间隔件结构的侧壁接触，且所述第一接触塞的上表面处于比所述间隔件结构的上表面的水平高度低的水平高度处。
15.根据权利要求11所述的集成电路装置，其特征在于，所述第一金属顶盖层的侧表面在至少一个方向上突出至超出所述第一接触塞的侧表面，且
所述间隔件结构在所述间隔件结构与所述第一金属顶盖层在至少一个维度上交叠的位置处设置在所述第一接触塞的所述侧表面上。
16.根据权利要求15所述的集成电路装置，其特征在于，所述间隔件结构环绕在所述至少一个方向上突出的所述第一金属顶盖层的所述侧表面。
17.一种集成电路装置，其特征在于，包括：
衬底，包括鳍型有源区；
栅极结构，与所述衬底上的所述鳍型有源区交叉，且具有两侧及两个侧壁；
间隔件结构，设置在所述栅极结构的所述两个侧壁上且包含低介电常数材料；
源极/漏极区，设置在所述栅极结构的所述两侧；
第一接触件结构，电连接到所述源极/漏极区，所述第一接触件结构包括设置在所述源极/漏极区上的第一接触塞及设置在所述第一接触塞上的第一金属顶盖层；以及
第二接触件结构，电连接到所述栅极结构，所述第二接触件结构包括设置在所述栅极结构上的第二接触塞及设置在所述第二接触塞上的第二金属顶盖层。
18.根据权利要求17所述的集成电路装置，其特征在于，所述第一金属顶盖层的上表面与所述第二金属顶盖层的上表面齐平。
19.根据权利要求17所述的集成电路装置，其特征在于，所述第一金属顶盖层的上表面处于比所述第二金属顶盖层的上表面的水平高度低的水平高度处。
20.根据权利要求17所述的集成电路装置，其特征在于，所述第一金属顶盖层完全覆盖所述第一接触塞的上表面，以及
所述间隔件结构环绕所述第一金属顶盖层且所述间隔件结构的上表面与所述第一金属顶盖层的上表面齐平。
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