CN104810402A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明构思提供了半导体器件及其制造方法。半导体器件可以包括：第一鳍区域；第二鳍区域；隔离绝缘层，使第一鳍区域与第二鳍区域隔离并具有岛形状；第一栅极，交叉第一鳍区域；第二栅极，交叉第二鳍区域；以及第三栅极，覆盖隔离绝缘层的侧壁和顶表面并交叉隔离绝缘层。

Description

半导体器件及其制造方法
技术领域
本发明构思涉及半导体器件以及制造该半导体器件的方法，更具体地，涉及使用三维沟道的半导体器件以及制造该半导体器件的方法。
背景技术
鳍型场效应晶体管(FINFET)已经被发展为用于提高半导体器件的密度的等比例缩小技术中的一种。FINFET包括形成在基板上的鳍形硅主体以及设置在硅主体的表面上的栅极。
由于FINFET使用三维沟道，所以它可以容易地按比例缩小。此外，尽管FINFET的栅极长度没有增加，但是FINFET的电流控制能力可以被改善。
发明内容
本发明构思的实施例可以提供通过防止设置在隔离绝缘层上的栅极电极和源极/漏极区之间的短路或漏电流而能够改善可靠性的一种半导体器件。
本发明构思的实施例还可以提供一种制造半导体器件的方法，该半导体器件能够通过防止设置在隔离绝缘层上的栅极电极和源极/漏极区之间的短路或漏电流而改善可靠性。
本发明构思的实施例还可以提供包括自对准地形成以使鳍区域彼此隔离的隔离绝缘层的一种半导体器件。
本发明构思的实施例还可以提供一种制造半导体器件的方法，该半导体器件包括自对准地形成以使鳍区域彼此隔离的隔离绝缘层。
在一方面中，一种半导体器件可以包括：基板；第一鳍区域和第二鳍区域，在基板上在第一方向上彼此间隔开；第一隔离绝缘层，设置在第一鳍区域和第二鳍区域之间以使第一鳍区域与第二鳍区域隔离，第一隔离绝缘层具有岛形状；第一栅极，交叉第一鳍区域并在不同于第一方向的第二方向上延伸；第二栅极，交叉第二鳍区域并在第二方向上延伸；以及第三栅极，覆盖第一隔离绝缘层的至少侧壁并交叉第一隔离绝缘层，第三栅极在第二方向上延伸。第一、第二和第三栅极的每个可以包括栅极电介质层和栅极电极。
在一方面中，一种半导体器件可以包括：基板；鳍区域，在基板上包括在第一方向上彼此间隔开的第一鳍区域和第二鳍区域，鳍区域在第一方向上延伸；第一栅极，在不同于第一方向的第二方向上交叉第一鳍区域；第二栅极，在第二方向上交叉第二鳍区域；第一隔离绝缘层，具有内衬形状，形成在提供于第一栅极和第二栅极之间的鳍区域中的凹陷区的侧壁上；以及第三栅极，覆盖第一隔离绝缘层并在第二方向上延伸。第一、第二和第三栅极的每个可以包括栅极电介质层和栅极电极。
在一方面中，一种半导体器件可以包括：基板；多个鳍区域，在基板上，每个鳍区域包括在第一方向上彼此间隔开的第一鳍区域和第二鳍区域，并且多个鳍区域在不同于第一方向的第二方向上彼此间隔开；多个隔离绝缘层，在第二方向上彼此间隔开，每个隔离绝缘层设置在每个鳍区域的第一和第二鳍区域之间以使第一鳍区域与第二鳍区域隔离；第一源极/漏极区，形成在每个鳍区域的第一鳍区域中；第二源极/漏极区，形成在每个鳍区域的第二鳍区域中；穿通停止层，设置在每个隔离绝缘层下面，穿通停止层的导电类型不同于第一和第二源极/漏极区的导电类型；以及栅极，覆盖隔离绝缘层的至少侧壁并在第二方向上延伸。
在一方面中，一种制造半导体器件的方法可以包括：在基板上形成在第一方向上延伸的鳍区域；形成第一隔离绝缘层，第一隔离绝缘层包括通过氧化一部分鳍区域而形成的氧化物层，第一隔离绝缘层将鳍区域划分成第一鳍区域和第二鳍区域，并且第一隔离绝缘层具有岛形状；以及形成覆盖第一隔离绝缘层的至少侧壁的第一栅极，第一栅极在不同于第一方向的第二方向上延伸。
在一方面中，一种制造半导体器件的方法可以包括：在基板上形成在第一方向上彼此间隔开的第一鳍区域和第二鳍区域；形成设置在第一鳍区域和第二鳍区域之间的第一隔离绝缘层，第一隔离绝缘层具有岛形状并使第一鳍区域与第二鳍区域隔离；形成交叉第一鳍区域并在不同于第一方向的第二方向上延伸的第一栅极；形成交叉第二鳍区域并在第二方向上延伸的第二栅极；以及形成覆盖第一隔离绝缘层的顶表面和侧壁并在第二方向上延伸的第三栅极。第一至第三栅极的每个可以包括栅极电介质层和栅极电极。
在一方面中，一种制造半导体器件的方法可以包括：在基板上形成在第一方向上延伸的鳍区域；在鳍区域上形成栅极间隔物，栅极间隔物在不同于第一方向的第二方向上延伸，并且在栅极间隔物之间限定凹槽以暴露鳍区域；除去鳍区域的通过该凹槽暴露的部分以形成凹陷区；氧化通过凹陷区暴露的鳍区域以形成氧化物层；在氧化物层上形成填充绝缘层以形成包括氧化物层和填充绝缘层的第一隔离绝缘层；以及在第一隔离绝缘层下面的鳍区域中形成包括掺杂剂的穿通停止层。
附图说明
由于附图以及伴随的详细描述，本发明构思将变得更加明显。
图1是用于说明根据本发明构思的第一和第二实施例的半导体器件的平面图；
图2A至图2D是分别沿图1的线A-A'、B-B'、C-C'和D-D'截取的截面图，用于示出根据本发明构思的第一实施例的半导体器件；
图3A至图3D是分别沿图1的线A-A'、B-B'、C-C'和D-D'截取的截面图，用于示出根据本发明构思的第二实施例的半导体器件；
图4A是示出根据本发明构思的第三实施例的半导体器件的平面图；
图4B至图4E是分别沿图4A的线A-A'、B-B'、C-C'和D-D'截取的截面图，用于示出根据本发明构思的第三实施例的半导体器件；
图5是用于说明根据本发明构思的第四和第五实施例的半导体器件的平面图；
图6A至图6D是分别沿图5的线A-A'、B-B'、C-C'和D-D'截取的截面图，用于示出根据本发明构思的第五实施例的半导体器件；
图7A至图7D是分别沿图5的线A-A'、B-B'、C-C'和D-D'截取的截面图，用于示出根据本发明构思的第五实施例的半导体器件；
图8AA至图8MA是沿图1的线A-A'截取的截面图，用于示出制造根据本发明构思的第一实施例的半导体器件的方法的实施例的一些工艺；
图8AB至图8MB是沿图1的线B-B'截取的截面图，用于示出制造根据本发明构思的第一实施例的半导体器件的方法的实施例的一些工艺；
图8AC至图8MC是沿图1的线C-C'截取的截面图，用于示出制造根据本发明构思的第一实施例的半导体器件的方法的实施例的一些工艺；
图8AD至图8MD是沿图1的线D-D'截取的截面图，用于示出制造根据本发明构思的第一实施例的半导体器件的方法的实施例的一些工艺；
图9AA、图9AB、图9AC和图9AD是分别沿图1的线A-A'、B-B'、C-C'和D-D'截取的截面图，用于示出制造根据本发明构思的第一实施例的半导体器件的方法的另一实施例的工艺；
图10AA和图10BA是沿图1的线A-A'截取的截面图，用于示出制造根据本发明构思的第一实施例的半导体器件的方法的另一实施例的工艺；
图10AB和图10BB是沿图1的线B-B'截取的截面图，用于示出制造根据本发明构思的第一实施例的半导体器件的方法的另一实施例的工艺；
图10AC和图10BC是沿图1的线C-C'截取的截面图，用于示出制造根据本发明构思的第一实施例的半导体器件的方法的另一实施例的工艺；
图10AD和图10BD是沿图1的线D-D'截取的截面图，用于示出制造根据本发明构思的第一实施例的半导体器件的方法的另一实施例的工艺；
图11AA和图11BA是沿图1的线A-A'截取的截面图，用于示出制造根据本发明构思的第二实施例的半导体器件的方法的一些工艺；
图11AB和图11BB是沿图1的线B-B'截取的截面图，用于示出制造根据本发明构思的第二实施例的半导体器件的方法的一些工艺；
图11AC和图11BC是沿图1的线C-C'截取的截面图，用于示出制造根据本发明构思的第二实施例的半导体器件的方法的一些工艺；
图11AD和图11BD是沿图1的线D-D'截取的截面图，用于示出制造根据本发明构思的第二实施例的半导体器件的方法的一些工艺；
图12AA至图12DA是沿图4A的线A-A'截取的截面图，用于示出制造根据本发明构思的第三实施例的半导体器件的方法的一些工艺；
图12AB至图12DB是沿图4A的线B-B'截取的截面图，用于示出制造根据本发明构思的第三实施例的半导体器件的方法的一些工艺；
图12AC至图12DC是沿图4A的线C-C'截取的截面图，用于示出制造根据本发明构思的第三实施例的半导体器件的方法的一些工艺；
图12AD至图12DD是沿图4A的线D-D'截取的截面图，用于示出制造根据本发明构思的第三实施例的半导体器件的方法的一些工艺；
图13AA至图13DA是沿图5的线A-A'截取的截面图，用于示出制造根据本发明构思的第四实施例的半导体器件的方法的一些工艺；
图13AB至图13DB是沿图5的线B-B'截取的截面图，用于示出制造根据本发明构思的第四实施例的半导体器件的方法的一些工艺；
图13AC至图13DC是沿图5的线C-C'截取的截面图，用于示出制造根据本发明构思的第四实施例的半导体器件的方法的一些工艺；
图13AD至图13DD是沿图5的线D-D'截取的截面图，用于示出制造根据本发明构思的第四实施例的半导体器件的方法的一些工艺；
图14AA至图14CA是沿图5的线A-A'截取的截面图，用于示出制造根据本发明构思的第五实施例的半导体器件的方法的一些工艺；
图14AB至图14CB是沿图5的线B-B'截取的截面图，用于示出制造根据本发明构思的第五实施例的半导体器件的方法的一些工艺；
图14AC至图14CC是沿图5的线C-C'截取的截面图，用于示出制造根据本发明构思的第五实施例的半导体器件的方法的一些工艺；
图14AD至图14CD是沿图5的线D-D'截取的截面图，用于示出制造根据本发明构思的第五实施例的半导体器件的方法的一些工艺；
图15A是示出根据本发明构思的第六实施例的半导体器件的平面图；
图15B、图15C、图15D和图15E是分别沿图15A的线A-A'、B-B'、C-C'和D-D'截取的截面图；
图16A是示出根据本发明构思的第七实施例的半导体器件的平面图；
图16B、图16C、图16D和图16E是分别沿图16A的线A-A'、B-B'、C-C'和D-D'截取的截面图；
图17A是示出根据本发明构思的第八实施例的半导体器件的平面图；
图17B、图17C、图17D和图17E是分别沿图17A的线A-A'、B-B'、C-C'和D-D'截取的截面图；
图18AA至图18LA是沿图15A的线A-A'截取的截面图，用于示出制造根据本发明构思的第六实施例的半导体器件的方法的一些工艺；
图18AB至图18LB是沿图15A的线B-B'截取的截面图，用于示出制造根据本发明构思的第六实施例的半导体器件的方法的一些工艺；
图18AC至图18LC是沿图15A的线C-C'截取的截面图，用于示出制造根据本发明构思的第六实施例的半导体器件的方法的一些工艺；
图18AD至图18LD是沿图15A的线D-D'截取的截面图，用于示出制造根据本发明构思的第六实施例的半导体器件的方法的一些工艺；
图19AA至图19DA是沿图16A的线A-A'截取的截面图，用于示出制造根据本发明构思的第七实施例的半导体器件的方法的一些工艺；
图19AB至图19DB是沿图16A的线B-B'截取的截面图，用于示出制造根据本发明构思的第七实施例的半导体器件的方法的一些工艺；
图19AC至图19DC是沿图16A的线C-C'截取的截面图，用于示出制造根据本发明构思的第七实施例的半导体器件的方法的一些工艺；
图19AD至图19DD是沿图16A的线D-D'截取的截面图，用于示出制造根据本发明构思的第七实施例的半导体器件的方法的一些工艺；
图20AA至图20CA是沿图17A的线A-A'截取的截面图，用于示出制造根据本发明构思的第八实施例的半导体器件的方法的一些工艺；
图20AB至图20CB是沿图17A的线A-A'截取的截面图，用于示出制造根据本发明构思的第八实施例的半导体器件的方法的一些工艺；
图20AC至图20CC是沿图17A的线A-A'截取的截面图，用于示出制造根据本发明构思的第八实施例的半导体器件的方法的一些工艺；
图20AD至图20CD是沿图17A的线A-A'截取的截面图，用于示出制造根据本发明构思的第八实施例的半导体器件的方法的一些工艺；
图21AA、图21AB、图21AC和图21AD是分别沿图17A的线A-A'、B-B'、C-C'和D-D'截取的截面图，用于示出制造根据本发明构思的第八实施例的半导体器件的方法的另一实施例的工艺；以及
图22是示出包括根据本发明构思的实施例的半导体器件的电子系统的示例的示意框图。
具体实施方式
现在，在下文将参照附图更全面地描述本发明构思，其中在附图中示出本发明构思的示范性实施例。本发明构思的优点和特征以及实现它们的方法将从以下的将参照附图被更详细地描述的示范性实施例而变得明显。然而，应当注意到，本发明构思不限于以下的示范性实施例，而是可以以各种形式实施。因此，示范性实施例仅被提供来公开本发明构思并使本领域技术人员知晓本发明构思的范畴。在附图中，本发明构思的实施例不限于这里提供的具体的示例，并且为了清晰被夸大。
这里使用的术语仅是为了描述特定实施例的目的而不意在限制本发明。当在这里使用时，单数术语“一”和“该”也旨在包括复数形式，除非上下文另外清楚地指示。当在这里使用时，术语“和/或”包括一个或多个所列相关项目的任意和所有组合。将理解，当称一个元件“连接”或“联接”到另一元件时，它可以直接连接或联接到另一元件，或者可以存在居间元件。
类似地，将理解，当称一个元件诸如层、区域或基板在另一元件“上”时，它可以直接在另一元件上，或者可以存在居间元件。相反，术语“直接”表示不存在居间元件。将进一步理解的是，术语“包括”和/或“包含”，当在这里使用时，表明所述特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元件、组件和/或其组合的存在或增加。
另外，详细说明中的实施例将在截面图作为本发明构思的理想示范性视图的情形下被描述。因此，示范性视图的形状可以根据制造技术和/或容许误差而改变。因此，本发明构思的实施例不限于示范性视图中示出的特定形状，而是可以包括可根据制造工艺产生的其它形状。附图中例示的区域具有一般的性质，并用来示出元件的具体形状。因此，这不应当解释为被限制到本发明构思的范围。
还将理解，尽管这里可以使用术语第一、第二、第三等来描述不同的元件，但是这些元件不应受到这些术语限制。这些术语仅用于将一个元件与另一个元件区别开。因此，在一些实施例中的第一元件能够在其它的实施例中被称为第二元件，而没有背离本发明的教导。这里说明和示出的本发明构思的各方面的示范性实施例包括它们的互补对应物。相同的附图标记或相同的参考指示符在整个说明书中表示相同的元件。
而且，这里参照截面图和/或平面图描述了示范性实施例，这些图是理想化的示范性图示。因此，由例如制造技术和/或公差引起的图示形状的变化可以预期的。因此，示范性实施例不应被解释为限于这里示出的区域的形状而是将包括由例如制造引起的形状偏差。例如，被示为矩形的蚀刻区域将通常具有倒圆或弯曲的特征。因此，附图中示出的区域在本质上是示意性的，它们的形状不旨在示出器件的区域的实际形状，并且不旨在限制示例实施例的范围。
如被本发明主体理解的，根据这里描述的各种实施例的器件和形成器件的方法可以被包括在诸如集成电路的微电子器件中，其中根据这里描述的各种实施例的多个器件被集成在同一微电子器件中。因此，这里示出的截面图可以在微电子器件中在两个不同的方向(不需要是正交的)上重复。因此，包含根据这里描述的各个实施例的器件的微电子器件的平面图可以包括呈阵列和/或二维图案(其基于微电子器件的功能性)的多个器件。
根据这里描述的各种实施例的器件可以取决于微电子器件的功能性而散布在其它器件当中。而且，根据这里描述的各种实施例的微电子器件可以在垂直于所述两个不同的方向的第三方向上重复，以提供三维集成电路。
因此，这里示出的截面图向根据这里描述的各个实施例的多个器件提供支持，该多个器件在平面图中沿两个不同的方向延伸和/或在立体图中在三个不同的方向上延伸。例如，当单个有源区在器件/结构的截面图中示出时，器件/结构可以包括多个有源区和其上的晶体管结构(或存储单元结构、栅结构等，视情况而定)，如将通过器件/结构的平面图示出的。
图1是用于说明根据本发明构思的第一和第二实施例的半导体器件的平面图。图2A、图2B、图2C和图2D分别是沿图1的线A-A'、B-B'、C-C'和D-D'截取的截面图，用于示出根据本发明构思的第一实施例的半导体器件。
参照图1和图2A至图2D，根据本发明构思的第一实施例的半导体器件可以包括鳍区域20、第一栅极90a、第二栅极90b、第三栅极90c、第一隔离绝缘层24、第二隔离绝缘层60、第一源极/漏极区40a和第二源极/漏极区40b。
每个鳍区域20可以在第一方向(例如，X轴方向)上延伸并可以包括彼此分离的第一鳍区域20a、第二鳍区域20b和第三鳍区域20c。鳍区域20可以通过沿第一方向X延伸的第一隔离绝缘层24而在不同于第一方向X的第二方向(例如，Y轴方向)上彼此隔离。鳍区域20可以对应于基板10的部分或可以包括从基板10生长的外延层。鳍区域20可以是从基板10垂直地突出的有源区。
图1示出在第二方向Y上彼此隔离的两个鳍区域20作为示例。然而，本发明构思不限于此。在其它实施例中，两个或更多鳍区域可以设置为彼此隔离。
基板10可以是包括半导体材料的半导体基板。例如，基板10可以包括硅(Si)、锗(Ge)、硅锗(SiGe)、磷化镓(GaP)、砷化镓(GaAs)、碳化硅(SiC)、硅锗碳(SiGeC)、砷化铟(InAs)和磷化铟(InP)中的至少一种。每个鳍区域20可以具有一长度和一宽度。第一方向X和第二方向Y可以彼此交叉。例如，第一方向X和第二方向Y可以彼此垂直。然而，本发明构思不限于此。第一方向X可以平行于每个鳍区域20的长度方向，第二方向Y可以平行于每个鳍区域20的宽度方向。第一鳍区域20a的一端可以在第一方向X上面对第二鳍区域20b的一端。
第一鳍区域20a和第二鳍区域20b可以用作鳍型场效应晶体管(FINFET)的有源区和沟道区。例如，N型晶体管(例如，NMOS晶体管)或P型晶体管(例如，PMOS晶体管)可以形成在第一鳍区域20a和/或第二鳍区域20b上。例如，第一晶体管110可以形成在第一鳍区域20a上，第二晶体管120可以形成在第二鳍区域20b上。第一晶体管110可以包括第一栅极90a和第一源极/漏极区40a。第二晶体管120可以包括第二栅极90b和第二源极/漏极区40b。
第一隔离绝缘层24可以具有高度h1并可以设置在基板10上。第一隔离绝缘层24可以与鳍区域20的侧壁接触并可以在第一方向X上延伸。第一隔离绝缘层24可以包括氧化物、氮化物、氮氧化物和低k电介质材料中的至少一种。
第二隔离绝缘层60可以设置在第一鳍区域20a和第二鳍区域20b之间以使第一鳍区域20a与第二鳍区域20b在第一方向X上隔离。第一晶体管110和第二晶体管120可以通过第二隔离绝缘层60彼此隔离。第二隔离绝缘层60可以为岛状图案并可以提供为多个。例如，多个第二隔离绝缘层60可以在第二方向Y上彼此间隔开以彼此对齐。第二隔离绝缘层60可以是通过氧化一部分鳍区域20而形成的氧化物层。例如，鳍区域20的从第一隔离绝缘层24向上突出的部分(例如，柱区域22)可以被氧化以自对准地形成第二隔离绝缘层60。在下文，柱区域22是鳍区域20的位于对应于与第一隔离绝缘层24的顶表面基本上共面的平面的虚线之上的区域。第二隔离绝缘层60的顶表面可以弯曲。第二隔离绝缘层60的底表面可以与第一隔离绝缘层24的顶表面基本上共面，或可以低于第一隔离绝缘层24的顶表面。第二隔离绝缘层60的顶表面可以与第一和第二鳍区域20a和20b的顶表面基本上共面，或可以低于第一和第二鳍区域20a和20b的顶表面。第二隔离绝缘层60的在第一方向X上彼此间隔开的两个侧壁可以分别与第一鳍区域20a的一侧壁和第二鳍区域20b的一侧壁接触。第二隔离绝缘层60的宽度可以基本上等于第一和第二鳍区域20a和20b在第二方向Y上的宽度。然而，本发明构思不限于此。第二隔离绝缘层60的宽度可以小于或大于第一和第二鳍区域20a和20b的宽度。连接到基板10的第三鳍区域20c可以设置在第二隔离绝缘层60下面。第三鳍区域20c可以是鳍区域20的一部分。穿通停止层54可以形成在第二隔离绝缘层60下面的第三鳍区域20c中。穿通停止层54可以延伸到第一鳍区域20a和第二鳍区域20b中。穿通停止层54可以包括高浓度掺杂区。穿通停止层54可以防止由形成在第一和第二鳍区域20a和20b上的第一和第二晶体管110和120之间的穿通(punch-through)现象引起的漏电流。例如，穿通停止层54可以防止形成在第一鳍区域20a中的第一源极/漏极区40a和形成在第二鳍区域20b中的第二源极/漏极区40b之间的穿通现象以阻挡漏电流。穿通停止层54的导电类型可以不同于第一和第二源极/漏极区40a和40b的导电类型。例如，穿通停止层54可以包括导电类型不同于第一和第二源极/漏极区40a和40b的导电类型的掺杂剂。例如，如果第一和第二源极/漏极区40a和40b包括N型掺杂剂，则穿通停止层54可以包括P型掺杂剂。备选地，如果第一和第二源极/漏极区40a和40b包括P型掺杂剂，则穿通停止层54可以包括N型掺杂剂。例如，穿通停止层54可以包括P型掺杂剂诸如硼(B)或铟(In)。备选地，穿通停止层54可以包括N型掺杂剂诸如磷(P)、砷(As)或锶(Sr)。穿通停止层54可以具有在约1015原子数/cm3至约1020原子数/cm3的范围内的掺杂剂浓度。例如，掺杂剂诸如硼(B)、BF2、铟(In)、砷(As)、磷(P)或锶(Sr)可以以约1011原子数/cm2至约1015原子数/cm2的剂量被离子注入以形成穿通停止层54。
跨过第一鳍区域20a的第一栅极90a和跨过第二鳍区域20b的第二栅极90b可以在第二方向Y上延伸。第一栅极90a可以覆盖其下的第一鳍区域20a的侧壁和顶表面，并且可以在第二方向Y上延伸以交叉第一隔离绝缘层24。第二栅极90b可以覆盖其下的第二鳍区域20b的侧壁和顶表面，并且可以在第二方向Y上延伸以交叉第一隔离绝缘层24。第三栅极90c可以覆盖其下的第二隔离绝缘层60的侧壁和顶表面，并且可以在第二方向Y上延伸以交叉第一隔离绝缘层24。第三栅极90c可以覆盖第二隔离绝缘层60的在邻近于第三栅极90c的两个侧壁的栅极间隔物34之间暴露的侧壁和顶表面。第一和第二栅极90a和90b可以用作用于晶体管的操作的正常栅极，而第三栅极90c可以用作不用于晶体管的操作的虚设栅极。备选地，第三栅极90c可以用作用于传输信号的互连或正常栅极。第三栅极90c的宽度可以基本上等于或小于第一和第二栅极90a和90b的宽度。图1和图2A示出设置在单个第二隔离绝缘层60上的单个第三栅极90c作为示例。然而，本发明构思不限于此。在其它实施例中，两个或更多第三栅极90c可以设置在单个第二隔离绝缘层60上。
第一栅极90a可以包括第一栅极电极88a和栅极电介质层80。第二栅极90b可以包括第二栅极电极88b和栅极电介质层80。第三栅极90c可以包括第三栅极电极88c和栅极电介质层80。
栅极电介质层80可以设置在每个第一和第二鳍区域20a和20b与每个第一和第二栅极电极88a和88b之间。此外，栅极电介质层80可以设置在第三栅极电极88c和第二隔离绝缘层60之间。栅极电介质层80可以围绕每个第一至第三栅极电极88a、88b和88c的侧壁和底表面，并可以在第二方向Y上延伸。对应于每个第一和第二栅极电极88a和88b的栅极电介质层80可以与每个第一和第二栅极电极80a和88b一起覆盖每个第一和第二鳍区域20a和20b的侧壁和顶表面，并可以在第二方向Y上延伸。对应于第三栅极电极88c的栅极电介质层80可以与第三栅极电极88c一起覆盖第二隔离绝缘层60的侧壁和顶表面，并可以在第二方向Y上延伸。栅极电介质层80可以交叉第一隔离绝缘层24并可以在第二方向Y上延伸。栅极电介质层80可以包括具有比硅氧化物的介电常数高的介电常数的高k电介质材料。例如，栅极电介质层80可以包括(但不限于)铪氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和铌酸锌-铅(lead-zinc niobate)中的至少一种。
第三栅极电极88c的下部的宽度可以小于第二隔离绝缘层60的上部的宽度。第一栅极电极88a的顶表面、第二栅极电极88b的顶表面和第三栅极电极88c的顶表面可以基本上彼此共面。例如，栅极电极88a、88b和88c的顶表面可以在同一平面上。栅极电介质层80的顶表面还可以与栅极电极88a、88b和88c的顶表面基本上共面。设置在第一和第二鳍区域20a和20b上的第一和第二栅极90a和90b的高度可以基本上等于设置在第二隔离绝缘层60上的第三栅极90c的高度。例如，设置在第一和第二鳍区域20a和20b上的第一和第二栅极电极88a和88b的高度可以基本上等于设置在第二隔离绝缘层60上的第三栅极电极88c的高度。因此，如果第三栅极电极88c用作信号互连或正常栅极电极，则第三栅极电极88c具有与其它栅极电极88a和88b相同的厚度，以防止由于第三栅极电极88c引起的信号延迟现象。结果，可以改善根据本发明构思的半导体器件的特性。
每个第一和第二栅极电极88a和88b可以包括第一栅极导电层82和第二栅极导电层84。第一栅极导电层82可以设置在第二栅极导电层84和栅极电介质层80之间以控制每个第一和第二栅极电极88a和88b的功函数。第二栅极导电层84可以填充由第一栅极导电层82限定的空间。第一栅极导电层82可以包括金属。例如，第一栅极导电层82可以包括钛氮化物(TiN)、钽氮化物(TaN)、钛碳化物(TiC)、钛铝(TiAl)、钛铝碳化物(TiAlC)、钛铝氮化物(TiAlN)、钽碳化物(TaC)和钽铝氮化物(TaAlN)中的至少一种。第二栅极导电层84可以包括金属。例如，第二栅极导电层84可以包括钨(W)或铝(Al)。第三栅极电极88c可以包括第一栅极导电层82和第二栅极导电层84。第三栅极电极88c的第一栅极导电层82可以设置在栅极电介质层80和第二栅极导电层84之间，第三栅极电极88c的第二栅极导电层84可以填充由第三栅极电极88c的第一栅极导电层82限定的空间。第三栅极电极88c的第一和第二栅极导电层82和84可以分别由与每个第一和第二栅极电极88a和88b的第一和第二栅极导电层82和84相同的材料形成。第一至第三栅极电极88a、88b和88c可以通过置换工艺或后栅极工艺形成。然而，本发明构思不限于此。
栅极间隔物34可以形成为邻近每个第一至第三栅极90a、90b和90c的两个侧壁。栅极间隔物34可以与第一至第三栅极90a、90b和90c一起在第二方向Y上延伸。栅极电介质层80可以延伸为设置在栅极间隔物34与每个栅极电极88a、88b和88c之间。栅极间隔物34的顶表面可以被平坦化以与栅极电极88a、88c和88c的顶表面基本上共面。第二隔离绝缘层60的平行于第二方向Y的侧壁可以基本上与栅极间隔物34的邻近于第三栅极电极88c的两个侧壁的内侧壁对准，或者第二隔离绝缘层60的顶表面可以与栅极间隔物34的部分底表面交叠并接触。另外，第二隔离绝缘层60的上部的宽度可以比第三栅极电极88c的下部的宽度宽。栅极间隔物34可以包括硅氮化物和/或硅氮氧化物。
包括掺杂剂的源极/漏极区40a和40b可以设置为邻近第一至第三栅极90a、90b和90c的侧壁。例如，第一源极/漏极区40a可以形成在邻近于第一栅极90a的两个侧壁的第一鳍区域20a中，第二源极/漏极区40b可以形成在邻近于第二栅极90b的两个侧壁的第二鳍区域20b中。第一和第二源极/漏极区40a和40b可以包括包含半导体材料的外延层。例如，包含半导体材料的外延层可以形成在形成于第一鳍区域20a和/或第二鳍区域20b中的第一凹陷区36中。此外，第一和第二源极/漏极区40a和40b可以突出得比第一和第二鳍区域20a和20b的顶表面高，所以第一和第二源极/漏极区40a和40b可以具有升高的源极/漏极结构。每个第一和第二源极/漏极区40a和40b的横截面可以具有多边形形状、椭圆形形状或圆形形状。第一和第二源极/漏极区40a和40b的底表面可以设置在比图2A中的第一隔离绝缘层24的顶表面(例如，虚线)高的柱区域22中。然而，本发明构思不限于此。在其它实施例中，第一和第二源极/漏极区40a和40b的底表面可以设置在低于第一隔离绝缘层24的顶表面(例如，虚线)的鳍区域20中。在一些实施例中，第一和第二源极/漏极区20a和20b中的至少一个可以不包括外延层。
第一栅极电极88a和第一源极/漏极区40a可以通过栅极间隔物34彼此隔离。此外，第二栅极电极88b和第二源极/漏极区40b可以通过栅极间隔物34彼此隔离。第三栅极电极88c可以通过栅极间隔物34和自对准形成的第二隔离绝缘层60而与第一和第二源极/漏极区40a和40b间隔开，于是可以防止第三栅极电极88c与源极/漏极区40a和40b之间的短路和漏电流。
如果第一晶体管110和/或第二晶体管120是PMOS晶体管，则第一源极/漏极区40a和/或第二源极/漏极区40b可以包括压应力材料。该压应力材料可以是具有比硅的晶格常数大的晶格常数的材料(例如，SiGe)。压应力材料可以施加压应力到第一栅极电极88a下面的第一鳍区域20a和/或第二栅极电极88b下面的第二鳍区域20b，从而改善沟道区的载流子的迁移率。
如果第一晶体管110和/或第二晶体管120是NMOS晶体管，则第一源极/漏极区40a和/或第二源极/漏极区40b可以包括与基板10相同的材料或可以包括张应力材料。例如，如果基板10由硅形成，则第一源极/漏极区40a和/或第二源极/漏极区40b可以包括硅或具有比硅的晶格常数小的晶格常数的材料(例如，SiC)。
硅化物层42可以形成在每个第一和第二源极/漏极区40a和40b上。硅化物层42可以包括金属。例如，硅化物层42可以包括镍(Ni)、钴(Co)、铂(Pt)和钛(Ti)中的至少一种。
层间绝缘层44可以形成在硅化物层42上。层间绝缘层44可以部分地填充栅极间隔物34之间的间隙。层间绝缘层44可以包括硅氧化物或具有比硅氧化物的介电常数低的介电常数的低k电介质材料。层间绝缘层44可以包括多孔绝缘材料。另外，气隙可以形成在层间绝缘层44中。保护图案46可以形成在层间绝缘层44上。保护图案46的顶表面可以与栅极电极88a、88b和88c的顶表面基本上共面。保护图案46可以包括氮化物和/或氮氧化物。
图3A至图3D是分别沿图1的线A-A'、B-B'、C-C'和D-D'截取的截面图，用于示出根据本发明构思的第二实施例的半导体器件。在下文，将省略或简要地提及对与图1和图2A至图2D中描述的相同元件的描述。换句话说，将主要地描述本实施例与第一实施例之间的差异。
参照图1和图3A至图3D，在根据此第二实施例的半导体器件中，第二隔离绝缘层60的高度可以大于第一和第二鳍区域20a和20b的柱区域22的高度。例如，第二隔离绝缘层60的底表面可以比柱区域22的底表面低垂直距离p1或更多。第一隔离绝缘层24的在第二方向Y上接触第二隔离绝缘层60的部分的顶表面可以低于接触第一和第二鳍区域20a和20b的第一隔离绝缘层24的顶表面。例如，第一隔离绝缘层24的所述部分可以凹陷深度t1以具有比第一隔离绝缘层24的高度h1低的高度h2，并可以与第二隔离绝缘层60接触。穿通停止层54可以形成在第二隔离绝缘层60下面的第三鳍区域20c中。穿通停止层54可以延伸到第一鳍区域20a和第二鳍区域20b中。在一些实施例中，可以不形成穿通停止层54。由于第二隔离绝缘层60的底表面低于第一和第二鳍区域20a和20b的第一和第二源极/漏极区40a和40b的底表面，所以在彼此相邻的第一和第二源极/漏极区40a和40b之间可以实现改善的隔离特性。因此，第一和第二晶体管110和120之间的隔离特性可以通过第二隔离绝缘层60以及穿通停止层54改善，所以可以防止两者之间的漏电流。在第一隔离绝缘层24上，第三栅极90c的底表面可以低于第一和第二栅极90a和90b的底表面。
图4A是示出根据本发明构思的第三实施例的半导体器件的平面图。图4B至图4E是分别沿图4A的线A-A'、B-B'、C-C'和D-D'截取的截面图，用于示出根据本发明构思的第三实施例的半导体器件。在下文，将省略或简要地提及对与图1和图2A至图2D描述的相同元件的描述。换句话说，将主要描述本实施例与第一实施例之间的差异。
参照图4A至图4E，根据此第三实施例的半导体器件可以包括具有U形横截面的岛形状的第二隔离绝缘层60。例如，将第一和第二鳍区域20a和20b彼此隔离的第二隔离绝缘层60可以包括与第一和第二鳍区域20a和20b的侧壁接触的垂直部分60a以及与第三鳍区域20c的顶表面接触的底部分60b。第二隔离绝缘层60可以包括自对准地形成在第三鳍区域20c的顶表面以及第一和第二鳍区域20a和20b的在第一方向X上彼此面对的侧壁上的内衬状的氧化物层。例如，鳍区域20的通过形成在鳍区域20中的第二凹陷区53暴露的部分可以被自对准地氧化以形成第二隔离绝缘层60。例如，仅被第二凹陷区53暴露的第一和第二鳍区域20a和20b的侧壁以及第三鳍区域20c的顶表面可以被自对准地氧化以形成第二隔离绝缘层60。第二隔离绝缘层60的底表面可以低于第一隔离绝缘层24的顶表面。例如，第二隔离绝缘层60的底表面可以比第一隔离绝缘层24的顶表面低垂直距离p2。穿通停止层54可以形成在第二隔离绝缘层60下面的鳍区域20(例如，第三鳍区域20c)中。穿通停止层54可以延伸到第一和第二鳍区域20a和20b中。穿通停止层54可以包括高浓度掺杂区。第三栅极90c可以延伸到第二凹陷区53中。第三栅极90c可以覆盖第二隔离绝缘层60的至少内侧壁并可以在第二方向Y上延伸。例如，第三栅极90c可以包括设置在第二隔离绝缘层60的内侧壁之间的一部分和设置在栅极间隔物34的内侧壁之间的另一部分。第三栅极90c可以在第二方向Y上延伸。第三栅极90c可以覆盖第二隔离绝缘层60的垂直部分60a的侧壁和底部分60a的顶表面，并在第二方向Y上延伸。设置在第二隔离绝缘层60上的第三栅极90c的底表面可以低于第一隔离绝缘层24的顶表面。设置在第二隔离绝缘层60上的第三栅极90c的高度可以大于设置在第一和第二鳍区域20a和20b上的第一和第二栅极90a和90b的高度。设置在第一隔离绝缘层24上的第一至第三栅极90a、90b和90c的高度可以基本上彼此相等。
图5是用于说明根据本发明构思的第四和第五实施例的半导体器件的平面图。
图6A至图6D是分别沿图5的线A-A'、B-B'、C-C'和D-D'截取的截面图，用于示出根据本发明构思的第四实施例的半导体器件。在下文，将省略或简要地提及对与图1和图2A至图2D描述的相同元件的描述。换句话说，将主要地描述本实施例与第一实施例之间的差异。
参照图5和图6A至图6D，根据第四实施例的半导体器件可以包括第二隔离绝缘层60，该第二隔离绝缘层60包括氧化物层64和填充绝缘层66。氧化物层64可以具有U形横截面。氧化物层64可以具有与图4A至图4E中示出的第三实施例的第二隔离绝缘层60相同的结构。填充第二凹陷区53的填充绝缘层66可以设置在氧化物层64上。填充绝缘层66的顶表面可以与第一和第二鳍区域20a和20b的顶表面基本上共面。备选地，填充绝缘层66的顶表面可以形成为比第一和第二鳍区域20a和20b的顶表面高。
填充绝缘层66可以在第二方向Y上延伸。因此，填充绝缘层66也可以设置在第一隔离绝缘层24上。在第一隔离绝缘层24上，第三栅极90c的高度可以小于第一和第二栅极90a和90b的高度。第三栅极90c可以在第二隔离绝缘层60上在第二方向Y上延伸。在一些实施例中，填充绝缘层66可以是像图1中示出的第二隔离绝缘层60一样的岛状图案。在这种情况下，第三栅极90c可以覆盖填充绝缘层66的顶表面和侧壁，并可以在第二方向Y上延伸以交叉或相交第一隔离绝缘层24。第二隔离绝缘层60可以具有比第一隔离绝缘层24的顶表面低垂直距离p2的底表面。
图7A至图7D是分别沿图5的线A-A'、B-B'、C-C'和D-D'截取的截面图，用于示出根据本发明构思的第五实施例的半导体器件。在下文，将省略或简要地提及对与图1和图2A至图2D描述的相同元件的描述。换句话说，将主要描述本实施例与第一实施例之间的差异。
参照图5和图7A至图7D，根据第五实施例的半导体器件可以包括第二隔离绝缘层60，该第二隔离绝缘层60包括氧化物层64和填充绝缘层66，该填充绝缘层66具有比第一和第二鳍区域20a和20b的顶表面低的顶表面。根据第五实施例的半导体器件的第二隔离绝缘层60可以具有与图6A至图6D中示出的第二隔离绝缘层60基本上相同的结构，除了其高度之外。填充绝缘层66的高度可以小于氧化物层64的高度，因此，填充绝缘层66可以部分地填充由氧化物层64的侧壁限定的空间。第三栅极90c可以从栅极间隔物34的顶表面延伸到填充绝缘层66的顶表面。因此，第三栅极90c的高度可以大于设置在第一和第二鳍区域20a和20b上的第一和第二栅极90a和90b的高度。另一方面，在第一隔离绝缘层24上，第三栅极90c的高度可以比第一和第二栅极90a和90b的高度小填充绝缘层66的高度。第三栅极90c可以在第二隔离绝缘层60上在第二方向Y上延伸。在一些实施例中，填充隔离绝缘层66可以是像图1中示出的第二隔离绝缘层60一样的岛状图案。在这种情况下，第三栅极90c可以至少覆盖填充绝缘层66的顶表面和侧壁，并可以在第二方向Y上延伸以交叉第一隔离绝缘层24。第二隔离绝缘层60可以具有比第一隔离绝缘层24的顶表面低垂直距离p2的底表面。
图8AA至图8MA、图8AB至图8MB、图8AC至图8MC以及图8AD至图8MD是示出制造根据本发明构思的第一实施例的半导体器件的方法的实施例的一些工艺的截面图。图8AA至图8MA是沿图1的线A-A'截取的截面图，图8AB至图8MB是沿图1的线B-B'截取的截面图。图8AC至图8MC是沿图1的线C-C'截取的截面图，图8AD至图8MD是沿图1的线D-D'截取的截面图。
参照图1、图8AA、图8AB、图8AC和图8AD，鳍区域20可以形成在基板10上。例如，基板10可以被蚀刻以形成在第一方向X上延伸的鳍区域20。鳍区域20可以在第二方向Y上彼此间隔开。鳍区域20可以从基板10向上突出。第一方向X可以交叉第二方向Y。例如，第一方向X可以垂直于第二方向Y。然而，本发明构思不限于此。基板10可以是包括半导体材料的半导体基板。例如，基板10可以包括Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs和InP中的至少一种。鳍区域20可以形成为具有线形状。每个鳍区域20可以具有一长度和一宽度。鳍区域20的长度方向可以平行于第一方向X，鳍区域20的宽度方向可以平行于第二方向Y。第一隔离绝缘层24可以形成在鳍区域20之间。第一隔离绝缘层24可以在第一方向X上延伸。因此，鳍区域20的平行于第一方向X的侧壁可以与第一隔离绝缘层24接触。每个鳍区域20可以包括突出得高于第一隔离绝缘层24的柱区域22。第一隔离绝缘层24可以包括氧化物、氮化物和/或氮氧化物。
参照图1、图8BA、图8BB、图8BC和图8BD，牺牲栅极30a、30b和30c可以形成为沿第二方向Y交叉鳍区域20。例如，第一牺牲栅极30a和第二牺牲栅极30b可以设置为平行于彼此，第三牺牲栅极30c在两者之间。第一至第三牺牲栅极30a、30b和30c可以在第二方向Y上延伸。牺牲栅极30a、30b和30c可以覆盖每个鳍区域20的顶表面和侧壁并可以在第二方向Y上延伸以交叉第一隔离绝缘层24。第三牺牲栅极30c的宽度可以基本上等于或小于第一和第二牺牲栅极30a和30b的宽度。
第一至第三牺牲栅极30a、30b和30c可以包括例如多晶硅层或非晶硅层。牺牲栅极电介质层28可以形成在鳍区域20与牺牲栅极30a、30b和30c之间。牺牲栅极电介质层28可以包括例如热氧化物层。栅极覆盖层32可以形成在每个第一至第三牺牲栅极30a、30b和30c的顶表面上。栅极间隔物34可以形成在每个第一至第三牺牲栅极30a、30b和30c的侧壁以及栅极覆盖层32的侧壁上。栅极间隔物34可以在第二方向Y上平行于第一至第三牺牲栅极30a、30b和30c延伸。栅极覆盖层32和栅极间隔物34可以包括硅氮化物和/或硅氮氧化物。
参照图1、图8CA、图8CB、图8CC和图8CD，鳍区域20的邻近于栅极间隔物34的部分可以使用栅极覆盖层32和栅极间隔物34作为蚀刻掩模被蚀刻以形成第一凹陷区36。例如，第一凹陷区36可以使用干蚀刻法或使用干蚀刻法和湿蚀刻法形成。第一凹陷区36的底表面可以设置在柱区域22中。然而，本发明构思不限于此。在其它实施例中，第一凹陷区36的底表面可以设置在低于第一隔离绝缘层24的顶表面的鳍区域20中。第一凹陷区36的内侧壁可以与栅极间隔物34的侧壁对准。在一些实施例中，第一凹陷区36可以被扩大以部分地暴露栅极间隔物34的底表面。
参照图1、图8DA、图8DB、图8DC和图8DD，外延层38可以形成在每个第一凹陷区36中。外延层38可以通过选择性地外延生长半导体材料而形成。如果形成PMOS晶体管，则外延层38可以通过外延生长压应力材料形成。压应力材料可以具有比硅的晶格常数大的晶格常数。例如，硅锗(SiGe)可以被外延生长以形成SiGe外延层。备选地，如果形成NMOS晶体管，则外延层38可以通过外延生长与基板10相同的材料或张应力材料而形成。例如，如果基板10包括硅(Si)，则硅(Si)或碳化硅(SiC)可以被外延生长以形成具有比硅的晶格常数小的晶格常数的Si外延层或SiC外延层。外延层38的顶表面可以形成为比鳍区域20的顶表面高。外延层38的横截面可以具有多边形形状、圆形形状或椭圆形形状。
参照图1、图8EA、图8EB、图8EC和图8ED，外延层38可以用掺杂剂掺杂以形成第一和第二源极/漏极区40a和40b。第一源极/漏极区40a可以形成为邻近第一牺牲栅极30a的侧壁、第二源极/漏极区40b可以形成为邻近第二牺牲栅极30b的侧壁。在一些实施例中，外延层38可以在形成外延层38时用P型或N型掺杂剂原位掺杂以形成第一和第二源极/漏极区40a和40b。在其它实施例中，第一和第二源极/漏极区40a和40b可以通过离子注入P型或N型掺杂剂到外延层38中而形成。由于第一和第二漏极区40a和40b形成在外延层38中，所以第一和第二源极/漏极区40a和40b可以具有抬高的源极/漏极结构。在图8EA中，第一和第二源极/漏极区40a和40b的底表面设置在比第一隔离绝缘层24的顶表面(例如，虚线)高的柱区域22中。然而，本发明构思不限于此。在其它实施例中，第一和第二源极/漏极区40a和40b的底表面可以设置在低于第一隔离绝缘层24的顶表面(例如，虚线)的鳍区域20中。在一些实施例中，如果没有形成外延层38，则掺杂剂可以被注入到鳍区域20中以形成第一和/或第二源极/漏极区40a和/或40b。
第一和第二源极/漏极区40a和40b可以通过栅极间隔物34而与第一至第三牺牲栅极30a、30b和30c隔离。硅化物层42可以形成在每个第一和第二源极/漏极区40a和40b上。硅化物层42可以包括镍(Ni)、钴(Co)、铂(Pt)和钛(Ti)中的至少一种金属。层间绝缘层44可以形成在硅化物层42上。层间绝缘层44可以包括氧化物或低k电介质材料。层间绝缘层44可以包括多孔材料。层间绝缘层44中可以包括气隙(未示出)。层间绝缘层44可以使用化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺或旋涂工艺形成。层间绝缘层44可以形成为覆盖栅极覆盖层32，然后可以通过回蚀工艺被蚀刻直到暴露栅极覆盖层32和部分栅极间隔物34。层间绝缘层44可以部分地填充彼此相对的栅极间隔物34之间的空间。保护层46a可以形成在层间绝缘层44上。保护层46a可以形成为覆盖通过层间绝缘层44暴露的栅极覆盖层32和栅极间隔物34。例如，保护层46a可以包括氮化物和/或氮氧化物。
参照图1、图8FA、图8FB、图8FC和图8FD，彼此间隔开的保护图案46可以形成在层间绝缘层44上。例如，保护层46a和栅极覆盖层32可以通过例如化学机械抛光(CMP)工艺被平坦化，所以可以除去栅极覆盖层32和保护层46a在其上的部分。此时，栅极间隔物34可以被部分地除去。因而，第一至第三牺牲栅极30a、30b和30c的顶表面可以被暴露并且保护图案46可以仅形成在层间绝缘层44上。
参照图1、图8GA、图8GB、图8GC和图8GD，第一掩模50可以形成为覆盖第一和第二牺牲栅极30a和30b并具有暴露第三牺牲栅极30c的第一开口51。第一开口51可以具有大于第三牺牲栅极30c在第一方向X上的宽度的宽度并可以在第二方向Y上延伸。第一开口51可以部分地暴露栅极间隔物34和邻近第三牺牲栅极30c的保护图案46。第一掩模50可以包括硬掩模层或光致抗蚀剂层。硬掩模层可以由例如硬掩模上旋涂(SOH)层形成。第三牺牲栅极30c和牺牲栅极电介质层28可以使用第一掩模50作为蚀刻掩模被除去以形成第一凹槽52。第一凹槽52可以在第二方向Y上延伸。邻近于第三牺牲栅极30c的第一和第二源极/漏极区40a和40b在形成第一凹槽52期间用栅极间隔物34和保护图案46覆盖而没有暴露，因此，可以防止第一和第二源极/漏极区40a和40b被蚀刻。第一凹槽52可以暴露部分鳍区域20(例如，部分柱区域22)。此外，第一凹槽52可以部分地暴露第一隔离绝缘层24。
参照图1、图8HA、图8HB、图8HC和图8HD，通过第一凹槽52暴露的鳍区域20可以被修整(trim)以形成经修整的柱区域22a。例如，一部分柱区域22可以通过修整工艺被去除例如厚度S。柱区域22的每个顶表面和侧壁可以被除去厚度S。例如，厚度S可以在每个鳍区域20的宽度的1/20至1/3的范围内。
参照图1、图8IA、图8IB、图8IC和图8ID，第一掩模50可以被除去，经修整的柱区域22a可以然后被氧化以形成第二隔离绝缘层60。第二隔离绝缘层60可以通过氧化经修整的柱区域22a而形成为与第一凹槽52自对准。例如，第二隔离绝缘层60可以是通过使用等离子体氧化工艺氧化经修整的柱区域22a而形成的氧化物层。例如，经修整的柱区域22a可以在等离子体气氛下在20℃至800℃的温度使用氧气或臭氧气体被氧化而形成第二隔离绝缘层60。在其它实施例中，第二隔离绝缘层60可以是通过使用热氧化工艺氧化经修整的柱区域22a而形成的氧化物层。例如，第二隔离绝缘层60可以是通过使用干氧化工艺、湿氧化工艺或热自由基氧化工艺氧化经修整的柱区域22a而形成的氧化物层。
第一鳍区域20a和第二鳍区域20b可以形成在每个鳍区域20中。第一鳍区域20a和第二鳍区域20b可以通过第二隔离绝缘层60而在第一方向X上彼此隔离。此外，连接到基板10的第三鳍区域20c可以形成在第二隔离绝缘层60下面的每个鳍区域20中。
第二隔离绝缘层60可以是具有顶表面和侧壁的岛状图案。例如，第二隔离绝缘层60的布置在第二方向Y上的侧壁可以通过第一凹槽52暴露。换句话说，第二隔离绝缘层60的通过第一凹槽52暴露的侧壁可以平行于第一方向X。第二隔离绝缘层60的布置在第一方向X上的侧壁可以与彼此面对的第一鳍区域20a的侧壁和第二鳍区域20b的侧壁接触。换句话说，第二隔离绝缘层60的与第一和第二鳍区域20a和20b的侧壁接触的侧壁可以平行于第二方向Y。多个第二隔离绝缘层60可以在第二方向Y上彼此间隔开并彼此对准。在一些实施例中，第二隔离绝缘层60的布置在第一方向X上的侧壁可以与第一和第二源极/漏极区40a和40b接触。第二隔离绝缘层60可以具有与栅极间隔物34的内侧壁对准的侧壁。备选地，第二隔离绝缘层60在第一方向X上的宽度可以加宽，所以第二隔离绝缘层60的顶表面可以部分地交叠栅极间隔物34的底表面。隔离绝缘层60的底表面可以形成为低于第一隔离绝缘层24的顶表面。例如，鳍区域的低于第一隔离绝缘层24的顶表面的部分可以在氧化经修整的柱区域22a时被氧化。在一些实施例中，柱区域22的修整工艺可以被省略并且柱区域22可以被氧化以形成第二隔离绝缘层60。
参照图1、图8JA、图8JB、图8JC和图8JD，穿通停止层54可以形成在第二隔离绝缘层60下面的第三鳍区域20c中。穿通停止层54可以延伸到第一和第二鳍区域20a和20b中。穿通停止层54的导电类型可以不同于第一和第二源极/漏极区40a和40b的导电类型。例如，穿通停止层54可以包括导电类型不同于第一和第二源极/漏极区40a和40b的导电类型的掺杂剂。例如，如果第一和第二源极/漏极区40a和40b包括N型掺杂剂，则穿通停止层54可以包括P型掺杂剂。备选地，如果第一和第二源极/漏极区40a和40b包括P型掺杂剂，则穿通停止层54可以包括N型掺杂剂。例如，穿通停止层54可以包括P型掺杂剂诸如硼(B)或铟(In)。备选地，穿通停止层54可以包括N型掺杂剂诸如磷(P)、砷(As)或锶(Sr)。穿通停止层54可以具有在约1015原子数/cm3至约1020原子数/cm3的范围内的掺杂剂浓度。例如，掺杂剂诸如硼(B)、BF2、铟(In)、砷(As)、磷(P)或锶(Sr)可以以约1011原子数/cm2至约1015原子数/cm2的剂量被离子注入到第二隔离绝缘层60下面的第三鳍区域20c中以形成穿通停止层54。例如，离子注入的角度可以在相对于基板10的约10度至约50度的范围内。
参照图1、图8KA、图8KB、图8KC和图8KD，第二凹槽62可以形成在每个第一和第二鳍区域20a和20b上。例如，第二凹槽62可以通过顺序地除去第一和第二牺牲栅极30a和30b以及牺牲栅极电介质层28而形成。例如，第一和第二牺牲栅极30a和30b可以使用栅极间隔物34和保护图案46作为蚀刻掩模而被选择性地除去。当牺牲栅极电介质层28被除去时，一部分第二隔离绝缘层60可以被除去。第一和第二鳍区域20a和20b的顶表面和侧壁可以通过第二凹槽62部分地暴露。例如，第一和第二鳍区域20a和20b的部分柱区域22可以通过第二凹槽62暴露。此外，部分第一隔离绝缘层24可以通过第二凹槽62暴露。
参照图1、图8LA、图8LB、图8LC和图8LD，栅极电介质层80、第一栅极导电层82和第二栅极导电层84可以顺序地形成以填充第一和第二凹槽52和62。例如，栅极电介质层80、第一栅极导电层82和第二栅极导电层84可以通过再次填充通过去除牺牲栅极30a、30b和30c形成的凹槽的置换工艺来形成。栅极电介质层80、第一栅极导电层82和第二栅极导电层84可以覆盖鳍区域20的柱区域22的顶表面和侧壁。此外，栅极电介质层80、第一栅极导电层82和第二栅极导电层84可以覆盖第二隔离绝缘层60的顶表面和侧壁。栅极电介质层80可以包括具有比硅氧化物的介电常数高的介电常数的高k电介质材料。例如，栅极电介质层80可以包括(但不限于)铪氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和铌酸锌-铅中的至少一种。
栅极电介质层80可以使用ALD工艺或CVD工艺形成。第一栅极导电层82可以包括能够控制栅极电极的功函数的材料。第二栅极导电层84可以填充由第一栅极导电层82限定的空间。例如，第一栅极导电层82可以包括钛氮化物(TiN)、钽氮化物(TaN)、钛碳化物(TiC)、钛铝(TiAl)、钛铝碳化物(TiAlC)、钛铝氮化物(TiAlN)、钽碳化物(TaC)和钽铝氮化物(TaAlN)中的至少一种。第二栅极导电层84可以包括金属。例如，第二导电层84可以包括钨(W)或铝(Al)。每个第一和第二栅极导电层82和84可以使用ALD工艺或CVD工艺形成。
参照图1、图8MA、图8MB、图8MC和图8MD，第一栅极90a、第二栅极90b和第三栅极90c可以分别形成在第一鳍区域20a、第二鳍区域20b和第二隔离绝缘层60上。第一栅极90a可以包括栅极电介质层80和第一栅极电极88a，第二栅极90b可以包括栅极电介质层80和第二栅极电极88b，第三栅极90c可以包括栅极电介质层80和第三栅极电极88c。为了形成第一至第三栅极90a、90b和90c，第二栅极导电层84、第一栅极导电层82和栅极电介质层80可以通过例如CMP方法被平坦化，直到暴露保护图案46和栅极间隔物34。因此，栅极电介质层80以及第一和第二栅极导电层82和84可以从保护图案46和栅极间隔物34的顶表面被除去，但是可以保留在第一和第二凹槽52和62中。结果，第一栅极电极88a可以形成为包括交叉第一鳍区域20a的第一和第二栅极导电层82和84，第二栅极电极88b可以形成为包括交叉第二鳍区域20b的第一和第二栅极导电层82和84。此外，第三栅极电极88c可以形成为包括交叉第二隔离绝缘层60的第一和第二导电层82和84。栅极电介质层80可以设置在第一鳍区域20a和第一栅极电极88a之间、在第二鳍区域20b和第二栅极电极88b之间以及在第二隔离绝缘层60和第三栅极电极88c之间。栅极电介质层80可以围绕每个第一至第三栅极电极88a、88b和88c的侧壁和底表面，并可以在第二方向Y上延伸。每个第一和第二栅极电极88a和88b以及与其对应的栅极电介质层80可以覆盖每个第一和第二鳍区域20a和20b的顶表面和侧壁，并可以在第二方向Y上延伸。第三栅极电极88c和与其对应的栅极电介质层80可以围绕第二隔离绝缘层60的顶表面和侧壁，并可以在第二方向Y上延伸。因此，分别交叉第一和第二鳍区域20a和20b的第一和第二栅极90a和90b可以在第二方向Y上延伸。第一栅极90a可以覆盖第一鳍区域20a的顶表面和侧壁，并可以在第二方向Y上延伸以交叉第一隔离绝缘层24。第二栅极90b可以覆盖第二鳍区域20b的顶表面和侧壁并可以在第二方向Y上延伸以交叉第一隔离绝缘层24。第三栅极90c可以覆盖第二隔离绝缘层60的顶表面和侧壁，并可以在第二方向Y上延伸以交叉第一隔离绝缘层24。例如，第三栅极90c可以覆盖第二隔离绝缘层60的在邻近于第三栅极90c的侧壁的栅极间隔物34之间暴露的侧壁和顶表面，并可以在第二方向Y上延伸以交叉第一隔离绝缘层24。第一和第二栅极90a和90b可以用作用于晶体管的操作的正常栅极，而第三栅极90c可以用作不用于晶体管的操作的虚设栅极。备选地，第三栅极90c可以用作信号传输互连或正常栅极。
第三栅极90c的宽度可以基本上等于或小于第一和第二栅极90a和90b的宽度。设置在第一和第二鳍区域20a和20b上的第一和第二栅极90a和90b的高度可以基本上等于设置在第二隔离绝缘层60上的第三栅极90c的高度。例如，设置在第一和第二鳍区域20a和20b上的第一和第二栅极电极88a和88b的高度可以基本上等于设置在第二隔离绝缘层60上的第三栅极电极88c的高度。因此，如果第三栅极电极88c用作信号传输互连或正常栅极电极，则第三栅极电极88c具有与其它栅极电极88a和88b相同的厚度以防止由于第三栅极电极88c引起的信号延迟现象。因而，可以改善根据本发明构思的半导体器件的特性。
包括第一栅极90a和第一源极/漏极区40a的第一晶体管110可以形成在第一鳍区域20a上，包括第二栅极90b和第二源极/漏极区40b的第二晶体管120可以形成在第二鳍区域20b上。第一晶体管110和/或第二晶体管120可以是N型晶体管和/或P型晶体管。第二隔离绝缘层60可以使第一晶体管110与第二晶体管120隔离。此外，穿通停止层54还可以改善晶体管110和120之间的隔离特性。因此，第一晶体管110可以通过第二隔离绝缘层60和穿通停止层54而与第二晶体管120电隔离和物理地隔离。
如上所述，由于通过第三牺牲栅极30c的选择性去除而暴露的鳍区域20被氧化以在置换工艺期间形成第二隔离绝缘层60，所以可以简化第二隔离绝缘层60的形成工艺。例如，可以省略用于形成可能对于第二隔离绝缘层60的形成所需的沟槽的额外的光刻工艺和蚀刻工艺，因此，可以改善半导体器件的生产率。此外，第三栅极90c可以形成为与第一凹槽52中的第二隔离绝缘层60的顶表面自对准以防止第三栅极90c和第二隔离绝缘层60之间的未对准。因此，可以保证相对于第三栅极90c的宽度的自由度，并可以防止第三栅极电极88c与第一或第二源极/漏极区40a或40b之间的短路和/或漏电流。
图9AA、图9AB、图9AC和图9AD是分别沿图1的线A-A'、B-B'、C-C'和D-D'截取的截面图，用于示出制造根据本发明构思的第一实施例的半导体器件的方法的另一实施例的工艺。在下文，将省略或简要地提及对与图8AA至图8MD描述的相同元件的描述。换句话说，将主要描述本实施例与图8AA至图8MD的实施例之间的差异。
参照图1、图9AA、图9AB、图9AC和图9AC，根据本实施例，在图8IA至图8ID中示出的第二隔离绝缘层可以使用通过注氧隔离(SIMOX)方法而形成。例如，氧(O2)可以穿过通过第一凹槽52暴露的鳍区域20的整个表面而被离子注入。注入的氧55可以被热处理以与鳍区域20的硅反应，所以可以形成氧化物层。在一些实施例中，包括注入的氧55的鳍区域20的热处理可以包括热氧化工艺或可以包括参照图8IA至图8ID描述的等离子体氧化工艺。
图10AA、图10BA、图10AB、图10BB、图10AC、图10BC、图10AD和10BD是示出制造根据本发明构思的第一实施例的半导体器件的方法的另一实施例的工艺的截面图。图10AA和图10BA是沿图1的线A-A'截取的截面图，图10AB和图10BB是沿图1的线B-B'截取的截面图。图10AC和图10BC是沿图1的线C-C'截取的截面图，图10AD和图10BD是沿图1的线D-D'截取的截面图。在下文，将省略或简要地提及对与图8AA至图8MD描述的相同元件的描述。换句话说，将主要描述本实施例与图8AA至图8MD的实施例之间的差异。
参照图1、图10AA、图10AB、图10AC和图10AD，穿通停止层54可以在第二隔离绝缘层60的形成之前形成在经修整的柱区域22a下面。掺杂剂可以在与参照图8JA至图8JD所述的相同条件下被离子注入以形成穿通停止层54。
参照图1、图10BA、图10BB、图10BC和图10BD，此后，第一掩模50可以被除去，然后在其下面形成穿通停止层54的经修整的柱区域22a可以被氧化以形成第二隔离绝缘层60。第二隔离绝缘层60可以是在与参照图8IA至图8ID描述的相同条件下形成的氧化物层。
图11AA、图11AB、图11BA、图11BB、图11CA、图11CB、图11DA和图11DB是示出制造根据本发明构思的第二实施例的半导体器件的方法的一些工艺的截面图。图11AA和图11BA是沿图1的线A-A'截取的截面图，图11AB和图11BB是沿图1的线B-B'截取的截面图。图11AC和图11BC是沿图1的线C-C'截取的截面图，图11AD和图11BD是沿图1的线D-D'截取的截面图。在下文，将省略或简要地提及对与图8AA至图8MD描述的相同元件的描述。换句话说，将主要描述本实施例与图8AA至图8MD的实施例之间的差异。
参照图1、图11AA、图11AB、图11AC和图11AD，通过第一凹槽52暴露的第一隔离绝缘层24可以被除去厚度t1。例如，通过第一凹槽52暴露的第一隔离绝缘层24的顶表面可以比设置在第一和第二牺牲栅极30a和30b下面的第一隔离绝缘层24的顶表面低厚度t1。通过第一凹槽24暴露的第一隔离绝缘层24的高度h2可以是通过从设置在第一和第二牺牲栅极30a和30b下面的第一隔离绝缘层24的高度h1减去厚度t1而获得的值。因此，通过第一凹槽52暴露的柱区域22b的高度可以比图8GB的柱区域22的高度大厚度t1。
参照图1、图11BA、图11BB、图11BC和图11BD，通过第一凹槽52暴露的柱区域22b可以被氧化以形成第二隔离绝缘层60。第一鳍区域20a和第二鳍区域20b可以通过第二隔离绝缘层60而彼此隔离或分离。柱区域22b可以在与参照图8IA至图8ID描述的相同条件下被氧化以形成第二隔离绝缘层60。因此，第二隔离绝缘层60的底表面可以比第一隔离绝缘层24的顶表面低垂直距离p1，所以第二隔离绝缘层60的高度可以增加以改善第一和第二鳍区域20a和20b之间的隔离特性。穿通停止层54可以形成在第二隔离绝缘层60下面的第三鳍区域20c中。穿通停止层54可以是在与参照图8JA至图8JD描述的相同条件下形成的掺杂区。随后的工艺可以与参照图8KA至图8MD描述的相同。
图12AA至图12DA、图12AB至图12DB、图12AC至图12DC和图12AD至图12DD是示出制造根据本发明构思的第三实施例的半导体器件的方法的一些工艺的截面图。图12AA至图12DA是沿图4A的线A-A'截取的截面图，图12AB至图12DB是沿图4A的线B-B'截取的截面图。图12AC至图12DC是沿图4A的线C-C'截取的截面图，图12AD至图12DD是沿图4A的线D-D'截取的截面图。在下文，将省略或简要地提及对与图8AA至图8MD描述的相同元件的描述。换句话说，将主要描述本实施例与图8AA至图8MD的实施例之间的差异。
参照图4A、图12AA、图12AB、图12AC和图12AD，鳍区域20的通过第一凹槽52暴露的部分可以使用第一掩模50作为蚀刻掩模被除去以形成第二凹陷区53。例如，通过第一凹槽52暴露的柱区域22可以被除去并且鳍区域20可以被进一步蚀刻深度t2以形成第二凹陷区53。因此，第二凹陷区53的底表面可以低于第一隔离绝缘层24的顶表面。鳍区域20可以通过第二凹陷区53而具有在第一方向X上彼此分离的结构。
参照图4A、图12BA、图12BB、图12BC和图12BD，在除去第一掩模50之后，通过第二凹陷区53暴露的鳍区域20可以被氧化以形成第二隔离绝缘层60。第二隔离绝缘层60可以是自对准地形成在第二凹陷区53的底表面和内侧壁上的内衬形状的氧化物层。第二隔离绝缘层60可以具有U形的横截面。鳍区域20的通过第二凹陷区53暴露的部分可以通过等离子体氧化工艺被氧化以形成第二隔离绝缘层60。例如，通过第二凹陷区53暴露的鳍区域20可以在等离子体气氛下在20℃至800℃的温度使用氧气或臭氧气体被氧化以形成第二隔离绝缘层60。在其它实施例中，通过第二凹陷区53暴露的鳍区域20可以通过热氧化工艺氧化以形成第二隔离绝缘层60。例如，热氧化工艺可以是干氧化工艺、湿氧化工艺或热自由基氧化工艺。备选地，第二隔离绝缘层60可以通过参照图9AA至图9AD描述的SIMOX方法形成。第二隔离绝缘层60可以包括形成在第二凹陷区53的内侧壁上的垂直部分60a和形成在第二凹陷区53的底表面上的底部分60b。垂直部分60a可以部分地交叠栅极间隔物34，因此，由第二凹陷区53中的第二隔离绝缘层60限定的空间的宽度可以小于第一凹槽52在第一方向X上的宽度。第二隔离绝缘层60的底表面可以比第一隔离绝缘层24的顶表面低垂直距离p2。第二隔离绝缘层60可以与第一和第二源极/漏极区40a和40b接触。第一鳍区域20a可以通过第二隔离绝缘层60而与第二鳍区域20b隔离。穿通停止层54可以形成在第二隔离绝缘层60下面的第三鳍区域20c中。穿通停止层54可以是使用例如与参照图8JA至图8JD描述的相同方法通过离子注入掺杂剂而形成的掺杂区。穿通停止层54可以在形成第二隔离绝缘层60之前或之后形成。
参照图4A、图12CA、图12CB、图12CC和图12CD，第一和第二牺牲栅极30a和30b以及牺牲栅极电介质层28可以被选择性地除去以形成第二凹槽62。栅极电介质层80、第一栅极导电层82以及第二栅极导电层84可以顺序地形成在基板10上以填充第一凹槽52和第二凹槽62。栅极电介质层80、第一栅极导电层82和第二栅极导电层84可以通过与参照图8LA至8LD描述的相同工艺由与参照图8LA至8LD描述的相同材料形成。
参照图4A、图12DA、图12DB、图12DC和图12DD，栅极电介质层80、第一栅极导电层82和第二栅极导电层84可以通过例如CMP工艺被平坦化。因此，包括栅极电介质层80和第一栅极电极88a的第一栅极90a可以形成在第一鳍区域20a上，包括栅极电介质层80和第二栅极电极88b的第二栅极90b可以形成在第二鳍区域20b上，包括栅极电介质层80和第三栅极电极88c的第三栅极90c可以形成在第二隔离绝缘层60上。每个第一至第三栅极电极88a、88b和88c可以包括第一栅极导电层82和第二栅极导电层84。第三栅极90c可以覆盖垂直部分60a和底部分60b并可以在第二方向Y上延伸。设置在底部分60b上的第三栅极90c的底表面可以低于第一隔离绝缘层24的顶表面。设置在底部分60b上的第三栅极90c的高度可以大于设置在第一和第二鳍区域20a和20b上的第一和第二栅极90a和90b的高度。设置在第一隔离绝缘层24上的第一至第三栅极90a、90b和90c的高度可以基本上彼此相等。
图13AA至图13DA、图13AB至图13DB、图13AC至图13DC和图13AD至图13DD是示出制造根据本发明构思的第四实施例的半导体器件的方法的一些工艺的截面图。图13AA至图13DA是沿图5的线A-A'截取的截面图，图13AB至图13DB是沿图5的线B-B'截取的截面图。图13AC至图13DC是沿图5的线C-C'截取的截面图，图13AD至图13DD是沿图5的线D-D'截取的截面图。在下文，将省略或简要地提及对与图8AA至图8MD描述的相同元件的描述。换句话说，将主要描述本实施例与图8AA至图8MD的实施例之间的差异。
参照图5、图13AA、图13AB、图13AC和图13AD，通过图12AA至图12AD的第二凹陷区53的内侧壁和底表面暴露的鳍区域20可以被氧化以形成氧化物层64。氧化物层64可以通过例如与参照图12BA至图12BD描述的第二隔离绝缘层60的形成工艺相同的工艺形成。氧化物层64的底表面可以比第一隔离绝缘层24的顶表面低垂直距离p2。填充绝缘层66可以形成在氧化物层64上。例如，填充绝缘层66可以形成为填充第一凹槽52和第二凹陷区53。例如，填充绝缘层66可以包括氧化物、氮氧化物和/或氮化物。
参照图5、图13BA、图13BB、图13BC和图13BD，填充绝缘层66可以被凹陷以暴露第一凹槽52。例如，可以进行毯式回蚀(blanket etching-back)工艺以除去填充绝缘层66的形成在保护图案46和牺牲栅极30a和30b上的部分以及填充绝缘层66的形成在第一凹槽52中的另一部分。例如，一部分填充绝缘层66可以相对于保护图案46和牺牲栅极30a和30b而被选择性地除去。因此，第二隔离绝缘层60可以形成为包括填充第二凹陷区53的氧化物层64和填充绝缘层66。在一些实施例中，形成在第二凹陷区53中的填充绝缘层66的顶表面可以比第一和第二鳍区域20a和20b的顶表面略高。例如，填充绝缘层66的顶表面可以与牺牲栅极电介质层28的顶表面基本上共面。备选地，填充绝缘层66的顶表面可以形成为比牺牲栅极电介质层28的顶表面高。
填充绝缘层66可以是在第二方向Y上延伸的图案。填充绝缘层66还可以形成在第一隔离绝缘层24上。在一些实施例中，填充绝缘层66可以形成为具有岛状图案。在这种情况下，形成在第一凹槽52下面的填充绝缘层66可以在第二方向Y上彼此间隔开。因此，填充绝缘层66以及自对准形成的氧化物层64可以具有像图1中示出的第二隔离绝缘层60一样的被隔离形状。
参照图5、图13CA、图13CB、图13CC和图13CD，第一和第二牺牲栅极30a和30b以及牺牲栅极电介质层28被选择性地除去。一部分填充绝缘层66可以在牺牲栅极电介质层28的去除期间被除去，所以填充绝缘层66的顶表面可以与第一和第二鳍区域20a和20b的顶表面基本上共面。备选地，填充绝缘层66的顶表面可以比第一和第二鳍区域20a和20b的顶表面高。此后，栅极电介质层80、第一栅极导电层82和第二栅极导电层84可以顺序地形成。栅极电介质层80、第一栅极导电层82和第二栅极导电层84可以通过与参照图8LA至图8LD描述的相同工艺由与参照图8LA至图8LD描述的相同材料形成。
参照图5、图13DA、图13DB、图13DC和图13DD，栅极电介质层80、第一栅极导电层82和第二栅极导电层84可以通过例如CMP工艺被平坦化。因此，包括栅极电介质层80和第一栅极电极88a的第一栅极90a可以形成在第一鳍区域20a上，包括栅极电介质层80和第二栅极电极88b的第二栅极90b可以形成在第二鳍区域20b上，包括栅极电介质层80和第三栅极电极88c的第三栅极90c可以形成在第二隔离绝缘层60上。每个第一至第三栅极电极88a、88b和88c可以包括第一栅极导电层82和第二栅极导电层84。设置在第二隔离绝缘层60上的第三栅极90c的高度可以基本上等于设置在第一和第二鳍区域20a和20b上的第一和第二栅极90a和90b的高度。备选地，设置在第二隔离绝缘层60上的第三栅极90c的高度可以小于设置在第一和第二鳍区域20a和20b上的第一和第二栅极90a和90b的高度。另一方面，设置在第一隔离绝缘层24上的第三栅极90c的高度可以小于设置在第一隔离绝缘层24上的第一和第二栅极90a和90b的高度。例如，在第一隔离绝缘层24上，第三栅极90c的高度可以比第一和第二栅极90a和90b的高度小填充绝缘层66的高度。填充绝缘层66可以在第二方向Y上延伸，第三栅极90c可以在第二方向Y上在填充绝缘层66上延伸。在一些实施例中，如果填充绝缘层66具有岛形状，则第三栅极90c可以覆盖第二隔离绝缘层60的侧壁和顶表面，并可以在第二方向Y上延伸以交叉第一隔离绝缘层24。
图14AA至图14CA、图14AB至图14CB、图14AC至图14CC和图14AD至图14CD是示出制造根据本发明构思的第五实施例的半导体器件的方法的一些工艺的截面图。图14AA至图14CA是沿图5的线A-A'截取的截面图，图14AB至图14CB是沿图5的线B-B'截取的截面图。图14AC至图14CC是沿图5的线C-C'截取的截面图，图14AD至图14CD是沿图5的线D-D'截取的截面图。在下文，将省略或简要地提及对与图8AA至图8MD和图13AA至图13DD中描述的相同元件的描述。换句话说，将主要描述本实施例与图8AA至图8MD和图13AA至图13DD的实施例之间的差异。
参照图5、图14AA、图14AB、图14AC和图14AD，根据本实施例的第二隔离绝缘层60可以具有比参照图13BA至图13BD描述的填充绝缘层66的高度小的高度。例如，图13AA至图13AD中示出的填充绝缘层66可以被回蚀以暴露一部分第二凹陷区53，所以氧化物层64的侧壁可以被部分地暴露。填充绝缘层66的顶表面可以低于第一和第二鳍区域20a和20b的顶表面。
参照图5、图14BA、图14BB、图14BC和图14BD，第一和第二牺牲栅极30a和30b以及牺牲栅极电介质层28被选择性地除去。此后，栅极电介质层80、第一栅极导电层82和第二栅极导电层84可以顺序地形成。栅极电介质层80、第一栅极导电层82和第二栅极导电层84可以通过与参照图8LA至图8LD描述的相同工艺由与参照图8LA至图8LD描述的相同材料形成。
参照图5、图14CA、图14CB、图14CC和图14CD，栅极电介质层80、第一栅极导电层82和第二栅极导电层84可以通过例如CMP工艺被平坦化。因此，包括栅极电介质层80和第一栅极电极88a的第一栅极90a可以形成在第一鳍区域20a上，包括栅极电介质层80和第二栅极电极88b的第二栅极90b可以形成在第二鳍区域20b上，包括栅极电介质层80和第三栅极电极88c的第三栅极90c可以形成在第二隔离绝缘层60上。每个第一至第三栅极电极88a、88b和88c可以包括第一栅极导电层82和第二栅极导电层84。设置在第二隔离绝缘层60上的第三栅极90c的高度可以大于设置在第一和第二鳍区域20a和20b上的第一和第二栅极90a和90b的高度。例如，设置在第二隔离绝缘层60的填充绝缘层66上的第三栅极90c的底表面可以低于第一和第二鳍区域20a和20b的顶表面。另一方面，设置在第一隔离绝缘层24上的第三栅极90c的高度可以小于设置在第一隔离绝缘层24上的第一和第二栅极90a和90b的高度。例如，在第一隔离绝缘层24上，第三栅极90c的高度可以比第一和第二栅极90a和90b的高度小填充绝缘层66的高度。填充绝缘层66可以在第二方向Y上延伸，第三栅极90c可以在第二方向Y上在填充绝缘层66上延伸。在一些实施例中，如果填充绝缘层66具有岛形状，则第三栅极90c可以覆盖第二隔离绝缘层60的侧壁和顶表面，并可以在第二方向Y上延伸以交叉第一隔离绝缘层24。
图15A是示出根据本发明构思的第六实施例的半导体器件的平面图。图15B、图15C、图15D和图15E是分别沿图15A的线A-A'、B-B'、C-C'和D-D'截取的截面图。
参照图15A至图15E，根据本发明构思的第六实施例的半导体器件可以包括鳍区域20、第一栅极90a、第二栅极90b、第三栅极90c、第一隔离绝缘层12、第二隔离绝缘层60以及第一和第二源极/漏极区40a和40b。
每个鳍区域20可以在第一方向(例如，X轴方向)上延伸并可以包括彼此隔离的第一鳍区域20a和第二鳍区域20b。鳍区域20可以提供在第一隔离绝缘层12上。鳍区域20可以在不同于第一方向X的第二方向(例如，Y轴方向)上彼此分离。鳍区域20的底表面可以与第一隔离绝缘层12的顶表面接触。第一方向X和第二方向Y可以彼此交叉。例如，第一方向X和第二方向Y可以彼此垂直。然而，本发明构思不限于此。鳍区域20可以是包括半导体材料并形成在第一隔离绝缘层12上的图案。图15A至图15E示出在第二方向Y上彼此分离的两个鳍区域20作为示例。然而，本发明构思不限于此。
基板可以是绝缘体上半导体(SOI)基板。基板可以包括下半导体层10、第一隔离绝缘层12和上半导体层。上半导体层可以被图案化以在第一隔离绝缘层12上形成多个鳍区域20。下半导体层10可以包括从由硅(Si)、锗(Ge)、硅锗(SiGe)、磷化镓(GaP)、砷化镓(GaAs)、碳化硅(SiC)、硅锗碳(SiGeC)、砷化铟(InAs)和磷化铟(InP)构成的组中选出的至少一种半导体材料。由上半导体层形成的鳍区域20可以包括从由硅(Si)、锗(Ge)、硅锗(SiGe)、磷化镓(GaP)、砷化镓(GaAs)、碳化硅(SiC)、硅锗碳(SiGeC)、砷化铟(InAs)和磷化铟(InP)构成的组中选出的至少一种半导体材料。第一隔离绝缘层12可以是掩埋氧化物层。第一隔离绝缘层12可以使用例如通过注氧隔离(SIMOX)方法或氧化方法或沉积方法形成。
每个鳍区域20可以具有一长度和一宽度。第一方向X可以平行于每个鳍区域20的长度方向，第二方向Y可以平行于每个鳍区域20的宽度方向。第一鳍区域20a的一端可以在第一方向X上面对第二鳍区域20b的一端。
第一和第二鳍区域20a和20b可以用作鳍型场效应晶体管(FINFET)的有源区和沟道区。例如，N型晶体管(例如，NMOS晶体管)或P型晶体管(例如，PMOS晶体管)可以形成在第一鳍区域20a和/或第二鳍区域20b上。例如，第一晶体管110可以形成在第一鳍区域20a上，第二晶体管120可以形成在第二鳍区域20b上。第一晶体管110可以包括第一栅极90a和第一源极/漏极区40a。第二晶体管120可以包括第二栅极90b和第二源极/漏极区40b。
第二隔离绝缘层60可以设置在第一鳍区域20a和第二鳍区域20b之间以使第一鳍区域20a与第二鳍区域20b在第一方向X上隔离。第一晶体管110和第二晶体管120可以通过第二隔离绝缘层60彼此隔离。第二隔离绝缘层60可以为岛状图案并可以提供为多个。例如，多个第二隔离绝缘层60可以在第二方向Y上彼此间隔开以彼此对齐。第二隔离绝缘层60可以是通过氧化一部分鳍区域20而形成的氧化物层。例如，鳍区域20的提供在第一隔离绝缘层12上的部分可以被氧化以自对准地形成第二隔离绝缘层60。第二隔离绝缘层60的顶表面可以被弯曲。第二隔离绝缘层60的底表面可以与第一隔离绝缘层12的顶表面基本上共面。隔离绝缘层60的顶表面可以与第一和第二鳍区域20a和20b的顶表面基本上共面或低于第一和第二鳍区域20a和20b的顶表面。
第二隔离绝缘层60的侧壁可以分别与第一鳍区域20a的侧壁和第二鳍区域20b的侧壁接触。第二隔离绝缘层60在第二方向Y上的宽度可以基本上等于第一和第二鳍区域20a和20b在第二方向Y上的宽度。然而，本发明构思不限于此。在其它实施例中，第二隔离绝缘层60在第二方向Y上的宽度可以小于或大于第一和第二鳍区域20a和20b在第二方向Y上的宽度。
跨过第一鳍区域20a的第一栅极90a和跨过第二鳍区域20b的第二栅极90b可以在第二方向Y上延伸。第一栅极90a可以覆盖其下的第一鳍区域20a的侧壁和顶表面，并可以在第二方向Y上延伸以交叉第一隔离绝缘层12。第二栅极90b可以覆盖其下的第二鳍区域20b的侧壁和顶表面，并可以在第二方向Y上延伸以交叉第一隔离绝缘层12。第三栅极90c可以覆盖第二隔离绝缘层60的侧壁和顶表面，并可以在第二方向Y上延伸以交叉第一隔离绝缘层12。例如，第三栅极90c可以覆盖在邻近于第三栅极90c的两个侧壁的栅极间隔物34之间暴露的第二隔离绝缘层60的侧壁和顶表面，并可以在第二方向Y上延伸以交叉第一隔离绝缘层12。第一和第二栅极90a和90b可以用作用于操作晶体管的正常栅极，而第三栅极90c可以用作不用于操作晶体管的虚设栅极。备选地，第三栅极90c可以用作用于传输信号的互连或正常栅极。第三栅极90c的宽度可以基本上等于或小于第一和第二栅极90a和90b的宽度。图15A和图15B示出设置在单个第二隔离绝缘层60上的单个第三栅极90c作为示例。然而，本发明构思不限于此。在其它实施例中，两个或更多第三栅极90c可以设置在单个第二隔离绝缘层60上。
第一栅极90a可以包括第一栅极电极88a和栅极电介质层80。第二栅极90b可以包括第二栅极电极88b和栅极电介质层80。第三栅极90c可以包括第三栅极电极88c和栅极电介质层80。
栅极电介质层80可以设置在每个第一和第二鳍区域20a和20b与每个第一和第二栅极电极88a和88b之间。此外，栅极电介质层80可以设置在第三栅极电极88c和第二隔离绝缘层60之间。栅极电介质层80可以围绕每个第一至第三栅极电极88a、88b和88c的侧壁和底表面，并可以在第二方向Y上延伸。对应于每个第一和第二栅极电极88a和88b的栅极电介质层80可以与每个第一和第二栅极电极88a和88b一起覆盖每个第一和第二鳍区域20a和20b的侧壁和顶表面，并可以在第二方向Y上延伸。对应于第三栅极电极88c的栅极电介质层80可以与第三栅极电极88c一起覆盖第二隔离绝缘层60的侧壁和顶表面，并可以在第二方向Y上延伸。栅极电介质层80可以交叉第一隔离绝缘层12，并可以在第二方向Y上延伸。栅极电介质层80可以包括具有比硅氧化物的介电常数高的介电常数的高k电介质材料。例如，栅极电介质层80可以包括(但不限于)铪氧化物(例如，HfO2)、铪硅氧化物、镧氧化物(例如，La2O3)、镧铝氧化物、锆氧化物(例如，ZrO2)、锆硅氧化物、钽氧化物(例如，Ta2O5)、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物(例如，Al2O3)、铅钪钽氧化物和铌酸锌-铅中的至少一种。
第三栅极电极88c的下部的宽度可以小于第二隔离绝缘层60的上部的宽度。第一栅极电极88a的顶表面、第二栅极电极88b的顶表面和第三栅极电极88c的顶表面可以基本上彼此共面。例如，栅极电极88a、88b和88c的顶表面可以通过平坦化工艺处于同一平面上。栅极电介质层80的顶表面还可以与栅极电极88a、88b和88c的顶表面基本上共面。设置在第一和第二鳍区域20a和20b上的第一和第二栅极90a和90b的高度可以基本上等于设置在第二隔离绝缘层60上的第三栅极90c的高度。例如，设置在第一和第二鳍区域20a和20b上的第一和第二栅极电极88a和88b的高度可以基本上等于设置在第二隔离绝缘层60上的第三栅极电极88c的高度。因此，如果第三栅极电极88c用作信号互连或正常栅极电极，则第三栅极电极88c具有与其它的栅极电极88a和88b相同的厚度以防止由于第三栅极电极88c引起的信号延迟现象。因而，可以改善根据本发明构思的半导体器件的特性。备选地，设置在第一和第二鳍区域20a和20b上的第一和第二栅极电极88a和88b的高度可以大于设置在第二隔离绝缘层60上的第三栅极电极88c的高度。
每个第一和第二栅极电极88a和88b可以包括第一栅极导电层82和第二栅极导电层84。第一栅极导电层82可以设置在第二栅极导电层84和栅极电介质层80之间以控制每个第一和第二栅极电极88a和88b的功函数。第二栅极导电层84可以填充由第一栅极导电层82形成的空间。第一栅极导电层82可以包括金属。例如，第一栅极导电层82可以包括钛氮化物(TiN)、钽氮化物(TaN)、钛碳化物(TiC)、钛铝(TiAl)、钛铝碳化物(TiAlC)、钛铝氮化物(TiAlN)、钽碳化物(TaC)和钽铝氮化物(TaAlN)中的至少一种。第二栅极导电层84可以包括金属。例如，第二导电层84可以包括钨(W)或铝(Al)。第三栅极电极88c可以包括第一栅极导电层82和第二栅极导电层84。第三栅极电极88c的第一栅极导电层82可以设置在栅极电介质层80和第二栅极导电层84之间，第三栅极电极88c的第二栅极导电层84可以填充由第三栅极电极88c的第一栅极导电层82形成的空间。第三栅极电极88c的第一和第二栅极导电层82和84可以分别由与每个第一和第二栅极电极88a和88b的第一和第二栅极导电层82和84相同的材料形成。第一至第三栅极电极88a、88b和88c可以通过置换工艺或后栅工艺(gate lastprocess)形成。然而，本发明构思不限于此。
栅极间隔物34可以形成为邻近每个第一至第三栅极90a、90b和90c的两个侧壁。栅极间隔物34可以与第一至第三栅极90a、90b和90c一起在第二方向Y上延伸。栅极电介质层80可以延伸为设置在栅极间隔物34与每个栅极电极88a、88b和88c之间。栅极间隔物34的顶表面可以被平坦化以与栅极电极88a、88c和88c的顶表面基本上共面。第二隔离绝缘层60的平行于第二方向Y的侧壁可以与栅极间隔物34的邻近于第三栅极电极88c的两个侧壁的内侧壁对准，或者第二隔离绝缘层60的顶表面可以与栅极间隔物34的部分底表面交叠并接触。栅极间隔物34可以包括硅氮化物和/或硅氮氧化物。
包括掺杂剂的源极/漏极区40a和40b可以设置为邻近第一至第三栅极90a、90b和90c的侧壁。例如，第一源极/漏极区40a可以形成在邻近于第一栅极90a的两个侧壁的第一鳍区域20a中，第二源极/漏极区40b可以形成在邻近于第二栅极90b的两个侧壁的第二鳍区域20b中。第一和第二源极/漏极区40a和40b可以包括包含半导体材料的外延层。例如，包含半导体材料的外延层可以形成在形成于第一鳍区域20a和第二鳍区域20b中的每个第一凹陷区36中。此外，第一和第二源极/漏极区40a和40b可以突出得高于第一和第二鳍区域20a和20b的顶表面，所以第一和第二源极/漏极区40a和40b可以具有抬高的源极/漏极结构。每个第一和第二源极/漏极区40a和40b的横截面可以具有多边形形状、椭圆形形状或圆形形状。在一些实施例中，第一和第二源极/漏极区20a和20b中的至少一个可以不包括外延层。第一栅极电极88a和第一源极/漏极区40a可以通过栅极间隔物34彼此隔离。此外，第二栅极电极88b和第二源极/漏极区40b可以通过栅极间隔物34彼此隔离。第三栅极电极88c可以通过栅极间隔物34和自对准形成的第二隔离绝缘层60而与第一和第二源极/漏极区40a和40b间隔开，所以可以防止第三栅极电极88c与源极/漏极区40a和40b之间的短路和漏电流。
如果第一晶体管110和/或第二晶体管120是PMOS晶体管，则第一源极/漏极区40a和/或第二源极/漏极区40b可以包括压应力材料。该压应力材料可以是具有比硅的晶格常数大的晶格常数的材料(例如，SiGe)。压应力材料可以施加压应力到第一栅极电极88a下面的第一鳍区域20a和/或第二栅极电极88b下面的第二鳍区域20b，从而改善沟道区的载流子的迁移率。
如果第一晶体管110和/或第二晶体管120是NMOS晶体管，则第一源极/漏极区40a和/或第二源极/漏极区40b可以包括与鳍区域20相同的材料或张应力材料。例如，如果鳍区域20由硅形成，则第一源极/漏极区40a和/或第二源极/漏极区40b可以包括硅或具有比硅的晶格常数小的晶格常数的材料(例如，SiC)。
硅化物层42可以形成在每个第一和第二源极/漏极区40a和40b上。硅化物层42可以包括金属。例如，硅化物层42可以包括镍(Ni)、钴(Co)、铂(Pt)和钛(Ti)中的至少一种。
层间绝缘层44可以形成在硅化物层42上。层间绝缘层44可以部分地填充栅极间隔物34之间的间隙。层间绝缘层44可以包括硅氧化物或具有比硅氧化物的介电常数低的介电常数的低k电介质材料。层间绝缘层44可以包括多孔绝缘材料。另外，气隙可以形成在层间绝缘层44中。保护图案46可以形成在层间绝缘层44上。保护图案46的顶表面可以与栅极电极88a、88b和88c的顶表面基本上共面。保护图案46可以包括氮化物和/或氮氧化物。
图16A是示出根据本发明构思的第七实施例的半导体器件的平面图。图16B、图16C、图16D和图16E是分别沿图16A的线A-A'、B-B'、C-C'和D-D'截取的截面图。在下文，将省略或简要地提及对与图15A至图15E中描述的相同元件的描述。换句话说，将主要描述本实施例与图15A至图15E的实施例之间的差异。
参照图16A至图16E，根据本发明构思的第七实施例的半导体器件可以包括具有一对彼此分离的绝缘层的第二隔离绝缘层60。第二隔离绝缘层60可以与第一和第二鳍区域20a和20b的侧壁接触。例如，第二隔离绝缘层60可以包括自对准地形成于在第一方向X上彼此面对的第一鳍区域20a的侧壁和第二鳍区域20b的侧壁上的氧化物层。例如，鳍区域20的通过形成在鳍区域20中的第二凹陷区53暴露的侧壁可以被自对准地氧化以形成第二隔离绝缘层60的氧化物层。例如，通过第二凹陷区53暴露的第一和第二鳍区域20a和20b的侧壁可以被选择性地氧化以形成第二隔离绝缘层60。第二隔离绝缘层60的底表面可以与第一隔离绝缘层12的顶表面接触。第三栅极90c可以覆盖第二隔离绝缘层60的内侧壁并可以在第二方向Y上延伸。一部分第三栅极90c可以填充第二凹陷区53。例如，第三栅极90c的部分第三栅极电极88c和部分栅极电介质层80可以设置在第二隔离绝缘层60的内侧壁之间并可以在第二方向Y上延伸。
第三栅极90c可以在第二方向Y上以基本上均一的高度在第一隔离绝缘层12上延伸。第三栅极90c可以从栅极间隔物34的顶表面延伸到第一隔离绝缘层12的顶表面，第三栅极90c的侧壁可以与栅极间隔物34以及在栅极间隔物34下面的第二隔离绝缘层60接触。在第三栅极90c与第二隔离绝缘层60接触的位置处的第三栅极90c的高度可以大于设置在第一和第二鳍区域20a和20b上的第一和第二栅极90a和90b的高度。设置在鳍区域20之间的第一隔离绝缘层12上的第一至第三栅极90a、90b和90c的高度可以基本上彼此相等。
图17A是示出根据本发明构思的第八实施例的半导体器件的平面图。图17B、图17C、图17D和图17E是分别沿图17A的线A-A'、B-B'、C-C'和D-D'截取的截面图。在下文，将省略或简要地提及对与图15A至图15E和图16A至图16E中描述的相同元件的描述。换句话说，将主要地描述本实施例与图15A至图15E和图16A至图16E的实施例之间的差异。
参照图17A至图17E，根据本发明构思的第八实施例的半导体器件可以包括第二隔离绝缘层60，第二隔离绝缘层60包括氧化物层64和填充绝缘层66。氧化物层64可以具有与参照图16A至图16E描述的第二隔离绝缘层60相同的结构和相同的材料。填充绝缘层66可以填充第二凹陷区53，第二凹陷区53具有其上形成氧化物层64的侧壁。填充绝缘层66的顶表面可以与第一和第二鳍区域20a和20b的顶表面基本上共面。备选地，填充绝缘层66的顶表面可以高于第一和第二鳍区域20a和20b的顶表面。
填充绝缘层66可以与第一隔离绝缘层12接触并可以在第二方向Y上延伸。第三栅极90c的高度可以小于在鳍区域20之间的第一隔离绝缘层12上的第一和第二栅极90a和90b的高度。第三栅极90c可以在第二方向Y上在第二隔离绝缘层60上延伸。在一些实施例中，填充绝缘层66可以具有像图15A中示出的第二隔离绝缘层60一样的岛状图案。在这种情况下，第三栅极90c可以覆盖第二隔离绝缘层60的至少填充绝缘层66的顶表面和侧壁，并可以在第二方向Y上延伸以交叉第一隔离绝缘层12。
在一些实施例中，填充绝缘层66可以具有比氧化物层64的顶表面和第一和第二鳍区域20a和20b的顶表面低的顶表面，如参照图7A至图7D所述。在这种情况下，填充绝缘层66可以是在第二方向Y上延伸的线状图案或岛状图案。像参照图7A至图7D描述的第三栅极90c一样，设置在第二隔离绝缘层60上的第三栅极90c的高度可以大于设置在第一和第二鳍区域20a和20b上的第一和第二栅极90a和90b的高度。另一方面，在鳍区域20之间的第一隔离绝缘层12上，第三栅极90c的高度可以比第一和第二栅极90a和90b的高度小填充绝缘层66的高度。第三栅极90c可以在第二方向Y上在第二隔离绝缘层60上延伸。另外，如果填充绝缘层66是岛状图案，则第三栅极90c可以覆盖第二隔离绝缘层60的至少填充绝缘层66的顶表面和侧壁，并可以在第二方向Y上延伸以交叉第一隔离绝缘层12。
图18AA至图18LA、图18AB至图18LB、图18AC至图18LC和图18AD至图18LD是示出制造根据本发明构思的第六实施例的半导体器件的方法的一些工艺的截面图。图18AA至图18LA是沿图15A的线A-A'截取的截面图，图18AB至图18LB是沿图15A的线B-B'截取的截面图。图18AC至图18LC是沿图15A的线C-C'截取的截面图，图18AD至图18LD是沿图15A的线D-D'截取的截面图。
参照图15A、图18AA、图18AB、图18AC和图18AD，可以提供绝缘体上半导体(SOI)基板。SOI基板可以包括顺序堆叠的下半导体层10、第一隔离绝缘层12和上半导体层14。下和上半导体层10和14可以包括从由例如Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs和InP组成的组中选择的至少一种半导体材料。第一隔离绝缘层12可以是掩埋氧化物层。第一隔离绝缘层12可以使用例如注氧隔离(SIMOX)方法或氧化方法或沉积方法形成。
参照图15A、图18BA、图18BB、图18BC和图18BD，上半导体层14可以被图案化以形成在第一方向X上延伸并在第二方向Y上彼此间隔开的鳍区域20。鳍区域20可以通过第一隔离绝缘层12而在第二方向Y上彼此隔离。第一方向X可以交叉第二方向Y。例如，第一方向X可以垂直于第二方向Y。然而，本发明构思不限于此。每个鳍区域20可以形成为具有线形状并可以具有一长度和一宽度。每个鳍区域20的长度方向可以平行于第一方向X，每个鳍区域20的宽度方向可以平行于第二方向Y。
牺牲栅极30a、30b和30c可以形成为沿第二方向Y交叉鳍区域20。例如，第一牺牲栅极30a和第二牺牲栅极30b可以设置为平行于彼此，第三牺牲栅极30c在两者之间。第一至第三牺牲栅极30a、30b和30c可以在第二方向Y上延伸。牺牲栅极30a、30b和30c可以覆盖每个鳍区域20的顶表面和侧壁并可以在第二方向Y上延伸以交叉第一隔离绝缘层12。第一至第三牺牲栅极30a、30b和30c可以包括例如多晶硅层或非晶硅层。牺牲栅极电介质层28可以形成在每个鳍区域20和每个牺牲栅极30a、30b和30c之间。牺牲栅极电介质层28可以包括例如热氧化层。栅极覆盖层32可以形成在每个第一至第三牺牲栅极30a、30b和30c的顶表面上。栅极间隔物34可以形成在每个第一至第三牺牲栅极30a、30b和30c的侧壁以及栅极覆盖层32的侧壁上。栅极间隔物34可以在第二方向Y上平行于第一至第三牺牲栅极30a、30b和30c延伸。栅极覆盖层32和栅极间隔物34可以包括硅氮化物和/或硅氮氧化物。
参照图15A、图18CA、图18CB、图18CC和图18CD，鳍区域20的邻近于栅极间隔物34的部分可以使用栅极覆盖层32和栅极间隔物34作为蚀刻掩模被蚀刻以形成第一凹陷区36。例如，第一凹陷区36可以使用干蚀刻方法或使用干蚀刻法和湿蚀刻法形成。第一凹陷区36的底表面可以设置在鳍区域20中。第一凹陷区36的内侧壁可以与栅极间隔物34的侧壁对准。在一些实施例中，第一凹陷区36可以被扩大以部分地暴露栅极间隔物34的底表面。
参照图15A、图18DA、图18DB、图18DC和图18DD，外延层38可以形成在每个第一凹陷区36中。外延层38可以通过选择性地外延生长半导体材料形成。如果形成PMOS晶体管，则外延层38可以通过外延生长压应力材料形成。压应力材料可以具有比硅的晶格常数大的晶格常数。例如，硅锗(SiGe)可以被外延生长以形成SiGe外延层。备选地，如果形成NMOS晶体管，则外延层38可以通过外延生长与鳍区域20相同的材料或张应力材料而形成。例如，如果鳍区域20由硅(Si)形成，则硅(Si)或碳化硅(SiC)可以被外延生长以形成Si外延层或具有比硅的晶格常数小的晶格常数的SiC外延层。外延层38的顶表面可以形成为高于鳍区域20的顶表面。外延层38的横截面可以具有多边形形状、圆形形状或椭圆形形状。
参照图15A、图18EA、图18EB、图18EC和图18ED，外延层38可以用掺杂剂掺杂以形成第一和第二源极/漏极区40a和40b。第一源极/漏极区40a可以形成为邻近第一牺牲栅极30a的侧壁，第二源极/漏极区40b可以形成为邻近第二牺牲栅极30b的侧壁。在一些实施例中，外延层38可以在形成外延层38时用P型或N型掺杂剂原位掺杂以形成第一和第二源极/漏极区40a和40b。在其它实施例中，第一和第二源极/漏极区40a和40b可以通过离子注入P型或N型掺杂剂到外延层38中而形成。第一和第二源极/漏极区40a和40b可以形成在外延层38中以具有抬高的源极/漏极结构。在一些实施例中，如果没有形成外延层38，则掺杂剂可以被注入到鳍区域20中以形成第一和/或第二源极/漏极区40a和/或40b。
第一和第二源极/漏极区40a和40b可以通过栅极间隔物34而与第一至第三牺牲栅极30a、30b和30c隔离。硅化物层42可以形成在每个第一和第二源极/漏极区40a和40b上。硅化物层42可以包括镍(Ni)、钴(Co)、铂(Pt)和钛(Ti)中的至少一种金属。层间绝缘层44可以形成在硅化物层42上。层间绝缘层44可以包括氧化物或低k电介质材料。层间绝缘层44可以包括多孔材料。层间绝缘层44中可以包括气隙(未示出)。层间绝缘层44可以使用化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺或旋涂工艺形成。层间绝缘层44可以形成为覆盖栅极覆盖层32，并可以被回蚀直到栅极覆盖层32和部分栅极间隔物34被暴露。层间绝缘层44可以部分地填充彼此面对的栅极间隔物34之间的空间。保护层46a可以形成在层间绝缘层44上。保护层46a可以形成为覆盖通过层间绝缘层44暴露的栅极覆盖层32和栅极间隔物34。例如，保护层46a可以包括氮化物和/或氮氧化物。
参照图15A、图18FA、图18FB、图18FC和图18FD，保护图案46可以形成在层间绝缘层44上以彼此间隔开。例如，保护层46a和栅极覆盖层32可以通过例如化学机械抛光(CMP)工艺而被平坦化，所以可以除去栅极覆盖层32和保护层46a在其上的部分以形成保护图案46。此时，栅极间隔物34可以被部分地除去。因而，第一至第三牺牲栅极30a、30b和30c的顶表面可以被暴露。
参照图15A、18GA、18GB、18GC和18GD，第一掩模50可以形成为覆盖第一和第二牺牲栅极30a和30b并具有暴露第三牺牲栅极30c的第一开口51。第一开口51可以具有大于第三牺牲栅极30c在第一方向X上的宽度的宽度，并可以在第二方向Y上延伸。第一开口51可以部分地暴露栅极间隔物34和邻近第三牺牲栅极30c的保护图案46。第一掩模50可以包括硬掩模层或光致抗蚀剂层。硬掩模层可以由例如硬掩模上旋涂(SOH)层形成。第三牺牲栅极30c和牺牲栅极电介质层28可以使用第一掩模50作为蚀刻掩模除去以形成第一凹槽52。邻近于第三牺牲栅极30c的第一和第二源极/漏极区40a和40b在形成第一凹槽52期间用栅极间隔物34和保护图案46覆盖而不被暴露，因此，可以防止第一和第二源极/漏极区40a和40b被蚀刻。第一凹槽52可以暴露部分鳍区域20。此外，第一凹槽52可以部分地暴露第一隔离绝缘层12。
参照图15A、图18HA、图18HB、图18HC和图18HD，被第一凹槽52暴露的鳍区域20可以被修整以形成经修整的鳍区域23。例如，一部分鳍区域20可以通过修整工艺被去除例如厚度S。鳍区域20的每个顶表面和侧壁可以被除去厚度S。例如，厚度S可以在每个鳍区域20的宽度的1/20至1/3的范围内。
参照图15A、图18IA、图18IB、图18IC和图18ID，第一掩模50可以被除去，然后经修整的鳍区域23可以被氧化以形成第二隔离绝缘层60。第二隔离绝缘层60可以通过氧化经由第一凹槽52暴露的经修整的鳍区域23而形成为与第一凹槽52自对准。例如，第二隔离绝缘层60可以是通过使用等离子体氧化工艺氧化经修整的鳍区域23而形成的氧化物层。例如，经修整的鳍区域23可以在等离子体气氛下在20℃至800℃的温度使用氧气或臭氧气体氧化以形成第二隔离绝缘层60。在其它实施例中，第二隔离绝缘层60可以是通过使用热氧化工艺氧化经修整的鳍区域23而形成的氧化物层。例如，第二隔离绝缘层60可以是通过使用干氧化工艺、湿氧化工艺或热自由基氧化工艺氧化经修整的鳍区域23而形成的氧化物层。备选地，第二隔离绝缘层60可以通过参照图9AA至图9AD描述的SIMOX工艺而形成。通过第二隔离绝缘层60在第一方向X上彼此分离的第一鳍区域20a和第二鳍区域20b可以形成在每个鳍区域20中。第二隔离绝缘层60可以与第一隔离绝缘层12接触。
第二隔离绝缘层60可以是具有顶表面和侧壁的岛状图案。例如，第二隔离绝缘层60的布置在第二方向Y上的侧壁可以通过第一凹槽52暴露。换句话说，第二隔离绝缘层60的通过第一凹槽52暴露的侧壁可以平行于第一方向X。第二隔离绝缘层60的布置在第一方向X上的侧壁可以与彼此面对的第一鳍区域20a的侧壁和第二鳍区域20b的侧壁接触。换句话说，第二隔离绝缘层60的与第一和第二鳍区域20a和20b的侧壁接触的侧壁可以平行于第二方向Y。多个第二隔离绝缘层60可以在第二方向Y上彼此间隔开并彼此对准。在一些实施例中，第二隔离绝缘层60的布置在第一方向X上的侧壁可以与第一和第二源极/漏极区40a和40b接触。第二隔离绝缘层60可以具有与栅极间隔物34的内侧壁对准的侧壁。备选地，第二隔离绝缘层60在第一方向X上的宽度可以加宽，所以第二隔离绝缘层60的顶表面可以部分地交叠栅极间隔物34的底表面。在一些实施例中，鳍区域20的修整工艺可以被省略并且鳍区域20可以被氧化以形成第二隔离绝缘层60。
参照图15A、图18JA、图18JB、图18JC和图18JD，第二凹槽62可以形成在每个第一和第二鳍区域20a和20b上。例如，第二凹槽62可以通过顺序地除去第一和第二牺牲栅极30a和30b以及牺牲栅极电介质层28而形成。例如，第一和第二牺牲栅极30a和30b可以使用栅极间隔物34和保护图案46作为蚀刻掩模而被选择性地除去。当牺牲栅极电介质层28被除去时，一部分第二隔离绝缘层60可以被除去。第一和第二鳍区域20a和20b的顶表面和侧壁可以通过第二凹槽62部分地暴露。此外，部分第一隔离绝缘层12可以通过第二凹槽62暴露。
参照图15A、图18KA、图18KB、图18KC和图18KD，栅极电介质层80、第一栅极导电层82和第二栅极导电层84可以顺序地形成以填充第一和第二凹槽52和62。栅极电介质层80、第一栅极导电层82和第二栅极导电层84可以通过再次填充因去除牺牲栅极30a、30b和30c而形成的空间的置换工艺来形成。栅极电介质层80、第一栅极导电层82和第二栅极导电层84可以覆盖第一和第二鳍区域20a和20b的顶表面和侧壁。此外，栅极电介质层80、第一栅极导电层82和第二栅极导电层84可以覆盖第二隔离绝缘层60的顶表面和侧壁。栅极电介质层80可以包括具有比硅氧化物的介电常数高的介电常数的高k电介质材料。例如，栅极电介质层80可以包括(但不限于)铪氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、钪钽钽氧化物和铌酸锌-铅中的至少一种。
栅极电介质层80可以使用ALD工艺或CVD工艺形成。第一栅极导电层82可以包括能够控制栅极电极的功函数的材料。第二栅极导电层84可以填充由第一栅极导电层82限定的空间。第一栅极导电层82可以包括金属。例如，第一栅极导电层82可以包括钛氮化物(TiN)、钽氮化物(TaN)、钛碳化物(TiC)、钛铝(TiAl)、钛铝碳化物(TiAlC)、钛铝氮化物(TiAlN)、钽碳化物(TaC)和钽铝氮化物(TaAlN)中的至少一种。第二栅极导电层84可以包括金属。例如，第二导电层84可以包括钨(W)或铝(Al)。每个第一和第二栅极导电层82和84可以使用ALD工艺或CVD工艺形成。
参照图15A、图18LA、图18LB、图18LC和图18LD，第一栅极90a可以形成在第一鳍区域20a上，第二栅极90b可以形成在第二鳍区域20b上，第三栅极90c可以形成在第二隔离绝缘层60上。第一栅极90a可以包括栅极电介质层80和第一栅极电极88a，第二栅极90b可以包括栅极电介质层80和第二栅极电极88b，第三栅极90c可以包括栅极电介质层80和第三栅极电极88c。为了形成第一至第三栅极90a、90b和90c，第二栅极导电层84、第一栅极导电层82和栅极电介质层80可以通过例如CMP方法被平坦化直到暴露保护图案46和栅极间隔物34。因此，栅极电介质层80以及第一和第二栅极导电层82和84可以从保护图案46和栅极间隔物34的顶表面被除去，但是可以保留在第一和第二凹槽52和62中。结果，第一栅极电极88a可以形成为包括交叉第一鳍区域20a的第一和第二栅极导电层82和84，第二栅极电极88b可以形成为包括交叉第二鳍区域20b的第一和第二栅极导电层82和84。此外，第三栅极电极88c可以形成为包括交叉第二隔离绝缘层60的第一和第二栅极导电层82和84。该栅极电介质层80可以设置在第一鳍区域20a和第一栅极电极88a之间、在第二鳍区域20b和第二栅极电极88b之间以及在第二隔离绝缘层60和第三栅极电极88c之间。栅极电介质层80可以围绕每个第一至第三栅极电极88a、88b和88c的侧壁和底表面并可以在第二方向Y上延伸。第一和第二栅极电极88a和88b以及与其对应的栅极电介质层80可以覆盖第一和第二鳍区域20a和20b的顶表面和侧壁并可以在第二方向Y上延伸。第三栅极电极88c和与其对应的栅极电介质层80可以围绕第二隔离绝缘层60的顶表面和侧壁并可以在第二方向Y上延伸。因此，分别交叉第一和第二鳍区域20a和20b的第一和第二栅极90a和90b可以在第二方向Y上延伸。第一栅极90a可以覆盖第一鳍区域20a的顶表面和侧壁，并可以在第二方向Y上延伸以交叉第一隔离绝缘层12。第二栅极90b可以覆盖第二鳍区域20b的顶表面和侧壁，并可以在第二方向Y上延伸以交叉第一隔离绝缘层12。第三栅极90c可以覆盖第二隔离绝缘层60的顶表面和侧壁，并可以在第二方向Y上延伸以交叉第一隔离绝缘层12。例如，第三栅极90c可以覆盖第二隔离绝缘层60的在邻近于第三栅极90c的侧壁的栅极间隔物34之间暴露的侧壁和顶表面，并可以在第二方向Y上延伸以交叉第一隔离绝缘层12。
第一和第二栅极90a和90b可以用作用于晶体管的操作的正常栅极，而第三栅极90c可以用作不用于晶体管的操作的虚设栅极。备选地，第三栅极90c可以用作信号传输互连或正常栅极。
第三栅极90c的宽度可以基本上等于或小于第一和第二栅极90a和90b的宽度。设置在第一和第二鳍区域20a和20b上的第一和第二栅极90a和90b的高度可以基本上等于设置在第二隔离绝缘层60上的第三栅极90c的高度。例如，设置在第一和第二鳍区域20a和20b上的第一和第二栅极电极88a和88b的高度可以基本上等于设置在第二隔离绝缘层60上的第三栅极电极88c的高度。因此，如果第三栅极电极88c用作信号传输互连或正常栅极电极，则第三栅极电极88c具有与其它栅极电极88a和88b相同的厚度以防止由于第三栅极电极88c引起的信号延迟现象。因而，可以改善根据本发明构思的半导体器件的特性。
包括第一栅极90a和第一源极/漏极区40a的第一晶体管110可以形成在第一鳍区域20a上，包括第二栅极90b和第二源极/漏极区40b的第二晶体管120可以形成在第二鳍区域20b上。第一晶体管110和/或第二晶体管120可以是N型晶体管和/或P型晶体管。第二隔离绝缘层60可以使第一晶体管110与第二晶体管120隔离。例如，第一晶体管110可以通过第二隔离绝缘层60而与第二晶体管120电隔离和物理地隔离。第一和第二晶体管110和120之间的隔离特性可以通过第二隔离绝缘层60和设置在第二隔离绝缘层60下面的第一隔离绝缘层12而改善。
图19AA至图19DA、图19AB至图19DB、图19AC至图19DC以及图19AD至图19DD是示出制造根据本发明构思的第七实施例的半导体器件的方法的一些工艺的截面图。图19AA至图19DA是沿图16A的线A-A'截取的截面，图19AB至图19DB是沿图16A的线B-B'截取的截面图。图19AC至图19DC是沿图16A的线C-C'截取的截面图，图19AD至图19DD是沿图16A的线D-D'截取的截面图。在下文，将省略或简要地提及对与图15A和图18AA至图18LD描述的相同元件的描述。换句话说，将主要描述本实施例与图15A和图18AA至图18LD的实施例之间的差异。
参照图16A、图19AA、图19AB、图19AC和图19AD，每个鳍区域20的通过第一凹槽52暴露的部分可以使用第一掩模50作为蚀刻掩模被除去以形成第二凹陷区53。例如，通过第一凹槽52暴露的鳍区域20可以被除去以形成第二凹陷区53。第一隔离绝缘层12可以通过第二凹陷区53暴露。一部分第一隔离绝缘层12也可以在形成第二凹陷区53期间被除去。
参照图16A、图19BA、图19BB、图19BC和图19BD，在除去第一掩模50之后，通过第二凹陷区53暴露的鳍区域20可以被氧化以形成第二隔离绝缘层60。第二隔离绝缘层60可以是自对准地形成在第二凹陷区53的侧壁上的氧化物层。第二隔离绝缘层60可以包括彼此分离的一对氧化物层。鳍区域20的通过第二凹陷区53暴露的部分可以通过等离子体氧化工艺被氧化以形成第二隔离绝缘层60。例如，通过第二凹陷区53暴露的鳍区域20可以在等离子体气氛下在20℃至800℃的温度使用氧气或臭氧气体氧化以形成第二隔离绝缘层60。在其它实施例中，通过第二凹陷区53暴露的鳍区域20可以通过热氧化工艺被氧化以形成第二隔离绝缘层60。例如，热氧化工艺可以是干氧化工艺、湿氧化工艺或热自由基氧化工艺。备选地，第二隔离绝缘层60可以通过参照图9AA至图9AD描述的SIMOX方法形成。第二隔离绝缘层60可以是仅形成在第二凹陷区53的两个侧壁上的绝缘层。第二隔离绝缘层60的顶表面可以部分地交叠栅极间隔物34，第二隔离绝缘层60可以突出到第二凹陷区53中。因此，第二凹陷区53的开口区域的宽度(例如，一对氧化物层之间的距离)可以小于第一凹槽52在第一方向X上的宽度。在一些实施例中，第二隔离绝缘层60可以与第一和第二源极/漏极区40a和40b接触。第一鳍区域20a和第二鳍区域20b可以通过第二隔离绝缘层60而彼此隔离。
参照图16A、图19CA、图19CB、图19CC和图19CD，第一和第二牺牲栅极30a和30b以及牺牲栅极电介质层28可以被选择性地除去以形成第二凹槽62。栅极电介质层80、第一栅极导电层82以及第二栅极导电层84可以顺序地形成在基板10上以填充第一凹槽52和第二凹槽62。栅极电介质层80、第一栅极导电层82和第二栅极导电层84可以通过与参照图18KA至图18KD描述的相同工艺由与参照图18KA至图18KD描述的相同材料形成。
参照图16A、图19DA、图19DB、图19DC和图19DD，栅极电介质层80、第一栅极导电层82和第二栅极导电层84可以通过例如CMP工艺平坦化。因此，包括栅极电介质层80和第一栅极电极88a的第一栅极90a可以形成在第一鳍区域20a上，包括栅极电介质层80和第二栅极电极88b的第二栅极90b可以形成在第二鳍区域20b上，包括栅极电介质层80和第三栅极电极88c的第三栅极90c可以形成在第二隔离绝缘层60上。每个第一至第三栅极电极88a、88b和88c可以包括第一栅极导电层82和第二栅极导电层84。第三栅极90c可以在第二方向Y上以均一的高度在第一隔离绝缘层12上延伸。第三栅极90c可以从栅极间隔物34的顶表面延伸到第一隔离绝缘层12的顶表面。在第三栅极90c接触第二隔离绝缘层60的位置处的第三栅极90c的高度可以大于设置在第一和第二鳍区域20a和20b上的第一和第二栅极90a和90b的高度。设置在鳍区域20之间的第一隔离绝缘层12上的第一至第三栅极90a、90b和90c的高度可以基本上彼此相等。
图20AA至图20CA、图20AB至图20CB、图20AC至图20CC以及图20AD至图20CD是示出制造根据本发明构思的第八实施例的半导体器件的方法的一些工艺的截面图。图20AA至图20CA是沿图17A的线A-A'截取的截面图，图20AB至图20CB是沿图17A的线B-B'截取的截面图。图20AC至图20CC是沿图17A的线C-C'截取的截面图，图20AD至图20CD是沿图17A的线D-D'截取的截面图。在下文，将省略或简要地提及对与图15A、图16A、图18AA至图18LD以及图19AA至图19DD描述的相同元件的描述。换句话说，将主要描述本实施例与图15A、图16A、图18AA至图18LD以及图19AA至图19DD的实施例之间的差异。
参照图17A、图20AA、图20AB、图20AC和图20AD，通过第二凹陷区53的侧壁暴露的鳍区域20可以被氧化以形成氧化物层64。氧化物层64可以通过例如与参照图19BA至图19BD描述的第二隔离绝缘层60的形成工艺相同的工艺形成。填充绝缘层66可以形成为填充具有氧化物层64的第一凹槽52和第二凹陷区53。例如，填充绝缘层66可以包括氧化物和/或氮化物。
参照图17A、图20BA、图20BB、图20BC和图20BD，填充绝缘层66可以被凹陷以暴露第一凹槽52。例如，可以进行毯式回蚀工艺以除去填充绝缘层66的形成在保护图案46和牺牲栅极30a和30b上的部分以及填充绝缘层66的形成在第一凹槽52中的另一部分。例如，部分填充绝缘层66可以相对于保护图案46和牺牲栅极30a和30b被选择性地除去。因此，第二隔离绝缘层60可以形成为包括填充第二凹陷区53的氧化物层64和填充绝缘层66。在一些实施例中，形成在第二凹陷区53中的填充绝缘层66的顶表面可以比第一和第二鳍区域20a和20b的顶表面略高。例如，填充绝缘层66的顶表面可以与牺牲栅极电介质层28的顶表面基本上共面。备选地，填充绝缘层66的顶表面可以形成为比牺牲栅极电介质层28的顶表面高。
填充绝缘层66可以具有是在第二方向Y上延伸的结构。填充绝缘层66可以形成在第一隔离绝缘层12上。在一些实施例中，填充绝缘层66可以形成为具有岛状图案。在这种情况下，形成在第一凹槽52下面的填充绝缘层66可以在第二方向Y上彼此间隔开。因此，填充绝缘层66和自对准形成的氧化物层64可以具有像图15A中示出的第二隔离绝缘层60一样的被隔离形状。
参照图17A、图20CA、图20CB、图20CC和图20CD，第一和第二牺牲栅极30a和30b以及牺牲栅极电介质层28被选择性地除去。一部分填充绝缘层66可以在去除牺牲栅极电介质层28期间被除去，所以填充绝缘层66的顶表面可以与例如第一和第二鳍区域20a和20b的顶表面基本上共面。备选地，填充绝缘层66的顶表面可以比第一和第二鳍区域20a和20b的顶表面高。
此后，栅极电介质层80、第一栅极导电层82和第二栅极导电层84可以顺序地形成。栅极电介质层80、第一栅极导电层82和第二栅极导电层84可以通过与参照图18KA至图18KD描述的相同工艺由与参照图18KA至图18KD描述的相同材料形成。随后，栅极电介质层80、第一栅极导电层82和第二栅极导电层84可以通过例如CMP工艺被平坦化。因此，包括栅极电介质层80和第一栅极电极88a的第一栅极90a可以形成在第一鳍区域20a上，包括栅极电介质层80和第二栅极电极88b的第二栅极90b可以形成在第二鳍区域20b上，包括栅极电介质层80和第三栅极电极88c的第三栅极90c可以形成在第二隔离绝缘层60上。每个第一至第三栅极电极88a、88b和88c可以包括第一栅极导电层82和第二栅极导电层84。设置在第二隔离绝缘层60上的第三栅极90c的高度可以基本上等于设置在第一和第二鳍区域20a和20b上的第一和第二栅极90a和90b的高度。备选地，设置在第二隔离绝缘层60上的第三栅极90c的高度可以小于设置在第一和第二鳍区域20a和20b上的第一和第二栅极90a和90b的高度。在鳍区域20之间的第一隔离绝缘层12上，第三栅极90c的高度可以小于第一和第二栅极90a和90b的高度。例如，在鳍区域20之间的第一隔离绝缘层12上，第三栅极90c的高度可以比第一和第二栅极90a和90b的高度小填充绝缘层66的高度。填充绝缘层66可以在第二方向Y上延伸，第三栅极90c可以在第二方向Y上在填充绝缘层66上延伸。在一些实施例中，如果填充绝缘层66具有岛形状，则第三栅极90c可以覆盖第二隔离绝缘层60的侧壁和顶表面并可以在第二方向Y上延伸。
图21AA、图21AB、图21AC和图21AD分别是沿图17A的线A-A'、B-B'、C-C'和D-D'截取的截面图，用于示出制造根据本发明构思的第八实施例的半导体器件的方法的另一实施例的工艺。在下文，将省略或简要地提及对与图15A、图17A、图18AA至图18LD和图20AA至图20CD描述的相同元件的描述。换句话说，将主要描述本实施例与图15A、图17A、图18AA至图18LD以及图20AA至图20CD的实施例之间的差异。
参照图17A和图21AA至图21AD，第二隔离绝缘层60可以包括具有比图20BA至图20BD中示出的填充绝缘层66的高度低的高度的填充绝缘层66。例如，图20BA至图20BD中示出的填充绝缘层66可以被进一步回蚀以暴露一部分第二凹陷区53，所以一部分氧化物层64可以被暴露。填充绝缘层66的顶表面可以低于第一和第二鳍区域20a和20b的顶表面。此后，第一和第二牺牲栅极30a和30b可以被除去，然后可以如参照图20CA至图20CD所述地进行形成栅极电介质层和栅极电极的工艺。
图22是示出包括根据本发明构思的实施例的半导体器件的电子系统的示例的示意框图。参照图1至图21AD描述的半导体器件可以被应用于图22的电子系统。
参照图22，根据本发明构思的实施例的电子系统1000可以包括控制器1100、输入/输出单元1200、存储器件1300、接口单元1400和数据总线1500。控制器1100、输入/输出单元1200、存储器件1300和/或接口单元1400可以通过数据总线1500联接到彼此。数据总线1500可以对应于数据通过其传输的路径。
控制器1100可以包括微处理器、数字信号处理器、微型控制器、或能够进行与其中任一个类似的功能的其它逻辑器件中的至少之一。输入/输出单元1200可以包括键区、键盘和/或显示单元。存储器器件1300可以存储数据和/或命令。接口单元1400可以传输电数据到通信网络或可以从通信网络接收电数据。接口单元1400可以无线地操作或通过电缆操作。例如，接口单元1400可以包括天线或有线/无线收发器。尽管在附图中没有示出，但是电子系统1000还可以包括快速动态随机存取存储(DRAM)装置和/或快速静态随机存取存储(SRAM)装置，其用作改善控制器1100的操作的高速缓冲存储器。根据本发明构思的实施例的半导体器件可以被提供到控制器1100、控制器1100的高速缓冲存储器和/或输入/输出单元1200。
电子系统1000可以应用于个人数字助理(PDA)、便携式计算机、上网本、无线电话、移动电话、数字音乐播放器、存储卡或通过无线接收和/或发送信息数据的其它电子产品。
在根据本发明构思的实施例的半导体器件中，栅极电极设置在自对准形成的隔离绝缘层上。因此，可以防止形成在鳍区域中的源极/漏极区与设置在隔离绝缘层上的栅极电极之间的短路或漏电流。因而，可以改善半导体器件的可靠性。
虽然已经参照示例实施例描述了本发明构思，但是对于本领域技术人员而言将是明显的是，可以进行各种改变和修改而不背离本发明构思的精神和范围。因此，应当理解，以上实施例不是限制性的，而是说明性的。因此，本发明构思的范围将由以下权利要求及其等同物的最宽可允许解释来确定，而不应被以上描述限制或限定。
本申请要求于2014年1月28日在韩国知识产权局提交的韩国专利申请No.10-2014-0010202以及于2014年3月18日在韩国知识产权局提交的韩国专利申请No.10-2014-0031713的优先权，其公开内容通过引用整体结合于此。

Claims (25)

1.一种半导体器件，包括：
基板；
第一鳍区域和第二鳍区域，在所述基板上在第一方向上彼此间隔开；
第一隔离绝缘层，设置在所述第一鳍区域和所述第二鳍区域之间以使所述第一鳍区域与所述第二鳍区域隔离，所述第一隔离绝缘层具有岛形状；
第一栅极，交叉所述第一鳍区域并在不同于所述第一方向的第二方向上延伸；
第二栅极，交叉所述第二鳍区域并在所述第二方向上延伸；以及
第三栅极，覆盖所述第一隔离绝缘层的至少侧壁并交叉所述第一隔离绝缘层，所述第三栅极在所述第二方向上延伸，
其中所述第一、第二和第三栅极的每个包括栅极电介质层和栅极电极。
2.如权利要求1所述的半导体器件，还包括：
第一源极/漏极区，提供为邻近所述第一栅极的两个侧壁；和
第二源极/漏极区，提供为邻近所述第二栅极的两个侧壁。
3.如权利要求2所述的半导体器件，还包括：
第三鳍区域，设置在所述第一隔离绝缘层下面并连接到所述基板；和
穿通停止层，形成在所述第三鳍区域中，
其中所述穿通停止层包括导电类型不同于所述第一和第二源极/漏极区的导电类型的掺杂剂。
4.如权利要求1所述的半导体器件，还包括：
第二隔离绝缘层，在所述第二方向上与所述第一和第二鳍区域的侧壁接触并在所述第一方向上延伸。
5.如权利要求4所述的半导体器件，其中所述第三栅极交叉所述第二隔离绝缘层，并且
其中设置在所述第二隔离绝缘层上的所述第三栅极的底表面低于所述第二隔离绝缘层的顶表面。
6.如权利要求4所述的半导体器件，其中所述第一隔离绝缘层具有U形横截面，并且
其中所述第一隔离绝缘层与所述第一和第二鳍区域的侧壁接触。
7.如权利要求1所述的半导体器件，其中所述第一隔离绝缘层包括：具有U形横截面的氧化物层；以及设置在所述氧化物层上的填充绝缘层。
8.如权利要求1所述的半导体器件，其中所述基板包括：半导体层以及设置在所述半导体层上的第二隔离绝缘层。
9.一种半导体器件，包括：
基板；
鳍区域，在所述基板上，包括在第一方向上彼此间隔开的第一鳍区域和第二鳍区域，所述鳍区域在所述第一方向上延伸；
第一栅极，在不同于所述第一方向的第二方向上交叉所述第一鳍区域；
第二栅极，在所述第二方向上交叉所述第二鳍区域；
第一隔离绝缘层，具有形成在凹陷区的侧壁上的内衬形状，该凹陷区提供于所述第一栅极和所述第二栅极之间的所述鳍区域中；以及
第三栅极，覆盖所述第一隔离绝缘层并在所述第二方向上延伸，
其中所述第一、第二和第三栅极的每个包括栅极电介质层和栅极电极。
10.如权利要求9所述的半导体器件，其中所述第一隔离绝缘层包括：形成在所述凹陷区的侧壁和底表面上的氧化物层，所述氧化物层具有U形横截面。
11.如权利要求9所述的半导体器件，还包括：
第二隔离绝缘层，在所述第二方向上接触所述第一鳍区域的侧壁和所述第二鳍区域的侧壁，并在所述第一方向上延伸，
其中设置在所述第一隔离绝缘层上的所述第三栅极的底表面低于所述第二隔离绝缘层的顶表面。
12.如权利要求9所述的半导体器件，其中所述第一隔离绝缘层包括：具有U形横截面的氧化物层；以及设置在所述氧化物层上的填充绝缘层。
13.如权利要求9所述的半导体器件，其中所述第一隔离绝缘层包括：氧化物层，提供在所述凹陷区的侧壁上并彼此分离；和填充绝缘层，接触所述氧化物层并填充所述凹陷区。
14.一种制造半导体器件的方法，该方法包括：
在基板上形成在第一方向上延伸的鳍区域；
形成第一隔离绝缘层，所述第一隔离绝缘层包括通过氧化所述鳍区域的一部分而形成的氧化物层，所述第一隔离绝缘层将所述鳍区域划分成第一鳍区域和第二鳍区域，并且所述第一隔离绝缘层具有岛形状；以及
形成覆盖所述第一隔离绝缘层的至少侧壁的第一栅极，所述第一栅极在不同于所述第一方向的第二方向上延伸。
15.如权利要求14所述的方法，还包括：
提供在所述第一隔离绝缘层下面的第三鳍区域；以及
注入掺杂剂到所述第三鳍区域中以形成穿通停止层。
16.如权利要求14所述的方法，还包括：
形成第二隔离绝缘层，所述第二隔离绝缘层在所述第二方向上接触所述鳍区域的侧壁，所述第二隔离绝缘层在所述第一方向上延伸。
17.如权利要求16所述的方法，其中形成所述第一隔离绝缘层包括：
除去所述第二隔离绝缘层的一部分；以及
氧化所述鳍区域的一部分。
18.如权利要求14所述的方法，还包括：
形成在所述第二方向上交叉所述第一鳍区域的第二栅极以及在所述第二方向上交叉所述第二鳍区域的第三栅极。
19.如权利要求18所述的方法，其中形成所述氧化物层包括：
在所述鳍区域上形成牺牲栅极电介质层；
在所述牺牲栅极电介质层上形成彼此间隔开的第一牺牲栅极和第二牺牲栅极，所述第一和第二牺牲栅极在所述第二方向上交叉所述鳍区域；
在所述牺牲栅极电介质层上形成第三牺牲栅极，所述第三牺牲栅极在所述第二方向上交叉所述第一和第二牺牲栅极之间的所述鳍区域；
在每个所述第一至第三牺牲栅极的侧壁上形成栅极间隔物；
除去所述第三牺牲栅极和设置在所述第三牺牲栅极下面的所述牺牲栅极电介质层以形成暴露所述鳍区域的第一凹槽；以及
氧化通过所述第一凹槽暴露的所述鳍区域。
20.如权利要求19所述的方法，其中形成所述第一至第三栅极包括：
除去所述第一牺牲栅极、所述第二牺牲栅极以及设置在所述第一和第二牺牲栅极下面的所述牺牲栅极电介质层以在所述第一和第二鳍区域上形成第二凹槽；以及
在每个所述第一和第二凹槽中形成栅极电介质层和栅极电极以形成在所述第二方向上交叉所述氧化物层的所述第一栅极、在所述第二方向上交叉所述第一鳍区域的所述第二栅极、以及在所述第二方向上交叉所述第二鳍区域的所述第三栅极，
其中每个所述第一至第三栅极包括：所述栅极电介质层和所述栅极电极。
21.如权利要求19所述的方法，还包括：
除去通过所述第一凹槽暴露的所述鳍区域以形成凹陷区，
其中形成所述第一隔离绝缘层包括：氧化通过所述凹陷区暴露的所述鳍区域。
22.如权利要求21所述的方法，其中所述第一隔离绝缘层的所述氧化物层具有U形横截面。
23.如权利要求21所述的方法，其中所述第一隔离绝缘层的所述氧化物层包括在所述第一方向上彼此分离的一对氧化物层。
24.一种制造半导体器件的方法，该方法包括：
在基板上形成在第一方向上延伸的鳍区域；
在所述鳍区域上形成栅极间隔物，所述栅极间隔物在不同于所述第一方向的第二方向上延伸，并且形成在所述栅极间隔物之间限定的凹槽以暴露所述鳍区域；
除去所述鳍区域的通过所述凹槽暴露的部分以形成凹陷区；
氧化通过所述凹陷区暴露的所述鳍区域以形成氧化物层；
在所述氧化物层上形成填充绝缘层以形成包括所述氧化物层和所述填充绝缘层的第一隔离绝缘层；以及
在所述填充绝缘层上形成填充所述凹槽的栅极，所述栅极包括栅极电介质层和栅极电极。
25.如权利要求24所述的方法，还包括：
在所述第一隔离绝缘层下面的所述第一鳍区域中形成包括掺杂剂的穿通停止层。
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