CN107464846B - 场效应晶体管和半导体结构 - Google Patents

场效应晶体管和半导体结构 Download PDF

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Abstract

本公开涉及场效应晶体管和半导体结构。场效应晶体管包括半导体基板和在半导体基板上的鳍结构，该半导体基板包括具有第一晶格常数的第一半导体材料。鳍结构包括具有第二晶格常数的第二半导体材料，第二晶格常数与第一晶格常数不同。鳍结构还包括在第一方向上伸长的下部、从下部突出并在不同于第一方向的第二方向上伸长的多个上部以及与多个上部交叉的栅极结构。

Description

场效应晶体管和半导体结构
技术领域
本公开涉及半导体器件，更具体地，涉及场效应晶体管。
背景技术
半导体器件可以包括由多个金属氧化物半导体场效应晶体管(MOSFET)构成的集成电路(IC)。为了提高这样的器件的集成密度，期望减小半导体器件的尺寸和设计规则。这会要求MOS晶体管的按比例缩小。然而，MOS晶体管的这样的按比例缩小会导致半导体器件的操作特性的降低。因此，正在对针对于制造提供更好性能的高度集成的半导体器件的各种技术进行研究。特别地，为了实现高性能的MOS器件，正在集中地研究提高载流子(电子或空穴)的迁移率的技术。
发明内容
本发明构思的某些实施方式提供具有减小的面积和改善的电特性的场效应晶体管。
本发明构思的某些实施方式提供制造具有减小的面积和改善的电特性的场效应晶体管的方法。
根据本发明构思的某些实施方式，一种场效应晶体管包括半导体基板和在半导体基板上的鳍结构，该半导体基板包括具有第一晶格常数的第一半导体材料。鳍结构包括具有第二晶格常数的第二半导体材料，第二晶格常数与第一晶格常数不同。鳍结构还包括在第一方向上伸长的下部、从下部突出并在第二方向上伸长的多个上部以及与多个上部交叉的栅极结构，第二方向与第一方向不同。
根据本发明构思的某些实施方式，一种场效应晶体管可以包括：半导体基板，包括第一半导体材料；包括第二半导体材料的多个鳍结构，在半导体基板上；多个栅极电极，平行于鳍结构的下部延伸并与鳍结构的上部交叉；以及源极/漏极区域，在栅极电极的相反侧且在该鳍结构的上部中。第二半导体材料与第一半导体材料不同，并且鳍结构彼此间隔开。每个鳍结构包括在第一方向上伸长的下部以及从下部突出并在第二方向上与下部交叉的多个上部，第二方向与第一方向不同。
根据本发明构思的某些实施方式，一种制造场效应晶体管的方法可以包括：形成器件隔离层，器件隔离层包括在第一方向上延伸并暴露半导体基板一部分的下沟槽；在器件隔离层上形成掩模图案，掩模图案具有与下沟槽交叉并在与第一方向不同的第二方向上延伸的多个上沟槽；以及在下沟槽和上沟槽中形成外延层，其中外延层包括具有与半导体基板的晶格常数不同的晶格常数的半导体材料，并且其中外延层包括在下沟槽中的下部和在上沟槽中的上部。
根据本发明构思的某些实施方式，一种半导体结构包括：半导体基板，包括具有第一晶格常数的第一半导体材料；以及外延结构，在半导体基板上，外延结构包括具有第二晶格常数的第二半导体材料，第二晶格常数与第一晶格常数不同。外延结构包括在第一方向上伸长的下部以及在下部上并在第二方向上伸长的下部，第二方向与第一方向不同，其中上部在第二方向上延伸超过下部的侧壁。
附图说明
从以下结合附图的简要描述，示例实施方式将被更清楚地理解。附图描绘了如这里描述的非限制性的示例实施方式。
图1A至图10A是示出根据本发明构思的某些实施方式的制造半导体器件的方法的平面图。
图1B至图10B是分别沿着图1A至图10A的线I-I'和II-II'剖取的截面图。
图1C至图10C是分别沿着图1A至图10A的线III-III'和IV-IV'剖取的截面图。
图11A和图11B是根据本发明构思的某些实施方式的半导体器件的截面图。
图12是示范性地示出根据本发明构思的某些实施方式的半导体器件的透视图。
图13是示出根据本发明构思的某些实施方式的半导体器件的鳍结构的透视图。
图14A、图14B、图15A和图15B是示出根据本发明构思的某些实施方式的半导体器件的图。
图16和图17是示出根据本发明构思的某些实施方式的半导体器件的截面图。
图18A至图22A和图18B至图22B是示出根据本发明构思的某些实施方式的制造半导体器件的方法的截面图。
应当指出，这些附图旨在示出特定示例实施方式中使用的方法、结构和/或材料的一般特性并对下面提供的书面描述进行补充。然而，这些附图不必按比例并且可以不精确地反映任何给定实施方式的精确结构或性能特性，并且不应被解释为限定或限制示例实施方式所包含的数值或特性的范围。例如，为了清楚起见，可能缩小或放大分子、层、区域和/或结构元件的相对厚度和位置。各个附图中的类似或相同附图标记的使用旨在表示类似或相同元件或特征的存在。
具体实施方式
图1A至图10A是示出根据本发明构思的某些实施方式的制造半导体器件的方法的平面图。图1B至图10B是分别沿着图1A至图10A的线I-I'和II-II'剖取的截面图。图1C至图10C是分别沿着图1A至图10A的线III-III'和IV-IV'剖取的截面图。
图11A和图11B是根据本发明构思的某些实施方式的半导体器件的截面图。例如，图11A是沿着图10A的线I-I'和II-II'剖取的截面图，图11B是沿着图10A的线III-III'和IV-IV'剖取的截面图。
参照图1A、图1B和图1C，半导体基板100可以被图案化以形成限定初始有源图案101的器件隔离沟槽103。
半导体基板100可以由半导体材料(例如硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、铟镓砷(InGaAs)和铝镓砷(AlGaAs)中的至少一种)形成，或者包括半导体材料(例如硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、铟镓砷(InGaAs)和铝镓砷(AlGaAs)中的至少一种)。
在某些实施方式中，半导体基板100可以是块体硅基板、绝缘体上硅(SOI)基板、锗基板、绝缘体上锗(GOI)基板、硅-锗基板或具有通过选择性外延生长(SEG)技术外延生长的层的基板。在某些实施方式中，半导体基板100可以是III-V族化合物半导体基板。
在某些实施方式中，半导体基板100可以是单晶硅基板，半导体基板100的顶表面可以具有(100)或(110)的晶面。
在某些实施方式中，器件隔离沟槽103的形成可以包括：在半导体基板100上形成第一掩模图案110以暴露半导体基板100的某些区域，然后采用第一掩模图案110作为蚀刻掩模各向异性地蚀刻半导体基板100以限定初始有源图案101。
第一掩模图案110可以是在第一方向D1上延伸的线形结构，并可以包括顺序堆叠的缓冲氧化物图案111和硬掩模图案113。具体地，第一掩模图案110的形成可以包括：在半导体基板100上顺序地堆叠硅氧化物层和硬掩模层；在硬掩模层上形成光致抗蚀剂图案(未示出)以限定初始有源图案101；以及采用光致抗蚀剂图案(未示出)作为蚀刻掩模顺序地且各向异性地蚀刻硬掩模层和硅氧化物层以暴露半导体基板100的顶表面。硅氧化物层可以通过对半导体基板100执行热氧化工艺而形成。硬掩模层可以由硅氮化物、硅氮氧化物和多晶硅中的一种形成。硬掩模层可以比硅氧化物厚。硬掩模的厚度可以根据半导体基板100中的器件隔离沟槽103的深度而调整。在某些实施方式中，第一掩模图案可以在形成器件隔离沟槽103之后或在形成器件隔离层105之后被去除。
在某些实施方式中，初始有源图案101可以形成为在第一方向D1上延伸的线形结构，并可以在垂直于第一方向D1的第二方向D2上彼此间隔开。作为示例，初始有源图案101之间的间隔可以大于初始有源图案101的宽度W1。初始有源图案101可以具有在向下的方向上增大的宽度。
器件隔离沟槽103可以具有基本上垂直于或倾斜于半导体基板100的顶表面的侧壁。器件隔离沟槽103的深度H1可以大于初始有源图案101的宽度W1的两倍。器件隔离沟槽103的深度H1可以小于初始有源图案101在第一方向D1上的长度L1。
参照图2A、图2B和图2C，器件隔离层105可以形成在器件隔离沟槽103中。器件隔离层105可以形成为覆盖初始有源图案101的两个侧壁。
器件隔离层105的形成可以包括形成绝缘层以填充器件隔离沟槽103以及平坦化绝缘层以暴露初始有源图案101的顶表面。填充器件隔离沟槽103的绝缘材料可以采用具有良好台阶覆盖性质的沉积技术沉积。例如，绝缘层可以采用原子层沉积(ALD)法、化学气相沉积(CVD)法和/或等离子体增强化学气相沉积(PE-CVD)法沉积。此外，绝缘层可以由具有优良的间隙填充特性的绝缘材料(例如硼磷硅酸盐玻璃(BPSG)层、高密度等离子体(HDP)氧化物层、非掺杂的硅酸盐玻璃(USG)层或东燃硅氮烷(TOSZ))形成，或者包括具有优良的间隙填充特性的绝缘材料(例如硼磷硅酸盐玻璃(BPSG)层、高密度等离子体(HDP)氧化物层、非掺杂的硅酸盐玻璃(USG)层或东燃硅氮烷(TOSZ))。对绝缘层的平坦化工艺可以采用回蚀刻法和/或化学机械抛光(CMP)法进行。
器件隔离层105可以具有基本上垂直于半导体基板100的顶表面或者倾斜于半导体基板100的顶表面的侧壁，如图11A和图11B所示。
在某些实施方式中，如上所述，器件隔离层105可以形成在半导体基板100中，但是本发明构思不限于此。例如，器件隔离层105可以形成在半导体基板100的顶表面上以暴露半导体基板100的某些区域。
参照图3A、图3B和图3C，可以形成第二掩模图案120，其包括与初始有源图案101交叉的上沟槽UR。
第二掩模图案120的形成可以包括：沉积硬掩模层以覆盖半导体基板100；在硬掩模层上形成线形光致抗蚀剂图案(未示出)，该线形光致抗蚀剂图案在垂直于第一方向D1的第二方向D2上延伸；以及采用光致抗蚀剂图案(未示出)作为蚀刻掩模各向异性地蚀刻硬掩模层以暴露半导体基板100的顶表面。在某些实施方式中，第二掩模图案120可以由相对于半导体基板100和器件隔离层105具有蚀刻选择性的绝缘材料形成。第二掩模图案120可以由例如硅氮化物层或硅氮氧化物层形成。
在某些实施方式中，上沟槽UR可以形成为部分地暴露初始有源图案101。在某些实施方式中，上沟槽UR可以形成为在垂直于初始有源图案101的方向上延伸，如图3A所示。而且，每个上沟槽UR可以跨过多个初始有源图案101。上沟槽UR可以具有比初始有源图案101的宽度W1小的宽度W2。例如，上沟槽UR的宽度W2可以被选择为在从约5nm至约50nm的范围内。第二掩模图案120的厚度H2(即上沟槽UR的高度)可以大于上沟槽UR的宽度W2的两倍。
参照图4A、图4B和图4C，由第二掩模图案120部分地暴露的初始有源图案101可以被去除以形成在第二掩模图案120之下的下沟槽LR。
在某些实施方式中，下沟槽LR可以通过各向同性地蚀刻初始有源图案101而形成。下沟槽LR的形成可以采用相对于器件隔离层105和第二掩模图案120具有蚀刻选择性的蚀刻配方进行。例如，在半导体基板100是单晶硅基板的情况下，包含HF、HNO3或NH4F的蚀刻剂可以用于蚀刻初始有源图案101。
作为对初始有源图案101的各向同性蚀刻工艺的结果，第二掩模图案120的底表面和器件隔离层105的侧壁的某些区域可以通过下沟槽LR暴露。通过去除初始有源图案101形成的下沟槽LR可以在第一方向D1上延伸。
在某些实施方式中，下沟槽LR的第一高度H1(即从器件隔离层105的顶表面到下沟槽LR的底表面的距离)可以为下沟槽LR的第一宽度W1的至少两倍。例如，下沟槽LR可以形成为具有约2:1至约3:1的高宽比。此外，下沟槽LR在第一方向D1上的长度L1可以大于下沟槽LR的第一高度H1。例如，下沟槽LR的第一宽度W1可以被选择为在从约10nm至约100nm的范围内。然而，本发明构思不限于此；例如，下沟槽LR的长度L1可以根据半导体器件的设计而改变。
在某些实施方式中，下沟槽LR的第一高度H1可以与器件隔离层105的高度基本上相同。在某些实施方式中，由于下沟槽LR通过蚀刻工艺形成，所以下沟槽LR的底表面可以位于与器件隔离层105不同的水平面处。例如，下沟槽LR的第一高度H1可以小于或大于器件隔离层105的高度。作为示例，下沟槽LR的底表面可以位于比器件隔离层105高或低的水平面处。
此外，半导体基板100的通过下沟槽LR暴露的表面可以是(100)或(110)面。此外，半导体基板100的通过下沟槽LR暴露的表面可以形成为相对于器件隔离层105的侧壁具有约50至90度的角度。
参照图5A、图5B和图5C，外延层130可以形成在下沟槽LR和上沟槽UR中。特别地，外延层130可以填充下沟槽LR和上沟槽UR。
外延层130可以通过SEG工艺形成，其中半导体基板100的被下沟槽LR暴露的部分用作籽晶层。这里，SEG工艺可以包括固相外延(SPE)、气相外延(VPE)和/或液相外延(LPE)工艺。在某些实施方式中，外延层130可以采用化学气相沉积(CVD)、减压CVD(RPCVD)、超高真空CVD(UHCVD)或分子束外延(MBE)通过外延生长工艺(例如异质外延)形成。
在某些实施方式中，外延层130可以包括半导体材料，该半导体材料具有与半导体基板100不同的晶格常数。外延层130可以由例如Si、Ge、SiGe和III-V族化合物中的至少一种形成，或者包括例如Si、Ge、SiGe和III-V族化合物中的至少一种。III-V族化合物可以是或包括磷化铝(AlP)、磷化镓(GaP)、磷化铟(InP)、砷化铝(AlAs)、砷化镓(GaAs)、砷化铟(InAs)、锑化铝(AlSb)、锑化镓(GaSb)或锑化铟(InSb)。
在某些实施方式中，作为SEG工艺的结果，外延层130可以从半导体基板100的被下沟槽LR暴露的表面的部分竖直和横向地生长。因此，外延层130可以填充下沟槽LR和上沟槽UR。在外延层130在SEG工艺期间过生长的情况下，外延层130可以包括相对于第二掩模图案120的顶表面向上突出的部分。
外延层130可以包括填充下沟槽LR的下部130L和填充上沟槽UR的上部130U。在下部130L和上部130U之间可以没有界面；也就是，外延层130可以是包括上部130U和下部130L的单一体。外延层130的下部130L可以在第一方向D1上延伸，外延层130的上部130U可以在垂直于第一方向D1的第二方向D2上延伸。例如，外延层130的上部130U可以在器件隔离层105的顶表面之上从下部130L水平地延伸。外延层130的下部130L可以具有由器件隔离层105限定的侧壁，外延层130的上部130U可以具有由第二掩模图案120限定的侧壁。
作为示例，外延层130可以从单晶硅基板的(100)或(110)面生长。外延层130的侧壁可以取向在<110>晶格方向上。作为示例，外延层130的下部130L的侧壁可以取向在<110>方向上，外延层130的上部130U的侧壁可以取向在<1-10>方向上。
外延层130和半导体基板100之间在晶格常数上可以存在差异。此外，在SEG工艺期间，晶面之间的生长速度会存在差异。这些差异会导致外延层130的下部130L中的晶体缺陷。例如，各种晶体缺陷(例如穿透位错、失配缺陷、层错、孪晶界和/或反相边界)可以形成在外延层130的下部130L中。
更具体地，当外延层130从半导体基板100的表面(例如硅基板的(001)面)生长时，晶体缺陷130a和130b(例如穿透位错)可以沿着(111)面或在<110>方向上延伸或传播。晶体缺陷130a和130b可以以相对于硅基板的(001)面约55度的角度延伸或传播。如图5B中可见，晶体缺陷130a可以在外延层130的下部130L中终止，因为它们在第二方向D2上传播并由于外延层130的下部130L的高宽比而终止在与器件隔离层105的界面。然而，参照图5C，晶体缺陷130b在第一方向D1上传播，因此不会在外延层130的下部130L中终止。相反，晶体缺陷130b会到达外延层130的上部130U。然而，由于外延层130的上部130U与下部130L相比取向在横向方向上，所以晶体缺陷130b的至少一些可以在外延层130的上部130U中终止。
如参照图4A、图4B和图4C所述的，在下沟槽LR的宽度W1和高度H1满足H1>2W1的条件的情况下，下沟槽LR的侧壁(即器件隔离层105的侧壁)可以防止或阻止晶体缺陷130a在下沟槽LR的宽度方向(例如第二方向D2)上传播，因此，晶体缺陷130a不会延伸或传播到下沟槽LR的上部区域中。例如，在第二方向D2上，晶体缺陷130a可以被局限在下沟槽LR的下部区域内。
由于下沟槽LR的高度(例如图4C的H1)小于长度(例如图4C的L1)，所以当在下沟槽LR的纵向方向(即第一方向D1)上看时，下沟槽LR的侧壁(即器件隔离层105的侧壁)不能防止晶体缺陷130b传播到下沟槽LR的上部区域中。在某些实施方式中，由于第二掩模图案120被提供以限定在第二方向D2上延伸的上沟槽UR，所以晶体缺陷130b的这样的传播或延伸可以被第二掩模图案120阻止或防止。因此，上沟槽UR可以填充有外延层130，其中没有晶体缺陷。换言之，可以将外延层130的晶体缺陷局限在下沟槽LR内，因此外延层130的填充上沟槽UR的上部130U可以由基本上没有缺陷的半导体材料形成。在本文中，“基本上没有缺陷”表示该材料没有将实质上影响采用该材料形成的器件的操作的晶体缺陷。
此外，由于在SEG工艺中在晶面之间存在晶体生长速率的差异，所以外延层130的顶表面可以具有倾斜于半导体基板100的顶表面的小平面(facet)。例如，外延层130的顶表面可以由(111)面构成。在某些实施方式中，外延层130可以被过生长以具有相对于第二掩模图案120的顶表面突出的棱锥状的上部。
参照图6A、图6B和图6C，在形成外延层130之后，可以执行平坦化工艺以去除外延层130的相对于器件隔离层105的顶表面突出的突出部分。平坦化工艺可以采用回蚀刻法和/或化学机械抛光(CMP)法进行。作为平坦化工艺的结果，外延层130的顶表面可以与第二掩模图案120的顶表面基本上共平面。
接下来，第一绝缘分隔图案141可以形成为在第一方向D1上延伸，从而与外延层130的上部130U交叉。
第一绝缘分隔图案141的形成可以包括：在第二掩模图案120上形成掩模图案(未示出)，其中形成在第一方向D1上延伸的开口；采用掩模图案作为蚀刻掩模各向异性地蚀刻外延层130以形成沟槽；形成第一绝缘分隔层以填充该沟槽；以及平坦化第一绝缘分隔层以暴露外延层130的上部130U。
作为示例，第一绝缘分隔图案141可以形成为穿过外延层130的上部130U和器件隔离层105。例如，当形成在第一方向D1上延伸的沟槽时，外延层130和器件隔离层105可以被蚀刻以暴露半导体基板100。因此，第一绝缘分隔图案141可以与半导体基板100接触。在某些实施方式中，第一绝缘分隔图案141的底表面可以位于比器件隔离层105的底表面低的水平面处。在某些实施方式中，第一绝缘分隔图案141的底表面可以位于器件隔离层105的顶表面和底表面之间，如图11A和图11B所示。
作为形成第一绝缘分隔图案141的结果，每个外延层130可以被分成在第二方向D2上彼此分隔的多个外延图案131。这里，每个外延图案131可以提供为单一体的形式，并可以包括在第一方向D1上延伸的下部131L和在第二方向D2上延伸的多个上部131U。也就是，在每个外延图案131中，上部131U可以连接到一体的下部131L。第一绝缘分隔图案141可以形成在外延图案131的下部131L之间并平行于外延图案131的下部131L。
参照图7A、图7B和图7C，第二绝缘分隔图案143可以形成为与外延图案131的下部131L交叉并在第二方向D2上延伸。
第二绝缘分隔图案143的形成可以包括：在第二掩模图案120上形成掩模图案，其中形成在第二方向D2上延伸的开口；采用该掩模图案作为蚀刻掩模各向异性地蚀刻第二掩模图案120和外延图案131以形成沟槽；用第二绝缘分隔层填充该沟槽；以及平坦化第二绝缘分隔层以暴露第二掩模图案120。
在某些实施方式中，第二绝缘分隔图案143的形成可以在形成第一绝缘分隔图案141之前进行。
在某些实施方式中，第二绝缘分隔图案143可以与参照图6A、图6B和图6C描述的第一绝缘分隔图案141同时地形成。在此情况下，在形成外延层130之后，掩模图案可以形成在第二掩模图案120上以具有在第一方向D1和第二方向D2上延伸的开口。
第二绝缘分隔图案143可以提供为穿过外延图案131的下部131L，并可以与半导体基板100接触。第二绝缘分隔图案143的底表面可以位于比器件隔离层105的底表面低的水平面处。
作为形成第二绝缘分隔图案143的结果，每个外延图案131可以被分成在第一方向D1上彼此分隔的多个鳍结构133。这里，每个鳍结构133可以被提供为单一体的形式，并可以包括在第一方向D1上延伸的下部133L和在第二方向D2上延伸的多个上部133U。也就是，在每个鳍结构133中，上部133U可以共同地连接到下部133L。第二绝缘分隔图案143可以形成在第一方向D1上彼此相邻的鳍结构133的下部133L之间，并可以平行于鳍结构133的上部133U延伸。
参照图8A、图8B和图8C，第二掩模图案120的顶表面以及第一绝缘分隔图案141和第二绝缘分隔图案143的顶表面可以凹陷以部分地暴露鳍结构133的上部133U的侧壁。
在某些实施方式中，第一绝缘分隔图案141和第二绝缘分隔图案143可以由相对于第二掩模图案120具有蚀刻选择性的绝缘材料形成。在此情况下，暴露鳍结构133的上部133U的侧壁的凹陷工艺可以包括：使第一绝缘分隔图案141和第二绝缘分隔图案143的顶表面凹陷的蚀刻步骤以及使第二掩模图案120的顶表面凹陷的蚀刻步骤。在某些实施方式中，第一绝缘分隔图案141和第二绝缘分隔图案143的顶表面以及第二掩模图案120的顶表面可以采用相同的蚀刻步骤同时蚀刻。
在某些实施方式中，在鳍结构133的下部133L上，凹陷的第一绝缘分隔图案141和第二绝缘分隔图案143以及凹陷的第二掩模图案121可以形成为部分地围绕鳍结构133的上部133U。
参照图9A、图9B和图9C，栅极绝缘层151和栅极电极153可以形成为与鳍结构133的上部133U交叉。
在某些实施方式中，栅极电极153可以平行于鳍结构133的下部133L或在第一方向D1上延伸。当在平面图中看时，栅极绝缘层151和栅极电极153可以与鳍结构133的下部133L交叠。例如，鳍结构133的下部133L可以设置在栅极电极153之下，并可以在第一方向D1上彼此间隔开。在某些实施方式中，栅极电极153可以具有小于或等于鳍结构133的下部133L的宽度的宽度。
栅极绝缘层151可以由高k电介质材料(例如铪氧化物、铪硅化物、锆氧化物和锆硅化物)中的至少一种形成，或者包括高k电介质材料(例如铪氧化物、铪硅化物、锆氧化物和锆硅化物)中的至少一种。栅极绝缘层151可以通过原子层沉积工艺形成以共形地覆盖鳍结构133的上部133U。可选地，栅极绝缘层151可以通过对由凹陷的第二掩模图案121暴露的鳍结构133的上部133U的表面执行热氧化工艺而形成。
栅极电极153可以由掺杂的多晶硅层、未掺杂的多晶硅层、硅锗层或硅碳化物层形成。在某些实施方式中，栅极电极153可以由掺杂的半导体材料(例如掺杂的硅)、金属(例如钨、铝、钛或钽)、导电的金属氮化物(例如钛氮化物、钽氮化物或钨氮化物)和金属-半导体化合物(例如金属硅化物)中的至少一种形成，或者包括掺杂的半导体材料(例如掺杂的硅)、金属(例如钨、铝、钛或钽)、导电的金属氮化物(例如钛氮化物、钽氮化物或钨氮化物)和金属-半导体化合物(例如金属硅化物)中的至少一种。
栅极间隔物155可以形成在栅极电极153的两个侧壁上。栅极间隔物155的形成可以包括形成栅极间隔物层以共形地覆盖栅极电极153以及各向异性蚀刻栅极间隔物层。
参照图10A、图10B和图10C，源极和漏极区域160可以形成在鳍结构133的上部133U中并在栅极电极153的两侧。
在某些实施方式中，源极和漏极区域160的形成可以包括部分地蚀刻在栅极电极153两侧的鳍结构133的上部133U以及形成外延层。这里，外延层可以由能够对场效应晶体管的沟道区施加拉应变或压应变的半导体材料形成。对于NMOS FET，外延层可以由硅碳化物(SiC)形成。对于PMOS FET，外延层可以由硅锗(SiGe)形成。尽管附图中没有示出，但是硅化物层(例如镍硅化物、钴硅化物、钨硅化物、钛硅化物、铌硅化物或钽硅化物)可以形成在源极和漏极区域160的表面上。
在某些实施方式中，源极和漏极区域160的形成可以包括将n型或p型杂质注入到鳍结构133的上部133U中，并且在此情况下，栅极电极153可以用作离子注入掩模。
在形成源极和漏极区域160之后，第一层间绝缘层165可以形成为覆盖栅极电极153以及源极和漏极区域160。作为示例，第一层间绝缘层165可以形成为填充栅极电极153之间的间隙并暴露栅极电极153的顶表面。
在形成第一层间绝缘层165之后，栅极电极153可以用金属栅极电极170替换。例如，金属栅极电极170的形成可以包括去除栅极电极153以在栅极间隔物155之间形成栅极区域以及在栅极区域中顺序地形成栅极电介质层171、阻挡金属层173和金属层175。
栅极电介质层171可以由高k电介质材料(例如铪氧化物、铪硅化物、锆氧化物和锆硅化物)中的至少一种形成。阻挡金属层173可以由导电材料形成；例如，阻挡金属层173可以由金属氮化物(例如钛氮化物、钽氮化物、钨氮化物、铪氮化物和锆氮化物)中的至少一种形成，或者包括金属氮化物(例如钛氮化物、钽氮化物、钨氮化物、铪氮化物和锆氮化物)中的至少一种。金属层175可以形成为具有比阻挡金属层173的电阻率低的电阻率。例如，金属层175可以由钨、铜、铪、锆、钽、铝、钌、钯、铂、钴、镍以及导电的金属氮化物中的至少一种形成，或者包括钨、铜、铪、锆、钽、铝、钌、钯、铂、钴、镍以及导电的金属氮化物中的至少一种。
在形成金属电极170之后，第二层间绝缘层180可以形成在第一层间绝缘层165上以覆盖金属栅极电极170的顶表面。
图12是示范性示出根据本发明构思的另一些实施方式的半导体器件的透视图。图13是示出根据本发明构思的另一些实施方式的半导体器件的鳍结构的透视图。在下面的描述中，为了简洁起见，参照图1A至10A、图1B至10B以及图1C至10C描述的元件可以由类似或相同的附图标记表示，而不重复对其重叠的描述。
参照图12和图13，彼此间隔开的多个鳍结构133可以提供在半导体基板100上。作为示例，鳍结构133可以在彼此交叉的第一方向D1和第二方向D2上彼此间隔开。
在某些实施方式中，半导体基板100可以由第一半导体材料形成，鳍结构133可以由具有与第一半导体材料的晶格常数不同的晶格常数的第二半导体材料形成。作为示例，第二半导体材料可以具有比第一半导体材料的晶格常数大的晶格常数。第一半导体材料和第二半导体材料的每个可以包括例如硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、铟镓砷(InGaAs)和铝镓砷(AlGaAs)中的至少一种。
在某些实施方式中，每个鳍结构133可以包括下部133L和多个上部133U，下部133L提供在半导体基板100上并在第一方向D1上延伸，该多个上部133U从下部133L突出并在与第一方向D1交叉的第二方向D2上延伸。这里，第一方向D1可以平行于<110>方向，第二方向D2可以平行于<1-10>方向，<1-10>方向垂直于第一方向D1。
具体地，如图13所示，在每个鳍结构133中，下部133L可以具有在第一方向D1上的第一长度L1和在第二方向D2上的第一宽度W1。此外，下部133L可以具有大于第一宽度W1的约两倍的第一高度H1。下部133L的第一长度L1可以大于第一高度H1。
在每个鳍结构133中，每个上部133U可以在第一方向D1上具有小于第一宽度W1的第二宽度W2，并可以在第二方向D2上具有第二长度L2。上部133U可以具有第二高度H2，第二高度H2大于第二宽度W2的约两倍。
在某些实施方式中，每个鳍结构133可以提供为单一体的形式。也就是，每个鳍结构133的下部133L可以连接到上部133U而在其间没有形成任何界面。在每个鳍结构133中，下部133L可以具有在倾斜于半导体基板100的顶表面的方向上延伸或传播的晶体缺陷。例如，在(111)面上，下部133L可以包括在第二方向D2上延伸或传播的晶体缺陷130a以及在第一方向D1上延伸或传播的晶体缺陷130b。这里，设置在每个鳍结构133的上部133U之间的掩模图案可以防止在第二方向D2上延伸的晶体缺陷传播到上部133U中。因此，鳍结构133的上部133U可以由基本上没有缺陷的第二半导体材料形成。
参照图10A、图10B和图10C以及图12，在第二方向D2上彼此相邻的下部133L可以彼此间隔开第一距离S1，并且上部133U可以彼此间隔开第二距离S2，第二距离S2小于第一距离S1。
器件隔离层105可以提供在第二方向D2上彼此相邻的鳍结构133的下部133L之间。第一绝缘分隔图案141可以提供在第二方向D2上彼此相邻的鳍结构133的上部133U之间，并且第一绝缘分隔图案141的顶表面可以位于比鳍结构133的上部133U的顶表面低的水平面处。
在第一方向D1上彼此相邻的鳍结构133的下部133L可以彼此间隔开第三距离S3，并且在第一方向D1上彼此相邻的鳍结构133的上部133U可以彼此间隔开大于第三距离S3的第四距离S4。
第二绝缘分隔图案143可以提供在第一方向D1上彼此相邻的鳍结构133的下部133L之间，并且第二绝缘分隔图案143的顶表面可以位于比鳍结构133的上部133U的顶表面低的水平面处。
返回参照图12，金属栅极电极170可以提供为与在第一方向D1上彼此间隔开的上部133U交叉。此外，当在平面图中看时，金属栅极电极170可以与在第一方向D1上彼此间隔开的下部133L交叠。换言之，在第一方向D1上彼此相邻的下部133L可以在金属栅极电极170之下彼此间隔开。
栅极绝缘层可以提供在金属栅极电极170和上部133U之间，并可以以均匀的厚度覆盖上部133U的表面。源极和漏极区域160可以提供在每个鳍结构133的上部133U上且在金属栅极电极170的两侧。
图14A、图14B、图15A和图15B是示出根据本发明构思的某些另外的实施方式的半导体器件的图。例如，图14B是沿着图14A的线III-III'剖取的截面图，图15B是沿着图15A的线III-III'剖取的截面图。在下面的描述中，为了简洁起见，前面描述的元件可以由类似或相同的附图标记表示，而不重复其重叠的描述。
参照图14A和图14B，鳍结构133可以提供在半导体基板100上以在第一方向D1和第二方向D2上彼此间隔开。根据本实施方式，在第一方向D1上彼此相邻的鳍结构133之间的间隔可以具有至少两个不同的值。例如，在第二方向D2上延伸的第二绝缘分隔图案143a和143b可以具有至少两个不同的宽度。
根据本发明构思的某些实施方式，上部133U的数量可以在鳍结构133中改变。例如，在鳍结构133之一中的上部133U的数量可以与另一个中的不同。
参照图15A和图15B，半导体基板100可以包括第一区域R1和第二区域R2。在第一区域R1和第二区域R2的每个中，多个鳍结构133可以在第一方向D1和第二方向D2上彼此间隔开。
在某些实施方式中，器件隔离层105可以提供在鳍结构133之间，鳍结构133在第一方向D1上分别提供在第一区域R1和第二区域R2上。在第一区域R1和第二区域R2的每个上，在第一方向D1上彼此相邻的鳍结构133的下部133L可以通过第二绝缘分隔图案143而彼此间隔开(例如第一距离)。在第一方向D1上彼此相邻并分别提供在第一区域R1和第二区域R2上的鳍结构133的下部133L可以通过器件隔离层105彼此间隔开(例如第二距离)。这里，第二距离可以大于第一距离。
金属栅极电极170可以提供为与第一区域R1和第二区域R2交叉并与第一区域R1和第二区域R2的鳍结构133的上部133U交叉。
图16和图17是示出根据本发明构思的某些另外的实施方式的半导体器件的截面图。在下面的描述中，为了简洁起见，前面描述的元件可以由类似或相同的附图标记表示，而不重复其重叠的描述。
参照图16和图17，半导体基板100可以包括第一区域R1和第二区域R2。例如，第一区域R1可以是其上形成NMOS场效应晶体管的区域，第二区域R2可以是其上形成PMOS场效应晶体管的区域。
在某些实施方式中，第一鳍结构FS1可以提供在半导体基板100的第一区域R1上，第二鳍结构FS2可以提供在半导体基板100的第二区域R2上。作为示例，第一鳍结构FS1和第二鳍结构FS2可以在第一方向D1上彼此间隔开。
在图16的半导体器件中，如上所述，第一鳍结构FS1可以包括在第一方向D1上延伸的下部138L以及从下部138L突出并在第二方向D2上延伸的上部138U。第一鳍结构FS1可以由外延材料形成，其提供为单一体的形式并具有与半导体基板100的晶格常数不同的晶格常数。在某些实施方式中，半导体基板100可以由硅(Si)形成，第一鳍结构FS1可以由硅锗(Si1-xGex)形成。
第二鳍结构FS2可以包括在半导体基板100上的缓冲图案133P和在缓冲图案133P上的沟道图案135。第二鳍结构FS2的缓冲图案133P可以是提供为单一体的形式的外延层。例如，与第一鳍结构FS1类似，缓冲图案133P可以包括在第一方向D1上延伸的下部139L和从下部139L突出并在第二方向D2上延伸的上部139U。在第二鳍结构FS2中，缓冲图案133P的上部139U可以具有位于比第一鳍结构FS1的上部138U的顶表面低的水平面处的顶表面。此外，沟道图案135的顶表面可以与第一鳍结构FS1的上部138U的顶表面基本上共平面。
作为示例，第二鳍结构FS的缓冲图案133P可以由与第一鳍结构FS1相同的半导体材料形成。第二鳍结构FS2的沟道图案135可以提供在缓冲图案133P的上部139U上，并可以由具有与缓冲图案133P的能带间隙不同的能带间隙的材料形成。作为示例，沟道图案135可以由Si或Ge形成。作为另一个示例，缓冲图案133P可以由Si1-xGex形成，沟道图案135可以由Si1-yGey(其中y>x)。作为另外的示例，缓冲图案133P和沟道图案135可以由具有不同能带间隙的III-V族化合物形成。在某些实施方式中，第二鳍结构FS2的沟道图案135可以采用缓冲图案133P的上部139U的顶表面作为籽晶层通过SEG工艺形成。界面可以存在于缓冲图案133P的上部139U和沟道图案135之间。在某些实施方式中，由于缓冲图案133P的上部139U由基本上没有缺陷的半导体材料形成，所以可以减少沟道图案135中的晶体缺陷。
在图17的半导体器件中，第一鳍结构FS1可以包括第一缓冲图案133N和第一沟道图案137，第二鳍结构FS2可以包括第二缓冲图案133P和第二沟道图案135。这里，第一缓冲图案133N和第二缓冲图案133P的每个可以由单一半导体材料形成，如上所述，因此它可以包括在第一方向D1上延伸的下部138L或139L以及从下部138L或139L突出并在第二方向D2上延伸的上部138U或139U。
第一沟道图案137可以由具有与第一缓冲图案133N的能带间隙不同的能带间隙的材料形成。作为示例，第一缓冲图案133N可以由Si1-xGex形成，第一沟道图案137可以由Si1- yGey(其中x>y)形成。作为另一个示例，第一缓冲图案133N可以由In1-xGaxAs形成，第一沟道图案137可以由In1-yGayAs(其中x<y)形成。在某些实施方式中，第一沟道图案137可以是从第一缓冲图案133N的上部138U的顶表面外延生长的外延图案。
第二沟道图案135可以由具有与第二缓冲图案133P不同的能带间隙的材料形成。此外，第二沟道图案135和第一沟道图案137可以由不同的材料形成。作为示例，在第二缓冲图案133P由Si1-xGex形成的情况下，第二沟道图案135可以由Si1-zGez形成(其中z>x)。作为另一个示例，在第二缓冲图案133P由In1-zGazAs形成的情况下，第二沟道图案135可以由In1- wGawAs形成(其中z>w)。在某些实施方式中，第二沟道图案135可以是从第二缓冲图案133P的上部139U的顶表面外延生长的外延图案。
图18A至图22A和图18B至图22B是示出根据本发明构思的某些实施方式的制造半导体器件的方法的截面图。例如，图18A至图22A是沿着图10A的线I-I'和II-II'剖取的截面图，图18B至图22B是沿着图10A的线III-III'和IV-IV'剖取的截面图。
在下面的描述中，为了简洁起见，参照图1A至10A、图1B至10B以及图1C至10C描述的元件可以由类似或相同的附图标记表示，而不重复其重叠的描述。
如参照图1至图4所述的，限定下沟槽LR的器件隔离层105和限定多个上沟槽UR的第二掩模图案120可以形成在半导体基板100上，然后外延层130可以形成为填充下沟槽LR和上沟槽UR。这里，第二掩模图案120可以形成在器件隔离层105上，下沟槽LR可以形成为暴露半导体基板100的一部分，上沟槽UR可以形成为与下沟槽LR交叉。外延层130可以包括填充下沟槽LR的下部133L和填充上沟槽UR的上部133U，如参照图5A、5B和5C所述。在某些实施方式中，外延层130的上部133U可以形成为部分地填充上沟槽UR。
参照图18A和18B，第一半导体层210和第二半导体层220可以交替且反复地堆叠在外延层130的上部133U上。第一半导体层210和第二半导体层220可以由相对于彼此具有蚀刻选择性的半导体材料形成，并可以采用选择性外延生长(SEG)工艺形成。第一半导体层210可以由相对于外延层130具有蚀刻选择性的半导体材料形成。第二半导体层220可以由与外延层130相同的半导体材料形成，但是在某些实施方式中，第二半导体层220可以由与外延层130不同的半导体材料形成。在某些实施方式中，第一半导体层210可以具有与第二半导体层220的晶格常数不同的晶格常数。
第一半导体层210和第二半导体层220可以由例如Si、Ge、SiGe和III-V族化合物中的至少一种形成，或者包括例如Si、Ge、SiGe和III-V族化合物中的至少一种。III-V族化合物可以是或包括磷化铝(AlP)、磷化镓(GaP)、磷化铟(InP)、砷化铝(AlAs)、砷化镓(GaAs)、砷化铟(InAs)、锑化铝(AlSb)、锑化镓(GaSb)或锑化铟(InSb)。
作为示例，第一半导体层210可以由Ge形成，第二半导体层220可以由SiGe形成。作为另一个示例，第一半导体层210和第二半导体层220可以由SiGe形成，但是第一半导体层210和第二半导体层220的锗浓度可以彼此不同。作为另一个示例，第一半导体层210可以由砷化铟(InAs)形成，第二半导体层220可以由锑化镓(GaSb)形成。
在某些实施方式中，第一半导体层210和第二半导体层220可以形成在外延层130的基本上没有缺陷结构的上部133U上，从而具有改善的晶体性质。
第一半导体层210和第二半导体层220可以形成为填充由第二掩模图案120限定的上沟槽UR。因此，第一半导体层210和第二半导体层220可以具有在第二方向D2上延伸的线形结构。
参照图19A和图19B，第一绝缘分隔图案141可以形成为在第一方向D1上延伸，如参照图6A、6B和6C所述的，第二绝缘分隔图案143可以形成为在第二方向D2上延伸，如参照图7A、7B和7C所述的。
第一绝缘分隔图案141可以形成为穿过第一半导体层210和第二半导体220、外延层130的上部131U以及器件隔离层105，第二绝缘分隔图案143可以形成为穿过第二掩模图案120和外延层130的下部131L。
作为形成第一绝缘分隔图案141和第二绝缘分隔图案143的结果，可以形成多个鳍结构133以及第一半导体图案211和第二半导体图案221。鳍结构133可以在第一方向D1和第二方向D2上彼此间隔开，第一半导体图案211和第二半导体图案221可以交替堆叠在每个鳍结构133上。这里，每个鳍结构133可以提供为单一体的形式，并可以包括在第一方向D1上延伸的下部133L和在第二方向D2上延伸的多个上部133U。第一半导体图案211和第二半导体图案221可以交替堆叠在每个鳍结构133的上部133U上。
在形成鳍结构133以及第一半导体图案211和第二半导体图案221之后，可以执行蚀刻工艺以使第二掩模图案120的顶表面以及第一绝缘分隔图案141和第二绝缘分隔图案143的顶表面凹陷。在某些实施方式中，可以进行蚀刻工艺以暴露第一半导体图案211和第二半导体图案221的侧壁并部分地暴露鳍结构133的上部133U的侧壁。
参照图20A和图20B，牺牲栅极绝缘层231和牺牲栅极图案233可以形成为与第一半导体图案211和第二半导体图案221交叉并在第一方向D1上延伸，并且栅极间隔物235可以形成在每个牺牲栅极图案233的两个侧壁上。在某些实施方式中，牺牲栅极图案233可以由相对于栅极间隔物235、第二半导体图案221和鳍结构133具有蚀刻选择性的材料形成。例如，牺牲栅极图案233可以由掺杂的多晶硅层、未掺杂的多晶硅层、硅锗层或硅碳化物层形成。
之后，凹陷区域可以通过蚀刻第一和第二半导体图案211和221的位于牺牲栅极图案233两侧的部分形成，并且源极和漏极图案240可以形成在凹陷区域中。
源极和漏极图案240可以形成在鳍结构133的上部133U上且在牺牲栅极图案233的两侧，并可以是采用选择性外延生长工艺形成的外延图案。这里，源极和漏极图案240可以由能够对第二半导体图案221施加拉应变或压应变的半导体材料形成。
参照图21A和图21B，层间绝缘层250可以形成为覆盖源极和漏极图案240并暴露牺牲栅极图案233的顶表面。
在形成层间绝缘层250之后，栅极区域213可以通过顺序地去除牺牲栅极图案233、牺牲栅极绝缘层231和第一半导体图案211而形成。
牺牲栅极图案233可以采用相对于层间绝缘层250和栅极间隔物235具有蚀刻选择性的蚀刻配方以干或湿的方式蚀刻。牺牲栅极绝缘层231也可以在牺牲栅极图案233的去除期间被去除。作为去除牺牲栅极图案233的结果，第二半导体图案221中的最上面的一个的顶表面可以被暴露，并且第一半导体图案211和第二半导体图案221的侧壁可以被暴露。
之后，第一半导体图案211可以采用相对于第二半导体图案221具有蚀刻选择性的蚀刻配方以干或湿的方式蚀刻。因此，栅极区域213可以形成在第二半导体图案221之间。在空的空间(例如栅极区域213)形成在第二半导体图案221之间的情况下，第二半导体图案221可以形成为连接源极和漏极图案240，从而用作桥沟道或纳米线沟道。
参照图22A和图22B，金属栅极电极260可以形成为围绕第二半导体图案221。金属栅极电极260可以平行于鳍结构133的下部133L或在第一方向D1上延伸。金属栅极电极260可以包括顺序地形成在栅极区域中的栅极电介质层261、阻挡金属层263和金属层265。金属栅极电极260可以形成为填充栅极间隔物235之间以及第二半导体图案221之间的间隙区域。换言之，金属栅极电极260可以形成为覆盖第二半导体图案221的顶表面、底表面和侧表面。
根据本发明构思的某些实施方式，在用于形成鳍结构的选择性外延生长工艺期间，可以阻止或防止束缚在鳍结构的下部中的晶体缺陷传播到上部。因此，鳍结构的上部可以由基本上没有缺陷的半导体材料形成。因此，在鳍结构的上部用作场效应晶体管的沟道区域的情况下，场效应晶体管可以以改善的电特性操作。
尽管已经具体示出并描述本发明构思的示例实施方式，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的变化，而没有脱离权利要求书的精神和范围。
本申请要求分别于2016年6月2日在韩国知识产权局提交的韩国专利申请第10-2016-0068928号以及于2016年11月3日在韩国知识产权局提交的韩国专利申请第10-2016-0145958号的优先权，其公开内容通过引用结合于此。

Claims (22)

1.一种场效应晶体管，包括：
半导体基板，包括具有第一晶格常数的第一半导体材料；和
鳍结构，在所述半导体基板上，所述鳍结构包括具有第二晶格常数的第二半导体材料，所述第二晶格常数与所述第一晶格常数不同，
其中所述鳍结构包括：
下部，在第一方向上伸长；
多个上部，从所述下部突出并在与所述第一方向不同的第二方向上伸长；以及
栅极结构，与所述多个上部交叉，
其中所述上部在所述下部的相反两侧在所述第二方向上延伸超过所述下部。
2.如权利要求1所述的场效应晶体管，其中所述栅极结构包括：
栅极电极，在所述第一方向上延伸并与所述鳍结构的所述上部交叉；和
栅极绝缘层，设置在所述栅极电极和所述鳍结构的所述上部之间。
3.如权利要求2所述的场效应晶体管，还包括源极/漏极区域，所述源极/漏极区域提供在所述鳍结构的所述上部中且在所述栅极电极的相反两侧。
4.如权利要求1所述的场效应晶体管，其中所述下部的高度大于所述下部在所述第二方向上的宽度的两倍，并且
所述下部在所述第一方向上的长度大于所述下部的高度。
5.如权利要求1所述的场效应晶体管，其中所述上部在所述第一方向上的宽度小于所述下部在所述第二方向上的宽度，并且
所述上部的高度大于所述上部在所述第一方向上的宽度的两倍。
6.如权利要求1所述的场效应晶体管，其中所述下部包括晶体缺陷，所述上部基本上没有晶格缺陷。
7.如权利要求1所述的场效应晶体管，其中所述鳍结构是单一体，其中在所述下部和所述上部之间没有形成界面。
8.如权利要求1所述的场效应晶体管，还包括器件隔离层，所述器件隔离层与所述下部的在所述第二方向上彼此面对的相对侧壁接触。
9.如权利要求8所述的场效应晶体管，还包括第一绝缘分隔图案，所述第一绝缘分隔图案与所述下部的在所述第一方向上彼此面对的相对侧壁接触，
其中所述第一绝缘分隔图案的底表面相对于所述半导体基板位于比所述鳍结构的底表面低的水平面处。
10.如权利要求1所述的场效应晶体管，还包括在所述鳍结构的所述上部之间的硬掩模图案，其中所述硬掩模图案与所述鳍结构的所述下部的顶表面接触。
11.如权利要求10所述的场效应晶体管，还包括第二绝缘分隔图案，所述第二绝缘分隔图案与所述上部的在所述第一方向上彼此面对的相对侧壁接触。
12.一种场效应晶体管，包括：
半导体基板，包括第一半导体材料；
包括第二半导体材料的多个鳍结构，在所述半导体基板上，其中所述第二半导体材料与所述第一半导体材料不同，其中所述鳍结构彼此间隔开，并且其中每个所述鳍结构包括在第一方向上伸长的下部和从所述下部突出并在不同于所述第一方向的第二方向上与所述下部交叉的多个上部；
多个栅极电极，平行于所述鳍结构的所述下部延伸并与所述鳍结构的所述上部交叉；以及
源极/漏极区域，在所述鳍结构的所述上部中且在所述栅极电极的相反两侧，
其中每个所述鳍结构中所述上部在所述下部的相反两侧在所述第二方向上延伸超过所述下部。
13.如权利要求12所述的场效应晶体管，其中所述鳍结构的所述下部提供在所述栅极电极之下并在所述第二方向上彼此间隔开。
14.如权利要求12所述的场效应晶体管，其中所述下部在所述第一方向上的长度大于所述下部的高度。
15.如权利要求12所述的场效应晶体管，还包括在每个所述鳍结构的所述上部之间的硬掩模图案，并且其中所述硬掩模图案与所述下部的顶表面接触。
16.如权利要求12所述的场效应晶体管，其中所述鳍结构在所述第一方向上和在所述第二方向上彼此间隔开。
17.如权利要求16所述的场效应晶体管，其中所述鳍结构的所述下部平行于所述第一方向，并且
所述鳍结构的所述上部平行于所述第二方向，
其中，在所述第二方向上彼此相邻的所述鳍结构中，所述上部之间的距离小于所述下部之间的距离。
18.如权利要求16所述的场效应晶体管，其中所述鳍结构的所述下部平行于所述第一方向，并且
所述鳍结构的所述上部平行于所述第二方向，
其中所述场效应晶体管还包括器件隔离层，所述器件隔离层提供在所述第二方向上彼此相邻的所述鳍结构的所述下部之间并与所述下部的侧壁接触。
19.如权利要求16所述的场效应晶体管，还包括第一绝缘分隔图案，所述第一绝缘分隔图案提供在所述第二方向上彼此相邻的所述鳍结构之间并在所述第一方向上延伸，
其中所述第一绝缘分隔图案与在所述第二方向上彼此相邻的所述鳍结构的所述上部接触。
20.如权利要求16所述的场效应晶体管，还包括第二绝缘分隔图案，所述第二绝缘分隔图案提供在所述第一方向上彼此相邻的所述鳍结构之间并在所述第二方向上延伸，
其中所述第二绝缘分隔图案与在所述第一方向上彼此相邻的所述鳍结构的所述下部接触。
21.一种半导体结构，包括：
半导体基板，包括具有第一晶格常数的第一半导体材料；和
外延结构，在所述半导体基板上，所述外延结构包括具有第二晶格常数的第二半导体材料，所述第二晶格常数与所述第一晶格常数不同，
其中所述外延结构包括：
下部，在第一方向上伸长；和
上部，在所述下部上并在与所述第一方向不同的第二方向上伸长，其中所述上部在所述第二方向上延伸超过所述下部的侧壁。
22.如权利要求21所述的半导体结构，其中所述下部包括在第一晶格方向上延伸的第一穿透位错和在第二晶格方向上延伸的第二穿透位错，并且其中所述第一穿透位错在所述下部中终止，所述第二穿透位错在所述上部中终止。
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