KR102168969B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR102168969B1
KR102168969B1 KR1020140024075A KR20140024075A KR102168969B1 KR 102168969 B1 KR102168969 B1 KR 102168969B1 KR 1020140024075 A KR1020140024075 A KR 1020140024075A KR 20140024075 A KR20140024075 A KR 20140024075A KR 102168969 B1 KR102168969 B1 KR 102168969B1
Authority
KR
South Korea
Prior art keywords
layer
width
buffer
trench
pattern
Prior art date
Application number
KR1020140024075A
Other languages
English (en)
Other versions
KR20150102332A (ko
Inventor
미르코 칸토로
권태용
김상수
이재환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140024075A priority Critical patent/KR102168969B1/ko
Priority to US14/547,190 priority patent/US9318491B2/en
Publication of KR20150102332A publication Critical patent/KR20150102332A/ko
Application granted granted Critical
Publication of KR102168969B1 publication Critical patent/KR102168969B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7849—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being provided under the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는 반도체 기판의 일부분을 노출시키는 트렌치를 갖는 절연막; 상기 트렌치 내에 배치되며, 상기 반도체 기판과 다른 격자 상수를 갖는 버퍼 패턴으로서, 상기 버퍼 패턴은 제 1 폭을 가지며 결정 결함들이 트랩핑된 하부 부분과, 상기 하부 부분으로부터 연장되며 상기 제 1 폭보다 작은 제 2 폭을 갖는 복수 개의 핀 부분들을 포함하는 것; 상기 버퍼 패턴의 상기 핀 부분들을 가로지르는 게이트 전극; 및 상기 핀 부분들과 상기 게이트 전극 사이에 개재된 게이트 절연막을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 핀 전계 효과 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 이러한 반도체 장치는 고집적화됨에 따라 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있으며, 이로 인해 반도체 장치의 동작 특성이 저하될 수 있다. 따라서, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다. 특히, 고성능(high performance)의 모스 트랜지스터를 구현하기 위해 전자 또는 정공의 이동도(mobility)를 증가시키는 방법이 개발되고 있다.
본원 발명이 해결하고자 하는 과제는 고집적 및 전기적 특성이 향상된 반도체 장치를 제공하는데 있다.
본원 발명이 해결하고자 하는 다른 과제는 고집적 및 전기적 특성이 향상된 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치는 반도체 기판의 일부분을 노출시키는 트렌치를 갖는 절연막; 상기 트렌치 내에 배치되며, 상기 반도체 기판과 다른 격자 상수를 갖는 버퍼 패턴으로서, 상기 버퍼 패턴은 제 1 폭을 가지며 결정 결함들이 트랩핑된 하부 부분과, 상기 하부 부분으로부터 연장되며 상기 제 1 폭보다 작은 제 2 폭을 갖는 복수 개의 핀 부분들을 포함하는 것; 상기 버퍼 패턴의 상기 핀 부분들을 가로지르는 게이트 전극; 및 상기 핀 부분들과 상기 게이트 전극 사이에 개재된 게이트 절연막을 포함한다.
일 실시예에 따르면, 상기 트렌치의 폭은 상기 트렌치의 높이보다 작으며, 상기 제 1 폭과 실질적으로 동일할 수 있다.
일 실시예에 따르면, 상기 버퍼 패턴 내에서 상기 결정 결함들의 밀도는 상기 하부 부분에서보다 상기 핀 부분들에서 작을 수 있다.
일 실시예에 따르면, 상기 핀 부분들 사이에 배치된 매립 절연 패턴을 더 포함하되, 상기 매립 절연 패턴의 상부면 및 상기 절연막의 상부면은 상기 핀 부분들의 상부면들보다 아래에 위치할 수 있다.
일 실시예에 따르면, 상기 결정 결함들은 상기 트렌치의 하부면에서 상기 트렌치의 측벽으로 전파되는 스레딩 전위들을 포함하되, 상기 스레딩 전위들의 전파는 상기 버퍼 패턴의 상기 하부 부분과 접촉하는 상기 절연막의 측벽에서 차단될 수 있다.
일 실시예에 따르면, 상기 버퍼 패턴의 상기 핀 부분들과 상기 게이트 절연막 사이에 상기 제 2 폭을 갖는 채널 핀 패턴들을 더 포함하되, 상기 채널 핀 패턴들은 상기 버퍼 패턴보다 에너지 밴드 갭이 작은 물질로 형성될 수 있다.
일 실시예에 따르면, 상기 버퍼 패턴의 상기 핀 부분들의 상부면들은 상기 절연막의 상부면보다 아래에 위치할 수 있다.
일 실시예에 따르면, 상기 절연막의 측벽과 이에 인접한 상기 핀 부분 사이의 거리는 서로 인접하는 상기 핀 부분들 사이의 거리와 다를 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 반도체 기판의 일부분을 노출시키며, 제 1 폭을 갖는 제 1 트렌치를 갖는 절연막을 형성하는 것; 선택적 에피택시얼 성장 공정을 이용하여, 상기 제 1 트렌치 내에 상기 반도체 기판과 격자 상수가 다른 버퍼층을 형성하는 것; 상기 버퍼층의 상부 부분을 패터닝하여 상기 제 1 폭보다 작은 제 2 폭을 갖는 복수 개의 핀 부분들을 형성하는 것; 및 상기 핀 부분들을 가로지르는 게이트 절연막 및 게이트 전극을 차례로 형성하는 것을 포함한다.
일 실시예에 따르면, 상기 제 1 트렌치의 상기 제 1 폭은 상기 절연막의 두께보다 작을 수 있다.
일 실시예에 따르면, 상기 핀 부분들을 형성하는 것은, 상기 버퍼층이 형성된 절연막 상에 상기 버퍼층의 일부분들을 노출시키는 마스크 패턴을 형성하는 것; 및 상기 마스크 패턴을 식각 마스크로 이용하여 상기 버퍼층에 제 2 트렌치들을 형성하되, 상기 제 2 트렌치들의 바닥면은 상기 절연막의 상부면과 하부면 사이에 위치하는 것을 포함한다.
일 실시예에 따르면, 상기 버퍼층 내에서 상기 결정 결함들의 밀도는 상기 반도체 기판의 상부면에서 멀어질수록 감소할 수 있다.
일 실시예에 따르면, 상기 선택적 에피택시얼 성장 공정 동안, 상기 버퍼층의 하부 부분은 상기 제 1 트렌치의 하부면에서 상기 제 1 트렌치의 측벽으로 전파되는 스레딩 전위들을 포함하되, 상기 스레딩 전위들의 전파는 상기 절연막의 상부면 아래에서 차단될 수 있다.
일 실시예에 따르면, 상기 핀 부분들을 형성한 후에, 상기 핀 부분들 사이를 채우는 매립 절연막을 형성하는 것; 및 상기 절연막 및 상기 매립 절연막의 상부면을 리세스하여 상기 핀 부분들 사이에 매립 절연 패턴을 형성하는 것을 더 포함한다.
일 실시예에 따르면, 상기 핀 부분들을 형성하기 전에, 상기 버퍼층의 상부면을 리세스하여 상기 제 1 트렌치의 측벽 일부를 노출시키는 것; 및 상기 버퍼층의 상기 리세스된 상부면 상에, 상기 버퍼층보다 작은 에너지 밴드 갭을 갖는 채널층을 형성하는 것을 더 포함하되, 상기 핀 부분들을 형성하는 것은, 상기 채널층을 패터닝하여 상기 제 2 폭을 갖는 채널 핀 패턴들을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 제 1 폭을 갖는 제 1 트렌치 내에 선택적 에피택시얼 공정을 이용하여 반도체 패턴을 형성함으로써 반도체 패턴의 하부 부분에 결정 결함들이 트랩핑될 수 있으며, 실질적으로 결정 결함들이 존재하지 않는 반도체 패턴의 상부 부분을 패터닝하여 제 1 폭보다 작은 제 2 폭을 갖는 복수의 핀 패턴들을 형성할 수 있다. 따라서, 보다 고집적화되면서 전기적 특성이 향상된 핀 전계 효과 트랜지스터를 구현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들로서, 도 1의 I-I'선을 따라 자른 단면들이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 단면도로서, 도 1의 II-II'선을 따라 자른 단면이다.
도 4 내지 도 6은 본 발명의 일 실시예에 따른 반도체 장치의 다양한 변형례들을 나타낸다.
도 7은 본 발명의 다른 실시예에 따른 반도체 장치의 평면도이다.
도 8a 내지 도 8g는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들로서, 도 7의 III-III'선 및 IV-IV' 선을 따라 자른 단면들이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 장치의 변형례를 나타낸다.
도 10은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 인버터의 회로도이다.
도 11은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SRAM 장치의 회로도이다.
도 12는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템들을 간략히 나타내는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치의 제조 방법 및 이에 따라 형성된 반도체 장치에 대해 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다. 도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들로서, 도 1의 I-I'선을 따라 자른 단면들이다. 도 3은 본 발명의 일 실시예에 따른 반도체 장치의 단면도로서, 도 1의 II-II'선을 따라 자른 단면이다.
도 1 및 도 2a를 참조하면, 반도체 기판(100) 상의 절연막(110)에 반도체 기판(100)의 일부분을 노출시키는 제 1 트렌치(111)를 형성한다.
일 실시예에 따르면, 반도체 기판(100)은 단결정 실리콘 기판일 수 있으며, 이와 달리 반도체 기판(100)은 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다. 또 다른 예로, 반도체 기판(100)은 III-V족 화합물 반도체 기판(100)일 수 있다.
절연막(110)은 O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), HDP(High Density Plasma) 산화막, USG(Undoped Silicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합을 사용할 수 있다. 또한, 절연막(110)은 CVD(Chemical Vapor Deposition) 방법 및 스핀 코팅 방법 등을 이용하여 형성될 수 있다. 절연막(110)의 두께는 후속에서 형성되는 버퍼층(120)의 높이에 따라 결정될 수 있다.
제 1 트렌치(111)를 형성하는 것은, 반도체 기판(100)의 전면을 덮는 절연막(110) 상에 마스크 패턴(미도시)을 형성하는 것과, 마스크 패턴(미도시)을 식각 마스크로 이용하여 절연막(110)을 이방성 식각하는 것을 포함할 수 있다.
일 실시예에 따르면, 제 1 트렌치(111)의 높이(H1)는 절연막(110)의 두께와 실질적으로 동일할 수 있으며, 제 1 트렌치(111)의 제 1 폭(W1)은 높이(H1)보다 작을 수 있다. 상세하게, 제 1 트렌치(111)는 약 1 내지 3의 종횡비를 가질 수 있다. 또한, 제 1 트렌치(111)의 제 1 폭(W1)은 제 1 트렌치(111)의 장축 방향에서의 길이보다 작을 수 있다. 예를 들어, 제 1 트렌치(111)의 제 1 폭(W1)은 약 50nm 내지 500nm 범위에서 선택될 수 있다.
도 1 및 도 2b를 참조하면, 제 1 트렌치(111)를 채우는 버퍼층(120)을 형성한다.
실시예들에 따르면, 버퍼층(120)은 반도체 기판(100)과 다른 격자 상수를 갖는 반도체 물질로 형성될 수 있다. 예를 들어, 버퍼층(120)은 Si, Ge, SiGe, 또는 III-V족 화합물들을 포함한다. 예를 들어, III-V 화합물들은 알루미늄 인화물(aluminum phosphide: AlP), 갈륨 인화물(gallium phosphide: GaP), 인듐 인화물(indium phosphide: InP), 알루미늄 비소(aluminum arsenide: AlAs), 갈륨 비소 (gallium arsenide: GaAs), 인듐 비소(indium arsenide: InAs), 알루미늄 안티모나이드(aluminum antimonide: AlSb), 갈륨 안티모나이드(gallium antimonide: GaSb), 또는 인듐 안티모나이드(indium antimonide: InSb)일 수 있다.
실시예들에 따르면, 버퍼층(120)은 반도체 기판(100)을 씨드로 이용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 공정을 이용하여 형성될 수 있다. 예를 들어, 선택적 에피택시얼 성장 공정으로는 고상 에피택시얼(SPE: Solid Phase Epitaxy), 기상 에피택시얼(VPE: Vapor Phase Epitaxy) 및 액상 에피택시얼(LPE: Liquid Phase Epitaxy) 방법이 이용될 수 있다. 일 실시예에 따르면, 버퍼층(120)은 화학기상증착법(Chemical Vapor Deposition; CVD), 감압화학기상증착법(Reduced Pressure Chemical Vapor Deposition; RPCVD) ,고진공화학기상증착법(Ultra High Vacuum Chemical Vapor Deposition; UHCVD) 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 방법이 이용될 수 있다.
실시예들에 따르면, 버퍼층(120)은 선택적 에피택시얼 성장 공정시 발생하는 결정 결함들을 포함하는 하부 부분(120a)과, 실질적으로 결정 결함들을 포함하지 않는 상부 부분(120b)을 포함한다. 상세하게, 버퍼층(120)의 하부 부분(120a)은 선택적 에피택시얼 성장 공정시 격자 구조의 차이 및 결정면들의 성장 속도 차이 등에 의해 스레딩 전위들(threading dislocations), 적층 결함들(stacking faults), 이중 경계들(twin boundaries), 또는 역상 경계들(anti-phase boundaries)과 같은 다양한 결정 결함들을 포함할 수 있다.
일 실시예에 따르면, 버퍼층(120)을 선택적 에피택시얼 성장할 때, 버퍼층(120) 내에서 스레딩 전위들(threading dislocations; 120d)이 발생할 수 있다. 스레딩 전위들(120d)은 선택적 에피택시얼 성장시 반도체 기판의 상부면에서 절연막(110)의 측벽 방향으로 전파될 수 있으며, 스레딩 전위들(120d)의 전파는 절연막(110)의 측벽에 의해 차단될 수 있다. 이러한 스레딩 전위들(120d)은 반도체 기판(100)의 상부면에 대해 약 30도 내지 60도의 각도를 가질 수 있다. 이에 따라, 선택적 에피택시얼 성장 공정시 발생하는 스레딩 전위들(120d)은 반도체 기판(100)의 상부면으로부터 소정 높이(H2) 아래에서 트랩핑(trapping)될 수 있다. 그러므로, 스레딩 전위들(120d)은 반도체 기판(100)으로부터의 거리가 증가함에 따라 그 밀도가 감소할 수 있다. 즉, 버퍼층(120)의 하부 부분(120a)은 스레딩 전위들(120d)을 포함하며, 버퍼층(120)의 상부 부분(120d)은 실질적으로 스레딩 전위들(120d) 존재하지 않는 순수한(pure) 반도체 결정 물질로 이루어질 수 있다.
이와 같이 결정 결함들을 제 1 트렌치(111)의 하부 부분(120a)에 트랩핑하기 위해, 제 1 트렌치(111)의 높이(H1)는 제 1 트렌치(111)의 제 1 폭(W1)의 약 1배 내지 3배일 수 있다. 그리고, 결정 결함들이 트랩핑되는 버퍼층(120)의 하부 부분(120a)의 높이(H2)는 반도체 기판(100)의 상부면에 대한 스레딩 전위들(120d)의 각도와 제 1 트렌치(111)의 제 1 폭(W1)의해 결정될 수 있다.
나아가, 버퍼층(120)은 제 1 트렌치(111) 내부를 완전히 채우도록 형성될 수 있으며, 선택적 에피택시얼 성장 공정시 과성장(over growth)에 의해 버퍼층(120)의 상부면이 절연막(110)의 상부면보다 위에 형성될 수 있다. 여기서, 선택적 에피택시얼 성장 공정시 결정면에 따른 성장 속도 차이에 의해 버퍼층(120)의 상부면은 반도체 기판(100)의 상부면에 대해 경사진 패싯들(facets)을 가질 수 있다.
이와 같이, 버퍼층(120)을 형성한 후, 절연막(110)의 상면위로 돌출된 버퍼층(120)의 상부면을 평탄화하는 공정이 수행될 수 있다. 평탄화 공정으로는 에치백(etch back) 방법 및/또는 CMP(chemical mechanical polishing) 방법이 이용될 수 있다.
한편, 다른 예로, 버퍼층(120)은, 제 1 트렌치(111)의 제 1 폭보다 작은 폭을 갖는 트렌치를 형성한 후, 선택적 에피택시얼 공정을 수행함으로써 형성될 수도 있을 것이다. 그러나, 트렌치의 폭이 감소함에 따라, 에피택시얼 성장 공정시 버퍼층(120)의 불균일한 성장 특성이 나타날 수 있으며, 버퍼층(120)이 많은 결정 결함들을 포함할 수 있다. 이에 따라, 반도체 장치가 보다 고집적화될 때 미세 폭을 가지면서 결정 특성이 우수한 버퍼층(120)을 형성하기 어려울 수 있다. 따라서, 본 발명의 실시예들에 따르면, 아래에서 설명될 것처럼, 우수한 결정 특성을 갖는 버퍼층(120)을 형성한 후, 제 1 폭 보다 작은 제 2 폭을 갖는 복수의 채널 핀 패턴들(131)을 형성한다.
계속해서, 도 1 및 도 2c를 참조하면, 버퍼층(120)을 리세스하여 제 1 트렌치(111)의 상부 측벽 일부를 노출시키는 버퍼 패턴(121)을 형성한다. 버퍼층(120)을 리세스하는 것은 절연막(110)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 평탄화된 버퍼층(120)을 이방성 식각하는 것일 수 있다.
일 실시예에서, 버퍼 패턴(121)은 결정 결함들을 포함하는 하부 부분(121a)과, 실질적으로 결정 결함들을 포함하지 않는 상부 부분(121b)을 포함할 수 있다. 버퍼 패턴(121)의 높이는 절연막(110)의 두께(H1)보다 작을 수 있으며, 버퍼 패턴(121)의 리세스된 상부면은 하부 부분(121a)에 존재하는 결정 결함들과 이격될 수 있다.
계속해서, 버퍼 패턴(121) 상에 제 1 트렌치(111)의 상부 부분을 채우는 채널층(130)을 형성한다. 실시예들에 따르면, 채널층(130)은 버퍼 패턴(121)보다 작은 에너지 밴드 갭을 갖는 물질로 형성될 수 있다. 일 실시예에서, 채널층(130)은 버퍼 패턴(121)과 동일한 물질로 형성되되, 조성비가 서로 다를 수 있다. 채널층(130)은 버퍼 패턴(121)에 의해 압축 스트레인(compressive strain) 또는 인장 스트레인(strain)을 받을 수 있다.
실시예들에 따르면, 채널층(130)은 Si, Ge, SiGe, 또는 III-V족 화합물들 중에서 버퍼 패턴(121)과 에너지 밴드 갭 차이를 갖는 물질을 포함한다. 예를 들어, III-V 화합물들은 알루미늄 인화물(aluminum phosphide: AlP), 갈륨 인화물(gallium phosphide: GaP), 인듐 인화물(indium phosphide: InP), 알루미늄 비소(aluminum arsenide: AlAs), 갈륨 비소 (gallium arsenide: GaAs), 인듐 비소(indium arsenide: InAs), 알루미늄 안티모나이드(aluminum antimonide: AlSb), 갈륨 안티모나이드(gallium antimonide: GaSb), 또는 인듐 안티모나이드(indium antimonide: InSb)일 수 있다. 일 실시예에 따르면, 버퍼 패턴(121)은 SiGe로 이루어질 수 있으며, 채널층(130)은 Si 또는 Ge로 이루어질 수 있다. 다른 실시예에 따르면, 버퍼 패턴(121) 및 채널층(130)은 SiGe로 이루어지되, Ge의 농도가 서로 다를 수 있다. 또 다른 실시예에 따르면, 버퍼 패턴(121) 및 채널층(130)은 III-V족 화합물로 이루어지되, 서로 에너지 밴드 갭이 다를 수 있다.
나아가, 채널층(130)은 양자 우물층(quantum well layer) 및 캡핑층(capping layer)을 포함할 수 있다. 양자 우물층은 버퍼층(120)보다 작은 에너지 밴드 갭을 가질 수 있다. 예를 들어, 양자 우물층은 Si, Ge, SiGe, 또는 III-V 족 반도체를 포함할 수 있으며, 캡핑층은 Si 또는 SiGe를 포함할 수 있다.
일 실시예에 따르면, 채널층(130)은 반도체 기판(100)을 씨드로 이용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 공정을 이용하여 형성될 수 있다. 예를 들어, 선택적 에피택시얼 성장 공정으로는 고상 에피택시얼(SPE: Solid Phase Epitaxy), 기상 에피택시얼(VPE: Vapor Phase Epitaxy) 및 액상(LPE: Liquid Phase Epitaxy) 방법이 이용될 수 있다. 일 실시예에 따르면, 채널층(130)은 화학기상증착법(Chemical Vapor Deposition; CVD), 감압화학기상증착법(Reduced PressureChemical Vapor Deposition; RPCVD), 고진공화학기상증착법(Ultra High Vacuum Chemical Vapor Deposition; UHCVD), 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 방법이 이용될 수 있다.
일 실시예에 따르면, 선택적 에피택시얼 성장 공정을 이용하여 채널층(130)을 형성할 때, 과성장(over growth)에 의해 채널층(130)이 절연막(110)의 상부면 위로 돌출될 수 있다. 이러한 경우, 평탄화 공정(예를 들어, CMP 공정)을 이용하여 채널층(130)의 상부면이 평탄화될 수 있다.
도 1 및 도 2d를 참조하면, 채널층(130)을 패터닝하여 버퍼 패턴(121) 상에 복수 개의 채널 핀 패턴들(131)을 형성한다.
채널 핀 패턴들(131)을 형성하는 것은, 절연막(110) 상에 채널층(130)의 일부분들을 노출시키는 마스크 패턴(140)을 형성하는 것, 및 마스크 패턴(140)을 식각 마스크로 이용하여 채널층(130)을 이방성 식각함으로써 채널 핀 패턴들(131)을 정의하는 제 2 트렌치들(133)을 형성하는 것을 포함한다. 제 2 트렌치들(133)은 제 1 트렌치(111)의 제 1 폭(W1)보다 작은 폭을 가질 수 있다. 일 실시예에서, 제 2 트렌치들(133)은 절연막(110)의 측벽 일부를 노출시킬 수 있으며, 제 2 트렌치들(133)을 형성시 버퍼 패턴(121)의 일부분들이 식각될 수 있다. 이에 따라, 버퍼 패턴(121)은, 채널 핀 패턴들(131)이 형성되는, 복수 개의 핀 부분들을 포함할 수 있다.
일 실시예에 따르면, 채널 핀 패턴들(131) 각각은 제 1 트렌치(111)의 제 1 폭(W1)보다 작은 제 2 폭(W2)을 가질 수 있다. 채널 핀 패턴들(131)의 제 2 폭(W2)은 버퍼 패턴(121)의 제 1 폭(W1)의 약 1/2 배 내지 1/10배일 수 있다. 예를 들어, 채널 핀 패턴들(131)의 제 2 폭(W2)은 약 10nm 내지 약 50nm일 수 있다. 일 실시예에서, 서로 인접하는 채널 핀 패턴들(131) 간의 거리와, 절연막(110)의 측벽에 인접한 핀 패턴(131)과 절연막(110)의 측벽 사이의 거리가 다를 수 있다.
도 1 및 도 2e를 참조하면, 제 2 트렌치들(133)을 채우는 매립 절연막(141)을 형성한다.
매립 절연막(141)은 갭 필(gap fill) 특성이 우수한 절연 물질로 형성될 수 있으며, 일 실시예에서 매립 절연막(141)은 절연막(110)과 동일한 절연 물질로 형성될 수 있다. 예를 들어, 매립 절연막(141)은 O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), HDP(High Density Plasma) 산화막, USG(Undoped Silicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합을 사용할 수 있다. 또한, 매립 절연막(141)은 단차 도포성이 우수한 증착 기술을 이용하여 증착될 수 있다. 증착 기술을 이용하여 매립 절연막(141)을 증착한 후, 채널 핀 패턴들(131)의 상부면이 노출되도록 매립 절연막(141)에 대한 평탄화 공정이 수행될 수 있다. 평탄화 공정으로는 에치백(etch back) 방법 및/또는 CMP(chemical mechanical polishing) 방법이 이용될 수 있다.
도 1 및 도 2f를 참조하면, 절연막(110) 및 매립 절연막(141)의 상부면을 리세스하여 채널 핀 패턴들(131)의 측벽들을 노출시킨다.
절연막(110) 및 매립 절연막(141)의 상부면을 리세스하는 것은, 채널 핀 패턴들(131)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 평탄화된 절연막(110) 및 매립 절연막(141)을 선택적 식각하는 것일 수 있다. 이에 따라, 리세스된 절연막(113)이 버퍼 패턴(121)의 주위에 형성되고, 채널 핀 패턴들(131) 사이에 매립 절연 패턴(143)이 형성될 수 있다. 일 실시예에서, 리세스된 절연막(113) 및 매립 절연 패턴(143)의 상부면은 채널 핀 패턴들(131)의 상부면들과 하부면들 사이에 위치할 수 있다.
계속해서, 도 1, 도 2g, 및 도 3을 참조하면, 채널 핀 패턴들(131)의 표면들을 컨포말하게 덮는 게이트 절연막(155) 및 채널 핀 패턴들(131)을 가로지르는 게이트 전극(160)을 형성한다.
일 실시예에 따르면, 게이트 전극(160)을 형성하는 것은, 채널 핀 패턴들(131)을 가로지르는 더미 게이트 패턴(미도시)을 형성하는 것, 더미 게이트 패턴(미도시)의 양측벽들에 절연 스페이서들(151)을 형성하는 것, 더미 게이트 패턴(미도시)을 제거하여 절연 스페이서들(151) 사이에 채널 핀 패턴들(131)을 노출시키는 게이트 영역을 정의하는 것, 및 게이트 영역 내에 게이트 절연막(155) 및 게이트 전극(160)을 차례로 형성하는 것을 포함할 수 있다. 나아가, 일 실시예에 따르면, 게이트 전극(160)을 형성하기 전에, 더미 게이트 패턴(미도시) 양측의 채널 핀 패턴들(131)에 소오스 및 드레인 전극들(153)이 형성될 수 있다.
다른 실시예에 따르면, 게이트 전극(160)을 형성하는 것은, 채널 핀 패턴들(131)을 덮는 게이트 절연막(155) 및 게이트 도전막 차례로 형성하는 것, 및 게이트 절연막(155) 및 게이트 도전막을 패터닝하는 것을 포함할 수 있다. 이와 같이, 게이트 전극(160)을 형성한 후에, 게이트 전극(160) 양측의 채널 핀 패턴들(131)에 소오스 및 드레인 전극들(153)이 형성될 수 있다.
실시예들에 따르면, 게이트 절연막(155)은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트와 같은 고유전막으로 형성될 수 있다. 이러한 게이트 절연막(155)은 원자층 증착 기술을 사용하여 채널 핀 패턴들(131)의 측벽들 및 상부면을 컨포말하게 덮을 수 있다. 이와 달리, 게이트 절연막(155)은 채널 핀 패턴들(131)의 표면들을 열산화하여 형성될 수도 있다.
실시예들에 따르면, 게이트 전극(160)은 채널 핀 패턴들(131)의 상부면에서보다 절연막(110)의 상부면에서 두껍게 형성될 수 있으며, 게이트 절연막(155)이 형성된 채널 핀 패턴들(131) 사이를 채울 수 있다. 일 실시예에서, 게이트 전극(160)은 차례로 형성되는 배리어 금속막(161) 및 금속막(163)을 포함한다. 배리어 금속막(161)은 소정의 일함수를 갖는 도전성 물질로 형성될 수 있으며, 예를 들어, 티타늄질화물, 탄탈늄질화물, 텅스텐질화물, 하프늄질화물, 및 지르코늄질화물과 같은 금속 질화막으로 형성될 수 있다. 금속막(163)은 배리어 금속막(161)보다 낮은 비저항을 갖는 물질들 중의 하나로 형성될 수 있다. 예를 들어, 금속막(163)은 텅스텐, 구리, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 및 도전성 금속 질화물들 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다.
실시예들에 따르면, 이와 같이 형성된 반도체 장치가 NMOS 전계 효과 트랜지스터인 경우, 버퍼 패턴(121)은 채널 핀 패턴들(131)에 인장 스트레인(strain)을 제공할 수 있다. 예를 들어, 버퍼 패턴(121)은 Si1 - xGex으로 이루어지고, 채널층(130)은 Si으로 이루어질 수 있다. 다른 예로, 버퍼 패턴(121)은 Si1 - xGex으로 이루어지고, 채널층(130)은 Si1 - yGey (여기서, x>y)으로 이루어질 수 있다. 또 다른 예로, 버퍼 패턴(121)은 In1 - xGaxAs으로 이루어지고, 채널층(130)은 In1 - yGayAs (여기서, x<y)으로 이루어질 수 있다.
이와 달리, 반도체 장치가 PMOS 전계 효과 트랜지스터인 경우, 버퍼 패턴(121)은 채널 핀 패턴들(131)에 압축 스트레인(compressive strain)을 제공할 수 있다. 예를 들어, 버퍼 패턴(121)은 Si1 - xGex으로 이루어지고, 채널층(130)은 Ge으로 이루어질 수 있다. 다른 예로, 버퍼 패턴(121)은 Si1 - zGez으로 이루어지고, 채널층(130)은 Si1 - wGew (여기서, z<w)으로 이루어질 수 있다. 또 다른 예로, 버퍼 패턴(121)은 In1 - zGazAs으로 이루어지고, 채널층(130)은 In1 - wGawAs (여기서, z>w)으로 이루어질 수 있다.
도 4 내지 도 6은 본 발명의 일 실시예에 따른 반도체 장치의 다양한 변형례들을 나타낸다.
도 4에 도시된 실시예에 따르면, 도 2a 내지 도 2g를 참조하여 설명한 실시예에서, 채널층(130)을 형성하는 공정이 생략될 수 있다.
상세하게, 버퍼 패턴(125)을 형성하는 것은, 선택적 에피택시얼 성장 공정을 수행하여 제 1 폭을 갖는 제 1 트렌치 내에 버퍼층을 형성하는 것, 버퍼층 상에 마스크 패턴을 형성하는 것, 및 마스크 패턴을 식각 마스크로 이용하여 버퍼층에 제 1 폭 보다 작은 폭을 갖는 제 2 트렌치들을 형성하는 것을 포함할 수 있다. 여기서, 마스트 패턴을 형성하기 전에, 에피택시얼 성장된 버퍼층의 상부면은 절연막(110)의 상부면과 공면을 이루도록 평탄화될 수 있다. 이후, 제 2 트렌치들은 버퍼층의 상부 부분을 이방성 식하여 형성될 수 있다. 이와 같이 형성된 버퍼 패턴(125)은, 도 4에 도시된 바와 같이, 제 1 폭(W1)을 갖는 하부 부분(125a)과 하부 부분(125a)으로부터 연장되며, 제 1 폭(W1)보다 작은 제 2 폭(W2)을 갖는 복수 개의 핀 부분들(125c)을 포함한다. 핀 부분들(121c)의 상부면들은 매립 절연 패턴(143) 및 리세스된 절연막(113)의 상부면들보다 위에 위치할 수 있다. 여기서, 버퍼 패턴(125)의 하부 부분(125a)은 도 2b를 참조하여 설명한 것처럼, 스레딩 전위들(120d)과 같은 결정 결함들을 포함할 수 있으며, 핀 부분들(121c)은 결정 결함들이 실질적으로 존재하지 않는 순수(pure) 반도체 물질로 이루어질 수 있다.
다시 말해, 이 실시예에 따르면, 제 1 트렌치(111) 내에 버퍼 패턴(125)이 형성되되, 버퍼 패턴(125)은 제 1 폭(W1)을 갖는 하부 부분(125a)과 하부 부분(125a)으로부터 연장되며, 제 1 폭(W1)보다 작은 제 2 폭(W2)을 갖는 복수 개의 핀 부분들(125c)을 포함한다. 여기서, 하부 부분(125a)은 선택적 에피택시얼 성장 공정시 발생된 결정 결함들(예를 들어, 스레딩 전위들(125d))을 가질 수 있으며, 핀 부분들(125c)은 순수 반도체 물질로 이루어질 수 있다. 즉, 버퍼 패턴(125) 내에서 결정 결함들의 밀도는 하부 부분(125a)에서보다 상기 핀 부분들(121c)에서 작을 수 있다. 나아가, 버퍼 패턴(125)의 핀 부분들(125c) 사이에 매립 절연 패턴(143)이 형성될 수 있다. 매립 절연 패턴(143)은 핀 부분들(125c)의 상부면들보다 아래에 위치할 수 있다.
이 실시예에서, 게이트 전극(160)은 버퍼 패턴(125)의 핀 부분들(125c)을 가로질러 배치될 수 있으며, 게이트 전극(160)과 핀 부분들(125c) 사이에 게이트 절연막(155)이 배치될 수 있다.
도 5에 도시된 실시예에 따르면, 버퍼 패턴(121) 상에 복수 개의 채널 핀 패턴들(131)이 배치되되, 인접한 채널 핀 패턴들(131) 간의 거리와, 절연막(110)의 측벽에 인접한 매립 절연 패턴(143)의 폭이 다를 수 있다. 예를 들어, 인접한 채널 핀 패턴들(131) 간의 거리가 절연막(110)의 측벽에 인접한 매립 절연 패턴(143)의 폭보다 작을 수 있다.
도 6에 도시된 실시예에 따르면, 버퍼 패턴(121) 상에 복수 개의 채널 핀 패턴들(131)이 배치되되, 채널 핀 패턴들(131)의 수는 적어도 2개 이상일 수 있다. 또한, 인접한 채널 핀 패턴들(131) 간의 거리보다 절연막(110)의 측벽에 인접한 매립 절연 패턴(143)의 폭이 더 작을 수도 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 장치의 평면도이다. 도 8a 내지 도 8g는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들로서, 도 7의 III-III'선 및 IV-IV' 선을 따라 자른 단면들이다.
도 7 및 도 8a를 참조하면, 반도체 기판(100)은 제 1 영역(10) 및 제 2 영역(20)을 포함한다. 일 실시예에 따르면, 제 1 영역(10)에 NMOS 전계 효과 트랜지스터가 형성될 수 있으며, 제 2 영역(20)에 PMOS 전계 효과 트랜지스터가 형성될 수 있다.
제 1 및 제 2 영역들(10, 20) 각각에 제 1 트렌치(111)가 형성된 절연막(110)이 형성될 수 있다. 제 1 트렌치(111)는 반도체 기판(100)의 일 부분을 노출시킬 수 있으며, 절연막(110)의 두께(H1)보다 작은 제 1 폭(W1)을 가질 수 있다. 상세하게, 제 1 트렌치(111)는 약 1 내지 3의 종횡비를 가질 수 있다. 또한, 제 1 트렌치(111)의 제 1 폭(W1)은 제 1 트렌치(111)의 장축 방향에서의 길이보다 작을 수 있다. 예를 들어, 제 1 트렌치(111)의 제 1 폭(W1)은 약 50nm 내지 500nm 범위에서 선택될 수 있다. 한편, 다른 실시예에 따르면, 제 1 및 제 2 영역들(10, 20)에서 제 1 트렌치들(111)의 폭은 서로 다를 수도 있다.
계속해서, 선택적 에피택시얼 성장 공정을 이용하여 제 1 트렌치(111) 내에 버퍼층(120)을 형성한다. 실시예들에 따르면, 버퍼층(120)은 반도체 기판(100)과 다른 격자 상수를 갖는 반도체 물질로 형성될 수 있다. 예를 들어, 버퍼층(120)은 Si, Ge, SiGe, 또는 III-V족 화합물들을 포함한다.
일 실시예에 따르면, 버퍼층(120)은 제 1 및 제 2 영역들(10, 20)에서 동시에 형성될 수 있다. 이와 달리, 제 1 영역(10)에 버퍼층(120)을 형성한 후에, 제 2 영역(20)에 버퍼층(120)이 형성될 수도 있다. 이러한 경우, 버퍼층(120)은 제 1 및 제 2 영역들(10, 20)에서 서로 다른 물질(예를 들어, 격자 상수가 서로 다른 물질들 또는 서로 다른 조성비를 갖는 물질들)로 이루어질 수 있다.
실시예들에 따르면, 제 1 및 제 2 영역들(10, 20)에서 버퍼층(120)은, 도 2b를 참조하여 설명한 것처럼, 선택적 에피택시얼 성장 공정시 발생하는 결정 결함들을 포함하는 하부 부분(120a)과, 실질적으로 결정 결함들을 포함하지 않는 상부 부분(120b)을 포함한다. 보다 상세하게, 선택적 에피택시얼 성장 공정시 발생하는 스레딩 전위들(120d)은 반도체 기판(100)의 상부면으로부터 소정 높이(H2) 아래에서 트랩핑(trapping)될 수 있다. 그러므로, 스레딩 전위들(120d)은 반도체 기판(100)으로부터의 거리가 증가함에 따라 그 밀도가 감소할 수 있다.
나아가, 버퍼층(120)은 제 1 트렌치(111) 내부를 완전히 채우도록 형성될 수 있으며, 선택적 에피택시얼 성장 공정시 과성장(over growth)에 의해 버퍼층(120)의 상부면이 절연막(110)의 상부면보다 위에 형성될 수 있다. 여기서, 선택적 에피택시얼 성장 공정시 결정면에 따른 성장 속도 차이에 의해 버퍼층(120)의 상부면은 반도체 기판(100)의 상부면에 대해 경사진 패싯들(facets)을 가질 수 있다. 이와 같이, 에피택시얼 성장 공정 후, 버퍼층(120)의 상부면은 절연막(110)의 상부면과 공면을 이루도록 평탄화될 수 있다.
도 7 및 도 8b를 참조하면, 제 2 영역(20)에서 버퍼층(120)의 상부면을 덮는 제 1 마스크 패턴(MP1)을 형성한다. 이어서, 제 1 마스크 패턴(MP1)에 의해 노출된 제 1 영역(10)의 버퍼층(120)의 상부면을 리세스하여 제 1 버퍼 패턴(121)을 형성한다. 일 실시예에서, 제 1 버퍼 패턴(121)의 높이는 절연막(110)의 두께(H1)보다 작고, 버퍼 패턴(121)의 하부 부분의 높이(H2)보다 클 수 있다. 즉, 제 1 버퍼 패턴(121)은 결정 결함들을 포함하는 하부 부분(121a)과, 실질적으로 결정 결함들을 포함하지 않는 상부 부분(121b)을 포함할 수 있다.
계속해서, 제 1 버퍼 패턴(121) 상에 제 1 트렌치(111)를 채우는 제 1 채널층(130)을 형성한다. 제 1 채널층(130)은 제 1 버퍼 패턴(121)과 에너지 밴드 갭 차이를 갖는 물질로 형성될 수 있다. 일 실시예에서, 제 1 버퍼 패턴(121)이 Si1 - xGex으로 형성될 때, 제 1 채널층(130)은 Si으로 형성될 수 있다. 다른 실시예에서, 제 1 버퍼 패턴(121)이 Si1 - xGex으로 이루어질 때, 제 1 채널층(130)은 Si1 - yGey (여기서, x>y)으로 이루어질 수 있다. 또 다른 예로, 제 1 버퍼 패턴(121)은 In1 - xGaxAs으로 형성될 때, 제 1 채널층(130)은 In1 - yGayAs (여기서, x<y)으로 형성될 수 있다.
일 실시예에 따르면, 제 1 채널층(130)은 선택적 에피택시얼 성장 공정을 이용하여 형성될 수 있으며, 제 1 채널층(130)을 형성한 후, 제 1 마스트 패턴(MP1)은 제거될 수 있다. 또한, 제 1 채널층(130)은 평탄화 공정에 의해 평탄화된 상부면을 가질 수 있다.
도 7 및 도 8c를 참조하면, 제 1 영역(10)에서 제 1 채널층(130)의 상부면을 덮는 제 2 마스크 패턴(MP2)을 형성한다. 이어서, 제 2 마스크 패턴(MP2)에 의해 노출된 제 2 영역(20)의 버퍼층(120)의 상부면을 리세스하여 제 2 버퍼 패턴(123)을 형성한다. 일 실시예에서, 제 2 버퍼 패턴(123)의 높이는 절연막(110)의 두께(H1)보다 작고, 버퍼 패턴(121)의 하부 부분의 높이(H2)보다 클 수 있다. 즉, 제 2 버퍼 패턴(123)은 결정 결함들을 포함하는 하부 부분(123a)과, 실질적으로 결정 결함들을 포함하지 않는 상부 부분(123b)을 포함할 수 있다.
계속해서, 제 2 버퍼 패턴(123) 상에 제 1 트렌치(111)를 채우는 제 2 채널층(135)을 형성한다. 제 2 채널층(135)은 제 2 버퍼 패턴(123)과 에너지 밴드 갭 차이를 갖는 물질로 형성될 수 있다. 또한, 제 2 채널층(135)은 제 1 채널층(130)과 다른 물질로 형성될 수 있다. 일 실시예에서, 제 2 버퍼 패턴(123)이 Si1 - xGex으로 형성될 때, 제 2 채널층(135)은 Ge으로 형성될 수 있다. 다른 실시예에서, 제 2 버퍼 패턴(123)이 Si1 - zGez으로 형성될 때, 제 2 채널층(135)은 Si1 - wGew (여기서, z<w)으로 형성될 수 있다. 또 다른 예로, 제 2 버퍼 패턴(123)이 In1 - zGazAs으로 이루어질 때, 제 2 채널층(135)은 In1 - wGawAs (여기서, z>w)으로 이루어질 수 있다.
일 실시예에 따르면, 제 2 채널층(135)은 선택적 에피택시얼 성장 공정을 이용하여 형성될 수 있으며, 제 2 채널층(135)을 형성한 후, 제 2 마스트 패턴(MP2)은 제거될 수 있다. 또한, 제 2 채널층(135)은 평탄화 공정에 의해 평탄화된 상부면을 가질 수 있다.
도 7 및 도 8d를 참조하면, 제 1 및 제 2 채널층들을 패터닝하여 제 1 채널 핀 패턴들(131) 및 제 2 채널 핀 패턴들(137)을 형성한다.
일 실시예에 따르면, 제 1 및 제 2 채널 핀 패턴들(131, 137)을 형성하는 것은, 절연막(110) 상에 제 1 및 제 2 채널층들(130, 135)의 일부분들을 노출시키는 마스크 패턴(140)을 형성하는 것, 및 마스크 패턴(140)을 식각 마스크로 이용하여 제 1 및 제 2 채널층들(130, 135)을 이방성 식각함으로써 제 1 및 제 2 채널 핀 패턴들(131, 137)을 정의하는 제 2 트렌치들(133)을 형성하는 것을 포함한다. 제 2 트렌치들(133)은 제 1 트렌치(111)의 제 1 폭(W1)보다 작은 폭을 가질 수 있다. 일 실시예에서, 제 2 트렌치들(133)은 절연막(110)의 측벽 일부를 노출시킬 수 있으며, 제 2 트렌치들(133)을 형성시 제 1 및 제 2 버퍼 패턴들(121, 123)의 일부분들이 식각될 수 있다.
일 실시예에 따르면, 제 1 채널 핀 패턴들(131)은 제 1 버퍼 패턴(121)의 제 1 폭(W1)보다 작은 제 2 폭(W2)을 가질 수 있다. 마찬가지로, 제 2 채널 핀 패턴들(137)은 제 2 버퍼 패턴(123)의 제 1 폭(W1)보다 작은 wp 2 폭(W2)을 가질 수 있다.
도 8e를 참조하면, 제 2 트렌치들(133)을 채우는 매립 절연막(141)을 형성한다. 매립 절연막(141)은 갭 필(gap fill) 특성이 우수한 절연 물질로 형성될 수 있으며, 일 실시예에서 매립 절연막(141)은 절연막(110)과 동일한 절연 물질로 형성될 수 있다. 매립 절연막(141)은 단차 도포성이 우수한 증착 기술을 이용하여 증착될 수 있다. 증착 기술을 이용하여 매립 절연막(141)을 증착한 후, 제 1 및 제 2 채널 핀 패턴들(131, 137)의 상부면이 노출되도록 매립 절연막(141)에 대한 평탄화 공정이 수행될 수 있다.
도 8f를 참조하면, 절연막(110) 및 매립 절연막(141)의 상부면을 리세스하여 제 1 및 제 2 채널 핀 패턴들(131, 137)의 측벽들을 노출시킨다. 이에 따라, 제 1 채널 핀 패턴들(131) 사이와 제 2 채널 핀 패턴들(137) 사이에 매립 절연 패턴(143)이 형성될 수 있다. 그리고, 리세스된 절연막(113) 및 매립 절연 패턴(143)의 상부면은 제 1 및 제 2 채널 핀 패턴들(131, 137)의 상부면들과 하부면들 사이에 위치할 수 있다.
도 7 및 도 8g를 참조하면, 제 1 영역(10)에서 제 1 채널 핀 패턴들(131)을 가로지르는 제 1 게이트 절연막(155a) 및 제 1 게이트 전극(160a)이 차례로 형성될 수 있다. 그리고, 제 2 영역(20)에서 제 2 채널 핀 패턴들(137)을 가로지르는 제 2 게이트 절연막(155b) 및 제 2 게이트 전극(160b)이 차례로 형성될 수 있다.
제 1 및 제 2 게이트 절연막들(155a, 155b)은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트와 같은 고유전막으로 형성될 수 있다. 제 1 및 제 2 게이트 전극들(160a, 160b)은 일함수가 서로 다른 금속 물질을 포함할 수 있다. 그리고, 제 1 게이트 전극(160a)은 제 1 배리어 금속막(161a) 및 제 1 금속막(163a)을 포함하며, 제 2 게이트 전극(160b)은 제 2 배리어 금속막(161b) 및 제 2 금속막(163b)를 포함한다.
제 1 및 제 2 배리어 금속막들(161a, 161b)은 예를 들어, 티타늄질화물, 탄탈늄질화물, 텅스텐질화물, 하프늄질화물, 및 지르코늄질화물과 같은 금속 질화막으로 형성될 수 있다. 제 1 및 제 2 금속막들(163a, 163b)은 텅스텐, 구리, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 및 도전성 금속 질화물들 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다.
이에 더하여, 제 1 게이트 전극(160a) 양측에 도 7에 도시된 바와 같이, 제 1 소오스 및 드레인 전극들(153a)이 형성될 수 있으며, 제 2 게이트 전극(160b) 양측에 제 2 소오스 및 드레인 전극들(153b)이 형성될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 반도체 장치의 변형례를 나타낸다.
도 9에 도시된 실시예에 따르면, 제 1 영역(10)에 제 1 버퍼 패턴(121) 및 제 1 채널 핀 패턴들(131)을 형성한 후에, 제 2 영역(20)에 제 2 버퍼 패턴(125)이 형성될 수 있다.
이 실시예에 따르면, 제 2 버퍼 패턴(125)은 제 1 폭(W1)을 갖는 하부 부분(125a)과 하부 부분(125a)으로부터 연장되며, 제 1 폭(W1)보다 작은 제 2 폭(W2)을 갖는 복수 개의 핀 부분들(125c)을 포함한다. 핀 부분들(125c)의 상부면들은 제 1 채널 핀 패턴들(131)의 상부면들과 실질적으로 공면을 이룰 수 있다.
이 실시예에 따르면, 제 1 버퍼 패턴(121)과 제 2 버퍼 패턴(125)은 서로 다른 물질로 형성될 수 있다. 예를 들어, 제 1 버퍼 패턴은 III-V족 화합물로 이루어질 수 있으며, 제 2 버퍼 패턴(125)은 SiGe로 이루어질 수 있다. 이와 달리, 제 1 버퍼 패턴(121)과 제 2 버퍼 패턴(125)은 동일한 물질로 이루어지되, 서로 다른 조성비를 가질 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 인버터의 회로도이다.
도 10을 참조하면, CMOS 인버터는 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)로 구성된다. PMOS 및 NMOS 트랜지스터들은 구동전압(VDD)과 접지전압(VSS) 사이에 직렬 연결되며, PMOS 및 NMOS 트랜지스터들(P1, N1)의 게이트들에는 입력 신호(IN)가 공통으로 입력된다. 그리고, PMOS 및 NMOS 트랜지스터들(P1, N1)의 드레인들에서 출력 신호(OUT)가 공통으로 출력된다. 또한, PMOS 트랜지스터(P1)의 소오스에는 구동전압(VDD)이 인가되며, NMOS 트랜지스터(N1)의 소오스에는 접지전압(VSS)이 인가된다. 이러한 CMOS 인버터는 입력 신호(IN)를 인버팅하여 출력 신호(OUT)로 출력한다. 다시 말해, 인버터의 입력 신호(IN)로 로직 레벨 '1'이 입력될 때, 출력신호(OUT)로서 로직 레벨 '0'이 출력되며, 인버터의 입력 신호(IN)로 로직 레벨 '0'이 입력될 때, 출력신호(OUT)로서 로직 레벨 '1'이 출력된다.
도 11은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SRAM 장치의 회로도이다.
도 11을 참조하면, SRAM 소자에서 하나의 셀은 제 1 및 제 2 액세스 트랜지스터(Q1, Q2), 제 1 및 제 2 구동 트랜지스터(Q3, Q4) 및 제 1 및 제 2 부하 트랜지스터(Q5, Q6)로 구성된다. 이 때, 제 1 및 제 2 구동(풀-업) 트랜지스터(Q3, Q4)의 소스는 접지 라인(VSS)에 연결되며, 제 1 및 제 2 부하 트랜지스터(Q5, Q6)의 소스는 전원 라인(VDD)에 연결된다.
그리고, NMOS 트랜지스터로 이루어진 제 1 구동 트랜지스터(Q3)와 PMOS 트랜지스터로 이루어진 제 1 부하 트랜지스터(Q5)가 제 1 인버터(inverter)를 구성하며, NMOS 트랜지스터로 이루어진 제 2 구동 트랜지스터(Q4)와 PMOS 트랜지스터로 이루어진 제 2 부하 트랜지스터(Q6)가 제 2 인버터(inverter)를 구성한다.
제 1 및 제 2 인버터의 출력단은 제 1 액세스 트랜지스터(Q1)과 제 2 액세스 트랜지스터(Q2)의 소스와 연결된다. 또한 제 1 및 제 2 인버터들은 하나의 래치(latch) 회로를 구성하기 위해 입력단과 출력단이 서로 교차되어 연결된다. 그리고, 제 1 및 제 2 액세스 트랜지스터들(Q1, Q2)의 드레인은 각각 제 1 및 제 2 비트 라인들(BL, /BL)이 연결된다.
도 12는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템들을 간략히 나타내는 블록도이다.
본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 12를 참조하면, 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 및/또는 인터페이스(1140)은 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다.
기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다.
인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 반도체 기판의 일부분을 노출시키는 트렌치를 갖는 절연막;
    상기 트렌치 내에 배치되며, 상기 반도체 기판과 다른 격자 상수를 갖는 버퍼 패턴으로서, 상기 버퍼 패턴은 제 1 폭을 가지며 결정 결함들이 트랩핑된 하부 부분과, 상기 하부 부분으로부터 연장되며 상기 제 1 폭보다 작은 제 2 폭을 갖는 복수 개의 핀 부분들을 포함하는 것;
    상기 버퍼 패턴의 상기 핀 부분들을 가로지르는 게이트 전극; 및
    상기 핀 부분들과 상기 게이트 전극 사이에 개재된 게이트 절연막을 포함하되,
    결정 결함들의 밀도가 상기 핀 부분들에서보다 상기 하부 부분에서 높은 반도체 장치.
  2. 제 1 항에 있어서,
    상기 트렌치의 폭은 상기 트렌치의 높이보다 작으며, 상기 제 1 폭과 동일한 반도체 장치.
  3. 제 1 항에 있어서,
    상기 버퍼 패턴 내에서 상기 결정 결함들의 밀도는 상기 하부 부분에서보다 상기 핀 부분들에서 작은 반도체 장치.
  4. 제 1 항에 있어서,
    상기 핀 부분들 사이에 배치된 매립 절연 패턴을 더 포함하되,
    상기 매립 절연 패턴의 상부면 및 상기 절연막의 상부면은 상기 핀 부분들의 상부면들보다 아래에 위치하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 버퍼 패턴의 상기 핀 부분들과 상기 게이트 절연막 사이에 상기 제 2 폭을 갖는 채널 핀 패턴들을 더 포함하되,
    상기 채널 핀 패턴들은 상기 버퍼 패턴보다 에너지 밴드 갭이 작은 물질로 형성된 반도체 장치.
  6. 제 5 항에 있어서,
    상기 버퍼 패턴의 상기 핀 부분들의 상부면들은 상기 절연막의 상부면보다 아래에 위치하는 반도체 장치.
  7. 반도체 기판의 일부분을 노출시키며, 제 1 폭을 갖는 제 1 트렌치를 갖는 절연막을 형성하는 것;
    선택적 에피택시얼 성장 공정을 이용하여, 상기 제 1 트렌치 내에 상기 반도체 기판과 격자 상수가 다른 버퍼층을 형성하는 것;
    상기 버퍼층의 상부 부분을 패터닝하여 상기 제 1 폭보다 작은 제 2 폭을 갖는 복수 개의 핀 부분들을 형성하는 것; 및
    상기 핀 부분들을 가로지르는 게이트 절연막 및 게이트 전극을 차례로 형성하는 것을 포함하되,
    결정 결함들의 밀도가 상기 핀 부분들에서보다 상기 하부 부분에서 높은 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 제 1 트렌치의 상기 제 1 폭은 상기 절연막의 두께보다 작은 반도체 장치의 제조 방법.
  9. 제 7 항에 있어서,
    상기 핀 부분들을 형성한 후에,
    상기 핀 부분들 사이를 채우는 매립 절연막을 형성하는 것; 및
    상기 절연막 및 상기 매립 절연막의 상부면을 리세스하여 상기 핀 부분들 사이에 매립 절연 패턴을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  10. 제 7 항에 있어서,
    상기 핀 부분들을 형성하기 전에,
    상기 버퍼층의 상부면을 리세스하여 상기 제 1 트렌치의 측벽 일부를 노출시키는 것; 및
    상기 버퍼층의 상기 리세스된 상부면 상에, 상기 버퍼층보다 작은 에너지 밴드 갭을 갖는 채널층을 형성하는 것을 더 포함하되,
    상기 핀 부분들을 형성하는 것은, 상기 채널층을 패터닝하여 상기 제 2 폭을 갖는 채널 핀 패턴들을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
KR1020140024075A 2014-02-28 2014-02-28 반도체 장치 및 그 제조 방법 KR102168969B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140024075A KR102168969B1 (ko) 2014-02-28 2014-02-28 반도체 장치 및 그 제조 방법
US14/547,190 US9318491B2 (en) 2014-02-28 2014-11-19 Semiconductor fin devices and method of fabricating the semiconductor fin devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140024075A KR102168969B1 (ko) 2014-02-28 2014-02-28 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20150102332A KR20150102332A (ko) 2015-09-07
KR102168969B1 true KR102168969B1 (ko) 2020-10-22

Family

ID=54007127

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140024075A KR102168969B1 (ko) 2014-02-28 2014-02-28 반도체 장치 및 그 제조 방법

Country Status (2)

Country Link
US (1) US9318491B2 (ko)
KR (1) KR102168969B1 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9524987B2 (en) 2014-10-21 2016-12-20 United Microelectronics Corp. Fin-shaped structure and method thereof
US20160358827A1 (en) * 2014-10-21 2016-12-08 United Microelectronics Corp. Method of forming fin-shaped structure
US9379184B1 (en) * 2015-02-18 2016-06-28 International Business Machines Corporation Secure chip with physically unclonable function
KR102251061B1 (ko) * 2015-05-04 2021-05-14 삼성전자주식회사 변형된 채널층을 갖는 반도체 소자 및 그 제조 방법
US9524969B1 (en) * 2015-07-29 2016-12-20 International Business Machines Corporation Integrated circuit having strained fins on bulk substrate
CN106653843B (zh) * 2015-10-30 2022-08-23 联华电子股份有限公司 半导体结构
US9601383B1 (en) * 2015-11-16 2017-03-21 Globalfoundries Inc. FinFET fabrication by forming isolation trenches prior to fin formation
US10466731B2 (en) * 2016-01-27 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Two-transistor bandgap reference circuit and FinFET device suited for same
US9570300B1 (en) * 2016-02-08 2017-02-14 International Business Machines Corporation Strain relaxed buffer layers with virtually defect free regions
US10615161B2 (en) * 2016-02-08 2020-04-07 International Business Machines Corporation III-V fins by aspect ratio trapping and self-aligned etch to remove rough epitaxy surface
US9793113B2 (en) * 2016-03-21 2017-10-17 Globalfoundries Inc. Semiconductor structure having insulator pillars and semiconductor material on substrate
DE112016006664T5 (de) * 2016-03-30 2018-12-20 Intel Corporation Ätzen eines gratkerns, um eine gratverdoppelung vorzusehen
US10181526B2 (en) * 2016-06-02 2019-01-15 Samsung Electronics Co., Ltd. Field effect transistor including multiple aspect ratio trapping structures
KR102589730B1 (ko) * 2016-06-02 2023-10-17 삼성전자주식회사 전계효과 트랜지스터 및 그 제조 방법
WO2018063252A1 (en) * 2016-09-29 2018-04-05 Intel Corporation Methods and apparatus to form silicon-based transistors on group iii-nitride materials using aspect ratio trapping
US10593672B2 (en) * 2018-01-08 2020-03-17 International Business Machines Corporation Method and structure of forming strained channels for CMOS device fabrication
KR102552696B1 (ko) * 2018-07-19 2023-07-05 삼성전자주식회사 반도체 장치
US11735590B2 (en) 2020-11-13 2023-08-22 International Business Machines Corporation Fin stack including tensile-strained and compressively strained fin portions
US11837604B2 (en) 2021-09-22 2023-12-05 International Business Machine Corporation Forming stacked nanosheet semiconductor devices with optimal crystalline orientations around devices

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6686280B1 (en) 1999-07-22 2004-02-03 Taiwan Semiconductor Manufacturing Company Sidewall coverage for copper damascene filling
US7344942B2 (en) * 2005-01-26 2008-03-18 Micron Technology, Inc. Isolation regions for semiconductor devices and their formation
US7777250B2 (en) 2006-03-24 2010-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures and related methods for device fabrication
US8173551B2 (en) * 2006-09-07 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Defect reduction using aspect ratio trapping
WO2008039495A1 (en) * 2006-09-27 2008-04-03 Amberwave Systems Corporation Tri-gate field-effect transistors formed by aspect ratio trapping
US8304805B2 (en) 2009-01-09 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor diodes fabricated by aspect ratio trapping with coalesced films
US8183667B2 (en) 2008-06-03 2012-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial growth of crystalline material
US8274097B2 (en) 2008-07-01 2012-09-25 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of edge effects from aspect ratio trapping
EP2335273A4 (en) 2008-09-19 2012-01-25 Taiwan Semiconductor Mfg FORMATION OF EQUIPMENT BY EXCESSIVE GROWTH OF THE EPITAXIAL LAYER
US8253211B2 (en) 2008-09-24 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor sensor structures with reduced dislocation defect densities
US8058692B2 (en) * 2008-12-29 2011-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate transistors with reverse T-shaped fins
US9484462B2 (en) * 2009-09-24 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of fin field effect transistor
US8119494B1 (en) 2010-07-29 2012-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Defect-free hetero-epitaxy of lattice mismatched semiconductors
US20120168823A1 (en) 2010-12-31 2012-07-05 Zhijiong Luo Semiconductor device and method for manufacturing the same
US8828840B2 (en) 2011-01-12 2014-09-09 Chinese Academy of Sciences, Institute of Microelectronics Semiconductor device and method for manufacturing the same
US8481341B2 (en) 2011-11-05 2013-07-09 Tokyo Electron Limited Epitaxial film growth in retrograde wells for semiconductor devices

Also Published As

Publication number Publication date
KR20150102332A (ko) 2015-09-07
US20150249087A1 (en) 2015-09-03
US9318491B2 (en) 2016-04-19

Similar Documents

Publication Publication Date Title
KR102168969B1 (ko) 반도체 장치 및 그 제조 방법
KR102190477B1 (ko) 반도체 장치 및 그 제조 방법
US9679815B2 (en) Semiconductor device and method of fabricating the same
KR102083627B1 (ko) 반도체 소자 및 그 제조 방법
KR101894221B1 (ko) 전계 효과 트랜지스터 및 이를 포함하는 반도체 장치
JP6211275B2 (ja) 電界効果トランジスタの製造方法
TWI573222B (zh) 半導體裝置及其製造方法
KR102168963B1 (ko) 반도체 장치 및 그 제조 방법
TW201820482A (zh) 半導體裝置的製造方法
KR20160133706A (ko) 반도체 장치 및 그 제조 방법
KR102050214B1 (ko) 반도체 소자 제조 방법
KR20160028242A (ko) 반도체 장치 및 이의 제조 방법
KR20150061698A (ko) 반도체 장치 및 그 제조 방법
KR20160034492A (ko) 반도체 소자의 패턴 형성 방법 및 이를 이용하여 형성된 반도체 소자
US11843051B2 (en) Field effect transistor including multiple aspect trapping ratio structures
CN114556546A (zh) 通过选择性外延再生长的环绕式栅极输入/输出的形成方法
KR20160126573A (ko) 반도체 장치
CN107342287A (zh) 半导体器件
KR20160011126A (ko) 반도체 장치의 제조 방법
US10741401B1 (en) Self-aligned semiconductor gate cut
KR102259328B1 (ko) 반도체 장치 및 그 제조 방법
KR102550779B1 (ko) 반도체 장치 및 이의 제조 방법
TW202131521A (zh) 半導體裝置
KR102589730B1 (ko) 전계효과 트랜지스터 및 그 제조 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right