KR102550779B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법이 제공된다. 반도체 장치의 제조 방법은, SRB(strain relaxed buffer) 층 상에 이질성 채널층(heterogeneous channel layer)을 형성하되, 상기 이질성 채널층은, 상기 SRB 층의 제1 부분 상에 형성되는 실리콘 층 및 상기 SRB 층의 제2 부분 상에 형성되는 실리콘 저마늄 합금 층(silicon germanium (SiGe) alloy layer)을 포함하고, 상기 SRB 층 및 상기 이질성 채널층에 대해 제1 식각 공정을 수행하여, 복수의 제1 트랜치 및 복수의 제2 트랜치를 형성하되, 상기 복수의 제1 트랜치 각각은, 상기 실리콘 층을 관통하여 상기 SRB 층의 제1 부분 내로 제1 깊이만큼 연장되고, 상기 복수의 제2 트랜치 각각은, 상기 실리콘 저마늄 합금 층을 관통하여 상기 SRB 층의 제2 부분 내로 제2 깊이만큼 연장되고, 상기 제1 깊이를 갖는 상기 복수의 제1 트랜치의 제1 측벽 상 및 상기 제2 깊이를 갖는 상기 복수의 제2 트랜치의 제2 측벽 상에, 제1 라이너를 형성하고, 상기 복수의 제1 트랜치가 제3 깊이만큼 연장되어 복수의 제1 핀형 구조체를 형성하고, 상기 복수의 제2 트랜치가 제4 깊이만큼 연장되어 복수의 제2 핀형 구조체를 형성하도록, 상기 제1 라이너에 의해 노출된 상기 SRB 층에 대해 제2 식각 공정을 수행하는 것을 포함하되, 상기 복수의 제1 핀형 구조체는 상기 제3 깊이를 갖는 상기 복수의 제1 트랜치에 의해 정의되고, 상기 복수의 제2 핀형 구조체는 상기 제4 깊이를 갖는 상기 복수의 제2 트랜치에 의해 정의된다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치는 NFET(N-type field effect transistor)과 PFET(Ptype field effect transistor)을 포함할 수 있다. NFET과 PFET 사이의 다양한 배선에 따라, SRAM(static random access memory) 장치의 메모리 셀, 인버터, 또는 로직 스위치는 반도체 장치 내에 형성될 수 있다. 반도체 장치의 NFET과 PFET들의 크기가 소형화됨에 따라, 반도체 장치는 FinFET()과 같은 2차원 트랜지스터를 포함하게 되었다.
본 발명이 해결하고자 하는 기술적 과제는 핀형 구조체들에 서로 다른 물질을 포함하도록 하여, 캐리어의 이동도를 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 액티브 핀을 이용하여 트랜지스터의 전류 구동 능력을 증가시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법은, SRB(strain relaxed buffer) 층 상에 이질성 채널층(heterogeneous channel layer)을 형성하되, 이질성 채널층은, SRB 층의 제1 부분 상에 형성되는 실리콘 층 및 SRB 층의 제2 부분 상에 형성되는 실리콘 저마늄 합금 층(silicon germanium (SiGe) alloy layer)을 포함하고, SRB 층 및 상기 이질성 채널층에 대해 제1 식각 공정을 수행하여, 복수의 제1 트랜치 및 복수의 제2 트랜치를 형성하되, 복수의 제1 트랜치 각각은, 실리콘 층을 관통하여 상기 SRB 층의 제1 부분 내로 제1 깊이만큼 연장되고, 복수의 제2 트랜치 각각은, 실리콘 저마늄 합금 층을 관통하여 SRB 층의 제2 부분 내로 제2 깊이만큼 연장되고, 제1 깊이를 갖는 복수의 제1 트랜치의 제1 측벽 상 및 제2 깊이를 갖는 복수의 제2 트랜치의 제2 측벽 상에, 제1 라이너를 형성하고, 복수의 제1 트랜치가 제3 깊이만큼 연장되어 복수의 제1 핀형 구조체를 형성하고, 제2 트랜치가 제4 깊이만큼 연장되어 복수의 제2 핀형 구조체를 형성하도록, 제1 라이너에 의해 노출된 SRB 층에 대해 제2 식각 공정을 수행하는 것을 포함하되, 복수의 제1 핀형 구조체는 제3 깊이를 갖는 복수의 제1 트랜치에 의해 정의되고, 복수의 제2 핀형 구조체는 제4 깊이를 갖는 복수의 제2 트랜치에 의해 정의된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법은, SRB(strain relaxed buffer) 층 상에 채널 층을 형성하고, 복수의 트랜치를 형성하도록, 상기 SRB 층 및 상기 채널 층에 대해 제1 식각 공정을 수행하되, 상기 복수의 트랜치는, 상기 채널 층을 관통하여 상기 SRB 층 내로 제1 깊이만큼 연장되고, 상기 제1 깊이를 갖는 상기 복수의 트랜치의 제1 측벽 상에 제1 라이너를 형성하되, 상기 제1 라이너는 상기 제1 측벽을 덮고, 상기 복수의 트랜치를 통하여 노출된 상기 SRB 층에 대해 제2 식각 공정을 수행하는 것을 포함하고, 상기 제2 식각 공정은, 상기 제1 라이너에 대해 식각 선택비를 갖는 가스 에천트를 이용하여 상기 SRB 층에 대해 수행되어, 상기 제2 식각 공정이 수행된 후에도 상기 제1 라이너는 상기 제1 측벽 상에 남아있을 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 제1 돌출부와 제2 돌출부를 포함하는 SRB 층, 상기 SRB 층 상에 배치되는 제1 트랜지스터 및 제2 트랜지스터 및 상기 제1 트랜지스터의 제1 게이트 전극 및 상기 제2 트랜지스터의 제2 게이트 전극과 연결되는 게이트 라인을 포함하고, 상기 제1 돌출부 및 상기 제2 돌출부는, 상기 SRB 층의 상면으로부터 돌출되고, 상기 제1 트랜지스터는 상기 제1 돌출부의 상면 상에 적층되는 실리콘 층을 포함하고, 상기 제2 트랜지스터는 상기 제2 돌출부 상에 적층되는 실리콘 저마늄 합금 층을 포함하고, 상기 제1 돌출부의 폭은, 상기 실리콘 층의 폭 보다 크되, 상기 제1 돌출부의 폭과 상기 실리콘 층의 폭은, 상기 제1 돌출부와 상기 실리콘 층 사이의 경계에서 측정된 값이고, 상기 제2 돌출부의 폭은, 상기 실리콘 저마늄 합금 층의 폭 보다 크되, 상기 제2 돌출부의 폭과 상기 실리콘 저마늄 합금 층의 폭은, 상기 제2 돌출부와 상기 실리콘 저마늄 합금 층 사이의 경계에서 측정된 값일 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 SRAM 장치의 단위 메모리 셀의 회로도이다.
도 2는 도 1의 메모리 셀의 레이아웃도이다.
도 3은 도 2의 X-X' 선을 따라 절단한 단면도이다. 도 4는 도 2의 X-X' 선을 따라 절단한 단면도이다.
도 5는 본 발명의 몇몇 실시예들에 따른 도 3의 핀형 구조체의 제조 방법을 설명하기 위한 순서도이다.
도 6 내지 도 15는 도 5의 순서도를 따라 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 16은 본 발명의 몇몇 실시예들에 따른 도 3의 핀형 구조체의 제조 방법을 설명하기 위한 순서도이다.
도 17 내지 도 19는 도 16의 순서도를 따라 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 20은 본 발명의 몇몇 실시예들에 따른 도 3의 핀형 구조체 제조 방법을 설명하기 위한 순서도이다.
도 21 내지 도 22는 도 20의 순서도를 따라 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 23은 본 발명의 몇몇 실시예들에 따라 제조된 반도체 장치를 포함하는 반도체 모듈을 도시한 도면이다.
도 24는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 25는 본 발명의 몇몇 실시예들에 따라 제조된 반도체 장치를 포함하는 전자 시스템의 블록도이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
이하에서, 도 1 내지 도 4를 참조하여 본 발명의 기술적 사상에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 SRAM 장치의 단위 메모리 셀의 회로도이다. 도 2는 도 1의 메모리 셀의 레이아웃도이다. 도 3은 도 2의 X-X' 선을 따라 절단한 단면도이다. 도 4는 도 2의 X-X' 선을 따라 절단한 단면도이다.
도 1을 참조하면, SRAM 장치의 단위 메모리 셀(1000)은, 여섯 개의 트랜지스터(TP1, TP2, TN1, TN2, TD1, 및 TD2)를 포함할 수 있다. 단위 메모리 셀(100)은, 데이터를 저장하거나, 읽기 또는 쓰기 동작에 따라 데이터를 저장하는 것을 제공할 수 있다.
단위 메모리 셀(1000)은, NFET(TN1, TD1, 및 TD2), PFET(TP1 및 TP2), 비트 라인(BL1 및 BL2), 및 워드 라인(WL)을 포함할 수 있다. 여기서 NFET은, 복수의 NEFET을 포함할 수 있고, PFET은, 복수의 PFET을 포함할 수 있다. 비트 라인(BL1, BL2)은, 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)을 포함할 수 있다. 워드 라인(WL)은, NFET은 구동 트랜지스터(TD1, 및 TD2)의 게이트 전극에 연결될 수 있다. 제1 비트 라인(BL1)은 제1 구동 트랜지스터(TD1)의 말단에 연결될 수 있다. 제2 비트 라인(BL2)은, 제2 구동 트랜지스터(TD2)의 말단에 연결될 수 있다.
NFET(TN1)과 PFET(TP1)의 제1 쌍 및 NFET(TN2)과 PFET(TP2)의 제2 쌍은, 래치(latch)를 형성하기 위한 크로스 커플링 인버터(cross-coupled inverter)일 수 있다. 래치는, 데이터를 유지시키거나, 데이터를 저장시킬 수 있다. 구동 트랜지스터(TD1, 및 TD2)는, 제1 비트 라인(BL2)과 제2 비트 라인(BL2) 사이에 형성되는 전류 패스를 형성하는 엑세스 트랜지스터(access transistor)일 수 있다. 크로스 커플링 인버터는, 트랜지스터들(TN1 및 TP1과, TP2 및 TN2)을 포함할 수 있다. 워드 라인(WL)은, 구동 트랜지스터(TD1, 및 TD2)를 스위칭하는 컨트롤 신호 라인일 수 있다.
도 2를 참조하면, 단위 메모리 셀(1000)은, N 영역(NR)과 P 영역(PR)을 포함하는 기판(100)을 포함할 수 있다. NFET(TN1, TN2, TD1, 및 TD2)은, N 영역(NR)에 형성될 수 있다. PFET(TP1, 및 TP2)은, P 영역(PR)에 형성될 수 있다. NFET(TN1, TN2, TD1, 및 TD2) 및 PFET(TP1, 및 TP2)은, x 축 방향인 제1 방향과 평행한 방향으로 연장되는 액티브 핀(150a, 150b)을 포함할 수 있다. 게이트 전극(140)과 액티브 핀(150a, 150b)은 서로 교차할 수 있다.
게이트 전극(140)은, 제1 방향과 교차하고, y 축 방향인 제2 방향과 평행한 방향으로 연장될 수 있다. 소오스/드레인(114)은 기판(100) 상에 형성될 수 있다. 소오스/드레인(114)은 게이트 전극(140)의 양 측과 인접하게 형성될 수 있다. 몇몇 실시예에서, 소오스/드레인(114)은 에피텍셜하게 형성될 수 있다. 예를 들어, 소오스/드레인(114)은, 상승된 소오스/드레인일 수 있다. 소오스/드레인 컨택은, NFET(TN1)과 PFET(TP1)의 소오스/드레인(114)과 접할 수 있다. 소오스/드레인 컨택은, z 축과 평행한 제3 방향으로 연장될 수 있다. 이하에서, NFET(TN1)은 제1 트랜지스터(TN1)로, PFET(TP1)은 제2 트랜지스터(TP1)로 지칭하도록 한다.
도 3을 참조하면, 제1 트랜지스터(TN1) 및 제2 트랜지스터(TP1)는 SRB(strain relaxed buffer) 층(110) 상에 배치될 수 있다. 제1 트랜지스터(TN1)는, NFET을 형성하기 위한, 제1 액티브 핀(150a), 제1 게이트 산화막(130a) 및 제1 게이트 전극(140a)을 포함할 수 있다. 제2 트랜지스터(TP1)는, PFET을 형성하기 위한, 제2 액티브 핀(150b), 제2 게이트 산화막(130b), 및 제2 게이트 전극(140b)을 포함할 수 있다.
제1 트랜지스터(TN1) 및 제2 트랜지스터(TP1)는, CMOS 인버터를 형성하기 위해, 게이트 전극(140)을 통해 서로 연결될 수 있다. 게이트 전극(140)은, 제1 게이트 전극(140a) 및 제2 게이트 전극(140b)을 포함할 수 있다. 게이트 전극(140)은, 도 1의 워드 라인(WL)일 수 있다.
SRB 층(110)은, 기판(100) 상에 에피텍셜하게 형성될 수 있다. SRB 층(110)은, 제1 돌출부(110a) 및 제2 돌출부(110b)를 포함할 수 있다. 제1 돌출부(110a) 및 제2 돌출부(110b)는, SRB 층(110)의 상면으로부터 제3 방향(z 축 방향)으로 돌출될 수 있다. SRB 층(110)은, SRB 층(110)으로부터 에피텍셜 성장된 제1 실리콘 저마늄 합금(SixGey)을 포함할 수 있다. SRB 층(110)은, 제1 SiGe 층으로도 지칭될 수 있다. 예를 들어, SixGey 에서, x와 y의 합은 1일 수 있다. 예를 들어, SixGey에서, x는 약 0.75일 수 있다. y는 약 0.25일 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다. 제1 돌출부(110a) 및 제2 돌출부(110b)의 형성 방법은 후술한다.
제1 액티브 핀(150a) 및 제2 액티브 핀(150b)은, SRB 층(110) 상에 배치될 수 있다. 예를 들어, 제1 액티브 핀(150a)은, SRB 층(110)의 제1 돌출부(110a)의 상면 상에 배치될 수 있다. 제2 액티브 핀(150b)은, SRB 층(110)의 제2 돌출부(110b)의 상면 상에 배치될 수 있다. 제1 액티브 핀(150a)과 제1 돌출부(110a)의 결합된 구조는, 제1 핀형 구조체(170a)로 지칭될 수 있다. 제2 액티브 핀(150b)과 제2 돌출부(110b)의 결합된 구조는, 제2 핀형 구조체(170b)로 지칭될 수 있다.
제1 액티브 핀(150a)은 실리콘(Si)을 포함할 수 있다. 제1 액티브 핀(150a)은, SRB 층(110)으로부터 에피텍셜하게 성장될 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 액티브 핀(150a)은, SiC(silicon carbide alloy)를 포함할 수 있다.
SRB 층(110)의 격자 상수는, 제1 액티브 핀(150a)의 격자 상수 보다 클 수 있다. SRB 층(110)과 제1 액티브 핀(150a) 간의 격자 불일치로 인해, 제1 액티브 핀(150a)에 인장 스트레스(tensile stress)가 적용될 수 있다.
만약, 제1 트랜지스터(TN1)가 턴 온되면, 채널 영역은, 제1 액티브 핀(150a)에 형성될 수 있다. 따라서, 채널 영역을 통과하는 전류의 흐름은, 도 3의 단면도와 수직인 제1 방향(x 축 방향)과 평행할 수 있다. 제1 액티브 핀(150a)에 적용되는 인장 스트레스는, 제1 트랜지스터(TN1)의 캐리어(예를 들어, 전자)의 이동도를 증가시킬 수 있다.
제2 액티브 핀(150b)은 SRB 층(110)으로부터 에피텍셜하게 성장된 제2 실리콘 저마늄 합금(SikGem)을 포함할 수 있다. 제2 액티브 핀(150b)의 제2 실리콘 저마늄 합금(SikGem)은, SRB 층(110)의 제1 실리콘 저마늄 합금(SixGey)과 다를 수 있다. 예를 들어, SikGem에서, k+m은 1일 수 있다. 예를 들어, SikGem에서, k는 약 0.5 일 수 있고, m은 약 0.5일 수 있다. 이 경우, 제2 실리콘 저마늄 합금(SikGem)의 격자 상수는, 제1 실리콘 저마늄 합금(SixGey)의 격자 상수 보다 클 수 있다. 제1 액티브 핀(150b)과 SRB 층(110)간의 격자 불일치로 인해, 제2 액티브 핀(150b)에 압축 스트레스(compressive stress)가 적용될 수 있다.
만약 제2 트랜지스터(Tp1)가 턴 온 되면, 채널 영역은, 제2 액티브 핀(150b)에 형성될 수 있다. 따라서, 채널 영역을 통과하는 전류의 흐름은, 도 3의 단면도와 수직인 제1 방향(x 축 방향)과 평행할 수 있다. 제2 액티브 핀(150b)에 적용되는 압축 스트레스는, 제2 트랜지스터(Tp1)의 캐리어(예를 들어, 홀)의 이동도를 증가시킬 수 있다.
아이솔레이션(isolation)(120)은, 제1 핀형 구조체(170a)와 제2 핀형 구조체(170b) 사이에 배치될 수 있다. 아이솔레이션(120)은, 제1 핀형 구조체(170a)와 제2 핀형 구조체(170b) 사이의 공간을 채울 수 있다. 아이솔레이션(120)은, 예를 들어, 실리콘 옥사이드를 포함할 수 있다. 아이솔레이션(120)의 상면은, SRB 층(110)의 제1 돌출부(110a) 및 제2 돌출부(110b)의 상면과 실질적으로 동일 평면 상에 놓일 수 있다. 예를 들어, 아이솔레이션(120)의 상면은, 제1 돌출부(110a)와 제1 액티브 핀(150a) 사이의 경계 및 제2 돌출부(110b)와 제2 액티브 핀(150b) 사이의 경계와 실질적으로 동일 평면 상에 놓일 수 있다.
그러나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 아이솔레이션(120)의 상면은, 도 4에 도시된 바와 같이, 제1 돌출부(110a) 및 제2 돌출부(110b)의 상면 보다 높을 수 있다. 도 4에서, 아이솔레이션(120)의 상면이 제1 돌출부(110a) 및 제2 돌출부(110b)의 상면 보다 높은 것을 제외하고는, 제1 트랜지스터(TN1) 및 제2 트랜지스터(Tp1)는, 도 3의 것과 실질적으로 동일할 수 있다.
다시 도 3을 참조하면, 제1 게이트 산화막(130a)은 제1 액티브 핀(150a)과 제1 게이트 전극(140a) 사이에 배치될 수 있다. 제1 액티브 핀(150a), 제1 게이트 산화막(130a) 및 제1 게이트 전극(140a)의 적층된 구조체는, 소오스/드레인과 함께, 제1 트랜지스터(TN1)를 구성할 수 있다. 만약 제1 트랜지스터(TN1)가 턴 온되면, N 형 채널은 제1 게이트 산화막(130a)과 제1 액티브 핀(150a) 사이의 경계를 따라, 제1 액티브 핀(150a)에 형성될 수 있다. 따라서, 전류는, N 형 채널을 따라 흐를 수 있다. N 형 채널에서, 전자(전류 흐름의 다수 캐리어)는 앞서 검토한 바와 같이, 인장 스트레스로 인해 이동도가 증가될 수 있다.
제1 게이트 산화막(130a)과 제1 액티브 핀(150a) 사이의 경계는, 제1 액티브 핀(150a)에 형성되는 N 형 채널의 폭과 상응할 수 있다. 제1 액티브 핀(150a)의 측벽 영역이 N 형 채널의 부분으로 제공되기 때문에, 제1 트랜지스터(TN1)의 전류 구동 능력은, 제1 트랜지스터(TN1)의 평면 사이즈를 증가시키지 않고도, 증가될 수 있다. 따라서, 평면 트랜지스터와 비교하여, 단위 영역 당 더 많은 트랜지스터가 형성될 수 있다.
제2 게이트 산화막(130b)은 제2 액티브 핀(150b)과 제2 게이트 산화막(140b) 사이에 배치될 수 있다. 제2 액티브 핀(150b), 제2 게이트 산화막(130b) 및 제2 게이트 전극(140b)이 적층된 구조체는, 소오스/드레인과 함께 제2 트랜지스터(Tp1)를 구성할 수 있다. 만약 제2 트랜지스터(Tp1)가 턴 온되면, P 형 채널은, 제2 게이트 산화막(130b)과 제2 액티브 핀(150b) 사이의 경계를 따라, 제2 액티브 핀(150b)에 형성될 수 있다. P 형 채널에서, 전류 흐름의 다수 캐리어인 홀은, 앞서 검토한 바와 같이, 압축 스트레스로 인해, 이동도가 증가될 수 있다.
제2 게이트 산화막(130b)과 제2 액티브 핀(150b) 사이의 경계는, 제2 액티브 핀(150b)에 형성되는 P 형 채널의 폭과 상응할 수 있다. 제2 액티브 핀(150b)의 측벽 영역이 P 형 채널의 부분으로 제공되기 때문에, 제2 트랜지스터(TP1)의 전류 구동 능력은, 제2 트랜지스터(TP1)의 평면 사이즈를 증가시키지 않고도, 증가될 수 있다. 따라서, 평면 트랜지스터와 비교하여, 단위 영역 당 더 많은 트랜지스터가 형성될 수 있다.
제1 게이트 산화막(130a) 및 제2 게이트 산화막(130b)은, 산화막(130)의 일부일 수 있다. 제1 액티브 핀(150a)과 산화막(130)이 중첩되는 부분은, 제1 게이트 산화막(130a)에 대응될 수 있다. 이와 유사하게, 제2 액티브 핀(150a)과 산화막(130)이 중첩되는 부분은, 제2 게이트 산화막(130b)에 대응될 수 있다.
제1 게이트 전극(140a) 및 제2 게이트 전극(140b)은, 전기적 전도성을 갖는 게이트 전극(140)의 일부분일 수 있다. 게이트 전극(140)은, 도핑된 실리콘, 금속, 또는 그들의 적층된 구조체를 포함할 수 있다. 도 1 및 도 2를 다시 참조하면, 게이트 전극(140)은, 제1 트랜지스터(TN1) 및 제2 트랜지스터(TP1)을 공통으로 연결하여, 제1 트랜지스터(TN1)에 제1 게이트 전극(140a)을 제공하고, 제2 트랜지스터(TP1)에 제2 게이트 전극(140b)을 제공할 수 있다.
몇몇 실시예들에 따르면, 산화막(130)은, 오직 핀형 구조체의 최상면과 접할 수 있다. 따라서, 핀형 구조체의 상이한 물질은, 채널 영역으로 기능하지 않을 수 있다. 예를 들어, 도 3 및 도 4에 도시된 바와 같이, 오직 제1 액티브 핀(150a)만이 제1 게이트 산화막(130a)과 접할 수 있다. 따라서, N 형 채널은, 오직 제1 액티브 핀(150a)에만 형성될 수 있다. 또한, 오직 제2 액티브 핀(150b) 만이 제2 게이트 산화막(130b)과 접할 수 있다. 따라서, P 형 채널은, 오직 제2 액티브 핀(150b)에만 형성될 수 있다.
몇몇 실시예들에 따르면, 제1 액티브 핀(150a)과 SRB 층(110)의 제1 돌출부(110a) 사이의 경계는, 제2 액티브 핀(150b)과 SRB 층(110)의 제2 돌출부(110b) 사이의 경계와 실질적으로 동일 평면 상에 놓일 수 있다.
몇몇 실시예들에 따르면, SRAM은, 제1 핀형 구조체(170a)를 포함하는 NFET 및 제2 핀형 구조체(170b)를 포함하는 PFET을 포함할 수 있다. 제1 핀형 구조체(170a) 및 제2 핀형 구조체(170b)는, 서로 다른 물질을 포함할 수 있다. 예를 들어, 제1 핀형 구조체(170a)는, 제1 액티브 핀(150a)을 형성하는 실리콘을 포함할 수 있다. 예를 들어, 제2 핀형 구조체(170b)는, 제2 액티브 핀(150b)을 형성하는 제2 실리콘 저마늄 합금(SimGek)을 포함할 수 있다.
앞서 검토한 바와 같이, 제1 핀형 구조체(170a) 및 제2 핀형 구조체(170b)는, NFET과 PFET에 유도되는 스트레스에 따른 이동도 향상을 제어하기 위해, 서로 다른 물질을 포함할 수 있다.
몇몇 실시예에서, 서로 다른 물질을 포함하는 제1 핀형 구조체(170a) 및 제2 핀형 구조체(170b)는, 같은 식각 단계에서 동시에 패터닝될 수 있다. 제1 핀형 구조체(170a) 및 제2 핀형 구조체(170b)를 동시에 형성하는 것은, 제1 핀형 구조체(170a) 및 제2 핀형 구조체(170b)을 형성하기 위한 단계의 수를 감소시킬 수 있다. 그러나, 만약 제1 핀형 구조체(170a) 및 제2 핀형 구조체(170b)가 같은 식각 단계에서 서로 다른 식각 프로파일을 갖는다면, SRAM의 제1 트랜지스터(TN1) 및 제2 트랜지스터(TP1)의 폭을 같은 식각 단계에서 조정하는 것은 어려울 것이다.
이하에서, 도 3 및 도 5 내지 도 15를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 사항은 생략한다.
도 5는 본 발명의 몇몇 실시예들에 따른 도 3의 핀형 구조체(170a, 170b)의 제조 방법을 설명하기 위한 순서도이다. 도 6 내지 도 15는 도 5의 순서도를 따라 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들로, 핀형 구조체(170a, 170b)의 단면도이다.
도 5 및 도 6을 참조하면, 이질성(heterogeneous) 채널층(1150)은, 도 5의 단계(100)를 거친 후 형성될 수 있다. 단계(100)에서, 예비 SRB 층(1100)은 기판(100) 상에 형성될 수 있다. 예비 SRB 층(1100)은, 기판(100)을 시드 층(seed layer)으로 이용하여 에피텍셜하게 형성될 수 있다. 예비 SRB 층(1100)은, 제1 원자 퍼센트의 저마늄을 포함하는 제1 실리콘 저마늄 합금을 포함할 수 있다. 몇몇 실시예에서, 제1 실리콘 저마늄 합금에서 저마늄의 제1 원자 퍼센트는, 약 25%일 수 있다.
이질성 채널층(1150)은, 예비 SRB 층(1100) 상에 형성될 수 있다. 이질성 채널층(1150)의 형성 방법은, 미국 특허출원(US15/145,040)(2016.05.03 출원)에 기재되어 있다.
이질성 채널층(1150)은 실리콘 층(1150a) 및 실리콘 저마늄 합금 층(1150b)을 포함할 수 있다. 실리콘 저마늄 합금 층(1150b)은, 제2 원자 퍼센트의 저마늄을 포함하는 제2 실리콘 저마늄 합금을 포함할 수 있다. 몇몇 실시예에서, 저마늄의 제2 원자 퍼센트는, 저마늄의 제1 원자 퍼센트보다 클 수 있다. 예를 들어, 제2 실리콘 저마늄 합금에서 저마늄의 제2 원자 퍼센트는, 약 50% 일 수 있다.
실리콘 층(1150a)과 실리콘 저마늄 합금 층(1150b)은 서로 접할 수 있다. 실리콘 층(1150a)의 상면은, 실리콘 저마늄 합금 층(1150b)의 상면과 실질적으로 동일 평면상에 놓일 수 있다. 실리콘 층(1150a)의 하면과 실리콘 저마늄 합금 층(1150b)의 하면은, 실질적으로 동일 평면상에 놓일 수 있다.
예비 SRB 층(1100)은, 기판(100)을 시드 층으로 이용하여 에피텍셜하게 형성될 수 있다. 몇몇 실시예에서, 기판(100)은, 실리콘 또는 실리콘 저마늄 합금을 포함할 수 있다.
도 5 및 도 7을 참조하면, 도 7은 도 5의 단계(200)를 거친 후의 결과 구조체이다. 단계(200)에서, 제1 식각 공정은, 트랜치(1500) 및 예비 핀형 구조체(1170a, 1170b)를 형성하기 위해 예비 SRB 층(1100) 및 이질성 채널 층(1150)에 대해 수행될 수 있다. 제1 예비 핀형 구조체(1170a)는 제1 액티브 핀(150a) 및 제1 예비 돌출부(1100a)를 포함할 수 있다. 제2 예비 핀형 구조체(1170b)는 제2 액티브 핀(150b) 및 제2 예비 돌출부(1100b)를 포함할 수 있다.
몇몇 실시예에서, 제1 식각 공정은, 예를 들어, RIE(reactive ion etching) 공정을 포함하는 이방성 식각 단계를 포함할 수 있다. 제1 식각 공정에서, 하드 마스크 패턴(1400)이 식각 마스크로 이용될 수 있다.
몇몇 실시예에서, 하드 마스크 층은, 도 6의 구조체 상에 형성될 수 있다. 예를 들어, 하드 마스크 층은, 이질성 채널층(1150) 상에 형성될 수 있다. 하드 마스크 층은, 하드 마스크 패턴(1400) 형성을 위해 패터닝될 수 있다. 하드 마스크 층은, 제1 식각 공정에 저항성을 갖는 물질을 포함할 수 있다. 예를 들어, 하드 마스크 층에 포함되는 물질은, a-Si(amorphous silicon), 티타늄(Ti), 티타늄 나이트라이드(TiN), 탄탈륨 나이트라이드(TaN), 실리콘 옥사이드(SiO2), 또는 실리콘 옥시나이트라이드(SiON)를 포함할 수 있다.
몇몇 실시예에서, 복수의 트랜치(1500)는, 제1 예비 핀형 구조체(1170a) 및 제2 예비 핀형 구조체(1170b)를 정의하기 위해 제1 식각 공정에서 형성될 수 있다. 트랜치(1500)는 이질성 채널층(1150)을 통과하여, 제1 깊이(D1)만큼 예비 SRB 층(110) 내로 연장될 수 있다.
예를 들어, 이질성 채널층(1150)은, 복수의 제1 액티브 핀(150a) 및 복수의 제2 액티브 핀(150b)으로 패터닝될 수 있다. 또한, 예를 들어, 예비 SRB 층(1100)은 복수의 제1 예비 돌출부(1100a) 및 복수의 제2 예비 돌출부(1100b)를 형성하기 위해, 부분적으로 식각될 수 있다.
적층되는 제1 액티브 핀(150a) 및 제1 예비 돌출부(1100a)는, 제1 예비 핀형 구조체(1170a)를 형성할 수 있다. 적층되는 제2 액티브 핀(150b) 및 제2 예비 돌출부(1100b)는, 제2 예비 핀형 구조체(1170b)를 형성할 수 있다. 제1 예비 핀형 구조체(1170a) 및 제2 예비 핀형 구조체(1170b)는, 제1 식각 공정에서 동시에 형성될 수 있다.
설명의 편의를 위해, 각 트랜치(1500)의 측벽과 바닥면이 직선인 것으로 도시하였다. 그러나 본 발명이 이에 제한되는 것은 아니고, 예를 들어, 각 트랜치(1500)의 식각 프로파일은, 기울기를 갖거나, 곡선인 측벽을 가질 수 있다. 또는, 각 트랜치(1500)의 식각 프로파일은, 곡선의 바닥면을 포함할 수도 있다.
도 5 및 도 8을 참조하면, 도 8은 도 5의 단계(300)를 거친 후의 결과 구조체일 수 있다. 단계(300)에서, 제1 라이너 층(1300)은 도 7의 결과 구조체 상에 형성될 수 있다.
제1 라이너 층(1300)은, 트랜치(1500) 내에, 트랜치(1500)를 채우지 않고 컨포말하게 형성될 수 있다. 제2 라이너 층(1300)의 두께는, 트랜치(1500)를 채우기에 충분하지 않을 수 있다. 예를 들어, 제2 라이너 층(1300)은, 두 개의 인접한 제1 액티브 핀(150a) 사이 및 두 개의 인접한 제2 액티브 핀(150b) 사이에 노출된 예비 SRB 층(1100)의 상면 상에 컨포말하게 형성될 수 있다. 제1 라이너 층(1300)은, 또한, 제1 액티브 핀(150a) 및 제2 액티브 핀(150b)의 측벽 상에도 형성될 수 있다. 제1 라이너 층(1300)은 원자층 CVD 공정, 열적 CVD 공정 또는 PECVD 공정을 포함하는 CVD 공정을 이용하여 증착될 수 있다.
도 5 및 도 9를 참조하면, 도 9는 도 5의 단계(400)를 거친 후의 결과 구조체일 수 있다. 단계(400)에서, 제2 식각 공정은, 제1 라이너 층(1300)을 부분적으로 식각하여 제1 라이너(130)를 형성하기 위해, 도 5의 결과 구조체에 대해 적용될 수 있다.
몇몇 실시예에서, 제2 식각 공정은, RIE(reactive ion stching) 공정을 포함하는 이방성 식각 공정일 수 있다. 제1 식각 공정은, 방향성을 가질 수 있다. 따라서, 제1 라이너 층(1300)의 하부 및 상부는 완전히 제거되고, 제1 라이너 층(1300)의 측벽 부분은 제1 예비 핀형 구조체(1170a) 및 제2 예비 핀형 구조체(1170b)의 측벽 상에 남아있을 수 있다. 제1 라이너 층(1300)의 하부는, 트랜치(1500) 내에 증착된 부분일 수 있다. 제1 라이너 층(1300)의 상부는, 하드 마스크 패턴(1400) 상에 증착된 부분일 수 있다. 제1 라이너 층(1300)의 측벽 부분은, 제1 라이너 층(1300)의 하부 및 상부 사이에 배치된 부분일 수 있다.
예를 들어, 제1 라이너 층(1300)의 하부는, 두 개의 인접한 제1 예비 핀형 구조체(1170a) 사이 또는 두 개의 인접한 제2 예비 핀형 구조체(1170b) 사이의 예비 SRB 층(1100)의 상면을 노출시키도록 제거될 수 있다. 제1 라이너 층(1300)의 상부는, 하드 마스크 패턴(1400)의 상면을 노출시키도록 제거될 수 있다. 따라서, 도 8의 제1 라이너 층(1300)은, 제1 예비 핀형 구조체(1170a) 및 제2 예비 핀형 구조체(1170b)의 측벽을 감싸는 복수의 제1 라이너(130)로 분리될 수 있다.
제2 식각 공정에서, 수직 방향의 식각 공정은, 측면 방향의 식각 공정보다 빠를 수 있다. 따라서, 이방성 식각 공정이 수행된 후에, 제1 라이너 층(1300)은 서로 이격되는 제1 라이너(130)로 될 수 있다. 제1 라이너(130)는, 제1 예비 핀형 구조체(1170a)의 측벽 상 또는 제2 예비 핀형 구조체(1170b)의 측벽 상에 남아있을 수 있다.
도 5 및 도 10을 참조하면, 도 10은 도 5의 단계(500)를 거친 후의 결과 구조체일 수 있다. 단계(500)에서, 제3 식각 공정은, 트랜치(1500)가 타겟 깊이인 D2까지 연장되어, 핀형 구조체(170a, 170b)가 형성될 때까지 수행될 수 있다. 도 9의 제1 예비 돌출부(1100a)는, 트랜치(1500)가 제2 깊이(D2)를 갖도록 연장되어, 제1 돌출부(110a)를 형성하도록 연장될 수 있다.
몇몇 실시예에서, 제3 식각 공정은 RIE 공정을 포함하는 이방성 식각 공정일 수 있다. 제3 식각 공정은, 방향성을 가질 수 있다. 따라서, 제1 라이너(130)에 의해 노출되는 예비 SRB 층(1100)이 제거됨으로써. 제1 깊이(D1)는 제2 깊이(D2)까지 연장될 수 있다.
제3 식각 공정은, 제1 라이너(130)에 관해 식각 선택비를 갖는 에천트 가스를 이용하여, 예비 SRB 층(1100)에 대해 수행될 수 있다.
제3 식각 공정에서, 예비 SRB 층(1100)은, 제1 라이너(130) 및 하드 마스크 패턴(1400)을 식각 마스크로 이용하여, 부분적으로 제거될 수 있다. 하드 마스크 패턴(1400) 및 제1 라이너(130)에 의해 덮어져 있는 액티브 핀(150a, 150b)은, 제3 식각 공정으로부터 보호될 수 있다. 따라서, 단계(200)에서 제1 식각 공정이 수행된 후에 형성되는 도 9의 액티브 핀(150a, 150b)의 식각 프로파일은, 유지될 수 있다. 제1 라이너(130)는 측면 방향의 식각 공정으로부터 액티브 핀(150a, 150b)의 측벽을 보호할 수 있다.
설명의 편의를 위해, 단계(500)를 거친 후의 각 트랜치(1500)의 식각 프로파일을 직선으로 도시하였다. 그러나 본 발명이 이에 제한되는 것은 아니고, 예를 들어, 각 트랜치(1500)의 식각 프로파일은, 기울기를 가질 수 있고, 곡선의 측벽을 포함할 수 있다. 또한, 각 트랜치(1500)의 식각 프로파일은, 곡선의 바닥면을 가질 수도 있다.
설명의 편의를 위해, 하드 마스크 패턴(1400)은 제1 식각 공정, 제2 식각 공정 및 제3 식각 공정에서 같은 프로파일을 유지하는 것으로 가정하였다. 몇몇 실시예에서, 하드 마스크 패턴(1400)은, 식각 공정에 대한 저항성을 가질 수 있다. 그러나, 제1 내지 제3 식각 공정에서, 프로파일은 변경될 수도 있다.
도 5 및 도 11을 참조하면, 도 11은 도 5의 단계(600)를 거친 후의 결과 구조체일 수 있다. 단계(600)에서, 제1 라이너(130)가 제거되어 제1 핀형 구조체(170a) 및 제2 핀형 구조체(170b)가 노출될 수 있다. 몇몇 실시예에서, 이방성 식각 공정은, SRB 층(110)에 관해 식각 선택비를 갖는 에천트를 이용하여 제1 라이너(130)에 대해 수행될 수 있다. 예를 들어, 제1 라이너(130)는, 실리콘 나이트라이드를 포함할 수 있다. 또한, 예를 들어, SRB 층(110)은, 제1 실리콘 저마늄 합금을 포함할 수 있다.
몇몇 실시예에서, 제1 예비 SRB 층(1100)은 제1 식각 공정과 제2 식각 공정을 포함하는 두 개의 식각 공정의 대상이 될 수 있다. 제2 식각 공정에서, 예비 SRB 층(1100)은, 제1 라이너(130)를 식각 마스크로 하여 식각될 수 있다. 따라서, SRB 층(110)의 식각 프로파일은, 숄더(110c)를 가질 수 있다.
몇몇 실시예에서, 액티브 핀(150a, 150b)은 단일 식각 공정(제1 식각 공정)을 이용하여 형성될 수 있다. 또한, 제1 돌출부(110a) 및 제2 돌출부(110b)를 포함하는 예비 SRB 층(1100)은, 두 번의 식각 공정(제1 식각 공정 및 제2 식각 공정)을 이용하여 형성될 수 있다. 제2 식각 공정에서, 예비 SRB 층(1100)은, 제1 라이너(130)를 식각 마스크로 하여 식각될 수 있고, 이에 따라 SRB 층(110)은 숄더(110c)를 포함할 수 있다.
도 5 및 도 12를 참조하면, 도 12는 도 5의 단계(700)를 거친 후의 결과 구조체일 수 있다. 제2 라이너 층(180)은 도 11의 결과 구조체 상에 컨포말하게 형성될 수 있다. 제2 라이너 층(1800)은 트랜치(1500)를 채울만큼 충분한 두께를 가지고 있지는 않을 수 있다.
도 5 및 도 13을 참조하면, 도 13은 도 5의 단계(800)를 거친 후의 결과 구조체일 수 있다. 몇몇 실시예에서, 트랜치 갭 필링 공정이 수행되어, 절연층(1120)이 트랜치(1500)를 완전히 채울 수 있다. 트랜치 갭 필링 공정에서, 액상수화제(flowable) 유전체(dielectric) 물질 층은, CVD 공정을 이용하여 트랜치(1500) 내에 형성될 수 있다. 증착된 액상수화제 유전체 물질 층은, 미리 정해진 온도로 가열될 수 있고, 액상수화제 유전체 물질 층은 트랜치(1500)를 채우도록 흐를 수 있다. 액티브 핀(150a, 150b)는 만약 제2 라이너 층(180)이 액티브 핀(150a, 150b)을 덮지 못한다면 산화될 수 있다. 몇몇 실시예에서, 제2 라이너 층(180)은 산소 확산 방지 층의 역할을 할 수 있는 실리콘 나이트라이드를 포함할 수 있다.
도 5 및 도 14를 참조하면, 도 14는 도 5의 단계(900)를 거친 후의 결과 구조체일 수 있다. 절연막(1120)은 아이솔레이션(120)을 형성하기 위해 리세스될 수 있다. 몇몇 실시예에서, 절연막(1120)은 에치 백 공정을 이용하여 리세스될 수 있다. 몇몇 실시예에서, 절연막(1120)은 CMP(chemical mechanical polishing) 공정을 이용하여 첫번째로 리세스될 수 있고, 그 후 에치 백 공정을 이용하여 다시 리세스될 수 있다.
아이솔레이션(120)의 상면은, 제1 액티브 핀(150a)과 제1 돌출부(110a) 사이의 경계보다 높을 수 있다. 또는, 아이솔레이션(120)의 상면은, 제2 액티브 핀(150b)과 제2 돌출부(110b) 사이의 경계보다 높을 수 있다.
도 5 및 도 15를 참조하면, 도 15는 도 5의 단계(1000)를 거친 후의 결과 구조체일 수 있다. 단계(1000)에서, 게이트 산화막(130)이 형성될 수 있다. 또한, 게이트 산화막(130) 상에, 게이트 전극(140)이 형성될 수 있다. 게이트 전극 층은 게이트 산화막(130) 상에 형성될 수 있다. 게이트 전극 층은 복수의 게이트 전극(140)을 형성하기 위해 패터닝될 수 있다. 게이트 전극(140)은 y 축의 제2 방향으로 연장될 수 있다. 복수의 게이트 전극(140)은 x 축의 제1 방향으로 서로 이격될 수 있다.
이하에서, 도 3, 도 16 내지 도 19를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 16은 본 발명의 몇몇 실시예들에 따른 도 3의 핀형 구조체(170a, 170b)의 제조 방법을 설명하기 위한 순서도이다. 도 17 내지 도 19는 도 16의 순서도를 따라 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들로, 핀형 구조체(170a, 170b)의 단면도이다.
도 16의 순서도는 단계(610, 710)를 제외하고 도 5의 순서도와 실질적으로 동일할 수 있다. 도 5의 단계와 동일한 도 16의 단계에 대한 단면도는 제외하고, 도 5와 상이한 단계에 대해서만 도시하였다.
도 16 및 도 17을 참조하면, 도 17은 도 16의 단계(610)를 거친 후의 결과 구조체일 수 있다. 단계(100 내지 500)는, 도 5의 단계(100 내지 600)와 실질적으로 동일할 수 있다. 예를 들어, 단계(610)는, 도 10의 결과 구조체 상에 수행될 수 있다. 반복되는 단계 및 구조체는 생략하였다.
단계(600)에서, 제2 라이너(160)는 산화 공정을 이용하여 SRB 층(110)의 노출된 표면을 산화시켜 형성될 수 있다. 산화 공정은, 열적 산화 공정 또는 ISSG(in-situ steam generation) 산화 공정을 포함할 수 있다. 몇몇 실시예에서, 제2 라이너(160)는, RTP(rapid thermal process) 장치 내에서 수행될 수 있는 ISSG 산화 공정을 이용하여 형성될 수 있다. 몇몇 실시예에서, SRB 층(110)의 노출된 표면의 ISSG 산화는, 산소 함유 가스 및 수소 함유 가스의 혼합물 내에서 수행될 수 있다. RTP의 온도는, 약 800℃에서 약 1150℃의 범위 내 일 수 있다. 산화 공정에서, SRB 층(110)의 노출된 표면은, 부분적으로 소모될 수 있다. 소모된 SRB 층(110)의 부분은, 제2 라이너(160)에 대응될 수 있다.
도 16 및 도 18을 참조하면, 도 18은 단계(710)를 거친 후의 결과 구조체일 수 있다. 제3 라이너 층(180')은 도 17의 결과 구조체 상에 형성될 수 있다. 제3 라이너 층(180')은 트랜치(1500) 내에 형성되나, 트랜치(1500)를 완전히 채우지는 않을 수 있다. 제3 라이너 층(180')은, 실리콘 나이트라이드를 포함할 수 있다. 몇몇 실시예에서, 제3 라이너 층(180')은 도 12의 제2 라이너 층(180)을 형성한 공정과 실질적으로 동일한 공정을 이용하여 형성될 수 있다.
액티브 핀(150a, 150b)은 제1 라이너(130)와 제3 라이너 층(180')을 포함하는 듀얼 라이너에 의해 덮어질 수 있다. 몇몇 실시예에서, 제1 라이너(130)와 제3 라이너 층(180')은, 예를 들어, 실리콘 나이트라이드를 포함할 수 있다. 듀얼 라이너는, 절연막(1120)을 형성하는 후속 공정에서, 액티브 핀(150a, 150b)를 보호하는 역할을 할 수 있다.
도 16 및 도 19를 참조하면, 도 19는 단계(800)를 거친 후의 결과 구조체일 수 있다. 단계(800)에서, 절연막(1120)은 스핀-온 유전체 공정(spin-on dielectric process)을 포함하는 증착 공정을 이용하여, 트랜치(1500)를 완전히 채우기 위해, 도 18의 결과 구조체 상에 형성될 수 있다. 도 5의 단계(800 내지 1000)은, 도 18의 결과 구조체에 대해 적용될 수 있다. 따라서, 반복적인 설명은, 설명의 편의를 위해 생략되었다.
이하에서, 도 3, 도 20 내지 도 22를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 대해 설명한다. 설명의 편의를 위해, 앞서 설명한 것과 중복되는 사항은 생략한다.
도 20은 본 발명의 몇몇 실시예들에 따른 도 3의 핀형 구조체(170a, 170b)의 제조 방법을 설명하기 위한 순서도이다. 도 21 내지 도 22는 도 20의 순서도를 따라 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들로, 핀형 구조체(170a, 170b)의 단면도이다.
도 20의 순서도는, 단계(620 및 720)를 제외하고는, 도 16의 순서도와 실질적으로 동일할 수 있다. 도 17의 단계들과 동일한 도 20의 단계의 단면도는 생략되고, 도 5와 다른 단계에 대한 설명만 기재되었다. 단계(100 내지 500)은, 도 5, 도 6 내지 도 10을 참조하여 설명한 단계가 수행될 수 있다. 단계(610)는 도 16 및 도 17을 참조하여 설명한 바와 동일한 단계가 수행될 수 있다.
도 20 및 도 21을 참조하면, 도 21은 도 20의 단계(620)를 거친 후의 결과 구조체일 수 있다. 단계(620)에서, 제1 라이너(130) 및 제2 라이너(160)는 제거될 수 있다. 제1 라이너(130)와 제2 라이너(160)가 제거됨에 따라, 핀형 구조체(170a, 170b)가 노출될 수 있다.
몇몇 실시예에서, 등방석 식각 공정은, SRB 층(110)에 관해 식각 선택비를 갖는 에천트를 이용하여, 제1 라이너(130) 및 제2 라이너(160)에 대해 수행될 수 있다. 예를 들어, 제1 라이너(130)는 실리콘 나이트라이드를 포함할 수 있다. 예를 들어, SRB 층(110)은, 제1 실리콘 저마늄 합금을 포함할 수 있다. 예를 들어, 제2 라이너(160)는, 실리콘 옥사이드를 포함할 수 있다.
몇몇 실시예에서, 예비 SRB 층(1100)은 제1 식각 공정과 제2 식각 공정을 포함하는 두 개의 식각 공정의 대상이 될 수 있다. 제2 식각 공정에서, 예비 SRB 층(110)은, 제1 라이너(130)를 식각 마스크로 하여 식각될 수 있다. 따라서, SRB 층(110)의 식각 프로파일은, 숄더(110c')를 가질 수 있다.
도 21의 숄더(110c')는, 제2 라이너(160)의 제거로 인해, 도 11의 숄더(110c) 보다 더 좁을 수 있다. 제2 라이너(160)는 SRB 층(110)이 소모되어 형성될 수 있다. 따라서, 제2 라이너(160)가 제거되는 것은, 트랜치(1500)의 바닥 부분을 넓히는 것이 될 수 있다.
도 20 및 도 22를 참조하면, 도 22는 도 20의 단계(720)를 거친 후의 결과 구조체일 수 있다. 제3 라이너 층(180'')은, 도 21의 결과 구조체 상에 형성될 수 있다. 제3 라이너 층(180'')은, 트랜치(1500)를 완전히 채우지 않으면서, 트랜치(1500) 내에 형성될 수 있다. 제3 라이너 층(180'')은, 실리콘 나이트라이드를 포함할 수 있다. 몇몇 실시예에서, 제3 라이너 층(180'')은 도 12의 제2 라이너 층(180)을 형성하는 공정과 실질적으로 동일한 공정을 이용하여 형성될 수 있다.
트랜치(1500)의 바닥 부분이 도 11의 트랜치(1500)의 바닥 부분 보다 넓기 때문에, 제3 라이너 층(180'')을 형성함에 있어서, 도 21의 트랜치(1500)의 종횡비는, 도 18의 제3 라이너 층(180')을 형성하는 공정과 비교하였을 때, 감소될 수 있다.
이하에서, 도 23을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 반도체 모듈에 대해 설명한다.
도 23은 본 발명의 몇몇 실시예들에 따라 제조된 반도체 장치를 포함하는 반도체 모듈을 도시한 도면이다.
도 23을 참조하면, 반도체 모듈(500)은 본 발명의 몇몇 실시예들에 따른 반도체 장치(530)를 포함할 수 있다. 반도체 장치(530)는 반도체 모듈 기판(510) 상에 실장될 수 있다. 반도체 모듈(500)은 반도체 모듈 기판(510) 상에 실장되는 마이크로프로세서(520)를 더 포함할 수 있다. 입/출력 터미널(540)은, 반도체 모듈 기판(510)의 적어도 한 쪽에 배치될 수 있다. 반도체 모듈(500)은 메모리 카드 또는 SSD(solid state drive)를 포함할 수 있다.
이하에서, 도 24를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 전자 시스템에 대해 설명한다.
도 24는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 24를 참조하면, 본 발명의 몇몇 실시예들에 따라 제조된 반도체 장치는, 전자 시스템(600)에 적용될 수 있다. 전자 시스템(600)은, 바디(610), 마이크로프로세서 유닛(620), 전원 공급 장치(630), 기능 단위(640) 및 디스플레이 컨트롤러 유닛(650)을 포함할 수 있다.
바디(610)는, PCB 등을 포함하는 마더보드 또는 시스템 보드를 포함할 수 있다. 마이크로프로세서 유닛(620), 전원 공급 장치(630), 기능 단위(640) 및 디스플레이 컨트롤러 유닛(650)은, 바디(610) 상에 실장되거나 배치될 수 있다. 디스플레이 유닛(660)은 바디(610)의 상면 상에 배치되거나, 바디(610)의 바깥 측에 배치될 수 있다. 예를 들어, 디스플레이 유닛(660)은, 바디(610)의 표면 상에 배치되어, 디스플레이 컨트롤러 유닛(650)에 의해 처리된 이미지를 디스플레이할 수 있다.
전원 공급 장치(630)는 외부 전원 공급기로부터 일정한 전압을 공급받아, 마이크로프로세서 유닛(620), 기능 단위(640), 디스플레이 컨트롤러 유닛(650) 등에 전압을 공급하기 위해 다양한 전압 레벨을 생성할 수 있다. 마이크로프로세서 유닛(620)은, 기능 단위(640)와 디스플레이 유닛(660)을 제어하기 위해, 전원 공급 장치(630)로부터 전압을 제공받을 수 있다.
기능 단위(640)는, 전자 시스템(600)의 다양한 기능들을 수행할 수 있다. 예를 들어, 전자 시스템(600)이 핸드폰 등과 같은 모바일 전자 제품인 경우, 기능 단위(640)는 다이어링, 디스플레이 유닛(660)에 비디오를 출력 하거나, 또는 외부 장치(670)와 함께 커뮤니케이션을 통해 스피커에 목소리를 출력하는 것 등과 같은 무선 통신 기능을 수행하기 위해, 다양한 구성요소들을 포함할 수 있다. 또한, 전자 장치(600)가 카메라를 포함하는 경우, 기능 단위(640)는 이미지 프로세서의 기능을 할 수도 있다.
반면, 만약 전자 장치(600)가 용량을 증가시키기 위해 메모리 카드와 연결된 경우, 기능 단위(640)는 메모리 카드 컨트롤러로서의 기능을 할 수도 있다. 기능 단위(640)는, 유선 또는 무선 통신 유닛(680)을 통하여, 외부 장치(670)와 신호를 교환할 수도 있다. 나아가, 전자 시스템(600)이 기능을 확장시키기 위한 USB(Universal Serial Bus)를 요구하는 경우, 기능 단위(640)는 인터페이스 컨트롤러의 기능을 수행할 수 있다. 기능 단위(640)는 본 발명의 몇몇 실시예들에 따라 제조된 반도체 장치를 포함할 수 있다.
이하에서, 도 25를 참조하여 본 발명의 몇몇 실시예들에 따라 제조된 반도체 장치를 포함하는 전자 시스템에 대해 설명한다.
도 25는 본 발명의 몇몇 실시예들에 따라 제조된 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 25를 참조하면, 전자 시스템(700)은 모바일 장치 또는 컴퓨터를 포함할 수 있다. 예를 들어, 전자 시스템(700)은 버스(720)를 이용하여 데이터 통신을 수행할 수 있는 메모리 시스템(712), 마이크로프로세서(714), RAM(716), 및 사용자 인터페이스(718)를 포함할 수 있다. 마이크로프로세서(7140)는 프로그램일 수 있고, 전자 시스템(700)을 제어할 수 있다. RAM(716)은 마이크로프로세서(714)의 선택적 메모리로서 사용될 수 있다. 예를 들어, 마이크로프로세서(714) 또는 RAM(716)은, 본 발명의 몇몇 실시예들에 따라 제조된 반도체 장치를 포함할 수 있다.
마이크로프로세서(714), RAM(716) 및/또는 다른 구성요소들은, 단일 패키지 내에 배치될 수 있다. 사용자 인터페이스(718)는 전자 시스템(700)에 데이터를 입력하거나, 전자 시스템(700)으로부터 데이터를 출력하는데에 이용될 수 있다. 메모리 시스템(712)은 마이크로프로세서(714)의 선택적 코드, 마이크로프로세서(714)에 의해 처리된 데이터, 또는 외부로부터 수신받은 데이터를 저장할 수 있다. 메모리 시스템(712)은 컨트롤러 및 메모리를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: SRB 층
150a, 150b: 액티브 핀 140: 게이트 전극
170a, 170b: 핀형 구조체 110a, 110b: 돌출부

Claims (10)

  1. SRB(strain relaxed buffer) 층 상에 이질성 채널층(heterogeneous channel layer)을 형성하되, 상기 이질성 채널층은, 상기 SRB 층의 제1 부분 상에 형성되는 실리콘 층 및 상기 SRB 층의 제2 부분 상에 형성되는 실리콘 저마늄 합금 층(silicon germanium (SiGe) alloy layer)을 포함하고,
    상기 SRB 층 및 상기 이질성 채널층에 대해 하드 마스크 패턴을 식각 마스크로 이용하여 제1 식각 공정을 수행하여, 복수의 제1 트랜치, 복수의 제2 트랜치, 복수의 제1 액티브 핀 및 복수의 제2 액티브 핀을 형성하되, 상기 복수의 제1 트랜치 각각은, 상기 실리콘 층을 관통하여 상기 SRB 층의 제1 부분 내로 제1 깊이만큼 연장되고, 상기 복수의 제2 트랜치 각각은, 상기 실리콘 저마늄 합금 층을 관통하여 상기 SRB 층의 제2 부분 내로 제2 깊이만큼 연장되고,
    상기 제1 깊이를 갖는 상기 복수의 제1 트랜치의 제1 측벽 상 및 상기 제2 깊이를 갖는 상기 복수의 제2 트랜치의 제2 측벽 상에, 제1 라이너를 형성하고,
    상기 복수의 제1 트랜치가 제3 깊이만큼 연장되어 복수의 제1 핀형 구조체를 형성하고, 상기 복수의 제2 트랜치가 제4 깊이만큼 연장되어 복수의 제2 핀형 구조체를 형성하도록, 상기 제1 라이너에 의해 노출된 상기 SRB 층에 대해 상기 하드 마스크 패턴과 상기 제1 라이너를 식각 마스크로 이용하여 제2 식각 공정을 수행하고,
    상기 제1 라이너를 제거하고,
    상기 복수의 제1 액티브 핀 및 상기 복수의 제2 액티브 핀 상에 배치되는 게이트 산화막을 형성하고,
    상기 게이트 산화막 상에 게이트 전극을 형성하는 것을 포함하되,
    상기 복수의 제1 핀형 구조체는 상기 제3 깊이를 갖는 상기 복수의 제1 트랜치에 의해 정의되고, 상기 복수의 제2 핀형 구조체는 상기 제4 깊이를 갖는 상기 복수의 제2 트랜치에 의해 정의되는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 제1 깊이를 갖는 상기 복수의 제1 트랜치 및 상기 제2 깊이를 갖는 상기 복수의 제2 트랜치는, 상기 제1 식각 공정 수행 중 동시에 형성되고,
    상기 제1 깊이와 상기 제2 깊이는 동일한 반도체 장치의 제조 방법.
  3. 제 1항에 있어서,
    상기 제3 깊이를 갖는 상기 복수의 제1 트랜치 및 상기 제4 깊이를 갖는 상기 복수의 제2 트랜치는, 상기 제2 식각 공정 수행 중 동시에 형성되고,
    상기 제3 깊이와 상기 제4 깊이는 동일한 반도체 장치의 제조 방법.
  4. 제 1항에 있어서,
    상기 제3 깊이를 갖는 상기 복수의 제1 트랜치의 제3 측벽 상 및 상기 제4 깊이를 갖는 상기 복수의 제2 트랜치의 제4 측벽 상에 제2 라이너를 형성하는 것을 더 포함하고,
    상기 제3 측벽과 상기 제4 측벽은 상기 제1 라이너에 의해 노출되고,
    상기 복수의 제1 핀형 구조체의 상부와 상기 복수의 제2 핀형 구조체의 상부는, 상기 제1 라이너에 의해 덮어지고,
    상기 복수의 제1 핀형 구조체의 하부와 상기 복수의 제2 핀형 구조체의 하부는, 상기 제2 라이너에 의해 덮어지고,
    상기 제1 라이너는, 상기 제2 라이너와 접하는 반도체 장치의 제조 방법.
  5. 제 4항에 있어서,
    상기 복수의 제1 핀형 구조체의 측벽 상 및 상기 복수의 제2 핀형 구조체의 측벽 상에 제3 라이너를 형성하는 것을 더 포함하고,
    상기 제1 라이너 및 상기 제2 라이너는, 상기 제3 라이너에 의해 덮어지는 반도체 장치의 제조 방법.
  6. 제 5항에 있어서,
    상기 제3 라이너 상에 절연 산화막을 형성하는 것을 더 포함하고,
    상기 절연 산화막은, 상기 제3 깊이를 갖는 상기 복수의 제1 트랜치 및 상기 제4 깊이를 갖는 상기 복수의 제2 트랜치를 채우는 반도체 장치의 제조 방법.
  7. 제 1항에 있어서,
    상기 제1 라이너를 제거한 후에,
    상기 복수의 제1 핀형 구조체의 측벽 상 및 상기 복수의 제2 핀형 구조체의 측벽 상에 제4 라이너를 형성하고,
    상기 제4 라이너 상에 절연 산화막을 형성하는 것을 더 포함하고,
    상기 절연 산화막은 상기 제3 깊이를 갖는 상기 복수의 제1 트랜치 및 상기 제4 깊이를 갖는 복수의 제2 트랜치를 채우는 반도체 장치의 제조 방법.
  8. SRB(strain relaxed buffer) 층 상에 채널 층을 형성하고,
    복수의 트랜치를 형성하도록, 상기 SRB 층 및 상기 채널 층에 대해 하드 마스크 패턴을 식각 마스크로 이용하여 제1 식각 공정을 수행하되, 상기 복수의 트랜치는, 상기 채널 층을 관통하여 상기 SRB 층 내로 제1 깊이만큼 연장되고,
    상기 제1 깊이를 갖는 상기 복수의 트랜치의 제1 측벽 상에, 상기 제1 측벽을 덮도록 제1 라이너를 형성하고,
    상기 복수의 트랜치를 통하여 노출된 상기 SRB 층에 대해 상기 하드 마스크 패턴과 상기 제1 라이너를 식각 마스크로 이용하는 제2 식각 공정으로, 상기 제1 라이너에 대해 식각 선택비를 갖는 가스 에천트를 이용하여 상기 SRB 층에 대해 수행되어, 상기 제2 식각 공정이 수행된 후에도 상기 제1 라이너는 상기 제1 측벽 상에 남아있는 제2 식각 공정을 수행하고,
    상기 제1 라이너를 제거하고,
    상기 채널 층 상에 게이트 산화막을 형성하고,
    상기 게이트 산화막 상에 게이트 전극을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  9. 제 8항에 있어서,
    상기 제1 측벽이 상기 제1 라이너에 의해 덮여있는 상기 복수의 트랜치는, 상기 제2 식각 공정에서 복수의 핀형 구조체를 형성하도록 제2 깊이만큼 연장되고,
    상기 복수의 핀형 구조체는, 상기 제2 깊이를 갖는 상기 복수의 트랜치에 의해 정의되는 반도체 장치의 제조 방법.
  10. 제 9항에 있어서,
    상기 제1 라이너를 제거한 후에,
    상기 복수의 핀형 구조체의 측벽 상에 제2 라이너를 형성하고,
    상기 제2 라이너 상에 절연 산화막을 형성하는 것을 더 포함하고,
    상기 절연 산화막은, 상기 제2 깊이를 갖는 상기 복수의 트랜치를 채우는 반도체 장치의 제조 방법.
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