TW201640571A - 半導體裝置形成方法 - Google Patents

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Abstract

本發明提供形成半導體裝置的方法。方法可包含：藉由蝕刻基板形成具有第一深度的第一溝槽而形成鰭片；在第一溝槽中形成第一裝置隔離層；藉由蝕刻第一裝置隔離層及基板而形成具有第二深度的第二溝槽，第二深度大於第一深度；在第二溝槽中形成第二裝置隔離層；在鰭片上形成多個虛設閘極；藉由蝕刻虛設閘極中的至少一者及鰭片而形成具有第三深度的第三溝槽，第三深度小於第一深度；以及在第三溝槽中形成第三裝置隔離層。

Description

半導體裝置形成方法
本揭露內容的實例實施例是有關於半導體裝置及形成半導體裝置的方法。
多閘極電晶體可用以增加半導體裝置的密度。多閘極電晶體可包含鰭片或奈米線形狀的矽主體及矽主體的表面上的閘極。
多閘極電晶體可允許藉由使用三維通道形成具有高密度的小裝置。另外，多閘極電晶體可增強電流控制能力，而不會增加閘極長度，且因此可有效地控制短通道效應（short channel effect；SCE）。
實例實施例提供具有增強的裝置隔離特性的半導體裝置。
實例實施例亦提供形成具有增強的裝置隔離特性的半導體裝置的方法。
一種半導體裝置可包含：具有第一深度的第一溝槽，其界定鰭片；具有第二深度的第二溝槽，第二深度可大於第一深度；以及鰭片上的第一閘極及第二閘極。第一閘極及第二閘極可橫越鰭片且鄰近彼此。半導體裝置亦可包含在鰭片中且介於第一閘極與第二閘極之間的第三溝槽，以及分別在第一溝槽、第二溝槽以及第三溝槽中的第一裝置隔離層、第二裝置隔離層以及第三裝置隔離層。第三溝槽可具有第三深度，第三深度可小於第一深度，且第一裝置隔離層、第二裝置隔離層以及第三裝置隔離層可包含不同於彼此的材料。
根據各種實施例，第一裝置隔離層可包含東燃矽氮烷（Tonen SilaZene；TOSZ）或可流動化學氣相沈積（flowable chemical vapor deposition；FCVD）氧化物，且第二裝置隔離層可包含高密度電漿（high density plasma；HDP）氧化物或未經摻雜矽酸鹽玻璃（undoped silicate glass；USG）氧化物。
在各種實施例中，第三裝置隔離層可包含氮化物。
在各種實施例中，第三裝置隔離層可包含TOSZ或FCVD氧化物且可具有低於第一裝置隔離層的抗蝕刻性的抗蝕刻性。
根據各種實施例，第一裝置隔離層可具有優於第二裝置隔離層的間隙填充性質。
根據各種實施例，第二裝置隔離層可具有低於第一裝置隔離層及第三裝置隔離層的縮減率的縮減率。
在各種實施例中，第三裝置隔離層可具有低於第一裝置隔離層的抗蝕刻性的抗蝕刻性。
根據各種實施例，第二裝置隔離層的上部部分可直接接觸第一裝置隔離層。
在各種實施例中，半導體裝置可更包含在第三裝置隔離層上且介於第一閘極與第二閘極之間的第四裝置隔離層。第四裝置隔離層可包含第一區及第二區，且第一區的寬度可不同於第二區的寬度。
在各種實施例中，第二區可介於第三裝置隔離層與第一區之間，且第一區的寬度可大於第二區的寬度。
一種半導體裝置可包含：具有第一深度的第一溝槽，其界定鰭片；在平面圖中與第一溝槽重疊且具有第二深度的第二溝槽，第二深度大於第一深度；鰭片上的第一金屬閘極以及第二金屬閘極；以及在鰭片中且在第一金屬閘極及第二金屬閘極的各別側上的源極/汲極區。第一金屬閘極及第二金屬閘極可橫越鰭片且鄰近彼此。半導體裝置亦可包含在鰭片中且介於第一金屬閘極與第二金屬閘極之間的第三溝槽，以及分別在第一溝槽、第二溝槽以及第三溝槽中的第一裝置隔離層、第二裝置隔離層以及第三裝置隔離層。第三溝槽可具有第三深度，第三深度可大於源極/汲極區的深度且小於第一深度。第二裝置隔離層的上部部分可直接接觸第一裝置隔離層。
一種製造半導體裝置的方法可包含：藉由形成具有第一深度的第一溝槽而形成鰭片，形成第一溝槽是由蝕刻基板進行；在第一溝槽中形成第一裝置隔離層；藉由蝕刻第一裝置隔離層及基板而形成具有第二深度的第二溝槽，第二深度可大於第一深度；在第二溝槽中形成第二裝置隔離層；在鰭片上形成多個虛設閘極；藉由蝕刻虛設閘極中的至少一者及鰭片而形成具有第三深度的第三溝槽，第三深度可小於第一深度；以及在第三溝槽中形成第三裝置隔離層。
根據各種實施例，第一裝置隔離層、第二裝置隔離層及第三裝置隔離層可包含不同於彼此的材料。
在各種實施例中，第一裝置隔離層可包含東燃矽氮烷（TOSZ）或可流動化學氣相沈積（FCVD）氧化物，且第二裝置隔離層可包含高密度電漿（HDP）氧化物或未經摻雜矽酸鹽玻璃（USG）氧化物。
根據各種實施例，第三裝置隔離層可包含氮化物。
根據各種實施例，第三裝置隔離層可包含TOSZ或FCVD氧化物且可具有低於第一裝置隔離層的抗蝕刻性的抗蝕刻性。
在各種實施例中，方法可更包含：在形成第一裝置隔離層之後且在形成第二裝置隔離層之前在第一溫度下執行第一退火製程，以及在形成第三裝置隔離層之後在第二溫度下執行第二退火製程，第二溫度可低於第一溫度。
在各種實施例中，第二裝置隔離層的上部部分可直接接觸第一裝置隔離層。
在各種實施例中，方法可更包含在第三裝置隔離層上形成第四裝置隔離層。第四裝置隔離層可包含第一區及第二區，且第一區的寬度可不同於第二區的寬度。
根據各種實施例，第二區可介於第三裝置隔離層與第一區之間，且第一區的寬度可大於第二區的寬度。
一種形成半導體裝置的方法可包含：形成自基板突出的鰭片，在鰭片的側面上及基板上形成第一裝置隔離層，以及形成延伸穿過第一裝置隔離層且分離包含鰭片的第一主動區與第二主動區的第二裝置隔離層。第二裝置隔離層可包含自第一裝置隔離層的下表面延伸至基板中的下部部分，且第二裝置隔離層可包含不同於第一裝置隔離層的材料。
在各種實施例中，方法亦可包含：在形成第二裝置隔離層之後形成橫越鰭片的第一閘極、第二閘極以及第三閘極，第二閘極介於第一閘極與第三閘極之間；在第一閘極、第二閘極以及第三閘極的各別側面上形成第一間隙壁、第二間隙壁以及第三間隙壁；移除第二閘極以在第二間隙壁之間形成開口；以及在開口中形成第三裝置隔離層。第三裝置隔離層可包含可延伸至鰭片中的下部部分，以及可高於第一裝置隔離層的最低表面的最低表面。
根據各種實施例，第三裝置隔離層可包含不同於第一裝置隔離層及第二裝置隔離層的材料。
根據各種實施例，第一裝置隔離層可包含東燃矽氮烷（TOSZ）或可流動化學氣相沈積（FCVD）氧化物，第二裝置隔離層可包含高密度電漿（HDP）氧化物或未經摻雜矽酸鹽玻璃（USG）氧化物，且第三裝置隔離層可包含氮化物、TOSZ或FCVD氧化物。
在各種實施例中，第二裝置隔離層的最上表面可與第一裝置隔離層的最上表面共平面。
根據各種實施例，第二裝置隔離層的側面可接觸第一裝置隔離層。
在各種實施例中，第一裝置隔離層可包含東燃矽氮烷（TOSZ）或可流動化學氣相沈積（FCVD）氧化物，且第二裝置隔離層可包含高密度電漿（HDP）氧化物或未經摻雜矽酸鹽玻璃（USG）氧化物。
一種形成半導體裝置的方法可包含形成自基板突出的鰭片，及在鰭片的側面上形成第一裝置隔離層。第一裝置隔離層可包含距鰭片的上表面達第一深度處的最低表面，且可包含第一材料。方法亦可包含形成延伸穿過第一裝置隔離層的第二裝置隔離層。第二裝置隔離層可包含距鰭片的上表面達第二深度處的最低表面，第二深度可大於第一深度，且可包含第二材料。方法可更包含形成橫越鰭片的第一閘極及第二閘極，以及在第一閘極與第二閘極之間形成第三裝置隔離層。第三裝置隔離層可延伸至鰭片中，可包含距鰭片的上表面達第三深度處的最低表面，第三深度可小於第一深度，且可包含可不同於第一材料及第二材料的第三材料。
根據各種實施例，第一材料可包含東燃矽氮烷（TOSZ）或可流動化學氣相沈積（FCVD）氧化物，且第二材料可包含高密度電漿（HDP）氧化物或未經摻雜矽酸鹽玻璃（USG）氧化物。
在各種實施例中，第三材料可包含氮化物。
在各種實施例中，第二材料可具有低於第一材料及第三材料的縮減率的縮減率。
現將在下文參看繪示實例實施例的附圖更充分地描述本發明概念。然而，本發明概念可以不同形式體現且不應被解釋為限於本文所闡述的實施例。確切而言，提供這些實施例以使得本揭露內容將為透徹的且完整的，且將向所屬領域中具通常知識者充分傳達本發明概念的範疇。通篇說明書中，相同參考編號指示相同組件。在諸圖中，出於清晰的目的，可能誇示層及區的厚度。
應理解，當元件或層被稱作「連接至」或「耦接至」另一元件或層時，其可直接連接至或耦接至另一元件或層，或可存在介入元件或層。與此對比，當元件被稱作「直接連接至」或「直接耦接至」另一元件或層時，不存在介入元件或層。如本文中所使用，術語「及/或」包含相關所列項目中的一或多者中的任一者及所有組合。
亦應理解，當層被稱作「在另一層或基板上」時，其可直接在另一層或基板上，或亦可存在介入層。與此對比，當元件被稱作「直接在另一元件上」時，不存在介入元件。
應理解，儘管在本文中可能使用術語第一、第二等來描述各種元件，但這些元件不應受這些術語限制。這些術語僅用以將一個元件與另一元件區分開來。因此，例如下文論述的第一元件、第一組件或第一區段可被稱為第二元件、第二組件或第二區段，而不偏離本發明概念的教示內容。
除非本文另外指示或明顯與上下文相矛盾，否則在描述本發明概念的上下文中（尤其在以下申請專利範圍的上下文中）對術語「一」及「所述」以及類似參照物的使用應被解釋為涵蓋單數與複數兩者。除非另外提及，否則術語「包括」、「具有」、「包含」以及「含有」應被解釋為開放術語（亦即，意謂「包含但不限於」）。
除非另外定義，否則本文中所使用的所有技術及科學術語具有與一般熟習本發明所屬技術者通常所理解的含義相同的含義。應注意，除非另外指定，否則本文中所提供的任何及所有實例或術語的使用僅意欲更好地說明發明概念而非限制本發明概念的範疇。另外，除非另外定義，否則通用詞典中所定義的所有術語可能不會按過度正式意義來解譯，除非本文中明確地如此定義。
圖1為根據一些實例實施例的半導體裝置的佈局圖。圖2為圖1的區域A的透視圖。圖3為沿著圖1的線B-B截取的橫截面圖，且圖4為沿著圖1的線C-C截取的橫截面圖。圖5為圖3的區域D的橫截面圖。
首先參看圖1，根據一些實例實施例的半導體裝置可包含基板10上的主動區ACT1、ACT2、ACT3。基板10可由選自Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs以及InP中的一或多個半導體材料形成。另外，可使用絕緣體上矽（silicon on insulator；SOI）基板。當基板10為SOI時，半導體裝置可具有增強型回應速度。
鰭片F1、F2、F3可在第一方向X上延伸。鰭片F1、F2、F3可為基板10的部分，且可包含自基板10生長的磊晶層。基板10及鰭片F1、F2、F3可包含相同材料或不同材料。舉例而言，基板10可包含Si，且鰭片F1、F2、F3可包含磊晶生長的SiGe及/或SiC。
如圖1中所繪示，鰭片F1、F2、F3可呈矩形形狀，但實例實施例不限於此情形。鰭片F1、F2、F3的拐角部分可以微小傾角切割（亦即，可將拐角部分切割成具有倒角形狀）。在一些實施例中，鰭片F1、F2、F3的長邊可在第一方向X上延伸，且短邊可在第二方向Y上延伸，如圖1中所繪示。
兩個鰭片F1及F3可形成於主動區ACT1中，且一個鰭片F2可形成於主動區ACT2中。儘管未加以繪示，但至少一個鰭片亦可形成於主動區ACT3中。
多個金屬閘極NG1至NG8以及第三裝置隔離層（或絕緣閘極）IG1可沿著第二方向Y延伸。多個金屬閘極NG1至NG8以及第三裝置隔離層IG1的長邊可在第二方向Y上延伸，且短邊可在第一方向X上延伸。
多個金屬閘極NG3至NG5可形成於鰭片F1上，且多個金屬閘極NG6至NG8可形成於鰭片F2上。多個金屬閘極NG3至NG5可橫越鰭片F1，且多個金屬閘極NG6至NG8可橫越鰭片F2。為了便於解釋，圖1繪示使用一個鰭片的鰭片型電晶體（亦即，單一鰭片結構）。然而，實例實施例不限於此情形。因此，在一些實施例中，鰭片型電晶體可包含兩個或超過兩個鰭片且可具有雙鰭片結構或多鰭片結構。雙鰭片結構包含與兩個鰭片相交的至少一個金屬閘極。
多個金屬閘極NG1、NG2以及第三裝置隔離層IG1可形成於鰭片F3上。第三裝置隔離層IG1可形成於金屬閘極NG1、NG2之間以使金屬閘極NG1、NG2彼此電隔離。第三裝置隔離層IG1的下部部分可延伸至鰭片F3中。可由替換製程（replacement process）形成第三裝置隔離層IG1。因此，第三裝置隔離層IG1與緊鄰的金屬閘極NG1之間的間距可相同於第三裝置隔離層IG1與緊鄰的金屬閘極NG2之間的間距。在一些實施例中，第三裝置隔離層IG1可與緊鄰的金屬閘極NG1及緊鄰的金屬閘極NG2隔開達相同距離，如圖1中所繪示。
界定鰭片F1、F2、F3的淺溝槽隔離（shallow trench isolation；STI）可包含具有第一深度的第一溝槽。界定主動區ACT1、ACT2、ACT3的深溝槽隔離（deep trench isolation；DTI）可包含具有第二深度的第二溝槽，所述第二深度大於所述第一深度。第三裝置隔離層（或絕緣閘極）IG1可包含具有第三深度的第三溝槽，所述第三深度小於所述第一深度。因此，根據一些實例實施例的半導體裝置可包含具有不同深度的三個隔離結構。
參看圖2至圖5，金屬閘極NG1至NG8可在鰭片F1、F2、F3上於第二方向Y上延伸，第二方向Y與第一方向X相交，鰭片F1、F2、F3在第一方向X上延伸。儘管圖2繪示金屬閘極NG1至NG8在第二方向Y上延伸，但實例實施例不限於此情形。金屬閘極NG1至NG8可與鰭片F1、F2、F3以銳角或鈍角相交。如圖2中所繪示，金屬閘極NG1至NG8可在第一方向X上彼此隔開。
金屬閘極NG1至NG8中的每一者可包含第一金屬層MG1及第二金屬層MG2。金屬閘極NG1至NG8可由堆疊於彼此上的第一金屬層MG1及第二金屬層MG2中的兩者或超過兩者形成。第一金屬層MG1可起到調整功函數的作用，且第二金屬層MG2可起到填充由第一金屬層MG1界定的空間的作用。
第一金屬層MG1可呈滿足以下情形的形式：其沿著閘極絕緣層40的上表面及第二金屬層MG2的側表面向上延伸，如圖5中所繪示。另外，第一金屬層MG1可在第二方向Y上沿著第一裝置隔離層20的上部部分以及鰭片F1、F2、F3的側壁及上部部分保形地延伸。
舉例而言，第一金屬層MG1可包含TiN、TaN、TiC、TiAlC以及TaC中的至少一者。舉例而言，第二金屬層MG2可包含W或Al。然而，實例實施例不限於此情形，且可變化第一金屬層MG1及第二金屬層MG2的設置。
舉例而言，可藉由閘極替換製程形成金屬閘極NG1至NG8，但實例實施例不限於此情形。
閘極絕緣層40可形成於金屬閘極NG1至NG8的下部部分上。閘極絕緣層40可包含具有高於氧化矽層的介電常數的介電常數的高介電常數（high-k）介電材料。舉例而言，閘極絕緣層40可包含HfO2 、ZrO2 、LaO、Al2 O3 或Ta2 O5 ，但不限於此情形。
上文所描述的閘極絕緣層40可形成為以下設置：其沿著鰭片F1、F2、F3的上表面以及金屬閘極NG1至NG8的側表面向上延伸。另外，閘極絕緣層40可在第二方向Y上沿著第一裝置隔離層20的上表面以及鰭片F1、F2、F3的側表面及上表面延伸。
間隙壁50可形成於金屬閘極NG1至NG8的至少一個側面上。在一些實例實施例中，間隙壁50可形成於金屬閘極NG1至NG8的兩個側面上。如圖5中所繪示，可形成I型間隙壁50，但實例實施例不限於此情形。在一些實例實施例中，間隙壁50的形狀可具有不同形狀。
舉例而言，間隙壁50可包含氮化物層。具體而言，間隙壁50可包含氮化矽層。然而，實例實施例不限於此情形，且間隙壁50可包含不同於氮化物的材料。舉例而言，間隙壁50可包含氧化物層及/或氮氧化物層。
罩蓋層60可安置於金屬閘極NG1至NG8上。罩蓋層60可在第二方向Y上延伸。罩蓋層60的上表面可實質上與間隙壁50的上表面共平面。換言之，罩蓋層60的上表面的高度與間隙壁50的上表面的高度可實質上彼此相同。
舉例而言，罩蓋層60可包含氮化矽層及氮氧化矽層中的至少一者。然而，實例實施例不限於此情形，且罩蓋層60可包含不同材料。另外，在一些實例實施例中，可不形成罩蓋層60。
源極/汲極區30可安置於金屬閘極NG1至NG8的兩側上。源極/汲極區30可安置於鰭片F1、F2、F3中。亦即，源極/汲極區30可形成於鰭片F1、F2、F3的經部分蝕刻的區中。
源極/汲極區30可為升高的源極/汲極區。因此，源極/汲極區30的上表面可高於鰭片F1、F2、F3的上表面。
在一些實施例中，半導體裝置可為PMOS電晶體，且源極/汲極區30可包含壓應力材料。舉例而言，壓應力材料可為晶格常數大於矽的SiGe。壓應力材料對金屬閘極NG1至NG8下的鰭片F1、F2、F3（亦即，通道區）施加壓應力，從而增強載流子在通道區中的移動性。
在一些實施例中，半導體裝置可為NMOS電晶體，且源極/汲極區30可包含與基板10相同的材料或張應力材料。舉例而言，當基板10為Si時，源極/汲極區30可為Si，或晶格常數低於Si的其他材料（例如，SiC、SiP）。高張應力材料可對金屬閘極NG1至NG8下的鰭片F1、F2、F3（亦即，通道區）施加張應力，從而增強載流子在通道區中的移動性。
上文所描述的源極/汲極區30可經由磊晶生長製程形成，但實例實施例不限於此情形。
矽化物層32可形成於源極/汲極區30上。矽化物層32可沿著源極/汲極區30的上表面形成。當源極/汲極區30接觸接觸窗34時，矽化物層32可起到減小薄層電阻或接觸電阻的作用。矽化物層32可包含導電材料，諸如Pt、Ni或Co。
形成於矽化物層32上的接觸窗34可由導電材料形成。舉例而言，接觸窗34可包含W、Al或Cu，但不限於此情形。
層間絕緣層70可覆蓋間隙壁50及罩蓋層60。接觸窗34可穿過層間絕緣層70。
根據一些實例實施例的半導體裝置可包含分別在第一溝槽T1、第二溝槽T2以及第三溝槽T3中的第一裝置隔離層20、第二裝置隔離層90以及第三裝置隔離層IG1，且第一溝槽T1、第二溝槽T2以及第三溝槽T3可具有不同於鰭片F1、F2、F3的上表面的深度（亦即，D1、D2以及D3）。
仍參看圖2及圖3，鰭片F1、F2、F3可自基板10延伸，且第一裝置隔離層20可部分地覆蓋鰭片F1、F2、F3的側壁，且可暴露鰭片F1、F2、F3的上部部分。第一裝置隔離層20可處於鰭片F1、F2、F3的側壁上。
第一裝置隔離層20的上表面可形成於低於鰭片F1、F2、F3的上表面處。然而，實例實施例不限於此情形。在一些實施例中，第一裝置隔離層20的上表面可高於鰭片F1、F2、F3的上表面，或處於與鰭片F1、F2、F3的上表面實質上相同的高度。
第一裝置隔離層20可形成於具有第一深度D1的第一溝槽T1中。
如圖3中所繪示，第二裝置隔離層90界定主動區ACT1、ACT2、ACT3。第二裝置隔離層90可分離主動區ACT1與鄰近主動區ACT1的主動區ACT2。
第二裝置隔離層90形成於具有第二深度D2的第二溝槽T2中，所述第二深度D2大於所述第一深度D1。可形成第二溝槽T2以使得第二溝槽T2與第一溝槽T1在平面圖中部分地重疊。因此，可形成第二裝置隔離層90以使得第二裝置隔離層90與第一裝置隔離層20在平面圖中部分地重疊。如圖3中所繪示，第一裝置隔離層20及第二裝置隔離層90可彼此重疊且可形成T形橫截面。舉例而言，第二裝置隔離層90的上部部分可直接接觸第一裝置隔離層20。在一些實施例中，第二裝置隔離層90可延伸穿過第一裝置隔離層20，且第二裝置隔離層90的下部部分可延伸超出第一裝置隔離層20的下表面，如圖3中所繪示。第二裝置隔離層90的下部部分可處於基板10中。因此，第一裝置隔離層20的最低表面可高於第二裝置隔離層90的最低表面。第二裝置隔離層90的側面可接觸第一裝置隔離層20。
第二裝置隔離層90的上表面可與第一裝置隔離層20的上表面共平面。然而，實例實施例不限於此情形。因此，在一些實施例中，第二裝置隔離層90的上表面可形成於不同於第一裝置隔離層20的上表面的高度處。
如圖3及圖5中所繪示，第三裝置隔離層IG1可形成於鄰近的金屬閘極NG1、NG2之間，且可電隔離鄰近的金屬閘極NG1、NG2。因此，半導體裝置可具有增強的操作可靠性。
第三裝置隔離層IG1與緊鄰的金屬閘極NG1之間的間距可相同於第三裝置隔離層IG1與緊鄰的金屬閘極NG2之間的間距。在一些實施例中，可藉由替換製程形成第三裝置隔離層IG1。在一些實施例中，第三裝置隔離層IG1與緊鄰的金屬閘極NG1之間的距離以及第三裝置隔離層IG1與緊鄰的金屬閘極NG2之間的距離可相同。
第三裝置隔離層IG1的下表面可安置於高於鰭片F1、F2、F3的下表面處。另外，第三裝置隔離層IG1的下表面可安置於高於第一裝置隔離層20的下表面處。另外，在一些實例實施例中，第三裝置隔離層IG1的寬度可形成為比第一裝置隔離層20的寬度窄。
第三裝置隔離層IG1的上表面可與鄰近的金屬閘極NG1、NG2的上表面共平面。金屬閘極NG1、NG2的上表面可為罩蓋層60的上表面，或者當未形成罩蓋層60時，可為第二金屬層MG2的上表面。在一些實施例中，第三裝置隔離層IG1的上表面可與鄰近的金屬閘極NG1、NG2的I型間隙壁50的上表面共平面。
在一些實例實施例中，第一裝置隔離層20、第二裝置隔離層90以及第三裝置隔離層IG1可包含不同於彼此的材料。
如本發明發明者瞭解，各種裝置存在於半導體裝置中。因此，必須滿足各種崩潰電壓（breakdown voltage；BV）以達成裝置中的每一者的適當隔離。另外，如本發明發明者將瞭解，一個深溝槽隔離的使用將在後續製程中造成問題，諸如空隙或應力。因此，製程範圍可能減小且製造製程可能變得困難。根據一些實例實施例的半導體裝置可包含具有不同深度的溝槽中的裝置隔離層。因此，有可能提供具有不同BV的裝置的有效隔離。
再另外，如本發明發明者瞭解，以下情形可能為有必要的：第一裝置隔離層20具有優於第二裝置隔離層90的間隙填充性質的間隙填充性質，且第二裝置隔離層90具有低於第一裝置隔離層20及第三裝置隔離層IG1的縮減率（shrink rate）的縮減率。考慮到第三溝槽T3的窄寬度，第三裝置隔離層IG1（或第三裝置隔離層IG1中的絕緣層140）可能必須具有優良間隙填充性質。第三裝置隔離層IG1可包含不需要高溫處理的材料。
在一些實施例中，第一裝置隔離層20可包含（例如）東燃矽氮烷（TOSZ）或可流動化學氣相沈積（FCVD）氧化物，且第二裝置隔離層90可包含（例如）高密度電漿（HDP）氧化物或未經摻雜矽酸鹽玻璃（USG）氧化物。第三裝置隔離層IG1可包含（例如）氮化物。
在一些實施例中，可將TOSZ或FCVD氧化物用於第三裝置隔離層IG1。在於第一溝槽T1中形成TOSZ或FCVD氧化物之後，可執行高溫（例如，1000℃或高於1000℃）下的退火，因此形成第一裝置隔離層20。在於第三溝槽T3中形成TOSZ或FCVD氧化物之後，可執行低溫（例如，700℃或低於700℃）下的退火，因此可形成第三裝置隔離層IG1。在一些實例實施例中，第一裝置隔離層20及第三裝置隔離層IG1兩者可包含TOSZ或FCVD氧化物，可如上文所描述執行退火製程，且第一裝置隔離層20及第三裝置隔離層IG1可具有不同蝕刻速率。舉例而言，第一裝置隔離層20可比第三裝置隔離層IG1硬，且第三裝置隔離層IG1可具有低於第一裝置隔離層20的抗蝕刻性的抗蝕刻性。
如上文所解釋，可藉由形成第一裝置隔離層20、第二裝置隔離層90以及第三裝置隔離層IG1而改良裝置隔離特性，所述裝置隔離層中的每一者形成於具有不同深度的溝槽T1、T2、T3中。
將參看圖6至圖15解釋各種形式的第三裝置隔離層IG1。
圖6為根據一些實例實施例的半導體裝置的橫截面圖。圖7為圖6的區域R的橫截面圖。為了便於解釋，下文將主要解釋上文未參看圖1至圖5解釋的差異。
參看圖6及圖7，絕緣層140（或第三裝置隔離層IG1）的下表面可低於源極/汲極區30的下表面。舉例而言，絕緣層140可包含氮化物層。
內部間隙壁119可形成於絕緣層140的側表面上。內部間隙壁119可起到減少或有可能防止在形成絕緣層140期間對鄰近的源極/汲極區30的損害的作用。舉例而言，內部間隙壁119可包含氧化物層。
虛設間隙壁117可形成於內部間隙壁119的側表面上。虛設間隙壁117可包含具有寬度W12的下部區以及具有寬度W11的上部區，寬度W11小於寬度W12。因此，在一些實例實施例中，虛設間隙壁117可具有階梯式上表面，如圖7中所繪示。
虛設間隙壁117的上表面的高度可小於間隙壁50的上表面的高度。具體而言，虛設間隙壁117的上部區的上表面的高度可小於間隙壁50的上表面的高度。
另外，虛設間隙壁117的上表面的高度可高於內部間隙壁119的上表面的高度。具體而言，虛設間隙壁117的上部區的上表面的高度可大於內部間隙壁119的上表面的高度。舉例而言，虛設間隙壁117可包含氮化物層。
第四裝置隔離層144可形成於絕緣層140上。
第四裝置隔離層144可包含具有相對較小寬度W2的下部區（亦即，第二區）以及具有相對較大寬度W1的上部區（亦即，第一區）。如圖7中所繪示，第一裝置隔離層144的上部區可形成於虛設間隙壁117的上表面上，且第一裝置隔離層144的下部區可形成於虛設間隙壁117的側表面以及內部間隙壁119的上表面上。
第四裝置隔離層144的寬度W1、W2可大於絕緣層140的寬度W3。
具體而言，形成於虛設間隙壁117的側表面以及內部間隙壁119的上表面上的第四裝置隔離層144的下部區的寬度W2可大於形成於內部間隙壁119的側表面上的絕緣層140的寬度W3，且形成於虛設間隙壁117的上表面上的第四裝置隔離層144的寬度W1可大於第四裝置隔離層144的下部區的寬度W2。
第三裝置隔離層IG1及第四裝置隔離層144的形狀可增強形成第三裝置隔離層IG1及第四裝置隔離層144期間的間隙填充性質。
舉例而言，第四裝置隔離層144可包含氧化物層。
保護層148可形成於第四裝置隔離層144上。保護層148可起到在製造根據實例實施例的半導體裝置的製程期間保護底層絕緣層的作用。舉例而言，保護層148可包含氮化物層。
圖8為根據一些實例實施例的半導體裝置的橫截面圖。為了便於解釋，下文將主要解釋上文未參看圖1至圖7解釋的差異。
參看圖8，可在第三溝槽T3中形成襯墊141，且接著可在襯墊141上形成第三裝置隔離層IG1（或絕緣層140）。舉例而言，襯墊141可為氧化物層，且絕緣層140可為氮化物層。如所繪示，襯墊141可形成為沿著絕緣層140的側表面向上延伸。絕緣層140可填充藉由襯墊141界定的空間。
圖9為根據一些實例實施例的半導體裝置的橫截面圖。為了便於解釋，下文將主要解釋上文未參看圖1至圖8解釋的差異。
參看圖9，第四裝置隔離層144可包含上部區、中間區以及下部區。上部區的寬度W1可大於中間區的寬度W2，且中間區的寬度W2可大於下部區的寬度W4。如所繪示，第四裝置隔離層144的下部區可形成於絕緣層140的側表面上。絕緣層140及第四裝置隔離層144可增強間隙填充性質。
圖10為根據一些實例實施例的半導體裝置的橫截面圖。為了便於解釋，下文將主要解釋上文未參看圖1至圖7解釋的差異。
參看圖10，第四裝置隔離層144可包含氣隙150a。可藉由使用具有不良步階覆蓋的方法形成第四裝置隔離層144而形成氣隙150a。包含氣隙150a的第四裝置隔離層144可改良裝置隔離特性。
儘管圖10繪示包含氣隙150a的第四裝置隔離層144，但實例實施例不限於此情形。根據一些實例實施例，氣隙150a可形成於絕緣層140中。另外，氣隙150a可形成於絕緣層140及第四裝置隔離層144兩者中。
圖11至圖16為根據一些實例實施例的半導體裝置的橫截面圖。為了便於解釋，下文將主要解釋上文未參看圖1至圖5解釋的差異。
如圖4中所繪示，第三溝槽T3的橫截面可呈矩形形狀，但實例實施例不限於此情形。因此，第三溝槽T3可具有呈多種形狀的橫截面，如圖11至圖16中所繪示。
如圖11中所繪示，第三溝槽T3可具有在自上部部分至下部部分的方向上減小（例如，逐漸地）的寬度。在一些實施例中，第三溝槽T3的下部部分可具有以下各形狀：V形（例如，圖12中所繪示的形狀）、在下部部分處具有較寬寬度的梯形（例如，圖13中所繪示的形狀）、下部部分為有角度的U形（例如，圖14中所繪示的形狀），或具有凸出下部部分的橢圓形（例如，圖16中所繪示的形狀）。然而，實例實施例不限於此情形。因此，第三溝槽T3可具有不同於圖11至圖15中所繪示的形狀的形狀。
圖17為根據一些實例實施例的半導體裝置的電路圖。圖18為圖17的半導體裝置的佈局圖。
參看圖17，半導體裝置可包含並聯連接於電源節點Vcc與接地節點Vss之間的一對反相器INV1、INV2，以及分別連接至反相器INV1、INV2的輸出節點的第一傳送電晶體PS1及第二傳送電晶體PS2。第一傳送電晶體PS1及第二傳送電晶體PS2可分別連接至位元線BL及互補位元線BLb。第一傳送電晶體PS1及第二傳送電晶體PS2的閘極可連接至字線WL。
第一反相器INV1包含串聯連接的第一上拉電晶體PU1及第一下拉電晶體PD1，且第二反相器INV2包含串聯連接的第二上拉電晶體PU2及第二下拉電晶體PD2。第一上拉電晶體PU1及第二上拉電晶體PU2可為PFET電晶體，且第一下拉電晶體PD1及第二下拉電晶體PD2可為NFET電晶體。
另外，為了使第一反相器INV1及第二反相器INV2建構一個鎖存電路，可將第一反相器INV1的輸入節點連接至第二反相器INV2的輸出節點，且可將第二反相器INV2的輸入節點連接至第一反相器INV1的輸出節點。
參看圖17及圖18，彼此隔開的第一主動鰭片210、第二主動鰭片220、第三主動鰭片230以及第四主動鰭片240在一個方向（例如，圖18中的縱向方向）上延伸。第二主動鰭片220及第三主動鰭片230的延伸長度可能比第一主動鰭片210及第四主動鰭片240的延伸長度短。
另外，第一閘電極251、第二閘電極252、第三閘電極253以及第四閘電極254在另一方向（例如，圖18中的橫向方向）上延伸，從而使第一主動鰭片210與第四主動鰭片240相交。具體而言，第一閘電極251可完全與第一主動鰭片210及第二主動鰭片220相交，同時部分地覆蓋第三主動鰭片230的末端。第三閘電極253可完全與第四主動鰭片240及第三主動鰭片230相交，同時部分地覆蓋第二主動鰭片220的末端。第二閘電極252及第四閘電極254經形成以使得分別與第一主動鰭片210及第四主動鰭片240相交。
如所繪示，第一上拉電晶體PU1界定於第一閘電極251與第二主動鰭片220之間的相交區附近，第一下拉電晶體PD1界定於第一閘電極251與第一主動鰭片210之間的相交區附近，且第一傳送電晶體PS1界定於第二閘電極252與第一主動鰭片210之間的相交區附近。第二上拉電晶體PU2界定於第三閘電極253與第三主動鰭片230之間的相交區附近，第二下拉電晶體PD2界定於第三閘電極253與第四主動鰭片240之間的相交區附近，且第二傳送電晶體PS2界定於第四閘電極254與第四主動鰭片240之間的相交區附近。
儘管未明確繪示，但源極/汲極可形成於第一閘電極251至第四閘電極254與第一主動鰭片至第四主動鰭片210、220、230、240之間的相交區的兩側上，且亦可形成多個接觸窗250。
此外，第一共用接觸窗261連接第二主動鰭片220、第三閘電極253以及導線271。第二共用接觸窗262連接第三主動鰭片230、第一閘電極251以及導線272。
上文所描述的一些實例實施例的半導體裝置中的至少一者可用於此SRAM佈局中。
圖19為包括根據一些實例實施例的半導體裝置的SoC系統的方塊圖。
參看圖19，SoC系統1000可包含應用程式處理器1001及動態隨機存取記憶體（dynamic random-access memory；DRAM）1060。
應用程式處理器1001可包含中央處理單元（central processing unit；CPU）1010、多媒體系統1020、匯流排1030、記憶體系統1040，以及周邊電路1050。
CPU 1010可執行用於驅動SoC系統1000所必要的算術運算。在一些實例實施例中，可在包含多個核心的多核心環境上設置CPU 1010。
多媒體系統1020可用於在SoC系統1000處執行多種多媒體功能。多媒體系統1020可包含三維（three - dimensional；3D）引擎模組、視訊編碼解碼器、顯示系統、攝影機系統或後處理器。
匯流排1030可用於在CPU 1010、多媒體系統1020、記憶體系統1040以及周邊電路1050當中交換資料通信。在一些實例實施例中，匯流排1030可具有多層結構。具體而言，匯流排1030的實例可為多層進階高效能匯流排（advanced high-performance bus；AHB）或多層進階可擴展介面（advanced eXtensible interface；AXI），但實例實施例不限於此情形。
記憶體系統1040可提供使得應用程式處理器1001連接至外部記憶體（例如，DRAM 1060）且執行高速操作所必要的環境。在一些實例實施例中，記憶體系統1040可包含單獨控制器（例如，DRAM控制器）以控制外部記憶體（例如，DRAM 1060）。
周邊電路1050可提供使得SoC系統1000具有至外部裝置（例如，主板）的無縫連接所必要的環境。因此，周邊電路1050可包含多種介面以允許進行與連接至SoC系統1000的外部裝置的相容操作。
DRAM 1060可充當用於進行應用程式處理器1001的操作所必要的操作記憶體。在一些實例實施例中，DRAM 1060可配置於應用程式處理器1001的外部，如所繪示。具體而言，可將DRAM 1060封裝成具有應用程式處理器1001的堆疊式封裝（package on package；PoP）型。
SoC系統1000的組件中的至少一者可包含根據一些實例實施例的半導體裝置中的至少一者。
圖20為包括根據一些實例實施例的半導體裝置的電子系統的方塊圖。
參看圖20，根據一些實例實施例的電子系統1100可包含控制器1110、輸入/輸出（input/output；I/O）裝置1120、記憶體裝置1130、介面1140以及匯流排1150。控制器1110、I/O裝置1120、記憶體裝置1130及/或介面1140可經由匯流排1150彼此耦接。匯流排1150對應於供資料行進穿過的路徑。
控制器1110可包含以下各者中的至少一者：微處理器、數位信號處理器、微控制器以及能夠執行類似於上文所提及的功能的功能的邏輯裝置。I/O裝置1120可包含（例如）小鍵盤、鍵盤或顯示裝置。記憶體裝置1130可儲存資料及/或命令。介面1140可執行將資料傳輸至通信網路或自通信網路接收資料的功能。介面1140可為有線的或無線的。舉例而言，介面1140可包含天線或有線/無線收發器。
儘管未加以繪示，但電子系統1100另外可包含經設置以增強控制器1110的操作的操作記憶體，諸如高速DRAM及/或靜態隨機存取記憶體（static random access memory；SRAM）。
根據上文所描述的一些實例實施例，半導體裝置可提供於記憶體裝置1130內，或作為控制器1110或I/O裝置1120的一部分而提供。
電子系統1100適用於個人數位助理（personal digital assistant；PDA）攜帶型電腦、網路平板電腦、無線電話、行動電話、數位音樂播放器、記憶卡或能夠在無線環境中傳輸及/或接收資料的幾乎所有電子產品。
圖21至圖23繪示包含根據一些實例實施例的半導體裝置的實例半導體系統。
圖21繪示平板個人電腦1200，圖22繪示膝上型電腦1300，且圖23繪示智慧型電話1400。藉由根據實例實施例的方法製造的半導體裝置可用於這些裝置中，亦即，平板個人電腦 1200、膝上型電腦1300或智慧型電話1400。
另外，所屬領域中具通常知識者將顯而易見，根據實例實施例的半導體裝置適用於本文未繪示的另一積體電路裝置。亦即，雖然本文舉例繪示平板個人電腦1200、膝上型電腦1300以及智慧型電話1400作為根據實例實施例的半導體系統，但半導體系統的實例實施例不限於上文給出的實例中的任一者。
在一些實例實施例中，半導體系統可按以下各者的形式實現：電腦、超行動個人電腦（ultra mobile PC；UMPC）、工作站、上網本、個人數位助理（PDA）、攜帶型電腦、無線電話、行動電話、電子書、攜帶型多媒體播放器（portable multimedia player；PMP）、攜帶型遊戲播放器、導航裝置、黑箱、數位相機、三維電視、數位音訊記錄器、數位音訊播放器、數位圖片記錄器、數位圖片播放器、數位視訊記錄器或數位視訊播放器。
本文在下文將參看圖24至圖32以及圖3解釋製造根據一些實例實施例的半導體裝置的方法。圖24至圖32為繪示製造根據一些實例實施例的半導體裝置的方法的橫截面圖。
首先參看圖24，在基板10上形成第一硬式罩幕910。
參看圖25，可藉由使用第一硬式罩幕910作為蝕刻罩幕蝕刻基板10且因此形成具有第一深度D1的第一溝槽T1而形成鰭片F1、F2、F3。第一溝槽T1可將鰭片F1、F2、F3彼此分離。
可在第一溝槽T1中形成第一裝置隔離層20且第一裝置隔離層可處於鰭片F1、F2、F3的側面上。
在一些實施例中，第一裝置隔離層20可具有優良間隙填充性質。第一裝置隔離層20可包含（例如）TOSZ或FCVD氧化物。
可在形成第一溝槽T1之後移除第一硬式罩幕910。
參看圖26，可在第一裝置隔離層20及包含鰭片F1、F2、F3的基板上形成第二硬式罩幕920。
參看圖27，可藉由使用第二硬式罩幕920作為蝕刻罩幕蝕刻第一裝置隔離層20及在第一裝置隔離層20下的基板而形成第二溝槽T2，第二溝槽具有大於第一深度D1的第二深度D2。
第二溝槽T2的一部分可與第一溝槽T1在平面圖中重疊。第二溝槽T2可處於第一溝槽中且可延伸穿過第一裝置隔離層20，如圖27中所繪示。
參看圖28，可在第二溝槽T2中形成第二裝置隔離層90。
因為第二溝槽T2的一部分與第一溝槽T1在平面圖中重疊，所以第二裝置隔離層90的上部部分可直接接觸第一裝置隔離層20。在一些實施例中，第一裝置隔離層20及第二裝置隔離層90的上表面可共平面，如圖28中所繪示。
在一些實施例中，第二裝置隔離層90可具有低於第一裝置隔離層20及第三裝置隔離層IG1的縮減率的縮減率。第二裝置隔離層90可包含（例如）高密度電漿（HDP）氧化物或未經摻雜的矽酸鹽玻璃（USG）氧化物。
可在形成第二裝置隔離層90之後移除第二硬式罩幕920。
參看圖29，當蝕刻第一裝置隔離層20的一部分以及第二裝置隔離層90的一部分時，第一裝置隔離層20的上表面以及第二裝置隔離層90的上表面可輕微地降低。可暴露鰭片F1、F2、F3的側壁的部分。
可在鰭片F1、F2、F3上形成多個虛設閘極DG1至DG9。多個虛設閘極DG1至DG9可橫越鰭片F1、F2、F3。舉例而言，虛設閘極DG1至DG9可包含矽。可在虛設閘極DG1至DG9的下部部分的側壁上形成虛設間隙壁。
參看圖30，可在虛設閘極DG1至DG9的兩側上形成源極/汲極區（未繪示）。在一些實施例中，可藉由移除鰭片F1、F2、F3的部分且接著使用磊晶生長製程生長應力材料（例如，SiG、SiC或SiP）而形成源極/汲極區。
可在形成源極/汲極區之後，在第一裝置隔離層20、第二裝置隔離層90以及多個虛設閘極DG1至DG9上形成層間絕緣層70。
可在層間絕緣層70上形成第三硬式罩幕930。
可藉由使用第三硬式罩幕930作為蝕刻罩幕移除至少一個虛設閘極（例如，DG8）而形成初步溝槽T31。
參看圖31，可藉由進一步移除鰭片F3的一部分而形成第三溝槽T3。第三溝槽T3距鰭片F3的上表面的第三深度D3可小於第一溝槽T1距鰭片F3的上表面的第一深度D1。第三溝槽T3的寬度可小於第一溝槽T1的寬度。
可在形成第三溝槽T3之後移除第三硬式罩幕930。
參看圖32，可在第三溝槽T3中形成初步第三裝置隔離層PIG1。
考慮到第三溝槽T3的窄寬度，初步第三裝置隔離層PIG1可具有優良間隙填充性質。在一些實施例中，初步第三裝置隔離層PIG1可包含可不需要高溫處理的材料。
初步第三裝置隔離層PIG1可包含（例如）氮化物。
在一些實施例中，初步第三裝置隔離層PIG1可包含TOSZ或FCVD。在於第一溝槽T1中形成TOSZ或FCVD氧化物之後，可在高溫（例如，1000℃或高於1000℃）下執行退火製程。因此，可形成第一裝置隔離層20。在一些實施例中，在於第三溝槽T3中形成TOSZ或FCVD氧化物之後，可執行低溫（例如，700℃或低於700℃）下的退火製程。因此，可形成初步第三裝置隔離層PIG1。
再次參看圖3，可藉由（例如）平坦化製程移除圖32中所繪示的結構的上部部分。因此，虛設閘極DG1至DG7、DG9的高度以及初步第三裝置隔離層PIG1的高度可減小。
可移除虛設閘極DG1至DG7、DG9。可在移除了虛設閘極DG1至DG7、DG9的空間中形成第一金屬層MG1及第二金屬層MG2。在一些實施例中，第一金屬層MG1及第二金屬層MG2可填充移除了虛設閘極DG1至DG7、DG9的空間。第一金屬層MG1可起到調整功函數的作用，且第二金屬層MG2可起到填充藉由第一金屬層MG1界定的空間的作用。
可藉由移除層間絕緣層70的一部分而暴露源極/汲極區30的上表面。
接著，可在源極/汲極區30的上表面上形成矽化物層32。
可在矽化物層32上形成包含導電材料的接觸窗34。
雖然已參考本發明概念的實例實施例特定地繪示及描述本發明概念，但一般所屬領域中具通常知識者應理解，可在不脫離如藉由以下申請專利範圍界定的本發明概念的精神及範疇的情況下，在其中進行形式及細節的各種改變。因此，實例實施例應被視為說明性的而非限制性的，且所附申請專利範圍既定涵蓋屬於本發明概念的真實精神及範疇內的所有這些修改、增強以及其他實施例。因此，在法律所允許的最大程度上，範疇應藉由以下申請專利範圍及其等效內容的最廣泛准許解譯來判定，而不應受前述詳細描述約束或限制。
10‧‧‧基板
20‧‧‧第一裝置隔離層
30‧‧‧源極/汲極區
32‧‧‧矽化物層
34‧‧‧接觸窗
40‧‧‧閘極絕緣層
50‧‧‧間隙壁
60‧‧‧罩蓋層
70‧‧‧層間絕緣層
90‧‧‧第二裝置隔離層
117‧‧‧虛設間隙壁
119‧‧‧內部間隙壁
140‧‧‧絕緣層
141‧‧‧襯墊
144‧‧‧第四裝置隔離層
148‧‧‧保護層
150a‧‧‧氣隙
210‧‧‧第一主動鰭片
220‧‧‧第二主動鰭片
230‧‧‧第三主動鰭片
240‧‧‧第四主動鰭片
250‧‧‧接觸窗
251‧‧‧第一閘電極
252‧‧‧第二閘電極
253‧‧‧第三閘電極
254‧‧‧第四閘電極
261‧‧‧第一共用接觸窗
262‧‧‧第二共用接觸窗
271‧‧‧導線
272‧‧‧導線
910‧‧‧第一硬式罩幕
920‧‧‧第二硬式罩幕
930‧‧‧第三硬式罩幕
1000‧‧‧SoC系統
1001‧‧‧應用程式處理器
1010‧‧‧中央處理單元
1020‧‧‧多媒體系統
1030‧‧‧匯流排
1040‧‧‧記憶體系統
1050‧‧‧周邊電路
1060‧‧‧動態隨機存取記憶體
1100‧‧‧電子系統
1110‧‧‧控制器
1120‧‧‧輸入/輸出（I/O）裝置
1130‧‧‧記憶體裝置
1140‧‧‧介面
1150‧‧‧匯流排
1200‧‧‧平板個人電腦
1300‧‧‧膝上型電腦
1400‧‧‧智慧型電話
A‧‧‧區域
ACT1‧‧‧主動區
ACT2‧‧‧主動區
ACT3‧‧‧主動區
BL‧‧‧位元線
BLb‧‧‧互補位元線
D‧‧‧區域
D1‧‧‧深度
D2‧‧‧深度
D3‧‧‧深度
DG1至DG9‧‧‧虛設閘極
F1‧‧‧鰭片
F2‧‧‧鰭片
F3‧‧‧鰭片
IG1‧‧‧第三裝置隔離層
INV1‧‧‧反相器
INV2‧‧‧反相器
MG1‧‧‧第一金屬層
MG2‧‧‧第二金屬層
NG1至NG8‧‧‧金屬閘極
PD1‧‧‧第一下拉電晶體
PD2‧‧‧第二下拉電晶體
PIG1‧‧‧初步第三裝置隔離層
PS1‧‧‧第一傳送電晶體
PS2‧‧‧第二傳送電晶體
PU1‧‧‧第一上拉電晶體
PU2‧‧‧第二上拉電晶體
R‧‧‧區域
T1‧‧‧第一溝槽
T2‧‧‧第二溝槽
T3‧‧‧第三溝槽
T31‧‧‧初步溝槽
Vcc‧‧‧電源節點
Vss‧‧‧接地節點
W1‧‧‧相對較大寬度
W11‧‧‧寬度
W12‧‧‧寬度
W2‧‧‧相對較小寬度
W3‧‧‧寬度
W4‧‧‧寬度
WL‧‧‧字線
X‧‧‧第一方向
Y‧‧‧第二方向
對於一般所屬領域中具通常知識者而言，藉由參照附圖詳細描述本揭露內容的實例實施例，本揭露內容的目標、特徵及優點將變得更顯而易見，在附圖中： 圖1為根據一些實例實施例的半導體裝置的佈局圖。 圖2為圖1的區域A的透視圖。 圖3為沿著圖1的線B-B截取的橫截面圖，且圖4為沿著圖1的線C-C截取的橫截面圖。 圖5為圖3的區域D的橫截面圖。 圖6為根據一些實例實施例的半導體裝置的橫截面圖。 圖7為圖6的區域R的橫截面圖。 圖8為根據一些實例實施例的半導體裝置的橫截面圖。 圖9為根據一些實例實施例的半導體裝置的橫截面圖。 圖10為根據一些實例實施例的半導體裝置的橫截面圖。 圖11至圖16為根據一些實例實施例的半導體裝置的橫截面圖。 圖17為根據一些實例實施例的半導體裝置的電路圖。 圖18為圖17的半導體裝置的佈局圖。 圖19為包括根據一些實例實施例的半導體裝置的SoC系統的方塊圖。 圖20為包括根據一些實例實施例的半導體裝置的電子系統的方塊圖。 圖21至圖23繪示包含根據一些實例實施例的半導體裝置的實例半導體系統。 圖24至圖32為繪示形成根據一些實例實施例的半導體裝置的方法的橫截面圖。
10‧‧‧基板
20‧‧‧第一裝置隔離層
30‧‧‧源極/汲極區
32‧‧‧矽化物層
34‧‧‧接觸窗
70‧‧‧層間絕緣層
90‧‧‧第二裝置隔離層
D‧‧‧區域
D1、D2、D3‧‧‧深度
F1、F2、F3‧‧‧鰭片
IG1‧‧‧第三裝置隔離層
NG1、NG2、NG3、NG4、NG5、NG6、NG7、NG8‧‧‧金屬閘極
T1‧‧‧第一溝槽
T2‧‧‧第二溝槽
T3‧‧‧第三溝槽

Claims (20)

  1. 一種製造半導體裝置的方法，包括： 藉由蝕刻基板形成具有第一深度的第一溝槽來形成鰭片； 在所述第一溝槽中形成第一裝置隔離層； 藉由蝕刻所述第一裝置隔離層及所述基板而形成具有第二深度的第二溝槽，所述第二深度大於所述第一深度； 在所述第二溝槽中形成第二裝置隔離層； 在所述鰭片上形成多個虛設閘極； 藉由蝕刻所述虛設閘極中的至少一者以及所述鰭片而形成具有第三深度的第三溝槽，所述第三深度小於所述第一深度；以及 在所述第三溝槽中形成第三裝置隔離層。
  2. 如申請專利範圍第1項所述的製造半導體裝置的方法，其中所述第一裝置隔離層、所述第二裝置隔離層以及所述第三裝置隔離層包括不同於彼此的材料。
  3. 如申請專利範圍第2項所述的製造半導體裝置的方法，其中所述第一裝置隔離層包括東燃矽氮烷（TOSZ）或可流動化學氣相沈積（FCVD）氧化物，且所述第二裝置隔離層包括高密度電漿（HDP）氧化物或未經摻雜矽酸鹽玻璃（USG）氧化物。
  4. 如申請專利範圍第3項所述的製造半導體裝置的方法，其中所述第三裝置隔離層包括氮化物。
  5. 如申請專利範圍第3項所述的製造半導體裝置的方法，其中所述第三裝置隔離層包括所述東燃矽氮烷或所述可流動化學氣相沈積氧化物且具有低於所述第一裝置隔離層的抗蝕刻性的抗蝕刻性。
  6. 如申請專利範圍第1項所述的製造半導體裝置的方法，更包括： 在形成所述第一裝置隔離層之後以及在形成所述第二裝置隔離層之前，在第一溫度下執行第一退火製程；以及 在形成所述第三裝置隔離層之後，在低於所述第一溫度的第二溫度下執行第二退火製程。
  7. 如申請專利範圍第1項所述的製造半導體裝置的方法，其中所述第二裝置隔離層的上部部分直接接觸所述第一裝置隔離層。
  8. 如申請專利範圍第1項所述的製造半導體裝置的方法，更包括在所述第三裝置隔離層上形成第四裝置隔離層，其中所述第四裝置隔離層包括第一區及第二區，且所述第一區的寬度不同於所述第二區的寬度。
  9. 如申請專利範圍第8項所述的製造半導體裝置的方法，其中所述第二區介於所述第三裝置隔離層與所述第一區之間，且所述第一區的所述寬度大於所述第二區的所述寬度。
  10. 一種形成半導體裝置的方法，包括： 形成自基板突出的鰭片； 在所述鰭片的側面上及在所述基板上形成第一裝置隔離層；以及 形成延伸穿過所述第一裝置隔離層且將包括所述鰭片的第一主動區與第二主動區分離的第二裝置隔離層，所述第二裝置隔離層包括自所述第一裝置隔離層的下表面延伸至所述基板中的下部部分，且所述第二裝置隔離層包括不同於所述第一裝置隔離層的材料。
  11. 如申請專利範圍第10項所述的形成半導體裝置的方法，更包括： 在形成所述第二裝置隔離層之後，形成橫越所述鰭片的第一閘極、第二閘極以及第三閘極，所述第二閘極介於所述第一閘極與所述第三閘極之間； 在所述第一閘極、所述第二閘極以及所述第三閘極的各別側面上形成第一間隙壁、第二間隙壁以及第三間隙壁； 移除所述第二閘極以在所述第二間隙壁之間形成開口；以及 在所述開口中形成第三裝置隔離層，所述第三裝置隔離層包括延伸至所述鰭片中的下部部分以及高於所述第一裝置隔離層的最低表面的最低表面。
  12. 如申請專利範圍第11項所述的形成半導體裝置的方法，其中所述第三裝置隔離層包括不同於所述第一裝置隔離層及所述第二裝置隔離層的材料。
  13. 如申請專利範圍第12項所述的形成半導體裝置的方法，其中所述第一裝置隔離層包括東燃矽氮烷（TOSZ）或可流動化學氣相沈積（FCVD）氧化物， 其中所述第二裝置隔離層包括高密度電漿（HDP）氧化物或未經摻雜的矽酸鹽玻璃（USG）氧化物，且 其中所述第三裝置隔離層包括氮化物、所述東燃矽氮烷或所述可流動化學氣相沈積氧化物。
  14. 如申請專利範圍第10項所述的形成半導體裝置的方法，其中所述第二裝置隔離層的最上表面與所述第一裝置隔離層的最上表面共平面。
  15. 如申請專利範圍第14項所述的形成半導體裝置的方法，其中所述第二裝置隔離層的側面接觸所述第一裝置隔離層。
  16. 如申請專利範圍第10項所述的形成半導體裝置的方法，其中所述第一裝置隔離層包括東燃矽氮烷（TOSZ）或可流動化學氣相沈積（FCVD）氧化物，且 其中所述第二裝置隔離層包括高密度電漿（HDP）氧化物或未經摻雜的矽酸鹽玻璃（USG）氧化物。
  17. 一種形成半導體裝置的方法，包括： 形成自基板突出的鰭片； 在所述鰭片的側面上形成第一裝置隔離層，所述第一裝置隔離層包括處於距所述鰭片的上表面達第一深度處的最低表面且包括第一材料； 形成延伸穿過所述第一裝置隔離層的第二裝置隔離層，所述第二裝置隔離層包括處於距所述鰭片的所述上表面達第二深度處的最低表面且包括第二材料，所述第二深度大於所述第一深度； 形成橫越所述鰭片的第一閘極及第二閘極；以及 在所述第一閘極與所述第二閘極之間形成第三裝置隔離層，所述第三裝置隔離層延伸至所述鰭片中，所述第三裝置隔離層包括處於距所述鰭片的所述上表面達第三深度處的最低表面且包括第三材料，所述第三深度小於所述第一深度，所述第三材料不同於所述第一材料及所述第二材料。
  18. 如申請專利範圍第17項所述的形成半導體裝置的方法，其中所述第一材料包括東燃矽氮烷（TOSZ）或可流動化學氣相沈積（FCVD）氧化物，且 其中所述第二材料包括高密度電漿（HDP）氧化物或未經摻雜的矽酸鹽玻璃（USG）氧化物。
  19. 如申請專利範圍第18項所述的形成半導體裝置的方法，其中所述第三材料包括氮化物。
  20. 如申請專利範圍第17項所述的形成半導體裝置的方法，其中所述第二材料具有低於所述第一材料及所述第三材料的縮減率的縮減率。
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