TWI805383B - 半導體裝置及其製造方法 - Google Patents

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范憶霖
莊惠中
陳勝雄
高章瑞
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Abstract

本發明實施例係關於一種一半導體裝置之單元區域，其包含沿一第一方向延伸之一第一隔離虛設閘極及一第二隔離虛設閘極。該半導體裝置進一步包含沿該第一方向延伸且位於該第一隔離虛設閘極與該第二隔離虛設閘極之間的一第一閘極。該半導體裝置包含沿該第一方向延伸之一第二閘極，該第二閘極相對於垂直於該第一方向之一第二方向位於該第一隔離虛設閘極與該第二隔離虛設閘極之間。該半導體裝置亦包含一第一主動區域及一第二主動區域。該第一主動區域在該第二方向上延伸於該第一隔離虛設閘極與該第二隔離虛設閘極之間。該第一主動區域在該第二方向上具有一第一長度且該第二主動區域在該第二方向上具有不同於該第一長度之一第二長度。

Description

半導體裝置及其製造方法
本發明實施例係有關半導體裝置及其製造方法。
當諸如一金屬氧化物半導體場效電晶體(MOSFET)之一半導體裝置透過各種技術節點按比例縮小時，裝置堆積密度及裝置效能可因裝置佈局及隔離而受損。為避免相鄰裝置(單元)之間的洩漏，閘極可藉由替換一單元邊緣處之一隔離虛設閘極來彼此隔離。此外，隔離虛設閘極亦使主動區域斷接。
本發明的一實施例係關於一種一半導體裝置之單元區域，該單元區域包括：一第一隔離虛設閘極，其沿一第一方向延伸；一第二隔離虛設閘極，其沿該第一方向延伸；一第一閘極，其沿該第一方向延伸且位於該第一隔離虛設閘極(IDG1)與該第二隔離虛設閘極之間；一第二閘極，其沿該第一方向延伸，該第二閘極相對於垂直於該第一方向之一第二方向位於該第一隔離虛設閘極與該第二隔離虛設閘極之間；一第一主動區域，其在該第二方向上延伸於該第一隔離虛設閘極與該第二隔離虛設閘極之間；及一第二主動區域；且其中該第一主動區域在該第二方向上具有一第一長度，且該第二主動區域在該第二方向上具有不同於該第一長度之一第二長度。
本發明的一實施例係關於一種半導體裝置，其包括：一第一閘極、一第二閘極及一第三閘極，其等沿一第一方向延伸且沿不同於該第一方向之一第二方向配置，該第二閘極位於該第一閘極與該第三閘極之間；一第一隔離虛設閘極，其沿該第一方向延伸且在該第一方向上對準至該第二閘極；一第一主動區域，其沿該第二方向延伸且連續延伸於該第一閘極與該第三閘極之間；及一第二主動區域，其沿該第二方向延伸且連續延伸於該第一閘極與該第一隔離虛設閘極之間。
本發明的一實施例係關於一種製造一半導體裝置之方法，其包括：形成在一第一方向上延伸之第一主動區域及第二主動區域；使該第一主動區域及該第二主動區域之部分摻雜以形成對應第一電晶體區域及第二電晶體區域；形成在垂直於該第一方向之一第二方向上延伸之第一閘極電極、第二閘極電極、第三閘極電極、第四閘極電極及第五閘極電極，該第二閘極電極位於該第一閘極電極與該第三閘極電極之間，該第四閘極電極位於該第三閘極電極與該第五閘極電極之間，且該第一閘極電極至該第五閘極電極對應地位於對應該第一主動區域及該第二主動區域之該第一電晶體區域及該第二電晶體區域上方；及用對應隔離虛設閘極選擇性替換一些該等閘極電極之至少部分，該選擇性替換包含：用對應第一隔離虛設閘極及第二隔離虛設閘極替換該第一閘極電極及該第五閘極電極；及用一第三隔離虛設閘極替換上覆於該第二主動區域之該第三閘極之一第一部分以導致該第三閘極之一第二部分保留於該第一主動區域上方，且該第三隔離虛設閘極與該第三閘極之該第二部分對準。
以下揭露提供用於實施所提供標的之不同特徵之諸多不同實施例或實例。下文將描述元件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不意在限制。例如，在以下描述中，使一第一構件形成於一第二構件上方或一第二構件上可包含其中形成直接接觸之該第一構件及該第二構件之實施例，且亦可包含其中額外構件可形成於該第一構件與該第二構件之間使得該第一構件及該第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係為了簡單及清楚且其本身不指示所討論之各種實施例及/或組態之間的一關係。
此外，為方便描述，可在本文中使用空間相對術語(諸如「下面」、「下方」、「下」、「上方(above)」、「上方(over)」、「上」、「在...上」及其類似者)來描述一元件或構件與另一(些)元件或構件之關係，如圖中所繪示。除圖中所描繪之定向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中之不同定向。可依其他方式定向設備(旋轉90度或依其他定向)，且亦可因此解譯本文中所使用之空間相對描述詞。
如本文中所使用，儘管諸如「第一」、「第二」及「第三」之術語描述各種元件、組件、區域、層及/或區段，但此等元件、組件、區域、層及/或區段不應受限於此等術語。此等術語可僅用於使元件、組件、區域、層或區段彼此區分。除非內文清楚指示，否則本文中所使用之諸如「第一」、「第二」及「第三」之術語不隱含一序列或順序。
雖然闡述本揭露之廣泛範疇之數值範圍及參數係近似值，但應儘可能精確報告特定實例中所闡述之數值。然而，任何數值固有地含有由各自測試測量中所見之標準差必然所致之特定誤差。再者，如本文中所使用，術語「實質上」、「約」及「大致」一般意謂在一般技術者可考量之一值或範圍內。替代地，術語「實質上」、「約」及「大致」意謂在一般技術者考量之平均值之一可接受標準誤差內。一般技術者應瞭解，可接受標準誤差可根據不同技術變動。除在操作/工作實例中之外或除非另有明確說明，否則本文中所揭露之所有數值範圍、數量、值及百分比(諸如材料數量、持續時間、溫度、操作條件、數量比及其類似者之數值範圍、數量、值及百分比)應被理解為在所有例項中由術語「實質上」、「約」或「大致」修飾。因此，除非有相反指示，否則本揭露及附隨申請專利範圍中所闡述之數值參數係可根據期望變動之近似值。最後，至少應鑑於報告有效數位之數目且藉由應用普通捨入技術來解釋各數值參數。範圍在本文中可表示為自一端點至另一端點或在兩個端點之間。除非另有指示，否則本文中所揭露之所有範圍包含端點。
在一些實施例中，一佈局圖中之單元(或替代地，一對應半導體裝置中之對應單元區域)藉由一隔離虛設閘極彼此隔離。在一些實施例中，使一佈局圖之一第一單元(或替代地，對應第一單元區域及第二單元區域)內之一主動區域之第一部分及第二部分分離之一隔離虛設閘極指稱一內部隔離虛設閘極，而使第一單元(替代地，對應第一單元區域)與佈局圖之一第二單元(替代地，對應半導體裝置中之一對應第二單元區域)隔離之各一或多個隔離虛設閘極指稱一外部隔離虛設閘極。隔離虛設閘極切割一主動區域以引起前述主動區域不連續。一主動區域之長度影響載子(例如電洞或電子)之遷移率，因此影響一半導體裝置之效能。例如，P型場效電晶體(FET)趨於具有一相對較長主動區域。本發明之各種實施例提供選擇性調整P型FET及/或N型FET主動區域中之主動區域之長度以提高半導體裝置之效能之佈局圖(及基於其之對應半導體裝置)。
圖1繪示根據本發明之一些實施例之一半導體裝置100a之一佈局之一示意圖。在一些實施例中，半導體裝置100a可應用於(例如)一平面FET、一鰭式場效電晶體(FinFET)、一奈米片FET或其他適合FET。
為使揭露簡單，半導體裝置100a由一佈局圖表示。圖1之佈局圖表示半導體裝置100a；實際上，半導體裝置100a根據圖1之佈局圖製作。就命名法而言，半導體裝置100a中之元件由圖1之佈局圖中之圖案(亦稱為形狀)表示。為使討論簡單，圖1之佈局圖(及本文中所揭露之其他佈局圖)中之大多數元件指稱宛如其等係對應結構而非圖案/形狀本身。例如，圖1中之元件PO1係表示半導體裝置100a中之一電晶體之一閘極但指稱對應閘極PO1而非閘極圖案PO1之一圖案。然而，半導體裝置100a之非所有元件在本文中根據半導體裝置措詞明確討論。例如，半導體裝置100a中之單元區域100a指稱單元100a，縮寫(單元而非單元區域)反映對元件100a之佈局圖措詞之使用。關於用於表示對應半導體裝置之本文中所揭露之其他佈局圖，遵循類似於圖1之一命名法。
在一些實施例中，半導體裝置100a包含至少一個單元111。單元111係重複用於個別IC設計中之一預設計IC結構。有效IC設計佈局包含各種預設計單元111及放置單元111以增強電路效能且減少電路面積之預界定規則。單元111重複用於積體電路設計中且因此根據製造技術預設計且保存於一標準單元庫中。IC設計者自標準單元庫擷取單元111，將其併入至其IC設計中，且根據預界定放置規則將其放置至IC佈局中。單元111包含各種基本電路裝置，諸如一反相器、AND、NAND、OR、XOR及NOR，其等在應用之數位電路設計中很普遍，諸如中央處理單元(CPU)、圖形處理單元(GPU)及單晶片系統(SOC)晶片設計。單元111包含其他常用電路區塊，諸如正反電路及鎖存器。
在一些實施例中，單元111包含電晶體121及122。電晶體121及122沿Y方向配置。在一些實施例中，電晶體121係放置於一N井區域上之一P型FET (PFET)且電晶體122係放置於一P井區域上之一N型FET (NFET)。在本實施例中，電晶體121及122經整合以形成一功能電路區塊，諸如一互補FET (CFET)。
在一些實施例中，半導體裝置100a包含主動區域OD1及OD2、閘極PO1及PO2、電導體MD1、MD2及MD3、隔離虛設閘極IDG1及IDG2、金屬構件M11、M12、M13、M14、M15、M16及M17以及金屬構件M21及M22。應注意，本申請案中所使用之術語「包括」、「包含」、「具有」及其類似者應理解為開放式的，即，意謂包含(但不限於)。因此，圖1中未展示且形成於半導體裝置100a中之各種元件及/或結構在本揭露之考量範圍內。
在一些實施例中，隔離虛設閘極IDG1及IDG2之各者放置於單元111之一單元邊緣上以使單元111與其他單元電隔離。一隔離虛設閘極係包含一或多個介電材料且充當一電隔離結構之一介電結構。因此，一隔離虛設閘極並非係導電且因此不充當(例如)一電晶體之一主動閘極之一結構。一隔離虛設閘極包含一或多個介電材料且充當一電隔離結構。在一些實施例中，一隔離虛設閘極係基於作為一前體之一閘極結構。在一些實施例中，一虛設閘極結構包含一閘極導體、一閘極絕緣層、(視情況)一或多個間隔件或其類似者。在一些實施例中，一隔離虛設閘極藉由以下形成：首先形成一閘極結構(例如一虛設閘極結構)，犧牲/移除(例如蝕刻)閘極結構之閘極導體以形成一溝槽，(視情況)移除先前位於閘極導體下方之一基板之一部分以加深溝槽，且接著用一或多個介電材料填充溝槽使得所得電隔離結構(即，隔離虛設閘極)之實體尺寸類似於犧牲之虛設閘極導體(即，閘極導體或閘極導體及基板之部分之組合)之尺寸。在一些實施例中，隔離虛設閘極IDG1及IDG2之各者係包含一或多個介電材料(例如氧化物、氮化物、氮氧化物或其他適合材料)且充當一隔離構件之一介電構件。隔離虛設閘極IDG1及IDG2沿Y方向延伸。在一些實施例中，隔離虛設閘極IDG1及IDG2之各者係一連續多晶矽氧化物擴散(OD)邊緣結構，且指稱一CPODE結構。
在一些實施例中，隔離虛設閘極IDG1及IDG2之各者切割或斷接一主動區域，使得放置於隔離虛設閘極之兩個對置側上之主動區域可被視為彼此不連續或分離。在一些實施例中，隔離虛設閘極IDG1及IDG2之各者藉由切割一基板之一摻雜區域且用(若干)介電材料替換切割部分來形成。在實施FinFET技術之一些實施例中，隔離虛設閘極IDG1及IDG2之各者藉由切割一鰭狀結構之一部分且用(若干)介電材料替換切割部分來形成。
閘極PO1及PO2沿Y方向延伸。閘極PO1及PO2彼此間隔開。閘極PO1及PO2放置於單元111之單元邊緣內及隔離虛設閘極IDG1與IDG2之間。在一些實施例中，閘極PO1及PO2之各者跨主動區域OD1及OD2延伸。
閘極PO1及PO2之各者包含一閘極介電層(圖中未展示)及放置於閘極介電層上之一閘極電極層(圖中未展示)。閘極介電層包含氧化矽(SiO x)、氮化矽(Si xN y)、氮氧化矽(SiON)或其等之一組合。閘極介電層包含(若干)介電材料，諸如高k介電材料。高k介電材料具有大於4之一介電常數(k值)。高k材料包含氧化鉿(HfO 2)、氧化鋯(ZrO 2)、氧化鑭(La 2O 3)、氧化釔(Y 2O 3)、氧化鋁(Al 2O 3)、氧化鈦(TiO 2)或另一適用材料。其他適合材料在本揭露之考量範圍內。
閘極電極層由諸如鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)或其他適用材料之導電材料製成。在一些實施例中，閘極電極層包含一功函數層。功函數層由金屬材料製成，且金屬材料包含N功函數金屬或P功函數金屬。N功函數金屬包含鎢(W)、銅(Cu)、鈦(Ti)、銀(Ag)、鋁(Al)、鈦鋁合金(TiAl)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、氮化鉭碳(TaCN)、氮化鉭矽(TaSiN)、錳(Mn)、鋯(Zr)或其等之一組合。P功函數金屬包含氮化鈦(TiN)、氮化鎢(WN)、氮化鉭(TaN)、釕(Ru)或其等之一組合。其他適合材料在本揭露之考量範圍內。
電導體MD1、MD2及MD3沿Y方向延伸。電導體MD1、MD2及MD3之各者經組態以將一源極/汲極構件電連接至一金屬構件(例如金屬構件M11至M17)。電導體MD1、MD2及MD3放置於單元111之單元邊緣內及隔離虛設閘極IDG1與IDG2之間。電導體MD1、MD2及MD3彼此間隔開。電導體MD1放置於隔離虛設閘極IDG1與閘極PO1之間，電導體MD2放置於閘極PO1與PO2之間，且電導體MD3放置於閘極PO2與隔離虛設閘極IDG2之間。在一些實施例中，電導體MD1、MD2及MD3之各者具有兩個分離區段，其一者放置於電晶體121內，其另一者放置於電晶體122內。
主動區域OD1及OD2沿X方向延伸。在一些實施例中，主動區域OD1及OD2之各者係具有一半導體表面之一區域，其中各種摻雜構件經形成及組態至一或多個裝置，諸如一二極體、一電晶體及/或其他適合裝置。主動區域OD1及OD2彼此間隔開。主動區域OD1放置於電晶體121內，而主動區域OD2放置於電晶體122內。在一些實施例中，主動區域OD1及OD2之各者係一連續主動區域。在一些實施例中，主動區域OD1沿X方向連續延伸於隔離虛設閘極IDG1與IDG2之間。在一些實施例中，主動區域OD1終止於隔離虛設閘極IDG1之右側及隔離虛設閘極IDG2之左側且具有一長度L1。在一些實施例中，主動區域OD2沿X方向連續延伸於隔離虛設閘極IDG1與IDG2之間。在一些實施例中，主動區域OD2終止於隔離虛設閘極IDG1之右側及隔離虛設閘極IDG2之左側且具有一長度L2。在一些實施例中，L1實質上等於L2。在一些實施例中，本揭露中所討論之術語「主動區域」亦可指稱氧化物尺寸區域。
在圖1中，單元100a之右側沿Y方向延伸且與隔離虛設閘極IDG2之一長軸共線。在圖1中，相對於X方向，主動區域OD1及OD2之最右端終止於隔離虛設閘極IDG2之左側(如上文所提及)，其中隔離虛設閘極IDG2之左側與一第一假想參考線(圖中未展示)對準，第一假想參考線在Y方向上延伸。第一假想參考線平行且接近於單元100a之右側。在一些實施例中，單元100a之右側與第一假想線共線，其中(再次)主動區域OD1及OD2之最右端與第一假想線對準。在一些實施例中，一隔離虛設閘極(圖1中未展示，但參閱圖6之單元100c或其類似者)位於單元100a之內部中且將主動區域OD1分離成相對於X方向共線之部分。在此等實施例中，主動區域OD1之最右部分之最右端與第一假想參考線對準。亦在此等實施例中，主動區域OD1之最左部分之最左端與第二假想參考線對準。
在圖1中，單元100a之左側沿Y方向延伸且與隔離虛設閘極IDG1之一長軸共線。在圖1中，相對於X方向，主動區域OD1及OD2之最左端終止於隔離虛設閘極IDG1之右側(如上文所提及)，其中隔離虛設閘極IDG2之右側與一第二假想參考線(圖中未展示)對準，第二假想參考線在Y方向上延伸。第二假想參考線平行且接近於單元100a之左側。在一些實施例中，單元100a之左側與第二假想線共線，其中(再次)主動區域OD1及OD2之最右端與第二假想線對準。在一些實施例中，一隔離虛設閘極(圖1中未展示，但參閱圖6之單元100c或其類似者)位於單元100a之內部中且將主動區域OD2分離成相對於X方向共線之部分。在此等實施例中，主動區域OD2之最右部分之最右端與第一假想參考線對準。亦在此等實施例中，主動區域OD2之最左部分之最左端與第二假想參考線對準。
在一些實施例中，如圖1中所展示，金屬構件M11至M17沿X方向延伸且彼此間隔開。金屬構件M11至M17之各者沿Z方向與閘極PO1及PO2重疊。金屬構件M11至M13沿Z方向與電導體MD1至MD3重疊且放置於電晶體121內。金屬構件M15至M17沿Z方向與電導體MD1至MD3重疊且放置於電晶體122內。金屬構件M14不與電導體MD1至MD3之各者重疊且放置於電晶體121及122之邊界上。金屬構件M11至M17放置於一第一水平層級處。在一些實施例中，本揭露中所討論之金屬構件M11至M17之各者亦指稱一零金屬層(M0)。在本揭露中，術語「重疊」用於描述兩個元件及/或構件至少部分垂直或沿Z方向彼此對準。
金屬構件M21及M22沿Y方向延伸。金屬構件M21及M22放置於金屬構件M11至M17上方及高於第一水平層級之一第二水平層級處。金屬構件M21沿Z方向與金屬構件M14重疊。金屬構件M22放置於電導體MD1上方且沿Z方向與電導體MD1重疊。金屬構件M22跨電晶體121及122延伸。在一些實施例中，本揭露中所討論之金屬構件M21及M22之各者亦指稱一第一金屬層(M1)。
參考圖1A，圖1A繪示沿圖1中所展示之線A-A'之一剖面圖。應注意，圖1A僅繪示沿X方向之剖面，且為簡潔起見，省略沿Y方向之部分。如圖1A中所展示，半導體裝置100a包含一基板140、一源極/汲極(S/D)構件151、一通路VG1及一通路VT1。
在一些實施例中，基板140係一半導體基板，例如一塊狀半導體、一絕緣體上半導體(SOI)基板或其類似者，其經摻雜(例如，摻雜有一P型或N型摻雜劑)或未摻雜。在一些實施例中，基板140係一晶圓，例如一矽晶圓。一般而言，一SOI基板係形成於一絕緣層上之一層半導體材料。絕緣層可為(例如)一埋藏氧化物(BOX)層、氧化矽層或其類似者。絕緣層提供於一基板上，通常為一矽或玻璃基板。亦可使用其他基板，諸如一多層或梯度基板。在一些實施例中，基板140之半導體材料包含：矽；鍺；一化合物半導體，其包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；一合金半導體，其包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其等之組合。
閘極PO1及PO2放置於基板140上方。如圖1A中所展示，閘極PO1具有一寬度W1，且閘極PO1與PO2之間具有一節距D1。在一些實施例中，W1與D1之間的比率在(但不限於)自約0.01至約0.4之範圍內。
S/D構件151放置於基板140上。在一些實施例中，S/D構件151包含經組態用於一P型FET之一摻雜區域，且包含p型摻雜劑，諸如硼、BF 2 +及/或其等之一組合。在替代實施例中，S/D構件151包含經組態用於一N型FET之一摻雜區域，且包含n型摻雜劑，諸如磷、砷及/或其等之一組合。如圖1A中所展示，S/D構件151由隔離虛設閘極IDG1及IDG2切割。電導體MD1及MD3放置於S/D構件151上。在一些實施例中，主動區域係(例如)其上方放置源極/汲極構件及閘極之基板之一區域。
通路VGl放置於閘極PO1與M1 (例如金屬構件M14)之間。通路VT1放置於M1 (例如金屬構件M14)與M2 (例如金屬構件M21)之間。在一些實施例中，閘極PO1透過通路VG1、金屬構件M14及通路VT1電連接至金屬構件M21。在一些實施例中，閘極PO2係一浮動閘極或不與一供應電壓電連接。
參考圖1B，圖1B繪示沿圖1中所展示之線B-B'之一剖面圖。如圖1B中所展示，半導體裝置100a包含通路VD1及VD3。電導體MD2透過通路VD1電連接至金屬構件M11，且電導體MD3透過通路VD3電連接至金屬構件M11。在一些實施例中，電導體MD2透過通路VD1、VD2及金屬構件M11電連接至電導體MD3。
參考圖1C，圖1C繪示沿圖1中所展示之線C-C'之一剖面圖。如圖1C中所展示，半導體裝置100a包含通路VS1及VT2。在一些實施例中，通路VT2沿Z方向與通路VS1重疊。電導體MD1透過通路VS1電連接至金屬構件M12。金屬構件M12透過通路VT2電連接至金屬構件M22。
儘管圖1A、圖1B及圖1C之剖面圖中僅繪示電晶體121中之元件及其位置關係，但應注意，可基於圖1中所展示之佈局獲得電晶體122中之位置關係或電關係。例如，如圖1中所展示，半導體裝置100a包含通路VD2及VD4。通路VD2及VD4之各者電連接至金屬構件M17。在電晶體122中，電導體MD2透過通路VD2及VD4及金屬構件M17電連接至電導體MD3。此外，如圖1中所展示，金屬構件M22電連接通路VT2及VT3。通路VT3沿Z方向與通路VS2重疊且電連接至通路VS2。通路VT3透過金屬構件M16及通路VS2電連接至電晶體122中之MD1。
在一些實施例中，通路VS1、VG1及VD1電連接至不同供應電壓。在一些實施例中，電導體MD1、閘極PO1及電導體MD2電連接至不同供應電壓。例如，電導體MD1及MD2之一者電連接至一電源供應電壓且另一者電連接至接地。如圖1及圖1B中所展示，電導體MD2及MD3電連接至相同供應電壓。因此，電導體MD3及閘極PO2 (其等放置於電導體MD2與MD3之間)可充當一虛設MOS。主動區域可跨此虛設MOS連續延伸。因此，主動區域延長。一主動區域之長度可影響載子(諸如電洞或電子)之遷移率。此外，載子之遷移率可影響MOS之效能。
在一些實施例中，主動區域OD1之長度L1係一功能長度L3 (例如隔離虛設閘極IDG1與閘極PO2之間的一距離)及一虛設長度L4 (例如閘極PO2與隔離虛設閘極IDG2之間的一距離)之一總和。閘極PO2及電導體MD3輔助主動區域OD1之長度自L3增加至L1。在一些實施例中，L4與L3之間的比率在自約0.01至約20之範圍內，諸如0.01、0.33、0.5、1、1.33、1.5、2、5、10或20。即，基於半導體裝置100a之一所要電性質，L4小於、等於或大於L3。當L4與L3之間的比率在自約0.01至約20之範圍內時，可將載子之遷移率調整為更有效。因此，可提高半導體裝置100a之效能。
圖2繪示根據本發明之一些實施例之一半導體裝置100b之一佈局之一示意圖。半導體裝置100b類似於半導體裝置100a，只是半導體裝置100b進一步包含一閘極PO3、一電導體MD4以及通路VD5及VD6。
在一些實施例中，閘極PO3及電導體MD4分別具有類似於或相同於閘極PO2及電導體MD3之結構之結構。通路VD5電連接電導體MD4及金屬構件M11。在一些實施例中，在電晶體121中，電導體MD2、MD3、MD4彼此電連接。通路VD6電連接電導體MD4及金屬構件M17。在一些實施例中，在電晶體122中，電導體MD2、MD3、MD4彼此電連接。在本實施例中，閘極PO2及PO3以及電導體MD3及MD4可充當一虛設MOS，其經組態以延長一單元內之一主動區域之長度以允許主動區域連續延伸一更長長度。因此，可提高半導體裝置100b之效能。
圖3繪示根據本發明之一些實施例之一半導體裝置100c之一佈局之一示意圖，且圖3A繪示沿半導體裝置100c之線D-D'之一剖面圖。半導體裝置100c可類似於半導體裝置100a，只是半導體裝置100c進一步包含放置於電晶體122中之一隔離虛設閘極IDG3。
在一些實施例中，隔離虛設閘極IDG3放置於單元111之單元邊緣內。隔離虛設閘極IDG3沿Y方向延伸且放置於隔離虛設閘極IDG1與IDG2之間。在一些實施例中，隔離虛設閘極IDG3放置於電導體MD2與MD3之間。在一些實施例中，隔離虛設閘極IDG3沿Y方向對準至閘極PO2。如圖3A中所展示，隔離虛設閘極IDG3切割S/D構件151且將電晶體122中之主動區域分成兩個單獨區段。此外，在電晶體122中，電導體MD3與電導體MD2電隔離。返回參考圖3，主動區域OD2連續延伸於隔離虛設閘極IDG1與IDG3之間且終止於隔離虛設閘極IDG1之右側及隔離虛設閘極IDG3之左側。在一些實施例中，主動區域OD2之長度L2不同於主動區域OD1之長度L1。在一些實施例中，L2小於L1。在一些實施例中，L2與L1之比率在自約0.05至約0.99之範圍內。當L2與L1之間的比率在自約0.05至約0.99之範圍內時，可增強半導體裝置100c之電性質。儘管圖3繪示隔離虛設閘極IDG3放置於電晶體122中使得L2小於L1，但在一些其他實施例中，隔離虛設閘極IDG3放置於電晶體121中使得L1小於L2。
在一些實施例中，電晶體121及122趨於具有不同長度之主動區域，因為電子及電洞在增加一主動區域之長度時具有不同特性。例如，P型FET趨於具有含一相對較大長度之一主動區域，且N型FET趨於具有含一相對較短長度之一主動區域。在圖3中所展示之實施例中，僅延長電晶體121中之主動區域OD1，其可輔助提高半導體裝置100c之效能。
圖4繪示根據本發明之一些實施例之一半導體裝置100d之一佈局之一示意圖，且圖4A繪示沿半導體裝置100d之線E-E'之一剖面圖。半導體裝置100d可類似於半導體裝置100a，只是半導體裝置100d進一步包含一單元112。
單元112鄰接單元111。單元111及112沿X方向配置。單元112包含電晶體123及124。在一些實施例中，電晶體123係一P型FET (PFET)，且電晶體124係一N型FET (nFET)。在本實施例中，電晶體123及124經整合以形成一功能電路區塊，諸如一互補FET。半導體裝置100d進一步包含閘極PO4及PO5以及電導體MD4及MD5。在一些實施例中，閘極PO1及PO3放置於單元111之單元邊緣上。在一些實施例中，閘極PO3及PO5放置於單元112之單元邊緣上。在一些實施例中，閘極PO4放置於單元112之單元邊緣內及閘極PO3與PO5之間。電導體MD4放置於閘極PO3與PO4之間。電導體MD5放置於閘極PO4與PO5之間。
在一些實施例中，半導體裝置100d進一步包含一連接構件MP1。連接構件MP1放置於電晶體121中且經組態以電連接閘極PO3及電導體MD3以輔助延長主動區域OD1之長度。如圖3A中所展示，連接構件MP1與閘極PO3及電導體MD3之頂面接觸。閘極PO3及電導體MD3之各者透過連接構件MP1及放置於連接構件MP1上方之一通路VE電連接至金屬構件M12。在一些實施例中，閘極PO1透過一通路VG2電連接至金屬構件M12。在一些實施例中，閘極PO1及PO3及電導體MD3電連接至相同供應電壓。在一些實施例中，如圖4中所展示，金屬構件M12超過電晶體121之單元邊緣。在一些實施例中，主動區域OD1跨電晶體121及電晶體123延伸而不由隔離虛設閘極切割。在一些實施例中，主動區域OD1至少在閘極PO1與PO5之間連續延伸。
在一些實施例中，半導體裝置100d進一步包含一連接構件MP2。連接構件MP2放置於電晶體122中且經組態以電連接閘極PO3及電導體MD3以輔助延長主動區域OD2之長度。在一些實施例中，連接構件MP2放置於金屬構件M16及閘極PO3之頂面上方且與其接觸。在一些實施例中，主動區域OD2跨電晶體122及124延伸。例如，主動區域OD2至少在閘極PO1與PO5之間連續延伸。在本實施例中，主動區域可經延長且可藉由形成一連接器構件(例如連接構件MP1或MP2)來跨兩個鄰接單元連續延伸。因此，可提高半導體裝置100d之效能。
在一些其他實施例中，電晶體121中之連接構件MP1放置於金屬構件M13上方且電連接至金屬構件M13以實現自動佈局佈線(APR)靈活性。在本實施例中，金屬構件M13超過單元邊緣。類似地，在一些其他實施例中，電晶體122中之連接構件MP2放置於金屬構件M15上方且電連接至金屬構件M15以實現APR靈活性。在本實施例中，金屬構件M15超過單元邊緣。當藉由使用連接構件MP1或MP2來鄰接多個單元時，不同金屬構件可用於電連接至連接構件以提高佈局設計之靈活性。
圖5繪示根據本發明之一些實施例之一半導體裝置100e之一佈局之一示意圖。半導體裝置100e可類似於半導體裝置100d，只是半導體裝置100e進一步包含隔離虛設閘極IDG4、IDG5及IDG6。
在一些實施例中，隔離虛設閘極IDG4放置於單元111之單元邊緣上且沿Y方向對準至閘極PO1。在一些實施例中，隔離虛設閘極IDG4放置於電晶體122中。在一些實施例中，隔離虛設閘極IDG5放置於單元111及112之單元邊界上且沿Y方向對準至閘極PO3。隔離虛設閘極IDG5經組態以電隔離電晶體122及124。在一些實施例中，隔離虛設閘極IDG6放置於單元112之單元邊緣上且沿Y方向對準至閘極PO5。在一些實施例中，隔離虛設閘極IDG6放置於電晶體124中。隔離虛設閘極IDG4、IDG5及IDG6將電晶體122及124之主動區域切割成主動區域OD2及OD3。
主動區域OD3在X方向上對準至主動區域OD2且放置於電晶體124內。在一些實施例中，主動區域OD3藉由隔離虛設閘極IDG5與主動區域OD2分離。在一些實施例中，電晶體122之主動區域OD2連續延伸於隔離虛設閘極IDG4與IDG5之間，而主動區域OD3連續延伸於隔離虛設閘極IDG5與IDG6之間。
如圖5中所展示，在電晶體121中，閘極PO3透過連接構件MP1電連接至電導體MD3。在一些實施例中，電導體MD3透過金屬構件M13、通路VG2及VC1電連接至閘極PO1。閘極PO1、PO3及電導體MD3電連接至相同供應電壓。因此，主動區域OD1跨電晶體121及123連續延伸，而電晶體122及124中之主動區域被分成主動區域OD2及OD3。在一些實施例中，主動區域OD2之長度L2小於主動區域OD1之長度L1。在一些實施例中，主動區域OD3之長度L3小於主動區域OD1之長度L1。在一些實施例中，長度L2及L3之總和比長度L1小隔離虛設閘極IDG5之寬度之一差。
在一些實施例中，P型FET (例如電晶體121及電晶體123)及N型FET (例如電晶體122及電晶體124)趨於具有不同長度之主動區域以控制載子之遷移率。在圖5中所展示之實施例中，主動區域OD1經延長以跨電晶體121及電晶體123連續延伸，而主動區域OD2及OD3之各者相對於主動區域OD1具有一較小長度。因此，可提高半導體裝置100e之效能。
在一些其他實施例中，隔離虛設閘極IDG4、IDG5及IDG6放置於電晶體121及123中。在本實施例中，電晶體121及123之主動區域分成兩個區段，而電晶體122及124中之主動區域經延長且跨電晶體122及124連續延伸。
圖6繪示根據本發明之一些實施例之一半導體裝置100f之一佈局之一示意圖。半導體裝置100f可類似於半導體裝置100e，只是半導體裝置100f包含隔離虛設閘極IDG1及IDG2。
在一些實施例中，隔離虛設閘極IDGl放置於單元111之單元邊緣上且跨電晶體121及122延伸。在一些實施例中，隔離虛設閘極IDG2放置於單元112之單元邊緣上且跨電晶體123及124延伸。閘極PO2藉由連接構件MP1電連接至電導體MD2。在本實施例中，主動區域OD1連續延伸於隔離虛設閘極IDG1與隔離IDG2之間且終止於隔離虛設閘極IDG1之右側及隔離虛設閘極IDG2之左側。
在一些實施例中，P型FET (例如電晶體121及電晶體123)及N型FET (例如電晶體122及電晶體124)趨於具有不同長度之主動區域以控制載子之遷移率。在圖6中所展示之實施例中，主動區域OD1經延長以跨電晶體121及電晶體123連續延伸，而主動區域OD2及OD3之各者相對於主動區域OD1具有一較小長度。因此，可提高半導體裝置100f之效能。
圖7繪示根據本發明之一些實施例之一半導體裝置100g之一佈局之一示意圖。應注意，為簡潔起見，省略單元112，且單元112可具有類似於或相同於圖5或圖6中所繪示之佈局之一佈局。單元112之佈局不意欲限制本揭露。
在一些實施例中，閘極PO1及PO3放置於單元111之單元邊緣上。在一些實施例中，在電晶體121中，閘極PO3藉由連接構件MP1電連接至電導體MD3。在一些實施例中，在電晶體121中，電導體MD3透過金屬構件M12、通路VG2及VE電連接至閘極PO1。在本實施例中，在電晶體121中，閘極PO1、PO3及MD3電連接至相同供應電壓。在本實施例中，主動區域OD1可至少在閘極PO1與PO3之間連續延伸且可延伸至其他鄰接單元(圖中未展示)。因此，主動區域OD1之長度延長。
在一些實施例中，在電晶體122中，閘極PO3藉由連接構件MP2電連接至電導體MD3。在一些實施例中，在電晶體122中，電導體MD3藉由金屬構件M16、通路VG3及VE電連接至閘極PO1。在本實施例中，在電晶體122中，閘極PO1、PO3及MD3電連接至相同供應電壓。在本實施例中，主動區域OD2至少在閘極PO1與PO3之間連續延伸且延伸至其他鄰接單元(圖中未展示)。因此，主動區域OD2之長度延長。
圖8繪示根據本發明之一些實施例之一半導體裝置100h之一佈局之一示意圖。半導體裝置100h可類似於半導體裝置100g，只是閘極PO3與電導體MD3電隔離。
在一些實施例中，在電晶體121中，閘極PO3係一浮動閘極或不電連接至一供應電壓。在一些實施例中，在電晶體121中，電導體MD3藉由金屬構件M13、通路VC1及VG2電連接至閘極PO1。在本實施例中，主動區域OD1可至少在閘極PO1與PO3之間連續延伸且可延伸至其他鄰接單元(圖中未展示)。因此，主動區域OD1之長度延長。
在一些實施例中，在電晶體122中，閘極PO3係一浮動閘極或不電連接至一供應電壓。在一些實施例中，在電晶體122中，電導體MD3藉由金屬構件M15、通路VC2及VG3電連接至閘極PO1。在本實施例中，主動區域OD2可至少在閘極PO1與PO3之間連續延伸且可延伸至其他鄰接單元(圖中未展示)。因此，主動區域OD2之長度延長。
圖9繪示根據本發明之一些實施例之一半導體裝置100i之一佈局之一示意圖。半導體裝置100i可類似於半導體裝置100h，只是半導體裝置100i包含隔離虛設閘極IDG4及IDG5。
在一些實施例中，隔離虛設閘極IDG4及IDG5放置於單元111之單元邊緣上。在一些實施例中，隔離虛設閘極IDG4及IDG5放置於電晶體122中。在本實施例中，主動區域OD1可至少在閘極PO1與PO3之間連續延伸且可延伸至其他鄰接單元(圖中未展示)。因此，主動區域OD1之長度延長。在本實施例中，主動區域OD2終止於隔離虛設閘極IDG4及隔離虛設閘極IDG5。因此，主動區域OD1及OD2具有不同長度。
圖10繪示根據本發明之一些實施例之一半導體裝置100j之一佈局之一示意圖。半導體裝置100j可類似於半導體裝置100a，只是電導體MD1及MD3放置於單元111之單元邊緣上。
在一些實施例中，在電晶體121中，電導體MD1透過金屬構件M11、通路VD1及VD3電連接至電導體MD3。閘極PO1透過金屬構件M13、通路VC1及VG2電連接至電導體MD3。在本實施例中，在電晶體121中，電導體MD1、MD3及閘極PO1電連接至相同供應電壓。在本實施例中，主動區域OD1可至少在電導體MD1與MD3之間連續延伸且可延伸至其他鄰接單元(圖中未展示)。因此，主動區域OD1之長度延長。
在本實施例中，隔離虛設閘極IDG4放置於電晶體122中。主動區域OD2終止於隔離虛設閘極IDG4之右側。因此，主動區域OD1及OD2在單元111中具有不同長度。
圖11繪示根據本發明之一些實施例之一半導體裝置100k之一佈局之一示意圖。半導體裝置100k可類似於半導體裝置100j，只是半導體裝置100k進一步包含連接構件MP1。
在一些實施例中，連接構件MPl電連接電導體MDl及閘極PO1。在一些實施例中，在電晶體121中，電導體MD1、MD3及閘極PO1可電連接至相同供應電壓。在本實施例中，主動區域OD1可至少在電導體MD1與MD3之間連續延伸且可延伸至其他鄰接單元(圖中未展示)。因此，可延長主動區域OD1之長度。主動區域OD2終止於隔離虛設閘極IDG4之右側。因此，主動區域OD1及OD2在單元111中具有不同長度。
圖12繪示根據本發明之一些實施例之一半導體裝置100l之一佈局之一示意圖。半導體裝置100l可類似於半導體裝置100k，只是半導體裝置100l進一步包含閘極PO3、電導體MD4及隔離虛設閘極IDG5。
在一些實施例中，電導體MDl及MD4放置於單元111之單元邊緣上。在一些實施例中，電導體MD3透過通路VD1、VD3及金屬構件M11電連接至電導體MD4。在一些實施例中，電導體MD3透過通路VC1、VG2及金屬構件M13電連接至閘極PO1。在一些實施例中，在電晶體121中，電導體MD3、MD4及閘極PO1電連接至相同供應電壓。在本實施例中，主動區域OD1可至少在電導體MD1與MD4之間連續延伸且進一步連續延伸至其他鄰接單元(圖中未展示)。
在本實施例中，隔離虛設閘極IDG5放置於電晶體122中。在一些實施例中，主動區域OD2可連續延伸於隔離虛設閘極IDG4與IDG5之間且終止於隔離虛設閘極IDG4及IDG5。因此，主動區域OD1及OD2具有不同長度。
圖13繪示根據本發明之一些實施例之一半導體裝置100m之一佈局之一示意圖。半導體裝置100m可類似於半導體裝置100l，只是半導體裝置100m包含閘極PO4。
在一些實施例中，電導體MD1及閘極PO4放置於單元111之單元邊緣上。在一些實施例中，閘極PO4係一浮動閘極或不電連接至一供應電壓。在一些實施例中，在電晶體121中，電導體MD1、MD3及MD4透過金屬構件M11、通路VD1、VD3及VD5彼此電連接。在一些實施例中，在電晶體121中，電導體MD1藉由連接構件MP1電連接至閘極PO1。在一些實施例中，在電晶體121中，電導體MD4藉由一連接構件MP3電連接至閘極PO3。在本實施例中，在電晶體121中，電導體MD1、MD3及MD4以及閘極PO1及PO3電連接至相同供應電壓。在本實施例中，主動區域OD1可至少在電導體MD1與閘極PO4之間連續延伸且進一步連續延伸至其他鄰接單元(圖中未展示)。在本實施例中，主動區域OD2可連續延伸於隔離虛設閘極IDG4與IDG5之間且終止於隔離虛設閘極IDG4及IDG5。因此，主動區域OD1及OD2具有不同長度。
圖14A係繪示根據本發明之各種態樣之用於製造一半導體裝置之一方法1400的一流程圖。
圖14A包含區塊1402至1412。在區塊1402中，形成在一第一方向上延伸之第一主動區域及第二主動區域。在一第一方向上延伸之第一主動區域及第二主動區域之實例包含平行於X軸延伸之圖6A之對應主動區域OD1及OD2或其類似者。流程自區塊1402進行至區塊1404。
在區塊1404中，使第一主動區域及第二主動區域之部分摻雜以形成對應第一電晶體區域及第二電晶體區域。經摻雜以形成對應第一電晶體區域及第二電晶體區域之第一主動區域及第二主動區域之部分之實例包含圖6A之對應主動區域OD1及OD2中之S/D構件151 (參閱圖3A或其類似者)之例項或其類似者。流程自區塊1404進行至區塊1406。
在區塊1406中，形成在垂直於第一方向之一第二方向上延伸之第一閘極電極、第二閘極電極、第三閘極電極、第四閘極電極及第五閘極電極，第二閘極電極位於第一閘極電極與第三閘極電極之間，第四閘極電極位於第三閘極電極與第五閘極電極之間，且第一閘極電極至第五閘極電極對應地位於對應第一主動區域及第二主動區域之第一電晶體區域及第二電晶體區域上方。在一第二方向上延伸之第一閘極電極、第二閘極電極、第三閘極電極、第四閘極電極及第五閘極電極之實例對應地包含作為隔離虛設閘極IDG1、閘極PO1、閘極PO2、閘極PO3之前體之閘極電極、作為圖6中之隔離虛設閘極IDG2之前體之閘極電極或其類似者。在圖6中，應注意，閘極PO2位於隔離虛設閘極IDG1之閘極前體與閘極PO2之間，且閘極PO3位於閘極PO2與隔離虛設閘極IDG2之閘極前體之間。流程自區塊1406進行至區塊1408。
在區塊1408中，用對應隔離虛設閘極選擇性替換一些閘極電極之至少部分。用對應隔離虛設閘極選擇性替換一些閘極電極之至少部分之實例對應地包含隔離虛設閘極IDG1之整個閘極前體、閘極PO2之一部分及圖6中之隔離虛設閘極IDG2之整個閘極前體或其類似者。區塊1408包含區塊1410至1412。
在區塊1410中，用對應第一隔離虛設閘極及第二隔離虛設閘極替換第一閘極電極及第五閘極電極。用對應第一隔離虛設閘極及第二隔離虛設閘極替換第一閘極電極及第五閘極電極之實例對應地包含圖6中之隔離虛設閘極IDG1之整個閘極前體及隔離虛設閘極IDG2之整個閘極前體或其類似者。流程自區塊1410進行至區塊1412。
在區塊1412中，用一第三隔離虛設閘極替換上覆於第二主動區域之第三閘極之一第一部分以導致第三閘極之一第二部分保留於第一主動區域上方，且第三隔離虛設閘極與第三閘極之第二部分對準。用一第三隔離虛設閘極替換上覆於第二主動區域之第三閘極之一第一部分之一實例係主動區域OD2上方之閘極PO2之部分，其經替換以導致圖6中之隔離虛設閘極IDG5或其類似者。在圖6中，應注意，隔離虛設閘極IDG5與閘極PO1之剩餘部分對準。
圖14B係根據一些實施例之製造一半導體裝置之一方法1420之一流程圖。
根據一些實施例，方法1420可(例如)使用EDA系統1500 (圖15，下文討論)及一積體電路(IC)、製造系統1600 (圖16，下文討論)實施。可根據方法1420製造之一半導體裝置之實例包含本文中所揭露之半導體裝置、對應於本文中所揭露之各種佈局圖之半導體裝置或其類似者。
在圖14B中，方法1420包含區塊1422至1424。在區塊1422中，產生一佈局圖，其尤其包含本文中所揭露之佈局圖之一或多者，例如由圖12之方法1200產生之一佈局圖或其類似者。根據一些實施例，區塊1422可(例如)使用EDA系統1500 (圖15，下文討論)實施。流程自區塊1422進行至區塊1424。
在區塊1424中，基於佈局圖，進行以下之至少一者：(A)進行一或多次光微影曝光；或(b)製作一或多個半導體遮罩；或(C)製作一半導體裝置之一層中之一或多個組件。參閱下文圖16中IC製造系統1600之以下討論。
圖15係根據一些實施例之一電子設計自動化(EDA)系統1500之一方塊圖。
在一些實施例中，EDA系統1500包含一APR系統。根據一些實施例，圖14B之流程圖1400之方法(例如)使用EDA系統1500實施。
在一些實施例中，EDA系統1500係包含一硬體處理器1502及一非暫時性電腦可讀儲存媒體1504之一通用運算裝置。儲存媒體1504尤其編碼有(即，儲存)電腦程式碼1506，即，一組可執行指令。由硬體處理器1502執行指令1506 (至少部分)表示根據一或多個實施例(下文中提及之程序及/或方法)實施(例如)圖12至圖14之方法之一部分或全部之一EDA工具。
處理器1502經由一匯流排1508電耦合至電腦可讀儲存媒體1504。處理器1502藉由匯流排1508進一步電耦合至一I/O介面1510。一網路介面1512經由匯流排1508進一步電連接至處理器1502。網路介面1512連接至一網路1514，使得處理器1502及電腦可讀儲存媒體1504能夠經由網路1514連接至外部元件。處理器1502經組態以執行編碼於電腦可讀儲存媒體1504中之電腦程式碼1506以引起系統1500可用於執行所提及之程序及/或方法之一部分或全部。在一或多個實施例中，處理器1502係一中央處理單元(CPU)、一多處理器、一分佈式處理系統、一專用積體電路(ASIC)及/或一適合處理單元。
在一或多個實施例中，電腦可讀儲存媒體1504係一電子、磁性、光學、電磁、紅外及/或半導體系統(或設備或裝置)。例如，電腦可讀儲存媒體1504包含一半導體或固態記憶體、一磁帶、一可抽換電腦磁片、一隨機存取記憶體(RAM)、一唯讀記憶體(ROM)、一硬磁碟及/或一光碟。在使用光碟之一或多個實施例中，電腦可讀儲存媒體1504包含一光碟唯讀記憶體(CD-ROM)、一讀/寫光碟(CD-R/W)及/或一數位視訊光碟(DVD)。
在一或多個實施例中，儲存媒體1504儲存經組態以引起系統1500 (其中此執行(至少部分)表示EDA工具)可用於執行所提及之程序及/或方法之一部分或全部之電腦程式碼1506。在一或多個實施例中，儲存媒體1504進一步儲存促進執行所提及之程序及/或方法之一部分或全部之資訊。在一或多個實施例中，儲存媒體1504儲存包含諸如本文中所揭露之標準單元之標準單元庫1507。
EDA系統1500包含I/O介面1510。I/O介面1510耦合至外部電路系統。在一或多個實施例中，I/O介面1510包含用於將資訊及命令傳送至處理器1502之一鍵盤、小鍵盤、滑鼠、軌跡球、軌跡墊、觸控螢幕及/或遊標方向鍵。
EDA系統1500進一步包含耦合至處理器1502之網路介面1512。網路介面1512允許系統1500與連接一或多個其他電腦系統之網路1514通信。網路介面1512包含無線網路介面(諸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA)或有線網路介面(諸如ETHERNET、USB或IEEE-1364)。在一或多個實施例中，所提及之程序及/或方法之一部分或全部在兩個或更多個系統1500中實施。
系統1500經組態以透過I/O介面1510接收資訊。透過I/O介面1510接收之資訊包含指令、資料、設計規則、標準單元庫及/或用於由處理器1502處理之其他參數之一或多者。資訊經由匯流排1508傳送至處理器1502。EDA系統1500經組態以透過I/O介面1510接收與一UI相關之資訊。資訊作為使用者介面(UI) 1542儲存於電腦可讀媒體1504中。
在一些實施例中，所提及之程序及/或方法之一部分或全部經實施為由一處理器執行之一獨立軟體應用程式。在一些實施例中，所提及之程序及/或方法之一部分或全部經實施為作為一額外軟體應用程式之一部分之一軟體應用程式。在一些實施例中，所提及之程序及/或方法之一部分或全部經實施為一軟體應用程式之一插件。在一些實施例中，所提及之程序及/或方法之至少一者經實施為作為一EDA工具之一部分之一軟體應用程式。在一些實施例中，所提及之程序及/或方法之一部分或全部經實施為由EDA系統1500使用之一軟體應用程式。在一些實施例中，包含標準單元之一佈局使用諸如購自CADENCE DESIGN SYSTEMS公司之VIRTUOSO®或另一適合佈局產生工具之一工具產生。
在一些實施例中，程序經實現為儲存於一非暫時性電腦可讀記錄媒體中之一程式之功能。一非暫時性電腦可讀記錄媒體之實例包含(但不限於)外部/可抽換及/或內部/內建儲存或記憶體單元，例如一光碟(諸如一DVD)、一磁碟(諸如一硬碟)、一半導體記憶體(諸如一ROM、一RAM、一記憶卡)及其類似者之一或多者。
圖16係根據一些實施例之一積體電路(IC)製造系統1600及與其相關聯之一IC製造流程之一方塊圖。在一些實施例中，圖16之系統1600用於實施圖14B之區塊1424。
在圖16中，IC製造系統1600包含在與製造一IC裝置1660相關之設計、開發及製造週期及/或服務中彼此交互之實體，諸如一設計室1620、一遮罩室1630及一IC製造商/製作商(「晶圓廠」) 1640。系統1600中之實體由一通信網路連接。在一些實施例中，通信網路係一單一網路。在一些實施例中，通信網路係各種不同網路，例如內部網路及網際網路。通信網路包含有線及/或無線通信通道。各實體與一或多個其他實體交互且向一或多個其他實體提供服務及/或自一或多個其他實體接收服務。在一些實施例中，設計室1620、遮罩室1630及IC晶圓廠1640之兩者或更多者由一單一較大公司擁有。在一些實施例中，設計室1620、遮罩室1630及IC晶圓廠1640之兩者或更多者共存於一共用設施中且使用共用資源。
設計室(或設計團隊) 1620產生一IC設計佈局1622。IC設計佈局1622包含針對一IC裝置1660設計之各種幾何圖案。幾何圖案對應於構成待製作之IC裝置1660之各種組件之金屬、氧化物或半導體層之圖案。各種層組合以形成各種IC構件。例如，IC設計佈局1622之一部分包含形成於一半導體基板(諸如一矽晶圓)中之各種IC構件(諸如一主動區域、閘極電極、源極及汲極、一層間互連之金屬線或通路及用於接合墊之開口)及放置於半導體基板上之各種材料層。設計室1620實施一適當設計程序以形成IC設計佈局1622。設計程序包含邏輯設計、實體設計或佈局佈線之一或多者。IC設計佈局1622呈現於具有幾何圖案資訊之一或多個資料檔案中。例如，IC設計佈局1622以一GDSII檔案格式或DFII檔案格式表示。
遮罩室1630包含資料準備1632及遮罩製作1634。遮罩室1630使用IC設計佈局1622來製造一或多個遮罩以用於根據IC設計佈局1622製作IC裝置1660之各種層。遮罩室1630執行遮罩資料準備1632，其中將IC設計佈局1622轉化成一代表性資料檔案(「RDF」)。遮罩資料準備1632將RDF供應至遮罩製作1634。遮罩製作1634包含一遮罩寫入器。一遮罩寫入器將RDF轉換成一基板上之一影像，諸如一遮罩(倍縮光罩)或一半導體晶圓。設計佈局由遮罩資料準備1632操縱以符合遮罩寫入器之特定特性及/或IC晶圓廠1640之要求。在圖16中，遮罩資料準備1632、遮罩製作1634及遮罩1645經繪示為單獨元件。在一些實施例中，遮罩資料準備1632及遮罩製作1634統稱為遮罩資料準備。
在一些實施例中，遮罩資料準備1632包含光學近接校正(OPC)，其使用微影增強技術來補償影像誤差，諸如可源於繞射、干涉、其他程序效應及其類似者之誤差。OPC調整IC設計佈局1622。在一些實施例中，遮罩資料準備1632進一步包含解析度增強技術(RET)，諸如離軸照明、亞解析度輔助構件、相移遮罩、其他適合技術及其類似者或其等之組合。在一些實施例中，進一步使用逆微影技術(ILT)，其將OPC視為一逆成像問題。
在一些實施例中，遮罩資料準備1632包含一遮罩規則檢查器(MRC)，其用含有某些幾何及/或連接性約束之一組遮罩創建規則檢查已經歷OPC程序之IC設計佈局以確保足夠裕度、考量半導體製程之可變性及其類似者。在一些實施例中，MRC修改IC設計佈局以補償遮罩製作1634期間之限制，其可解除由OPC執行之部分修改以滿足遮罩創建規則。
在一些實施例中，遮罩資料準備1632包含微影程序檢查(LPC)，其模擬將由IC晶圓廠1640實施以製作IC裝置1660之處理。LPC基於IC設計佈局1622模擬此處理以創建一模擬製造裝置，諸如IC裝置1660。LPC模擬中之處理參數可包含與IC製造週期之各種程序相關聯之參數、與用於製造IC之工具相關之參數及/或製程之其他態樣。LPC考量各種因數，諸如空中影像對比、焦深(「DOF」)、遮罩誤差放大因數(「MEEF」)、其他適合因數及其類似者或其等之組合。在一些實施例中，在LPC創建一模擬製造裝置之後，若模擬裝置形狀不夠接近以無法滿足設計規則，則重複OPC及/或MRC以進一步細化IC設計佈局1622。
應理解，為清楚起見，已簡化遮罩資料準備1632之上述描述。在一些實施例中，資料準備1632包含額外特徵(諸如一邏輯運算(LOP))以根據製造規則修改IC設計佈局。另外，在資料準備1632期間應用於IC設計佈局1622之程序可依各種不同順序執行。
在遮罩資料準備1632之後且在遮罩製作1634期間，基於經修改IC設計佈局製作一遮罩1645或一遮罩群組。在一些實施例中，一電子束(e束)或多個電子束之一機構用於基於經修改IC設計佈局在一遮罩(光罩或倍縮光罩)上形成一圖案。遮罩以各種技術形成。在一些實施例中，遮罩使用二元技術形成。在一些實施例中，一遮罩圖案包含不透明區域及透明區域。用於曝露已塗佈於一晶圓上之影像敏感材料層(例如光阻劑)之一輻射束(諸如紫外光(UV)束)由不透明區域阻擋且透射穿過透明區域。在一個實例中，二元遮罩包含一透明基板(例如熔融石英)及塗佈於遮罩之不透明區域中之一不透明材料(例如鉻)。在另一實例中，遮罩使用一相移技術形成。在相移遮罩(PSM)中，形成於遮罩上之圖案中之各種特徵經組態以具有適當相位差以提高解析度及成像品質。在各種實例中，相移遮罩係一衰減式PSM或交替式PSM。由遮罩製作1634產生之(若干)遮罩用於各種程序中。例如，此一(些)遮罩用於在一離子植入程序中在半導體晶圓中形成各種摻雜區域、在一蝕刻程序中在半導體晶圓中形成各種蝕刻區域及/或用於其他適合程序中。
IC晶圓廠1640係一IC製作企業，其包含用於製作各種不同IC產品之一或多個製造設施。例如，IC晶圓廠1640可包含一或多個製作工具1641。在一些實施例中，IC晶圓廠1640係一半導體晶圓代工廠。例如，一製造設施可用於複數個IC產品之前端製作(前段製程(FEOL)製作)，而一第二製造設施可提供用於IC產品互連及封裝之後段製作(後段製程(BEOL)製作)，且一第三製造設施可提供晶圓代工企業之其他服務。
IC晶圓廠1640使用由遮罩室1630製作之遮罩(或若干遮罩)來製作IC裝置1660。因此，IC晶圓廠1640至少間接使用IC設計佈局1622來製作IC裝置1660。在一些實施例中，一半導體晶圓1642由IC晶圓廠1640使用遮罩(或若干遮罩)製作以形成IC裝置1660。半導體晶圓1642包含其上形成有材料層之一矽基板或其他適當基板。半導體晶圓進一步包含各種摻雜區域、隔離虛設構件、多級互連及其類似者之一或多者(在隨後製造步驟中形成)。
關於一積體電路(IC)製造系統(例如圖16之系統1600)及與其相關聯之一IC製造流程之細節見於例如以下中：2016年2月9日授權之美國專利第9,256,709號、2015年10月1日公開之美國預授權公開案第20150278429號、2014年2月6日公開之美國預授權公開案第20140040838號及2007年8月21日授權之美國專利第7,260,442號，其等各者之全文以引用方式併入本文中。
本發明之一些實施例提供一種半導體裝置。該半導體裝置包含沿一第一方向延伸之一第一隔離虛設閘極。該半導體裝置亦包含沿該第一方向延伸之一第二隔離虛設閘極。該半導體裝置進一步包含沿該第一方向延伸且位於該第一隔離虛設閘極與該第二隔離虛設閘極之間的一第一閘極。該半導體裝置包含沿該第一方向延伸之一第二閘極，該第二閘極相對於垂直於該第一方向之一第二方向位於該第一隔離虛設閘極與該第二隔離虛設閘極之間。該半導體裝置亦包含在該第二方向上延伸於該第一隔離虛設閘極與該第二隔離虛設閘極之間的一第一主動區域。該半導體裝置進一步包含一第二主動區域。該第一主動區域在該第二方向上具有一第一長度，且該第二主動區域在該第二方向上具有不同於該第一長度之一第二長度。
本發明之一些實施例提供一種半導體裝置。該半導體裝置包含沿一第一方向延伸且沿不同於該第一方向之一第二方向配置之一第一閘極、一第二閘極及一第三閘極，該第二閘極位於該第一閘極與該第三閘極之間。該半導體裝置亦包含沿該第一方向延伸且在該第一方向上對準至該第二閘極之一第一隔離虛設閘極。該半導體裝置進一步包含沿該第二方向延伸且延伸於該第一閘極與該第三閘極之間的一第一主動區域。另外，該半導體裝置包含沿該第二方向延伸且延伸於該第一閘極與該第一隔離虛設閘極之間的一第二主動區域。
在一些實施例中，一種(製造一半導體裝置之)方法包含：形成在一第一方向上延伸之第一主動區域及第二主動區域；使該第一主動區域及該第二主動區域之部分摻雜以形成對應第一電晶體區域及第二電晶體區域；形成在垂直於該第一方向之一第二方向上延伸之第一閘極電極、第二閘極電極、第三閘極電極、第四閘極電極及第五閘極電極，該第二閘極電極位於該第一閘極電極與該第三閘極電極之間，該第四閘極電極位於該第三閘極電極與該第五閘極電極之間，且該第一閘極電極至該第五閘極電極對應地位於該對應第一主動區域及第二主動區域之該第一電晶體區域及該第二電晶體區域上方；及用對應隔離虛設閘極選擇性替換一些該等閘極電極之至少部分，該選擇性替換包含用對應第一隔離虛設閘極及第二隔離虛設閘極替換該第一閘極電極及該第五閘極電極及用一第三隔離虛設閘極替換上覆於該第二主動區域之該第三閘極之一第一部分以導致該第三閘極之一第二部分保留於該第一主動區域上方，且該第三隔離虛設閘極與該第三閘極之該第二部分對準。在一些實施例中，替換該第三閘極之一第一部分進一步導致以下：該第二閘極之一第一部分上覆於該第二主動區域且位於該第一隔離虛設閘極與該第三隔離虛設閘極之間；且該第二閘極之一第二部分上覆於該第一主動區域且位於該第一隔離虛設閘極與該第二閘極之間。
上文已概述若干實施例之結構，使得熟習技術者可較佳理解本發明之態樣。熟習技術者應瞭解，其可易於將本揭露用作用於設計或修改其他程序及結構以實施相同目的及/或達成本文中所引入之實施例之相同優點的一基礎。熟習技術者亦應意識到，此等等效建構不應背離本發明之精神及範疇，且其可在不背離本發明之精神及範疇的情況下對本文作出各種改變、取代及更改。
100a:半導體裝置/單元 100b:半導體裝置 100c:半導體裝置/單元 100d:半導體裝置 100e:半導體裝置 100f:半導體裝置 100g:半導體裝置 100h:半導體裝置 100i:半導體裝置 100j:半導體裝置 100k:半導體裝置 100l:半導體裝置 100m:半導體裝置 111:單元 112:單元 121:電晶體 122:電晶體 123:電晶體 124:電晶體 140:基板 151:源極/汲極(S/D)構件 1400:方法 1402至1412:區塊 1420:方法 1422至1424:區塊 1500:電子設計自動化(EDA)系統 1502:處理器 1504:儲存媒體 1506:電腦程式碼/指令 1507:庫 1508:匯流排 1510:I/O介面 1512:網路介面 1514:網路 1600:積體電路(IC)製造系統 1620:設計室 1622:IC設計佈局 1630:遮罩室 1632:遮罩資料準備 1634:遮罩製作 1640:IC製造商/製作商/IC晶圓廠 1641:製作工具 1642:半導體晶圓 1645:遮罩 1660:IC裝置 D1:節距 IDG1:隔離虛設閘極 IDG2:隔離虛設閘極 IDG3:隔離虛設閘極 IDG4:隔離虛設閘極 IDG5:隔離虛設閘極 IDG6:隔離虛設閘極 L1:長度 L2:長度 L3:功能長度 L4:虛設長度 M0:零金屬層 M1:第一金屬層 M11:金屬構件 M12:金屬構件 M13:金屬構件 M14:金屬構件 M15:金屬構件 M16:金屬構件 M17:金屬構件 M21:金屬構件 M22:金屬構件 MD1:電導體 MD2:電導體 MD3:電導體 MD4:電導體 MD5:電導體 MP1:連接構件 MP2:連接構件 MP3:連接構件 OD1:主動區域 OD2:主動區域 OD3:主動區域 PO1:閘極 PO2:閘極 PO3:閘極 PO4:閘極 PO5:閘極 VC1:通路 VC2:通路 VD1:通路 VD2:通路 VD3:通路 VD4:通路 VD5:通路 VD6:通路 VE:通路 VG1:通路 VG2:通路 VG3:通路 VS1:通路 VS2:通路 VT1:通路 VT2:通路 VT3:通路 W1:寬度
自結合附圖來閱讀之以下[實施方式]最佳理解本發明之實施例之態樣。應注意，根據行業標準做法，各種結構未按比例繪製。事實上，為使討論清楚，可任意增大或減小各種結構之尺寸。
圖1繪示根據本發明之一些實施例之一半導體裝置之一佈局之一示意圖。
圖1A繪示根據本發明之一些實施例之一半導體裝置之一剖面圖。
圖1B繪示根據本發明之一些實施例之一半導體裝置之一剖面圖。
圖1C繪示根據本發明之一些實施例之一半導體裝置之一剖面圖。
圖2繪示根據本發明之一些實施例之一半導體裝置之一佈局之一示意圖。
圖3繪示根據本發明之一些實施例之一半導體裝置之一佈局之一示意圖。
圖3A繪示根據本發明之一些實施例之一半導體裝置之一剖面圖。
圖4繪示根據本發明之一些實施例之一半導體裝置之一佈局之一示意圖。
圖4A繪示根據本發明之一些實施例之一半導體裝置之一剖面圖。
圖5繪示根據本發明之一些實施例之一半導體裝置之一佈局之一示意圖。
圖6繪示根據本發明之一些實施例之一半導體裝置之一佈局之一示意圖。
圖7繪示根據本發明之一些實施例之一半導體裝置之一佈局之一示意圖。
圖8繪示根據本發明之一些實施例之一半導體裝置之一佈局之一示意圖。
圖9繪示根據本發明之一些實施例之一半導體裝置之一佈局之一示意圖。
圖10繪示根據本發明之一些實施例之一半導體裝置之一佈局之一示意圖。
圖11繪示根據本發明之一些實施例之一半導體裝置之一佈局之一示意圖。
圖12繪示根據本發明之一些實施例之一半導體裝置之一佈局之一示意圖。
圖13繪示根據本發明之一些實施例之一半導體裝置之一佈局之一示意圖。
圖14A係繪示根據本發明之一些實施例之用於製造一半導體裝置之一方法的一流程圖。
圖14B係根據本發明之一些實施例之用於製造一半導體裝置之一方法之一流程圖。
圖15係根據本發明之一些實施例之一系統之一方塊圖。
圖16係根據本發明之一些實施例之一系統之一方塊圖。
100a:半導體裝置/單元
111:單元
121:電晶體
122:電晶體
IDG1:隔離虛設閘極
IDG2:隔離虛設閘極
L1:長度
L2:長度
L3:功能長度
L4:虛設長度
M11:金屬構件
M12:金屬構件
M13:金屬構件
M14:金屬構件
M15:金屬構件
M16:金屬構件
M17:金屬構件
M21:金屬構件
M22:金屬構件
MD1:電導體
MD2:電導體
MD3:電導體
OD1:主動區域
OD2:主動區域
PO1:閘極
PO2:閘極
VD1:通路
VD2:通路
VD3:通路
VD4:通路
VG1:通路
VS1:通路
VS2:通路
VT1:通路
VT2:通路
VT3:通路

Claims (10)

  1. 一種一半導體裝置之單元區域，該單元區域包括：一第一隔離虛設閘極，其沿一第一方向延伸；一第二隔離虛設閘極，其沿該第一方向延伸；一第一閘極，其沿該第一方向延伸且位於該第一隔離虛設閘極(IDG1)與該第二隔離虛設閘極之間；一第二閘極，其沿該第一方向延伸，該第二閘極相對於垂直於該第一方向之一第二方向位於該第一隔離虛設閘極與該第二隔離虛設閘極之間；一第一主動區域，其在該第二方向上延伸於該第一隔離虛設閘極與該第二隔離虛設閘極之間；及一第二主動區域；且其中：該第一主動區域在該第二方向上具有一第一長度；且該第二主動區域在該第二方向上具有不同於該第一長度之一第二長度。
  2. 如請求項1之單元區域，其進一步包括：一第三隔離虛設閘極，其沿該第一方向延伸；且其中：該第三隔離虛設閘極相對於該第一方向對準至該第二閘極。
  3. 如請求項2之單元區域，其中：該第二主動區域連續延伸於該第一隔離虛設閘極與該第三隔離虛設閘極之間。
  4. 如請求項3之單元區域，其進一步包括：一第三主動區域，其連續延伸於該第二隔離虛設閘極與該第三隔離虛設閘極之間。
  5. 如請求項4之單元區域，其中該第三主動區域具有一第三長度，且該第二長度及該第三長度之一總和小於該第一長度。
  6. 一種半導體裝置，其包括：一第一閘極、一第二閘極及一第三閘極，其等沿一第一方向延伸且沿不同於該第一方向之一第二方向配置，該第二閘極位於該第一閘極與該第三閘極之間；一第一隔離虛設閘極，其沿該第一方向延伸且在該第一方向上對準至該第二閘極；一第一主動區域，其沿該第二方向延伸且連續延伸於該第一閘極與該第三閘極之間；及一第二主動區域，其沿該第二方向延伸且連續延伸於該第一閘極與該第一隔離虛設閘極之間。
  7. 如請求項6之半導體裝置，其進一步包括： 一第二隔離虛設閘極，其沿該第一方向延伸，其中該第二主動區域連續延伸於該第一隔離虛設閘極與該第二隔離虛設閘極之間。
  8. 如請求項7之半導體裝置，其進一步包括：一第四閘極，其沿該第一方向對準至該第二隔離虛設閘極，其中該第一主動區域連續延伸於該第四閘極與該第三閘極之間。
  9. 如請求項6之半導體裝置，其中該第一主動區域在該第二方向上具有一第一長度，且該第二主動區域在該第二方向上具有不同於該第一長度之一第二長度。
  10. 一種製造一半導體裝置之方法，其包括：形成在一第一方向上延伸之第一主動區域及第二主動區域；使該第一主動區域及該第二主動區域之部分摻雜以形成對應第一電晶體區域及第二電晶體區域；形成在垂直於該第一方向之一第二方向上延伸之第一閘極電極、第二閘極電極、第三閘極電極、第四閘極電極及第五閘極電極，該第二閘極電極位於該第一閘極電極與該第三閘極電極之間，該第四閘極電極位於該第三閘極電極與該第五閘極電極之間，且該第一閘極電極至該第五閘極電極對應地位於該對應第一主動區域及第二主動區域之該第一電晶體區域及該第二電晶體區域上方；及用對應隔離虛設閘極選擇性替換一些該等閘極電極之至少部分，該選擇性替換包含： 用對應第一隔離虛設閘極及第二隔離虛設閘極替換該第一閘極電極及該第五閘極電極；及用一第三隔離虛設閘極替換上覆於該第二主動區域之該第三閘極之一第一部分以導致該第三閘極之一第二部分保留於該第一主動區域上方，且該第三隔離虛設閘極與該第三閘極之該第二部分對準。
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