CN114722764A - 集成电路制造系统及其操作方法及集成电路结构 - Google Patents

集成电路制造系统及其操作方法及集成电路结构 Download PDF

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CN114722764A CN202110594545.XA CN202110594545A CN114722764A CN 114722764 A CN114722764 A CN 114722764A CN 202110594545 A CN202110594545 A CN 202110594545A CN 114722764 A CN114722764 A CN 114722764A
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林威呈
陈彦豪
曾健庭
袁立本
庄惠中
黄禹轩
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Abstract

本揭露的一态样关于一种集成电路制造系统及其操作方法及集成电路结构，方法包括将第一纳米片结构放置在IC布局图内。第一纳米片结构具有第一宽度。方法包括邻接第二纳米片结构与第一纳米片结构。第二纳米片结构具有第二宽度。第二宽度小于第一宽度。方法包括产生IC布局图并将IC布局图储存在储存元件中。

Description

集成电路制造系统及其操作方法及集成电路结构
技术领域
本揭露是关于一种集成电路制造系统及一种集成电路制造系统的操作方法及一种集成电路结构。
背景技术
集成电路(IC)通常包含数个半导体元件，亦被称为IC元件。代表IC元件的一种方法为采用称作布局图或IC布局图的平面简图。IC布局图为阶级式并包含根据IC元件的设计规范执行高级功能的模块。通常由单元的组合构建模块，这些单元可包含标准单元及客制单元，每个单元代表一或多个半导体结构。
将单元配置以提供(通常通过晶体管根据与主动区交叉的栅极区所执行)通用低级功能。将单元的元件设置在单元边界内，并通过互连结构电性连接至其他单元。
发明内容
根据本揭露一实施例，一种集成电路制造系统的操作方法包含：放置第一纳米片结构在单元的集成电路布局图的第一主动区内，第一纳米片结构在第一方向上延伸并在垂直于第一方向的第二方向上具有第一宽度；沿第二方向邻接第二纳米片结构与第一纳米片结构，第二纳米片结构在第一方向上延伸并在第二方向上具有第二宽度，第二纳米片结构在第二主动区内，第二宽度小于第一宽度；以及储存集成电路布局图在单元库中。
根据本揭露一实施例，一种集成电路制造系统包含处理器以及非暂态计算机可读储存媒体。非暂态计算机可读储存媒体包含用于一或多个程序的计算机程序码。非暂态计算机可读储存媒体及计算机程序码与处理器配置以使集成电路布局图产生系统：将第一单元排列成第一纳米片结构及第二纳米片结构，第一纳米片结构在第一方向上延伸并在垂直于第一方向的第二方向上具有第一宽度，第二纳米片结构在第一方向上延伸并在第二方向上具有第二宽度，第二纳米片结构与第一纳米片结构沿第二方向通过第一距离分开；将第二单元排列成第三纳米片结构及第四纳米片结构，第三纳米片结构在第一方向上延伸并在第二方向上具有第三宽度，第四纳米片结构在第一方向上延伸并在第二方向上具有第四宽度，第四纳米片结构与第三纳米片结构沿第二方向通过第二距离分开，第三宽度小于第一宽度，第四宽度小于第二宽度；对齐第二单元与第一单元，使得第三纳米片结构沿第二方向邻接第一纳米片结构，第四纳米片结构沿第二方向邻接第二纳米片结构；以及根据第一单元及第二单元产生集成电路布局图。
根据本揭露一实施例，一种集成电路结构包含第一纳米片结构以及第二纳米片结构。第一纳米片结构对应至n型或p型的第一类型。第一纳米片结构在第一方向上延伸并在垂直于第一方向的第二方向上具有第一宽度。第二纳米片结构对应至n型或p型的第二类型。第二纳米片结构在第一方向上延伸并在第二方向上具有一第二宽度。第二纳米片结构与第一纳米片结构沿第二方向通过第一距离分开。第二宽度小于第一宽度。
附图说明
当结合随附诸图阅读时，得自以下详细描述最佳地理解本揭露的一实施方式。应强调，根据工业上的标准实务，各种特征并未按比例绘制且仅用于说明目的。事实上，为了论述清楚，可任意地增大或减小各种特征的尺寸。
图1为根据一些实施例的操作IC制造系统的方法的流程图；
图2描绘根据一些实施例的IC布局图；
图3描绘根据一些实施例的IC结构图；
图4描绘根据一些实施例的IC结构图；
图5为根据一些实施例的操作IC制造系统的方法的流程图；
图6A描绘根据一些实施例的多级缓冲器的电路图；
图6B描绘根据一些实施例的IC布局图；
图7A描绘根据一些实施例的多级逻辑门的电路图；
图7B描绘根据一些实施例的IC布局图；
图8A描绘根据一些实施例的扫描正反器的电路图；
图8B描绘根据一些实施例的IC布局图；
图9描绘根据一些实施例的IC布局图；
图10为根据一些实施例的操作IC制造系统的方法的流程图；
图11描绘根据一些实施例的IC布局图；
图12为根据一些实施例的用于设计及制造IC布局设计的系统的示意图；
图13为根据本揭露至少一实施例的集成电路(IC)制造系统及与其相关的IC制造流程的方块图；
图14A、图14B、图14C、图14D、图14E、图14F、图14G、图14H、图14I、图14J、图14K及图14L绘示根据一些实施例的IC结构在IC制造流程的不同制造阶段中的剖面图。
【符号说明】
100,500,1000:方法
110～150,510～530,1010～1020:操作
200,600B～800B,900,1100:IC布局图
300:IC结构
400:IC结构
600A:电路图,多级缓冲器
700A:电路图,多级逻辑门
800A:电路图,扫描正反器
1200:系统
1202:处理器
1204:计算机可读储存媒体
1206:计算机程序码,指令
1208:总线
1210:I/O接口
1212:网络接口
1214:网络
1216:布局设计
1218:使用者界面
1220:制造单元,单元库
1222:制造工具
1300:系统
1320:设计公司
1322:IC设计布局
1330:遮罩制造公司
1332:数据准备
1334:遮罩制造
1340:厂
1342:晶圆
1360:IC元件
1400:IC结构
1402,1406,1410:纳米片通道结构
1404,1408,1412:虚设栅极填充结构1414A～1418A,1414B～1418B:虚设栅极填充结构
1420～1424:沟槽
1426A,1426B:虚设栅极填充结构
1428A,1428B:补偿栅极间隔件
1430A～1434A,1430B～1434B:虚设栅极填充结构
1436,1438,1440:源极/漏极沟槽
1442A～1446A,1442B～1446B:内部间隔件
1448A～1454A,1448B～1454B:凹陷
A～C,Cell A～Cell C,F,200C:单元
AR1～AR4:主动区
ARW1～ARW4,NSSW1～NSSW4:宽度
B1,B2:边界区段
BR:边界
C1第一IC布局单元,第一反相器级
C2第二IC布局单元,第二反相器级
C3:第一IC布局单元,第一反相器级
C4:第二IC布局单元,第二反相器级
C5～C13:第一IC布局单元
CH:单元高度
D1～D6:距离
GR1～GR4:栅极区
GS1,GS2:栅极结构
HA,HB:单元高度
MDS1～MDS3:类金属界定结构
NSC1～NSC6,NSC1(1)～NSC3(1),NSC1(2)～NSC3(2):纳米片通道结构
NSGS1～NSGS5,NSGS1(1)～NSGS3(1),NSGS1(2)～NSGS3(2):纳米片栅极结构
NSS1～NSS3:堆叠,纳米片结构
NSS1(1)～NSS1(2),NSS4,NSS10～NSS40:纳米片结构
NSSH1,NSSH3:高度
P1:第一反相器级
P2:第二反相器级
P3:第三反相器级
P4:第四反相器级
P5:多工器
P6～P10:主从正反器
P11:反相器
P12:第一反相器级
P13:第二反相器级
Row A,Row B:行
S:基板
SDS1～SDS3:源极/漏极结构
STI1～STI3:浅沟槽隔离
W:宽度
X,Y,Z:方向
x-x’,y-y’:线段
具体实施方式
以下揭示的实施例内容提供了用于实施所提供的标的的不同特征的许多不同实施例，或实例。下文描述了元件与布置的特定实例以简化本案。当然，这些实例仅为实例且并不意欲作为限制。例如在以下描述中的第一特征在第二特征上或上方的形式可包含其中第一特征与第二特征直接接触形成的实施例，且亦可包含其中可于第一特征与第二特征之间形成额外特征，以使得第一特征与第二特征可不直接接触的实施例。此外，本案可在每一实例中重复元件符号及/或字母。此重复是用于简便与清晰的目的，且其本身不指定所述的每一实施例及/或配置之间的关系。
此外，诸如“在……下方”、“在……之下”、“下部”、“在……上”、“上部”等空间相对术语可在本揭露中为了便于描述的目的而使用，以描述如附图中所示的一个元件或特征与另一元件或特征的关系。空间相对术语意欲涵盖除了附图中所示的配向外，还涵盖在使用或操作中装置的不同配向。装置可经其他方式配向(旋转90度或其他配向)，并且本揭露所使用的空间相对描述词可相符地诠释。
在各种实施例中，方法、系统及结构对应至单元的IC布局图，此单元包含具有不同宽度的纳米片结构的纳米片鳍状结构场效应晶体管(FinFET)。纳米片结构(例如，纳米片堆叠)为一种鳍状结构，其包含纳米片通道及栅极区的替代层，使得栅极区完全围绕通道。对于给定的单元高度，与将单元的每个纳米片FinFET约束为具有成排的纳米片结构的途径相比较(其中每排的宽度为恒定)，包含至少一个具有比至少一个其他纳米片FinFET更宽的纳米片结构的纳米片FinFET，其中较宽的纳米片结构与更窄的纳米片结构邻接，以优化驱动能力、速度、功率以及具有更细粒度的相关IC元件的面积。
图1为根据一些实施例的操作IC制造系统的方法100的流程图。在一些实施例中，操作IC制造系统包含产生IC布局图，例如，以下参照图2所述的IC布局图200，对应至根据所产生的IC布局图制造的IC结构，作为IC元件的一部分。IC元件的非限制性范例包含记忆体电路、逻辑元件、处理设备、信号处理电路或其类似物。
在一些实施例中，由计算机的处理器执行方法100中的一些或全部步骤。在一些实施例中，由IC布局图产生系统1200的处理器1202执行方法100的一些或全部步骤，如以下参照图12所述。
能将方法100的一些或全部操作作为在设计公司(例如，以下参照图13所述的设计公司1320)中所执行的设计过程的一部分。
在一些实施例中，以图1中描绘的顺序执行方法100的操作。在一些实施例中，方法100的操作同时及/或以图1中所描绘的顺序以外的顺序执行。在一些实施例中，在执行方法100的一或多个操作之前、之间、期间及/或之后执行一或多个操作。
图2描绘在一些实施例中的通过执行如下所述的方法100的一或多个操作而产生的IC布局图200的非限制性范例。为了示例目的，简化IC布局图200。在各种实施例中，IC布局图200中的一或多个包含除图2中所描绘的那些特征之外的特征，例如一或多个晶体管元件、电源轨道、隔离结构、井、导电元件或其类似物。
图2进一步描绘方向X及垂直于方向X的方向Y。出于示例目的，相对于页面将方向X描绘为水平并将方向Y描绘为垂直的方式是非限制性的范例。在各种实施例中，方向X及方向Y彼此垂直，且具有图2中所描绘的定向以外的定向。在一些实施例中，方向X为“第一方向”，而方向Y为“第二方向”。在其他实施例中，方向Y为“第一方向”，而方向X为“第二方向”。
方向X包含图2中所描绘的正方向X及与正方向X相对的负方向X(未标记)。方向Y包含图2中所描绘的正方向Y及与正方向Y相对的负方向Y(未标记)。
在操作110处，将第一纳米片结构(诸如参照图2的纳米片结构NSS1)放置在单元的IC布局图的第一主动区内。第一纳米片结构在第一方向上延伸并在垂直于第一方向的第二方向(例如，单元高度方向)上具有宽度。在一些实施例中，将第一纳米片结构放置在单元的IC布局图的第一主动区内包含将第一纳米片结构放置在单元的现有IC布局图中。在一些实施例中，将第一纳米片结构放置在单元的IC布局图的第一主动区内包含创建单元的新IC布局图，并将第一纳米片结构放置在新创建的单元的IC布局图中。
单元具有在方向Y上从第一边界到与第一边界相对的第二边界的单元高度。在一些实施例中，单元包含能被界定在IC布局图中的标准单元、客制单元、工程改变顺序(ECO)单元、逻辑门单元、记忆体单元、或另一类型的单元或单元的组合。在各种实施例中，逻辑门单元包含一或多个AND、OR、NAND、NOR、XOR、INV、AND-OR-反相器(AOI)、OR-AND-反相器(OAI)、MUX、正反器、缓冲器、锁存器、延迟器或时钟元件。在各种实施例中，记忆体单元包含一或多个静态随机存取记忆体(SRAM)、动态随机存取记忆体(DRAM)、电阻式随机存取记忆体(RRAM)、磁阻式随机存取记忆体(MRAM)、或只读记忆体(ROM)单元、或能具有代表性逻辑数值的多个状态的另一个元件。
纳米片结构(例如图2中所描绘的纳米片结构NSS1至纳米片结构NSS4中的一者)为在第一方向上延伸的凸起、细长状的部分。纳米片结构包含在下文所描述的纳米片通道及栅极区的替代层。
主动区(例如，下方参照图2所述的主动区AR1至主动区AR4中的一者)为IC布局图中被包含在制造制程中作为界定主动区域的部分的区域，在一些实施例中，亦称作在半导体基板中的氧化物扩散或界定物(OD)。
主动区域为具有若非n型即p型掺杂的半导体基板的连续区段，其包含各种半导体结构，在一些实施例中包含FinFET的一或多个纳米片结构。在各种实施例中，主动区域位于井内，即若非n型井即p型井，半导体基板内及/或通过一或多个隔离结构与半导体基板中的其他元件(例如，一或多个浅沟槽隔离(STI)结构)电性隔离。
在操作120处，第二纳米片结构(诸如参照图2的纳米片结构NSS2)沿着第二方向与第一纳米片结构邻接。第二纳米片结构在第一方向上延伸并在第二方向上具有第二宽度。第二纳米片结构在第二主动区内。第二宽度小于第一宽度。
图2描绘包含单元200C的IC布局图200，单元包含边界BR，在方向Y(例如，单元高度方向)上的单元高度CH，包含在方向X上延伸的纳米片结构NSS1的主动区AR1，及沿着方向Y与主动区AR1邻接的主动区AR2。主动区AR2包含沿着方向X延伸并沿着方向Y与纳米片结构NSS1邻接的纳米片结构NSS2。在一些实施例中，纳米片结构NSS1及纳米片结构NSS2形成连续纳米片结构。在一些实施例中，主动区AR1及主动区AR2形成连续主动区。在一些实施例中，连续纳米片结构或连续主动区中的至少一个在方向X上延伸跨越一或多个单元排。
单元200C的IC布局图200包含主动区AR3(主动区AR3包含在方向X上延伸的纳米片结构NSS3)，及沿着方向Y与主动区AR3邻接的主动区AR4。主动区AR4包含沿着方向X延伸并沿着方向Y与纳米片结构NSS3邻接的纳米片结构NSS4。在一些实施例中，纳米片结构NSS3及纳米片结构NSS4形成连续纳米片结构。在一些实施例中，主动区AR3及主动区AR4形成连续主动区。在一些实施例中，连续纳米片结构或连续主动区中的至少一个在方向X上延伸跨越一或多个单元排。
单元200C的IC布局图200包含在方向Y上延伸并与主动区AR1及主动区AR3中的每个交叉的栅极区GR1及栅极区GR2，从而至少部分界定单元200C的一或多个晶体管(未标记)。单元200C的IC布局图200包含在方向Y上延伸并与主动区AR2及主动区AR4中的每个交叉的栅极区GR3及栅极区GR4，从而至少部分界定单元200C的一或多个晶体管(未标记)。在各种实施例中，主动区AR1及主动区AR2为p型主动区，主动区AR3及主动区AR4为n型主动区，或主动区AR1及主动区AR2为n型主动区，主动区AR3及主动区AR4为p型主动区。在各种实施例中，除图2中所描绘的那些出于例示目的而未图示的那些外，单元200C具有例如逻辑门的配置，此配置包含一或多个特征，例如类金属界定、通孔或导电区中的至少一个特征。
栅极区(例如，图2中所描绘的栅极区GR1至栅极区GR4中的一者)为包含在制造制程中的IC布局图中的区域作为界定覆压半导体基板的栅极结构的一部分。在图2所描绘的非限制性范例中，栅极区GR1至栅极区GR4具有沿着方向Y的定向。
在一些实施例中，IC布局图中的栅极区与主动区交叉的位置对应至对应IC结构中的晶体管，此晶体管包含对应的栅极结构的部分，此对应的栅极结构覆压对应主动区域、在主动区域栅极结构以下并被栅极结构部分地围绕的部分，及毗邻栅极结构相的源极/漏极(S/D)结构。在其他实施例中，栅极区在并不对应至晶体管的位置处与主动区交叉，并在一些实施例中，对应的栅极结构称作虚设栅极结构。在一些实施例中，栅极区在第一方向(例如，方向X)上具有在10纳米与100纳米之间的长度。
栅极结构为包含一或多个导电区段的体积，此导电区段包含一或多种导电材料，例如多晶硅，一或多个金属，钛(Ti)、铝(Al)、氮(N)、钽(Ta)、钨(W)、钴(Co)、铜(Cu)、钌(Ru)及/或一或多个其他合适材料，大致上通过一或多个绝缘材料，例如二氧化硅及/或一或多个其他合适材料所围绕的一个或多个导电区从而配置成控制提供给下层及邻接介电层的电压。在各种实施例中，介电层包含二氧化硅及/或高k值介电材料中的一或多个，例如具有高于3.8或7.0的k值的介电材料。在一些实施例中，高k值介电材料包含锂(Li)、铍(Be)、镁(Mg)、钙(Ca)、锶(Sr)、钪(Sc)、钇(Y)、锆(Zr)、铪(Hf)、铝(Al)、镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)、镏(Lu)、氧化铝、氧化铪、氧化镧或另一合适材料。
主动区AR1至主动区AR4在方向Y上分别具有宽度ARW1至宽度ARW4。纳米片结构NSS1至纳米片结构NSS4在方向Y上分别具有宽度NSSW1至宽度NSSW4。在一些实施例中，每个主动区(例如，主动区AR1)具有与该主动区内的纳米片结构(例如，纳米片结构NSS1)的宽度相同的宽度。在一些实施例中，每个主动区(例如，主动区AR1)具有大于在主动区之中的纳米片结构(例如，纳米片结构NSS1)的宽度的宽度。
在一些实施例中，将第一纳米片结构放置在第一主动区内包含将纳米片结构NSS1及主动区AR1中的至少一个沿着方向Y从单元200C的边界BR的边界区段B1相距距离D1定位。在一些实施例中，将第一纳米片结构放置在第一主动区内包含将纳米片结构NSS2及主动区AR2中的至少一个沿着方向Y从单元200C的边界BR的边界区段B1相距距离D2定位。在一些实施例中，距离D2等于距离D1。
在一些实施例中，将纳米片结构NSS3沿着方向Y与单元200C的边界BR的边界区段B2相距距离D3定位。边界区段B2为与边界区段B1相对的边界区段。在一些实施例中，将纳米片结构NSS4沿着方向Y与单元200C的边界BR的边界区段B2相距距离D4定位。在一些实施例中，距离D4等于距离D3。在一些实施例中，距离D4及距离D3分别等于距离D2及距离D1。在一些实施例中，纳米片结构NSS1及主动区AR1中的至少一个与纳米片结构NSS3及主动区AR3中的至少一个沿着方向Y通过距离D5分离。在一些实施例中，纳米片结构NSS2及主动区AR2中的至少一个与纳米片结构NSS4及主动区AR4中的至少一个沿着方向Y通过距离D6分离。在一些实施例中，距离D6大于距离D5。在一些实施例中，距离D1、宽度NSSW1、距离D5、宽度NSSW3及距离D3的和等于单元高度CH。在一些实施例中，距离D2、宽度NSSW2、距离D6、宽度NSSW4及距离D4的和等于单元高度CH。
图3描绘IC结构300。在一些实施例中，IC结构300为根据产生IC布局图200所制造的IC结构沿线段y-y’的剖面图。IC结构300包含纳米片结构NSS1及纳米片结构NSS3。将纳米片结构形成在基板S的顶部上，并通过形成在基板S的顶部上的浅沟槽隔离STI1至浅沟槽隔离STI3所分离/隔离。
纳米片结构NSS1具有宽度NSSW1、高度NSSH1且包含纳米片通道(诸如纳米片通道NSC1至纳米片通道NSC3)的替代层及纳米片栅极结构(诸如纳米片栅极结构NSGS1及纳米片栅极结构NSGS2)。纳米片结构NSS3具有宽度NSSW3、高度NSSH3且包含纳米片通道(诸如纳米片通道NSC4、纳米片通道NSC5及纳米片通道NSC6)的替代层及纳米片栅极结构(诸如纳米片栅极结构NSGS4及纳米片栅极结构NSGS5)。
纳米片通道为(例如，属于一部分的)主动区域。纳米片通道包含一或多个基础半导体，例如，硅(Si)、锗(Ge)、镓(Ga)、氮(N)、砷(As)、化合物半导体，例如，硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)或锑化铟(ISb)、或合金半导体，例如，GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP或其类似物。在一些实施例中，纳米片通道在第二方向(例如，方向Y)上具有在5纳米与60纳米之间的宽度。
图4描绘IC结构400。在一些实施例中，IC结构400为根据产生的IC布局图200所制造的IC结构沿线段x-x’的剖面图。IC结构包含被形成在基板S上的纳米片结构NSS1(1)及纳米片结构NSS1(2)。在一些实施例中，纳米片结构NSS1(1)及纳米片结构NSS1(2)为纳米片结构NSS1的部分。在一些实施例中，纳米片结构NSS1(1)及纳米片结构NSS1(2)为在回蚀纳米片结构NSS1后的其余部分相对于图14F以形成沟槽1438。栅极结构GS1及栅极结构GS2(分别对应至IC布局图200的栅极区GR1及栅极区GR2)分别重叠(例如，被形成在纳米片结构NSS1(1)及纳米片结构NSS1(2)上)。通过源极/漏极结构SDS1、源极/漏极结构SDS2及源极/漏极结构SDS3分离及围绕被形成在基板S上的纳米片结构NSS1(1)及纳米片结构NSS1(2)。类金属界定结构MDS1至类金属界定结构MDS3分别与源极/漏极结构SDS1至源极/漏极结构SDS3重叠。
源极/漏极结构为在主动区域内毗邻或包含一或多个鳍状结构的一部分的半导体结构，并配置成具有与主动区域的其他部分的掺杂类型相对的掺杂类型。在一些实施例中，将源极/漏极结构配置成具有比主动区域的其他部分更低的电阻率，例如通过包含具有大于存在于整个主动区域的其他掺杂浓度的一或多个掺杂浓度的一或多个部分。在各种实施例中，源极/漏极结构包含半导体材料，例如硅(Si)、硼(B)、磷(P)、锗(Ge)、碳(C)、硅锗(SiGe)及/或碳化硅(SiC)的磊晶区。在IC布局图中，源极/漏极区界定源极/漏极结构。
在一些实施例中，类金属界定结构包含至少一个金属层的一部分，例如接触层，此金属层覆压并接触源极/漏极结构，且具有足够小的厚度以使得能在类金属界定区段及上层金属层间形成绝缘层，例如零金属层。在各种实施例中，类金属界定区段包含铜(Cu)、银(Ag)、钨(W)、钛(Ti)、镍(Ni)、锡(Sn)、铝(Al)、钴(Co)、钌(Ru)中的一种或多种、或其他适用于在IC结构元件间提供低电阻电性连接的另一金属或材料，即低于预定值的电阻层级，电阻层级对应至电路性能上根据电阻影响的一或多个忍受层级。
在各种实施例中，类金属界定区段包含半导体基板及/或具有，例如根据布植制程的掺杂级的磊晶层的一部分，掺杂级足以使区段具有低电阻级。在各种实施例中，掺杂的类金属界定区段包含硅(Si)、硅锗(SiGe)、碳化硅(SiC)、硼(B)、磷(P)、砷(As)、镓(Ga)、氮(N)、上述的金属中的一或多个或另一适用于提供低电阻级的材料。在一些实施例中，类金属界定区段包含具有每立方厘米(cm-3)约1×1016或更高的掺杂剂的掺杂浓度。在IC布局图中，类金属界定区界定类金属界定结构。在一些实施例中，相对于图2，类金属界定区与未通过栅极区重叠的一或多个主动区所重叠。在一些实施例中，类金属界定区在第二方向(例如，方向Y)上具有在10纳米与50纳米之间的宽度。
在操作130处，在一些实施例中，产生IC布局图并将IC布局图储存在储存元件中。通过处理器(例如，下方参照图12所述的IC布局图产生系统1200的处理器1202)执行产生IC布局图。在一些实施例中，产生IC布局图包含产生下方参照图13所述的IC设计布局1322中的一些或全部步骤。
在各种实施例中，将IC布局图储存在储存元件中包含将IC布局图储存在非挥发性、计算机可读取记忆体或单元库(例如，晶体管库)中及/或包含在网络上储存IC布局图。在各种实施例中，下方参照图12所述，将IC布局图储存在储存元件中包含在单元库1220中或在IC布局图产生系统1200的网络1214上储存IC布局图。
在各种实施例中，产生及储存IC布局图包含产生及储存前文参照图2所述的IC布局图200，下方参照图6B至图8B所述的IC布局图600B至IC布局图800B或下方参照图9所述的IC布局图900中的一或多者。
在操作140处，在一些实施例中，根据IC布局图制造一或多个半导体遮罩中的至少一个或制造在半导体IC层中的至少一组件。下方参照IC制造系统1300及图13，论述制造一或多个半导体遮罩中的至少一个半导体遮罩或在半导体IC层中的至少一组件的步骤。
在各种实施例中，根据前文参照图2所述的IC布局图200中的一或多个，下方参照图6B至8B所述的IC布局图600B至IC布局图800B，或下方参照图9所述的IC布局图900，在半导体IC的层中制造一或多个半导体遮罩或至少一组件。
在操作150处，在一些实施例中，根据IC布局图，执行一或多个制造操作。在一些实施例中，执行一或多个制造操作的步骤包含根据IC布局图，执行一个或多个微影曝光。下方参照图13，论述根据IC布局图执行一个或多个制造操作(例如，一或多个微影曝光)的步骤。
在各种实施例中，根据前文参照图2所述的IC布局图200中的一或多个，下方参照图6B至8B所述的IC布局图600至IC布局图800，或下方参照图9所述的IC布局图900，执行一或多个制造操作。
通过执行方法100的一些或全部操作，IC布局图(例如IC布局图200)产生其中包含至少一纳米片FinFET的单元，至少一纳米片FinFET具有比单元中的至少一其他纳米片FinFET更宽的纳米片结构，其中较宽的纳米片结构邻接较窄的纳米片结构。对于给定的单元高度，与单元的每个FinFET包含一或多个纳米片排(其中每个排具有恒定的纳米片结构宽度)相比较，不同纳米片宽度的邻接可优化相关IC元件的驱动能力、速度、功率及面积。
在一些实施例中，由计算机的处理器执行方法500中的一些或全部步骤。在一些实施例中，由IC布局图产生系统1200的处理器1202执行方法500的一些或全部步骤，如下方参照图12所述。
能将方法500的一些或全部操作作为在设计公司(例如，下方参照图13所述的设计公司1320)中所执行的设计过程的一部分而执行。
图5为根据一些实施例的操作IC制造系统的方法500的流程图。在一些实施例中，操作IC制造系统包含产生IC布局图(例如下方参照图2、图6B至图8B及图9所述的IC布局图200、IC布局图600B至IC布局图800B及IC布局图900)对应至根据所产生的IC布局图制造的IC结构，作为IC元件的一部分。IC元件的非限制性范例包含记忆体电路、逻辑元件、处理设备、信号处理电路或其类似物。
在一些实施例中，以图5中描绘的顺序执行方法500的操作。在一些实施例中，方法500的操作同时及/或以图5中所描绘的顺序以外的顺序执行。在一些实施例中，在执行方法500的一或多个操作之前、之间、期间及/或之后执行一或多个操作。在一些实施例中，图2、图6B至图8B及图9为通过执行以下所述的方法500的一或多个操作所产生的对应IC布局图200、IC布局图600B至IC布局图800B及IC布局图900的非限制性范例的描绘。
为清楚目的，简化IC布局图200、IC布局图600B至IC布局图800B及IC布局图900。在各种实施例中，IC布局图200、IC布局图600B至IC布局图800B及IC布局图900中的一或多个包含除图2、图6B至图8B及图9中所描绘的那些特征外的特征，例如，一或多个晶体管元件、电源轨道、隔离结构、井、导电元件或其类似物。
在操作510处，将第一单元布置为第一纳米片结构及第二纳米片结构。第一及第二纳米片结构各在第一方向上延伸并在垂直于第一方向的第二方向上分别具有第一及第二宽度。通过第一距离，使第二纳米片结构与第一纳米片结构沿着第二方向分离。在一些实施例中，第一纳米片结构位于第一单元中的第一主动区中，第二纳米片结构位于第一单元中的第二主动区中。
在操作520处，将第二单元布置为第三纳米片结构及第四纳米片结构。第三及第四纳米片结构各在第一方向上延伸并在第二方向上分别具有第三及第四宽度。通过第二距离，使第四纳米片结构与第三纳米片结构沿着第二方向分离。第三宽度小于第一宽度，第四宽度等于第三宽度。在一些实施例中，第三纳米片结构位于第二单元中的第三主动区中，第四纳米片结构位于第二单元中的第四主动区中。在一些实施例中，第三主动区沿着第二方向邻接第一主动区，第四主动区沿着第二方向邻接第二主动区。
在操作530处，将第二单元与第一单元对齐，使得第三纳米片结构沿着第二方向与第一纳米片结构邻接，第四纳米片结构沿着第二方向与第二纳米片结构邻接。在一些实施例中，第一及第三纳米片结构分别沿着该第二方向与第一及第二单元的第一及第二单元边界区段相距第三距离。第一及第二单元边界区段在第一方向上延伸并彼此邻接。在一些实施例中，第二及第四纳米片结构分别沿着该第四方向与第三及第四单元的第一及第二单元边界区段相距第四距离。第三及第四单元边界区段在第一方向上延伸且彼此邻接。
图6A描绘根据一些实施例的多级缓冲器的电路图600A。多级缓冲器包含第一反相器级P1，第一反相器级P1具有耦合至第二反相器级P2的输入的输出。在操作中，多级缓冲器600A接收输入(I)并产生缓冲输出(Z)。图6B描绘根据一些实施例的IC布局图600B。
IC布局图600B对应至电路图600A。IC布局图600B包含第一IC布局单元C1及第二IC布局单元C2。第一反相器级C1的IC布局单元对应至第一反相器级P1的电路图。第一反相器级C1的IC布局单元包含纳米片结构NSS10及纳米片结构NSS20的电路图。纳米片结构NSS10及纳米片结构NSS20在第一方向上延伸并在第二方向上分别具有第一宽度及第二宽度。第二反相器级C2的IC布局单元对应至第二反相器级P2的电路图。第二反相器级C2的IC布局单元包含纳米片结构NSS30及纳米片结构NSS40的电路图。纳米片结构NSS30及纳米片结构NSS40在第一方向上延伸并在第二方向上分别具有第三宽度及第四宽度。纳米片结构NSS30及纳米片结构NSS40沿着第二方向分别与纳米片结构NSS10及纳米片结构NSS20邻接。第三宽度及第四宽度分别大于第一宽度及第二宽度。因此，第二反相器级C2的驱动能力大于第一反相器级C1的驱动能力。可采用具有第一单一单元高度HA的单元实行IC布局图600B。在一些实施例中，第二单一单元高度HB(见图8B)中的纳米片结构的宽度小于第一单一单元高度HA中的纳米片结构的宽度。
图7A描绘根据一些实施例的多级逻辑门的电路图700A。多级逻辑门包含第一反相器级P1，第三反相器级P3具有耦合至第四反相器级P4的输入的输出。在操作中，多级逻辑门700A接收两个输入(A1)及输入(A2)并产生缓冲输出(Z)。
图7B描绘根据一些实施例的IC布局图700B。IC布局图700B对应至电路图700A。IC布局图700B包含第一IC布局单元C3及第二IC布局单元C4。第一反相器级C3的IC布局单元对应至第三反相器级P3的电路图。第一反相器级C3的IC布局单元类似于第一反相器级C1的电路图。第二反相器级C4的IC布局单元对应至第四反相器级P4的电路图。第二反相器级C4的IC布局单元类似于第二反相器级C2(见图6B)的电路图。
图8A描绘根据一些实施例的扫描正反器的电路图800A。扫描正反器800A包含多工器P5，然后为主从正反器P6至主从正反器P10。主从正反器包含T栅极P6、耦接至T栅极P6的锁存器P7、耦接至锁存器P7的T栅极P8、耦接至T栅极P8的锁存器P9及耦接至锁存器P9的反相器P10。扫描正反器800A进一步包含多级反相器。第一反相器级P12将时钟信号(CP)反相以产生时钟信号(CKB)，第二反相器级P13将时钟信号(CKB)反相以产生时钟信号(CKBB)。扫描正反器800A进一步包含反相器P11，其将端子(SE)处的信号反相以在端子(SEB)处产生输出。当扫描正反器800A在扫描测试模式下操作时，通过端子(S1)控制在多工器P5的输出处的电压。当扫描正反器800A在正常操作模式下操作时，通过端子(D)控制在多工器P5的输出处的电压。
图8B描绘根据一些实施例的IC布局图800B。IC布局图800B对应至电路图800A(见图8A)。IC布局图800B包含第一IC布局单元C5至第一IC布局单元C13，其分别对应至多工器P5至第二反相器级P13的电路图。一些IC布局单元或其部分，诸如IC布局单元C5、IC布局单元C7、IC布局单元C9及IC布局单元C12相对于图2类似于单元200A。每一包含具有第一宽度的第一纳米片结构且邻接具有第二宽度的第二纳米片结构。第一宽度大于第二宽度。可利用具有第一单一单元高度HA的第一单元、具有第二单一单元高度HB的第二单元及具有第一双单元高度(HA+HB)的第三单元实行IC布局图800B。在一些实施例中，第一单一单元高度HA不同于(例如，大于或小于)第二单一单元高度HB。在一些实施例中，第二单一单元高度HB中的纳米片结构的宽度小于第一单一单元高度HA中的纳米片结构的宽度。
图9描绘根据一些实施例的IC布局图900。IC布局图200包含各自使用纳米片结构所形成的三种类型的单元，分别标记成单元Cell A、单元Cell B及单元Cell C。在一些实施例中，使用具有第一宽度及第二宽度中的至少一纳米片结构形成单元Cell A且单元Cell A具有单元高度HA。使用第三宽度的纳米片结构形成单元Cell B且单元Cell B具有单元高度HB。第二宽度小于第一宽度。第三宽度小于第一宽度。在一些实施例中，第三宽度小于第二宽度。使用第三宽度及第一宽度及第二宽度中的至少一纳米片结构形成单元Cell C。单元Cell C具有单元高度(HA+HB)。
图10为根据一些实施例的操作IC制造系统的方法1000的流程图。在一些实施例中，操作IC制造系统包含产生IC布局图，例如，下方参照图2、图6B至图8B及图9所述的IC布局图200、IC布局图600B至IC布局图800B及IC布局图900，对应至根据所产生的IC布局图制造的IC结构，作为IC元件的一部分。IC元件的非限制性范例包含记忆体电路、逻辑元件、处理设备、信号处理电路或其类似物。
在一些实施例中，以图10中描绘的顺序执行方法1000的操作。在一些实施例中，方法1000的操作同时及/或以图10中所描绘的顺序以外的顺序执行。在一些实施例中，在执行方法1000的一或多个操作之前、之间、期间及/或之后执行一或多个操作。
图2、图6B至图8B及图9为在一些实施例中，通过执行方法1000的一或多个操作而产生的对应IC布局图200、IC布局图600B至IC布局图800B及IC布局图900的非限制性范例的描绘。
在操作1010处，将第一纳米片结构放置在IC布局中。第一纳米片结构为第一种n型或p型中的一个。第一纳米片结构在第一方向上延伸并在垂直于第一方向的第二方向上具有第一宽度。
在操作1020处，将第二纳米片结构放置在IC布局中。第二纳米片结构为第一种n型或p型中的另一个。第二纳米片结构在第一方向上延伸并在第二方向上具有第二宽度。通过第一距离使第二纳米片结构与第一纳米片结构分离。第二宽度小于第一宽度。
在一些实施例中，将第三及第四纳米片结构放置在IC布局中。第三及第四纳米片结构在第一方向上延伸并分别具有第三及第四宽度。第三纳米片结构与第一纳米片结构沿着第二方向邻接。第三宽度小于第一宽度。第四纳米片结构与第二纳米片结构沿着第二方向邻接。第四宽度小于第二宽度。
图11描绘根据一些实施例的IC布局图1100。参照图11，IC布局图1100包含放置在行Row A中的单元A、放置在行Row A中的单元F及放置在行Row B中的单元B。单元F为弱驱动单元，仅能放置在行Row A中。宏观设计中具有高驱动单元与低驱动单元拥塞区域。当单元F包含数字化/固定驱动的FinFET元件时，由于将FinFET数字化/固定驱动，因此无法将单元F布植常规工作中。相反地，当单元F包含纳米片元件时，可将其宽度W灵活微调成行Row A(单元F)中的极低驱动，使得可在低驱动单元B拥塞区中改善晶片密度。如图所示，像单元A、单元B及单元F为单一高度单元。在一些实施例中，单元A、单元B、或单元F或额外单元可包含多高度单元。
图12为根据一些实施例的用于设计及制造IC布局设计的系统1200的示意图。在一些实施例中，系统1200产生或放置一或多个本揭露所述的IC布局设计。在一些实施例中，系统1200根据本揭露所述的一或多个IC布局设计制造一或多个IC。系统1200包含硬件处理器1202及采用(例如，储存一组可执行指令的计算机程序码1206所编码)非暂态计算机可读取储存媒体1204。将计算机可读取储存媒体1204配置成与用于产生集成电路的制造机器对接。经由总线1208将处理器1202电性耦合至非暂态计算机可读取储存媒体1204。亦经由总线1208将处理器1202电性耦合至I/O接口1210。亦经由总线1208将网络接口1212电性连接至处理器1202。网络接口1212连接至网络1214，以便处理器1202及计算机可读取储存媒体1204能经由网络1214连接至外部元件。将处理器1202配置成执行被编码在计算机可读取储存媒体1204中的计算机程序码1206，以使系统1200可使用于执行方法1000或方法500的一部分或全部操作。
在一些实施例中，处理器1202为中央处理单元(CPU)、多处理器、分布式处理系统、应用程序专用集成电路(ASIC)及/或合适处理单元。
在一些实施例中，非暂态计算机可读取储存媒体1204为电子、磁性、光学、电磁性、红外线及/或半导体系统(或设备或装置)。举例而言，计算机可读取储存媒体1204包含半导体或固态记忆体、磁性带、可移除计算机盘机、随机存取记忆体(RAM)、只读记忆体(ROM)、刚性磁性盘片及/或光学盘片。在一些使用光学盘片的实施例中，非暂态计算机可读取储存媒体1204包含光盘-只读记忆体(CD-ROM)、可读写光盘(CD-R/W)及/或数字视频盘片(DVD)。
在一些实施例中，储存媒体1204储存配置以使系统1200执行方法100、方法500或方法1000的计算机程序码1206。在一些实施例中，储存媒体1204亦储存执行方法100、方法500或方法1000所需的信息在方法100、方法500或方法1000的执行期间所产生的信息，诸如布局设计1216及使用者界面1218及制造单元1220及/或一组可执行指令以执行方法100、方法500或方法1000的操作。在一些实施例中，布局设计1216包括用于IC布局图200、IC布局图600B至IC布局图800B、或IC布局图900中的一个的一或多个布局图案。
在一些实施例中，储存媒体1204储存用于与制造机器对接的指令(例如，计算机程序码1206)。指令(例如，计算机程序码1206)使处理器1202能产生制造机器可读取的制造指令，以在制造制程期间有效地实行方法100、方法500或方法1000。
系统1200包含I/O接口1210。将I/O接口1210耦合至外部电路系统。在一些实施例中，I/O接口1210包含键盘、小键盘、鼠标、轨迹球、轨迹垫触控垫及/或鼠标方向键中的一个或组合，用于将信息及指令传达给处理器1202。
系统1200亦包含被耦合至处理器1202的网络接口1212。网络接口1212允许IC系统1200与网络1214通讯，此网络与一或多个其他计算机系统连接。网络接口1212包含无线网络接口，诸如蓝芽、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如ETHERNET、USB或IEEE-13154。在一些实施例中，在两个或更多个系统1200中实行方法100、方法500或方法1000，且通过网络1204在不同系统1200间交换诸如布局设计、使用者界面及制造单元的信息。
将系统1200配置成通过I/O接口1210或网络接口1212接收数据与布局设计相关的信息。通过总线1208将信息转移至处理器1202，以决定用于产生IC的布局设计。接着将布局设计作为布局设计1216储存在计算机可读取媒体1204中。将系统1200配置成通过I/O接口1210或网络接口1212接收与使用者相关的信息。将信息作为使用者界面1218储存在计算机可读取媒体1204中。将系统1200配置成通过I/O接口1210或网络接口1212接收与制造单元相关的信息。将信息作为制造单元1220储存在计算机可读取媒体1204中。在一些实施例中，制造单元1220包含通过系统1200所利用的制造信息。
在一些实施例中，系统1200亦可与各种制造工具1222相关。除其他事情外，可将制造工具1222使用于根据由标准单元布局应用程序所创建的标准单元布局以准备及制造一组遮罩。遮罩组可界定在电路的半导体制造期间所使用的光刻步骤的几何形状。
为了准备一组遮罩，可使用制造工具1222将电路的标准单元布局转换成代表性数据文件(“RDF”)。接着，可使用RDF以制造一组物理遮罩以制造电路。
在一些实施例中，准备遮罩组可包含使用光刻增强技术执行光学邻近校正(OPC)，以补偿图像误差，诸如在标准单元布局中可能由于散射、干涉、其他制程作用或其类似物所产生的图像误差。在一些实施例中，制造工具1222的遮罩规则检查器(MRC)可采用一组遮罩创建规则检查在OPC中已经历制程的标准单元布局。遮罩创建规则可含有某些几何及/或连通性限制，以确保足够的空间，以解决半导体制造造制程或其类似物中的可变性。在一些实施例中，MRC可修改标准单元布局以补偿在遮罩组的制造期之间的限制。在一些实施例中，准备组遮罩还亦可包含解析度增强技术(RET)，诸如离轴照明、子解析度辅助特征、相移遮罩、其他合适技术及类似物、或其等的组合。
在一些实施例中，此组遮罩的准备可进一步包含光刻制程检查(LPC)、光刻制程检查可模拟实行以制造电路的制程。LPC可根据标准单元布局而模拟此等制程，以创建电路的模拟制造设备。LPC可考虑各种因素，诸如空拍图像对比度、聚焦深度(DOF)、遮罩误差增强因素(MEEF)、其他合适因素及类似物、或其等的组合，以模拟电路的制造(操作)。在一些实施例中，在已通过LPC创建模拟的制造元件之后，若模拟元件不满足某些设计规则，则可重复OPC及/或MRC以进一步完善标准单元布局。
为了制造一组遮罩，遮罩编写器可将RDF转换成基板上的图像，诸如遮罩(遮罩模版)或半导体晶圆。在一些实施例中，可使用电子光束(e-光束)或多个e-光束的机构在半导体晶圆上形成遮罩图案以形成遮罩。在一些实施例中，遮罩图案可包含一或多个不透明区及一或多个透明区。使用于暴露已涂覆在晶圆上的图像敏感材料层(例如，光阻)的辐射光束(诸如紫外线(UV)光束)涂覆在半导体晶片上的硅化物可阻止不透明区并透射通过透明区。在一范例中，遮罩图案可包含透明基板(例如，熔融石英)及涂覆在不透明区中以形成遮罩的不透明材料(例如，铬)。在其他实施例中，可使用其他或额外技术制造遮罩。
一旦遮罩被制造，制造个体(例如，制造设施或半导体代工厂)可使用制造的遮罩制造电路。在一些实施例中，制造电路可涉及使用遮罩将一或多个材料沉积在半导体晶圆中/上。半导体晶圆可包含硅基板或在其上形成有材料层的其他基板。半导体晶圆可进一步包含一个或多个各种掺杂区、介电特征、多级层互连接及使用一或多个遮罩形成的类似物。
在一些实施例中，以处理器执行的独立软件应用程序的形式实行方法100、方法500或方法1000。在一些实施例中，以额外软件应用程序的一部分的软件应用程序的形式实行方法100、500、或方法1000。在一些实施例中，以软件应用程序的插件的形式实行方法100、方法500或方法1000。在一些实施例中，以EDA工具一部分的软件应用程序的形式实行方法100、方法500或方法1000。在一些实施例中，以EDA工具程序命令使用软件应用程序的形式实行方法100、方法500或方法1000。在一些实施例中，将EDA工具使用于产生集成电路元件的布局设计。在一些实施例中，将布局设计被储存在集成电路元件的非暂态计算机可读取媒体上。在一些实施例中，使用诸如CADENCE设计系统公司可商供的工具或
Figure BDA0003090661850000211
或另一种合适布局产生工具而产生布局设计。在一些实施例中，根据(根据示意图设计所创建的)网表产生布局设计。在一些实施例中，通过制造元件实行方法100、方法500或方法1000，以使用根据由系统1200所产生的一或多个布局设计而制造的一组遮罩，制造集成电路。在一些实施例中、系统1200为使用根据本揭露的一或多个布局设计所制造的一组遮罩以制造集成电路的制造元件。在一些实施例中，图12的系统1200产生比其他途径更小的IC的布局设计。在一些实施例中，图12的系统1200产生比其他途径占据更少的面积的IC布局设计。
图13为根据本揭露至少一实施例的集成电路(IC)制造系统1300及与其相关的IC制造流程的方块图。
在图13中，IC制造系统1300包含个体，诸如设计公司1320、遮罩制造公司1330及IC制造商/制造商(厂)1340，个体在与制造IC元件1360相关的设计、开发及制造周期及/或服务彼此相互作用。系统1300中的个体通过通讯网络连接。在一些实施例中，通讯网络为单一网络。在一些实施例中，通讯网络为各种不同的网络，诸如内部网络及网际网络。通讯网络包含有线及/或无线通讯频道。每个个体与其他个体中的一或多个个体相互作用，并提供服务给其他个体中的一或多个个体及/或从其他个体的一或多个个体接收服务。在一些实施例中，设计公司1320、遮罩制造公司1330及IC厂1340中的两个或更多个均由单一较大公司所拥有。在一些实施例中，设计公司1320、遮罩制造公司1330及IC厂1340的两个或更多个并存于一个共同的设施中并使用共同资源。
设计公司(或设计团队)1320产生IC设计布局1322。IC设计布局1322包含各种用于IC元件1360的几何图案。几何图案对应至构成待制造的IC元件1360的各种组件的金属、氧化物、或半导体层的图案。结合各种层以形成各种IC特征。举例而言，部分IC设计布局1322包含各种IC特征，诸如待被形成在半导体基板(诸如硅晶圆)及被设置于半导体基板上的各种材料层的主动区、栅极、源极电极及漏极、层间互连接的金属线路或过孔触点及用于键结垫的开口。设计公司1320实行适当的设计程序形成IC设计布局1322。设计程序包含一或多个逻辑设计、物理设计、或放置及布线。IC设计布局1322存在于具有几何图案数据的一或多个信息文件中。举例而言，IC设计布局1322可以GDSII文件格式或DFII文件格式表示。
遮罩制造公司1330包含遮罩数据准备操作1332及遮罩制造操作1334。根据IC设计布局1322，遮罩制造公司1330使用IC设计布局1322以制造待被使用于制造IC元件1360的各种层的一或多个遮罩。遮罩制造公司1330执行遮罩数据准备操作1332，其中IC设计布局1322被转译成代表性数据文件(RDF)。遮罩数据准备操作1332将RDF提供给遮罩制造1334。遮罩制造操作1334包含遮罩编写器。遮罩编写器将RDF转换成基板上的图像，诸如遮罩(遮罩模版)或半导体晶圆。通过遮罩数据准备操作1332操纵设计布局，以符合遮罩编写器的特定特征及/或IC厂1340的要求。在图13中，遮罩数据准备操作1332及遮罩制造操作1334被例示成分离的元件。在一些实施例中，遮罩数据准备操作1332及遮罩制造操作1334统称作遮罩数据准备操作。
在一些实施例中，遮罩数据准备操作1332包含使用微影制程增强技术以补偿图像误差的光学邻近校正(OPC)，此等影像误差可能系由诸如散射、干涉、其他制程作用及类似者所产生。OPC调整IC设计布局1322。在一些实施例中，遮罩数据准备操作1332包含进一步解析度增强技术(RET)，诸如，离轴照明、次解析度辅助特征、相移遮罩、其他合适技术及类似者或其等的组合。在一些实施例中，亦使用逆微影制程技术(ILT)，此技术将OPC视为逆成像问题。
在一些实施例中，遮罩数据准备操作1332包含遮罩规则检查器(MRC)，用于检查IC设计布局，此IC设计布局图已采用遮罩创建规则组经历OPC中的制程，此等创建规则含有某些几何及/或连通性限制以确保足够的空间，以解决半导体制造制程的可变性，及类似者。在一些实施例中，MRC修改IC设计布局，以补偿遮罩制造1334期间的限制，这可能会还原为了符合遮罩创建规则而通过OPC所执行的部分修改。
在一些实施例中，遮罩数据准备操作1332包含模拟将由IC厂1340实行以制造IC元件1360的处理的微影制程制程检查(LPC)。根据IC设计布局1322，LPC模拟此处理，以创建模拟的制造元件，诸如IC元件1360。LPC模拟中的处理参数可包含与IC制造周期的各种制程相关的参数、与被用于制造IC的工具相关的参数及/或制造制程的其他态样。LPC考虑到各种因素，诸如空拍图像对比度、聚焦深度(DOF)、遮蔽误差增强因素(MEEF)、其他合适因素及类似者、或其等的组合。在一些实施例中，在已通过LPC创建模拟的制造元件之后，若模拟的元件的形状不够接近以致无法满足设计规则，则将重复OPC及/或MRC以进一步完善IC设计布局1322。
应了解，为清楚的目的，已简化上方针对遮罩数据准备操作1332的描述。在一些实施例中，遮罩数据准备操作1332包含诸如逻辑操作(LOP)的额外特征，以根据制造规则修改IC设计布局。额外地，能以各种不同的顺序执行在遮罩数据准备操作1332期间应用于IC设计布局1322的制程。
遮罩数据准备1332操作之后和遮罩制造操作1334期间，根据修改的IC设计布局，制造遮罩或一组遮罩。在一些实施例中，根据修改的IC设计布局，使用电子光束(e-beam)或多个电子光束的机制在遮罩(光遮罩或遮罩模版)上形成图案。可以各种技术中形成遮罩。在一些实施例中，使用二进制技术形成遮罩。在一些实施例中，遮罩图案包含不透明区及透明区。使用于暴露已涂覆在晶圆上的图像敏感材料层(例如，光阻)的辐射光束(诸如紫外线(UV)光束)是通过不透明区所阻止并透射通过透明区。在一范例中，光罩的二元遮罩版本包含透明基板(例如，熔融石英)及涂覆在二元遮罩的不透明区中的不透明材料(例如，铬)。在另一范例中，使用相移技术形成遮罩。在遮罩1345的相移遮罩(PSM)版本中，将在相移遮罩上形成的图案中的各种特征配置成，具有适当的相位差异以增强解析度及成像品质。在各种范例中，相移遮罩可为衰减的PSM或交替的PSM。将通过遮罩制造1334产生的遮罩使用于各种制程。举例而言，将如此遮罩使用于离子布植制程中以在半导体晶圆中形成各种掺杂区、在蚀刻制程中用于半导体晶圆中的各种蚀刻区及/或其他合适制程。
IC厂1340为一种IC制造个体，其包含有助于制造一或多个各种不同IC产品的制造设施。在一些实施例中，IC厂1340为半导体代工厂。举例而言，可能有多个IC产品的前端部生制造的制造设施(前端制造线，FEOL)，而第二制造设施可为IC产品的互连接及封装提供后端部制造(后端制造线，BEOL)，且第三制造工厂可为代工厂个体提供其他服务。
IC厂1340使用通过遮罩制造公司1330所制造的遮罩(或多个遮罩)以制造IC元件1360。因此，IC厂1340至少间接使用IC设计布局1322以制造IC元件1360。在一些实施例中，通过使用遮蔽罩(或多个遮罩)的IC厂1340制造半导体晶圆1342以形成IC元件1360。半导体晶圆1342包含硅基板或在其上形成具有材料层的其他适当的基板。半导体晶圆进一步包含一或多个各种(在后续制造步骤中所形成的)掺杂区、介电特征、多级互连接及类似者。
将系统1300图示成具有设计公司1320、遮罩制造公司1330、或IC厂1340作为单独的组件或个体。然而，了解到，设计公司1320、遮罩制造公司1330、或IC厂1340中的一或多个为相同组件或个体的一部分。
图14A至图14L例示根据一些实施例的IC结构1400的IC制造流程的制造阶段。在一些实施例中，通过图13的IC制造系统1300执行IC结构1400的IC制造流程。在一些实施例中，IC结构1400的IC制造流程用于产生包含纳米片FinFET的IC结构。
图14A为在成长纳米结构后IC结构1400沿线段x-x’的剖面图。图14A中所描绘的IC结构1400包含基板S及第一及第二纳米结构的交替系列的堆叠。第一纳米结构可包含虚设栅极填充结构1404、虚设栅极填充结构1408及虚设栅极填充结构1412，第二纳米结构可包含纳米片通道结构1402、纳米片通道结构1406及纳米片通道结构1410。可将纳米结构的交替系列形成为在基板S上的堆叠，其中纳米片通道结构1402至虚设栅极填充结构1412沿着垂直方向(例如，方向Z)在彼此顶部设置。因此，将虚设栅极填充结构1412设置在基板S的顶部上，将纳米片通道结构1410设置在虚设栅极填充结构1412的顶部上，依此类推，其中纳米片通道结构1402为设置在顶部(沿最大方向Z)上的结构。如此堆叠有时可称作超晶格。
可通过磊晶成长一个层，然后磊晶成长下一层直到实现符合需求的数量及符合需求的厚度的纳米结构而形成纳米结构的交替系列。可从气态或液态前驱物成长磊晶材料。可使用气相磊晶(VPE)、分子光束磊晶(MBE)、液相磊晶(LPE)、或其他合适制程成长磊晶材料。通过添加掺杂剂、n型掺杂剂(例如，磷或砷)、或p型掺杂剂(例如，硼或镓)，具体取决于晶体管的类型，可在沉积期间中掺杂磊晶硅、硅锗及/或碳掺杂的硅(Si:C)(原位掺杂)。
图14B为在第一蚀刻后IC结构1400沿线段y-y’剖面图。可通过方向性蚀刻(例如，反应性离子蚀刻(RIE))去除IC结构1400中的纳米结构的交替系列的一部分(例如，未掩盖/暴露的部分)，以形成一或多个纳米结构的交替系刭的堆叠，诸如纳米片结构NSS1及纳米片结构NSS3(如图3所示)。举例而言，在蚀刻后，图14B中所描绘的IC结构1400包含纳米结构的交替系列的第一堆叠NSS1，其包含(在方向Z上)堆叠，此堆叠为蚀刻的虚设栅极填充结构1418A、蚀刻的纳米片通道结构NSC3、蚀刻的虚设栅极填充结构1416A、蚀刻的纳米片通道结构NSC2、蚀刻的虚设栅极填充结构1414A，以及第二堆叠，此第二堆叠为纳米结构的交替系列的第二堆叠NSS3，其包含(在方向Z上的)堆叠，此堆叠为蚀刻的虚设栅极填充结构1418B、蚀刻的纳米片通道结构NSC6、蚀刻的虚设栅极填充结构1416B、蚀刻的纳米片通道结构NSC5、蚀刻的虚设栅极填充结构1414B及蚀刻的纳米片通道结构NSC4。方向性蚀刻可为非选择性蚀刻，以通过单一蚀刻步骤去除未掩盖的部分，或可使用交替的选择性RIE以单独地去除每个结构/层的暴露部分。由于蚀刻的结果，在第一堆叠NSS1及第二堆叠NSS3周围及之间形成沟槽1420、沟槽1422及沟槽1424。在一些实施例中，存在大于或小于两个纳米结构的交替系列的堆叠。
图14C为在形成浅沟槽隔离(STI)后的IC结构1400沿线段y-y’的剖面图。在沟槽1420、沟槽1422及沟槽1424的底部形成图14C中所描绘的IC结构1400中的浅沟槽隔离STI1至浅沟槽隔离STI3。在一些实施例中，形成浅沟槽隔离STI1至浅沟槽隔离STI3包含沉积一或多个介电材料(例如，二氧化硅)以填充沟槽1420、沟槽1422及沟槽1424，及使用诸如化学机械平坦化(CMP)的技术去除多余的介电质。
图14D为在形成虚设栅极填充结构之后IC结构1400沿线段x-x’剖面图。图14D中所描绘的IC结构1400包含在第一堆叠NSS1上及周围所形成的虚设栅极填充结构1426A及虚设栅极填充结构1426B。在一些实施例中，虚设栅极填充结构1426A及虚设栅极填充结构1426B可对应至待形成纳米片结构/元件的栅极的区。尽管在图14D中将虚设栅极填充结构1426A及虚设栅极填充结构1426B中的每个图示为二维结构，应理解虚设栅极填充结构1426A及虚设栅极填充结构1426B均形成为跨过第一堆叠NSS1的三维结构。举例而言，可在第一堆叠NSS1的侧壁上及周围形成虚设栅极填充结构1426A及虚设栅极填充结构1426B中的每一个。可通过在第一堆叠NSS1上及周围沉积多晶硅(p-Si)或非晶硅(a-Si)中的至少一种而形成虚设栅极填充结构1426A及虚设栅极填充结构1426B。接着将p-Si或a-Si平坦化至符合需求的水平。可在平坦化的硅上沉积硬质遮罩(未图示)并将其图案化以形成硬质遮罩。可由氮化物或氧化物层形成硬质遮罩。将蚀刻制程(例如，反应离子蚀刻(RIE)制程)应用于p-Si或a-Si，以形成虚设栅极填充结构1426A及虚设栅极填充结构1426B。应理解，各自在诸如第二堆叠NSS3的其他堆叠上及周围形成类似于虚设栅极填充结构1426A及类似于虚设栅极填充结构1426B。在一些实施例中，对于每个堆叠，有大于或小于两虚设栅极填充结构。
图14E为在形成补偿栅极间隔件之后IC结构1400沿线段x-x’的剖面图。可形成包含在图14E中所描绘的IC结构1400中的补偿栅极间隔件1428A至补偿栅极间隔件1428B，以沿着虚设栅极填充结构1426A及虚设栅极填充结构1426B的相应侧壁延伸。可使用间隔件下拉形成制程以形成补偿栅极间隔件1428A至补偿栅极间隔件1428B。亦可通过介电材料(例如，氧化硅、氮化硅、氧氮化硅、SiBCN、SiOCN、SiOC或上述材料的任何合适组合)的共形沉积然后方向性蚀刻(例如，RIE)形成补偿栅极间隔件1428A至补偿栅极间隔件1428B。如此补偿栅极间隔件1428A至补偿栅极间隔件1428B有时可称作外部间隔件。
图14F为在蚀刻源极及漏极沟槽之后IC结构1400沿线段x-x’的剖面图。图14F中所描绘的IC结构1400包含替代纳米结构列NSS1(1)及替代纳米结构列NSS1(2)(如图4所示)。可通过以下至少一些制程形成替代纳米结构列NSS1(1)及替代纳米结构列NSS1(2)：使用补偿栅极间隔件1428A至补偿栅极间隔件1428B及虚设闸栅极填充结构1426A及虚设闸栅极填充结构1426B作为遮罩以界定替代纳米结构列NSS1(1)及替代纳米结构列NSS1(2)的占位面积，并蚀刻替代纳米结构列NSS1以形成替代纳米结构列NSS1(1)及替代纳米结构列NSS1(2)。这样，替代纳米结构列NSS1(1)及替代纳米结构列NSS1(2)的每个均包含交替蚀刻的纳米结构的堆叠。举例而言，替代纳米结构列NSS1(1)包含(在方向Z上)的堆叠，堆叠为蚀刻的虚设栅极填充结构1434A、蚀刻的纳米片通道结构NSC3(1)、蚀刻的虚设栅极填充结构1432A、蚀刻的纳米片通道结构NSC2(1)、蚀刻的虚设栅极填充结构1430A及蚀刻的纳米片通道结构NSC1(1)，且替代纳米结构列NSS1(2)包含(在方向Z上)的堆叠，堆叠为蚀刻的虚设栅极填充结构1434A、蚀刻的纳米片通道结构NSC3(1)、蚀刻的虚设栅极填充结构1432A、蚀刻的纳米片通道结构NSC2(1)、蚀刻的虚设栅极填充结构1430A及蚀刻的纳米片通道结构NSC1(1)。由于源极/漏极蚀刻的结果，在替代纳米结构列NSS1(1)及替代纳米结构列NSS1(2)周围及之间形成源极/漏极沟槽1436、源极/漏极沟槽1438及源极/漏极沟槽1440。理解到，各自在其他堆叠诸如第二堆叠NSS3上及周围形成与替代纳米结构列NSS1(1)及替代纳米结构列NSS1(2)类似的列。在一些实施例中，对于每个堆叠，有大于或小于两列的纳米结构。
图14G为在去除虚设栅极填充结构的端部部分及形成内部间隔件之后IC结构1400沿线段x-x’的剖面图。可使用第一应用去除蚀刻的虚设栅极填充结构1430A至虚设栅极填充结构1430B、虚设栅极填充结构1432A至虚设栅极填充结构1432B及虚设栅极填充结构1434A至虚设栅极填充结构1434B的端部部分，即所谓的“拉回”制程以将蚀刻的虚设栅极填充结构1430A至虚设栅极填充结构1430B、虚设栅极填充结构1432A至虚设栅极填充结构1432B及虚设栅极填充结构1434A至虚设栅极填充结构1434B拉出返回最初拉回距离，使得虚设栅极填充结构1430A至虚设栅极填充结构1430B、虚设栅极填充结构1432A至虚设栅极填充结构1432B及虚设栅极填充结构1434A至虚设栅极填充结构1434B的端部部分分别终止在补偿栅极间隔件1428A至补偿栅极间隔件1428B下方(例如，与之对齐)。拉回制程可包含氯化氢(HCL)气体同向性蚀刻制程。
图14G中所描绘的IC结构1400包含内部间隔件1442A至内部间隔件1442B、内部间隔件1444A至内部间隔件1444B及内部间隔件1446A至内部间隔件1446B。在一些实施例中，可通过化学气相沉积(CVD)或通过氮化物的单层掺杂(MLD)然着为间隔件施以RIE制程而共形形成内部间隔件1442A至内部间隔件1442B、内部间隔件1444A至内部间隔件1444B及内部间隔件1446A至内部间隔件1446B。在一些其他实施例中，可使用例如共形沉积制程沉积内部间隔件1442A至内部间隔件1442B、内部间隔件1444A至内部间隔件1444B及内部间隔件1446A至内部间隔件1446B，且后续的同向性或异向性回蚀以去除替代纳米结构列NSS1(1)及替代纳米结构列NSS1(2)的垂直侧壁上及基板表面上的多余材料。内部间隔件1442A至内部间隔件1442B、内部间隔件1444A至内部间隔件1444B及内部间隔件1446A至内部间隔件1446B的材料可由与补偿栅极间隔件1428A至补偿栅极间隔件1428B相同或不同的材料(例如，氮化硅)所形成。举例而言，内部间隔件1442A至内部间隔件1442B、内部间隔件1444A至内部间隔件1444B及内部间隔件1446A至内部间隔件1446B可由氮化硅、碳氮化硼硅、碳氮化硅、碳氮氧化硅、或任何其他类型的介电材料(例如，具有小于约5的介电常数k值的介电材料)所形成，该介电常数k值适合于形成FET元件的绝缘栅极侧壁间隔件的作用。
图14H为在形成漏极与源极结构之后IC结构1400沿线段x-x’的剖面图。如图14H中所描绘，IC结构包含漏极/源极结构SDS1、源极/漏极结构SDS2及漏极/源极区SDS3(如图4所示)。可使用磊晶层成长制程在替代纳米结构列NSS1(1)左侧的纳米片通道结构NSC1(1)、纳米片通道结构NSC2(1)及纳米片通道结构NSC3(1)的暴露端部上形成漏极/源极结构SDS1。可使用磊晶层成长制程在替代纳米结构列NSS1(1)右侧的纳米片通道结构NSC1(1)、纳米片通道结构NSC2(1)及纳米片通道结构NSC3(1)的暴露端部上，及/或在替代纳米结构列NSS1(2)左侧的纳米片通道结构NSC1(2)、纳米片通道结构NSC2(2)及纳米片通道结构NSC3(2)的暴露端部上形成源极/漏极结构SDS2。若源极/漏极结构SDS2系由替代纳米结构列NSS1(1)及替代纳米结构列NSS1(2)上的成长所形成，则这两个结构可彼此合并以形成连续结构。可使用磊晶层成长制程在替代纳米结构列NSS1(2)左侧的纳米片通道结构NSC1(2)、纳米片通道结构NSC2(2)及纳米片通道结构NSC3(2)的暴露端部上形成漏极/源极区SDS3。
可将原位掺杂(ISD)应用于形成掺杂的漏极/源极结构SDS1至漏极/源极结构SDS3，从而创建纳米片结构/元件的必要接面。通过将不同类型的掺杂剂布植元件的所选择S/D区以形成必要的接面，而形成n型及p型FET。可通过布植砷(As)或磷(P)形成N型元件，且可通过布植硼(B)形成p型元件。
图14I为在形成类金属界定结构之后IC结构1400沿线段x-x’的剖面图。如图14I所描绘，IC结构包含类金属界定结构MDS1、MDS2及MDS3(如图4所示)。可分别用采金属材料(例如，铜、钨)在漏极/源极结构SDS1、漏极/源极结构SDS2及漏极/源极结构SDS3的顶部上形成类金属界定结构MDS1、类金属界定结构MDS2及类金属界定结构MDS3。可通过执行以下至少一些制程形成类金属界定结构MDS1、类金属界定结构MDS2及类金属界定结构MDS3：使用各种沉积技术(例如CVD、电镀、电子光束、溅镀等)中的任何一种在漏极/源极结构SDS1、漏极/源极结构SDS2及漏极/源极结构SDS3上沉积金属材料；抛光掉多余的金属材料；以及清洗。在一些实施例中，类金属界定结构MDS1、类金属界定结构MDS2及类金属界定结构MDS3包含层间介电级零(ILD0)结构。
图14J为在去除虚设栅极填充结构之后IC结构1400沿线段x-x’的剖面图。如图14J中所描绘，去除虚设栅极填充结构1426A至虚设栅极填充结构1426B。可通过习知蚀刻制程例如RIE制程或化学氧化物去除(COR)制程而去除虚设栅极填充结构1426A至虚设栅极填充结构1426B。在去除虚设栅极填充结构1426A至虚设栅极填充结构1426B后，可再次暴露替代纳米结构列NSS1(1)及替代纳米结构列NSS1(2)的相应顶部边界。由于去除结果，分别在成对的补偿栅极间隔件1428A及补偿栅极间隔件1428B之间形成凹陷1448A及凹陷1448B。
图14K为在去除虚设栅极填充结构之后IC结构1400沿线段x-x’的剖面图。如图14K所描绘，去除虚设栅极填充结构1414A至虚设栅极填充结构1414B、虚设栅极填充结构1416A至虚设栅极填充结构1416B及虚设栅极填充结构1418A至虚设栅极填充结构1418B。可通过施加选择性蚀刻(例如，盐酸(HC))去除虚设栅极填充结构1414A至虚设栅极填充结构1414B、虚设栅极填充结构1416A至虚设栅极填充结构1416B及虚设栅极填充结构1418A至虚设栅极填充结构1418B。去除虚设栅极填充结构1414A至虚设栅极填充结构1414B、虚设栅极填充结构1416A至虚设栅极填充结构1416B及虚设栅极填充结构1418A至虚设栅极填充结构1418B之后，可暴露替代纳米结构列NSS1(1)的纳米片通道结构NSC1(1)、纳米片通道结构NSC2(1)及纳米片通道结构NSC3(1)及替代纳米结构列NSS1(2)的纳米片通道结构NSC1(2)、纳米片通道结构NSC2(2)及纳米片通道结构NSC3(2)的相应底部边界。由于去除的结果，分别在成对的内部间隔件1442A、内部间隔件1444A、内部间隔件1446A、内部间隔件1442B、内部间隔件1444B及内部间隔件1446B间形成凹陷1450A、凹陷1452A、凹陷1454A、凹陷1450B、凹陷1452B及凹陷1454B。
图14L为在添加栅极结构之后IC结构1400沿线段x-x’的剖面图。图14L中所描绘的IC结构1400包含栅极结构GS1、纳米片栅极结构NSGS1(1)、纳米片栅极结构NSGS2(1)、纳米片栅极结构NSGS3(1)、栅极结构GS2、纳米片栅极结构NSGS1(2)、纳米片栅极结构NSGS2(2)及纳米片栅极结构NSGS3(2)(如图4所示)。举例而言，替代纳米结构列NSS1(1)包含(在方向Z上)的堆叠，堆叠为纳米片栅极结构NSGS3(1)、蚀刻的纳米片通道结构NSC3(1)、纳米片栅极结构NSGS2(1)、蚀刻的纳米片通道结构NSC2(1)、蚀刻的纳米片栅极结构NSGS1(1)、蚀刻的纳米片通道结构NSC1(1)及栅极结构GS1(沿方向Z)；替代纳米结构列NSS1(2(在方向Z上)的堆叠，堆叠为纳米片栅极结构NSGS3(2)、蚀刻的纳米片通道结构NSC3(2)、纳米片栅极结构NSGS2(2)、蚀刻的纳米片通道结构NSC2(2)、蚀刻的纳米片栅极结构NSGS1(2)、蚀刻的纳米片通道结构NSC1(2)及栅极结构GS2。
栅极结构GS1、纳米片栅极结构NSGS1(1)、纳米片栅极结构NSGS2(1)、纳米片栅极结构NSGS3(1)、栅极结构GS2、纳米片栅极结构NSGS1(2)、纳米片栅极结构NSGS2(2)及纳米片栅极结构NSGS3(2)包含栅极金属。可使用任何合适方法包含如CVD制程沉积栅极金属。在一些实施例中，栅极结构包含高k值介电材料。可使用任何合适方法包含如原子层沉积(ALD)制程沉积栅极介电质。在一些实施例中，栅极金属可包裹在每个纳米片通道结构周围，且栅极介电设置在它们之间。
本揭露的一态样关于一种用于操作集成电路(IC)制造系统的方法。方法包含放置第一纳米片结构在单元的集成电路布局图的第一主动区内。第一纳米片结构在第一方向上延伸并在垂直于第一方向的第二方向上具有第一宽度。方法包含沿第二方向邻接第二纳米片结构与第一纳米片结构。第二纳米片结构在第一方向上延伸并在第二方向上具有第二宽度。第二纳米片结构在第二主动区内。第二宽度小于第一宽度。方法包含储存集成电路布局图在单元库中。在一些实施例中，放置第一纳米片结构包含将第一纳米片结构沿第二方向与第一单元边界区段定位第一距离。在一些实施例中，邻接第二纳米片结构包含将第二纳米片结构沿第二方向与第一单元边界区段定位第一距离。在一些实施例中，第一距离对应至第一最小间距规则。在一些实施例中，方法进一步包含放置第三纳米片结构在集成电路布局图的第三主动区内。在一些实施例中，第三纳米片结构在第一方向上延伸并在第二方向上具有第三宽度。在一些实施例中，第三纳米片结构与第一纳米片结构沿第二方向通过第二距离分开。在一些实施例中，方法进一步包含沿第二方向邻接第四纳米片结构与第三纳米片结构。在一些实施例中，第四纳米片结构在第一方向上延伸并在第二方向上具有第四宽度。在一些实施例中，第四纳米片结构在第四主动区内。在一些实施例中，第四纳米片结构与第二纳米片结构沿第二方向通过第三距离分开。在一些实施例中，第四宽度小于第三宽度。在一些实施例中，第三距离大于第二距离。在一些实施例中，第三宽度等于第一宽度，第四宽度等于第二宽度。在一些实施例中，第一主动区具有第三宽度，第二主动区具有第四宽度，并且第四宽度小于第三宽度。在一些实施例中，第一纳米片结构包含纳米片通道与栅极区的替代层。在一些实施例中，第一主动区为n型主动区或p型主动区中的一者，第二主动区为n型主动区或p型主动区中的另一者。
本揭露的另一态样关于一种集成电路布局产生系统。集成电路布局图产生系统包含处理器以及非暂态计算机可读储存媒体。非暂态计算机可读储存媒体包含用于一或多个程序的计算机程序码。非暂态计算机可读储存媒体及计算机程序码与处理器配置以使集成电路布局图产生系统：将第一单元排列成第一纳米片结构及第二纳米片结构，第一纳米片结构在第一方向上延伸并在垂直于第一方向的第二方向上具有第一宽度，第二纳米片结构在第一方向上延伸并在第二方向上具有第二宽度，第二纳米片结构与第一纳米片结构沿第二方向通过第一距离分开；将第二单元排列成第三纳米片结构及第四纳米片结构，第三纳米片结构在第一方向上延伸并在第二方向上具有第三宽度，第四纳米片结构在第一方向上延伸并在第二方向上具有第四宽度，第四纳米片结构与第三纳米片结构沿第二方向通过第二距离分开，第三宽度小于第一宽度，第四宽度小于第二宽度；对齐第二单元与第一单元，使得第三纳米片结构沿第二方向邻接第一纳米片结构，第四纳米片结构沿第二方向邻接第二纳米片结构；以及根据第一单元及第二单元产生集成电路布局图。在一些实施例中，非暂态计算机可读储存媒体及计算机程序码与处理器配置以进一步使集成电路布局图产生系统：放置第一纳米片结构在包括第一单元的第一主动区内；以及放置第二纳米片结构在第二主动区内。在一些实施例中，第一主动区具有第五宽度，第二主动区具有第六宽度，并且第六宽度小于第五宽度。在一些实施例中，第一单元包含第二主动区，其中第一主动区为n型主动区或p型主动区中的一者，并且其中第二主动区为n型主动区或p型主动区中的另一者。在一些实施例中，第二距离大于第一距离。在一些实施例中，第三宽度等于第一宽度，第四宽度等于第二宽度。在一些实施例中，第一纳米片结构包含纳米片通道及栅极区的替代层。在一些实施例中，非暂态计算机可读储存媒体及计算机程序码与处理器配置以进一步使集成电路布局图产生系统：将第一纳米片结构沿第二方向与第一单元边界区段定位第三距离；以及将第三纳米片结构沿第一方向与第一单元边界区段定位第三距离。在一些实施例中，第三距离对应至第一最小间距规则。
本揭露的另一态样关于一种集成电路结构。集成电路结构包含第一纳米片结构以及第二纳米片结构。第一纳米片结构对应至n型或p型的第一类型。第一纳米片结构在第一方向上延伸并在垂直于第一方向的第二方向上具有第一宽度。第二纳米片结构对应至n型或p型的第二类型。第二纳米片结构在第一方向上延伸并在第二方向上具有一第二宽度。第二纳米片结构与第一纳米片结构沿第二方向通过第一距离分开。第二宽度小于第一宽度。在一些实施例中，集成电路结构进一步包含第三纳米片结构以及第四纳米片结构。第三纳米片结构对应至第一类型。第三纳米片结构在第一方向上延伸并在第二方向上具有第三宽度。第三纳米片结构沿第二方向邻接第一纳米片结构。第三宽度小于第一宽度。第四纳米片结构对应至第二类型。第四纳米片结构在第一方向上延伸并在第二方向上具有第四宽度。第四纳米片结构沿第二方向邻接第二纳米片结构。第四宽度小于第二宽度。
前述概述了几个实施例的特征，使得本领域技术人员可以更好地理解本揭露的样态。本领域技术人员应当理解，他们可以容易地将本揭露用作设计或修改其他过程与结构的基础，以实现与本揭露介绍的实施例相同的目的与/或实现相同的优点。本领域技术人员还应该认识到，这样的等效构造不脱离本揭露的精神与范围，并且在不脱离本揭露的精神与范围的情况下，它们可以在这里执行各种改变，替换与变更。

Claims (10)

1.一种集成电路制造系统的操作方法，其特征在于，包含：
放置一第一纳米片结构在一单元的一集成电路布局图的一第一主动区内，该第一纳米片结构在一第一方向上延伸并在垂直于该第一方向的一第二方向上具有一第一宽度；
沿该第二方向邻接一第二纳米片结构与该第一纳米片结构，该第二纳米片结构在该第一方向上延伸并在该第二方向上具有一第二宽度，该第二纳米片结构在一第二主动区内，该第二宽度小于该第一宽度；以及
储存该集成电路布局图在一单元库中。
2.如权利要求1所述的集成电路制造系统的操作方法，其特征在于，其中：
放置该第一纳米片结构包含将该第一纳米片结构沿该第二方向与一第一单元边界区段定位一第一距离，以及
邻接该第二纳米片结构包含将该第二纳米片结构沿该第二方向与该第一单元边界区段定位该第一距离。
3.如权利要求2所述的集成电路制造系统的操作方法，其特征在于，进一步包含：
放置一第三纳米片结构在该集成电路布局图的一第三主动区内，该第三纳米片结构在该第一方向上延伸并在该第二方向上具有一第三宽度，该第三纳米片结构与该第一纳米片结构沿该第二方向通过一第二距离分开；以及
沿该第二方向邻接一第四纳米片结构与该第三纳米片结构，该第四纳米片结构在该第一方向上延伸并在该第二方向上具有一第四宽度，该第四纳米片结构在一第四主动区内，该第四纳米片结构与该第二纳米片结构沿该第二方向通过一第三距离分开，该第四宽度小于该第三宽度。
4.如权利要求3所述的集成电路制造系统的操作方法，其特征在于，该第一主动区为一n型主动区或一p型主动区中的一者，该第二主动区为该n型主动区或该p型主动区中的另一者。
5.一种集成电路制造系统，其特征在于，包含：
一处理器；以及
一非暂态计算机可读储存媒体，包含用于一或多个程序的计算机程序码，将该非暂态计算机可读储存媒体及该计算机程序码与该处理器配置以使该集成电路布局图产生系统：
将一第一单元排列成一第一纳米片结构及一第二纳米片结构，该第一纳米片结构在一第一方向上延伸并在垂直于该第一方向的一第二方向上具有一第一宽度，该第二纳米片结构在该第一方向上延伸并在该第二方向上具有一第二宽度，该第二纳米片结构与该第一纳米片结构沿该第二方向通过一第一距离分开；
将一第二单元排列成一第三纳米片结构及一第四纳米片结构，该第三纳米片结构在该第一方向上延伸并在该第二方向上具有一第三宽度，该第四纳米片结构在该第一方向上延伸并在该第二方向上具有一第四宽度，该第四纳米片结构与该第三纳米片结构沿该第二方向通过一第二距离分开，该第三宽度小于该第一宽度，该第四宽度小于该第二宽度；
对齐该第二单元与该第一单元，使得该第三纳米片结构沿该第二方向邻接该第一纳米片结构，该第四纳米片结构沿该第二方向邻接该第二纳米片结构；以及
根据该第一单元及该第二单元产生一集成电路布局图。
6.如权利要求5所述的集成电路制造系统，其特征在于，该非暂态计算机可读储存媒体及该计算机程序码与该处理器配置以进一步使该集成电路布局图产生系统：
放置该第一纳米片结构在包括该第一单元的一第一主动区内；以及
放置该第二纳米片结构在一第二主动区内。
7.如权利要求5所述的集成电路制造系统，其特征在于，该非暂态计算机可读储存媒体及该计算机程序码与该处理器配置以进一步使该集成电路布局图产生系统：
将该第一纳米片结构沿该第二方向与一第一单元边界区段定位一第三距离；以及
将该第三纳米片结构沿该第一方向与该第一单元边界区段定位该第三距离。
8.如权利要求7所述的集成电路制造系统，其特征在于，该第三距离对应至一第一最小间距规则。
9.一种集成电路结构，其特征在于，包含：
一第一纳米片结构，对应至一n型或一p型的一第一类型，该第一纳米片结构在一第一方向上延伸并在垂直于该第一方向的一第二方向上具有一第一宽度；以及
一第二纳米片结构，对应至该n型或该p型的一第二类型，该第二纳米片结构在该第一方向上延伸并在该第二方向上具有一第二宽度，该第二纳米片结构与该第一纳米片结构沿该第二方向通过一第一距离分开，该第二宽度小于该第一宽度。
10.如权利要求9所述的集成电路结构，其特征在于，进一步包含：
一第三纳米片结构，对应至该第一类型，该第三纳米片结构在该第一方向上延伸并在该第二方向上具有一第三宽度，该第三纳米片结构沿该第二方向邻接该第一纳米片结构，该第三宽度小于该第一宽度；以及
一第四纳米片结构，对应至该第二类型，该第四纳米片结构在该第一方向上延伸并在该第二方向上具有一第四宽度，该第四纳米片结构沿该第二方向邻接该第二纳米片结构，该第四宽度小于该第二宽度。
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