CN111125987A - 设计集成电路的方法 - Google Patents

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CN111125987A
CN111125987A CN201911056808.0A CN201911056808A CN111125987A CN 111125987 A CN111125987 A CN 111125987A CN 201911056808 A CN201911056808 A CN 201911056808A CN 111125987 A CN111125987 A CN 111125987A
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power rail
integrated circuit
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wire
power
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杨荣展
江庭玮
庄惠中
卢麒友
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种用于设计集成电路的方法，包括以下步骤：选择单元的电源轨；确定与电源轨或在电源轨周围的电连接的间隙距离不足以适合电连接；选择电源轨中要修改的电源轨部分，并修改电源轨部分的形状以提供足以适合电连接的间隙距离。随着集成电路的互连结构中的特征之间的间隙距离变小，制造变得更加困难并且容易出错。增加间隙距离改善了集成电路的可制造性。修改集成电路电源轨的形状可增加与电源轨和/或在电源轨周围的间隙距离。

Description

设计集成电路的方法
技术领域
本揭露涉及一种设计集成电路的方法。
背景技术
随着集成电路的变小，改变集成电路的布局以减小集成电路所占据的总面积。可透过用比先前版本的集成电路元件小的新结构代替集成电路元件来实现减小布局的面积，也可透过减小集成电路层中电路元件之间的距离来实现减小布局的面积。
较小的集成电路和较小的集成电路元件在制造过程中带来越来越大的困难，因为公差也变小了。因此，尽管部分材料的电特性在集成电路的各代之间保持恒定，然而由于集成电路已受到来自制造流程的偏差的负面影响，因此可发生错误的容许范围变小而且制造公差越来越难以满足。
发明内容
依据本揭露的部分实施例，提供一种设计集成电路的方法，包含：选择单元的电源轨；确定与电源轨或在电源轨周围的电连接的间隙距离不足以适合电连接；选择电源轨的电源轨部分进行修改；以及修改电源轨部分的形状以提供足以适合电连接的间隙距离。
附图说明
图1是根据部分实施例的半导体装置的图；
图2是根据部分实施例的制造集成电路的方法的流程图；
图3是根据部分实施例的集成电路的俯视图；
图4是根据部分实施例的集成电路的俯视图；
图5是根据部分实施例的集成电路的俯视图；
图6是根据部分实施例的集成电路的俯视图；
图7是根据部分实施例的来自集成电路的导轨的俯视图；
图8是根据部分实施例的电子设计自动化(electronic design automation,EDA)系统的框图；
图9是根据部分实施例的集成电路(integrated circuit,IC)制造系统以及与其相关联的集成电路制造流程的框图。
【符号说明】
100：集成电路
101：半导体装置
102：巨集
104A：导线布线配置
104B：导线布线配置
200：方法
201：操作
202：操作
204：操作
206：操作
208：操作
210：操作
212：操作
214：操作
216：操作
218：操作
220：操作
222：操作
224：操作
300：集成电路
302：单元
304：高度
306：主动区域
308A：多晶硅线
308B：多晶硅线
308C：多晶硅线
310A：导线
310B：导线
312A：第一源极段
312B：第一漏极段
312C：漏极段
312D：源极段
314A：电源轨
314A1：第一部分
314A2：第二部分
314B：电源轨
316A：导线
316B：导线
316C：导线
316D：导线
316E：导线
320：过渡点
398：第一方向
399：第二方向
400：集成电路
402：单元
404：高度
406：主动区域
408A：多晶硅线
408B：多晶硅线
408C：多晶硅线
410A：导线
410B：导线
412A：源极线
412B：漏极线
412C：漏极段
412D：源极段
414A：电源轨
414A1：第一部分
414A2：第二部分
414B：电源轨
416：导线
416A：第一导线段
416B：第二导线段
416C：导线
416D：导线
416E：导线
420：过渡点
498：第一方向
499：第二方向
500：集成电路
502：单元
504：高度
506：主动区域
508A：多晶硅线
508B：多晶硅线
508C：多晶硅线
510A：导线
510B：导线
512A：第一源极段
512B：第一漏极段
512C：漏极段
512D：源极段
514A：第一电源轨
514A1：第一部分
514A2：第二部分
514B：电源轨
516：导线
516A：第一导线段
516B：第二导线段
516C：导线
516D：导线
516E：导线
520：过渡点
598：第一方向
599：第二方向
600：集成电路
602：单元
604：高度
606：主动区域
608A：多晶硅线
608B：多晶硅线
608C：多晶硅线
610A：导线
610B：导线
612A：第一源极段
612B：第一漏极段
612C：漏极段
612D：源极段
614A：电源轨
614B：电源轨
614B2：第二部分
616：导线
616A：第一导线段
616A1：第一导线段
616B：第二导线段
616C：导线
616D：导线段
616E：导线段
616F：导线
618：上边界
619：下边界
620：过渡点
698：第一方向
699：第二方向
700：集成电路
702：单元
704：高度
706：主动区域
708A：多晶硅线
708B：多晶硅线
708C：多晶硅线
710A：导线
710B：导线
712A：第一源极段
712B：第一漏极段
712C：漏极段
712D：源极段
714A：电源轨
714A1：电源轨部分
714B：电源轨
714B2：电源轨部分
716：导线
716B：导线段
716C：导线
716E：导线段
716F：导线
718：上边界
719：下边界
720：过渡点
798：第一方向
799：第二方向
800：电子设计自动化系统
802：处理器
804：储存媒体
806：计算机程序代码
808：总线
810：I/O接口
812：网络接口
814：网络
817：标准单元库
842：用户界面
900：系统
920：设计室
922：集成电路设计布局图
930：遮罩室
932：遮罩数据准备
944：遮罩制造
945：遮罩
950：集成电路制造商
952：晶片制造
953：半导体晶片
960：集成电路装置
C1：第一间隙量
C2：第二间隙
C3：间隙距离
C4：间隙距离
C5：间隙距离
C6：间隙距离
C7：间隙距离
C8：间隙距离
C9：间隙距离
C10：间隙距离
C11：间隙距离
C12：间隙距离
C13：间隙距离
C14：间隙距离
J1：第一位移量
J2：偏移距离
J3：偏移距离
J4：偏移距离
W1：宽度
W2：宽度
W3：宽度
W4：宽度
W5：宽度
W6：宽度
W7：宽度
W8：宽度
W9：宽度
W10：宽度
W11：宽度
具体实施方式
以下公开提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。为了简化本揭露，下面描述元件、值、操作、材料、配置等的特定示例。当然，这些仅仅是示例，而无意于进行限制。可以预期其他元件、值、操作、材料、配置等。例如，在下面的描述中，在第二特征之上或上方形成第一特征可以包括其中第一特征和第二特征以直接接触形成的实施例，并且还可以包括其中在第一特征和第二特征之间形成附加特征使得第一特征和第二特征可以不直接接触的实施例。另外，本揭露可以在各个示例中重复参考数字和/或文字。此重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。
此外，本文中可以使用诸如“在...下面”、“在...下方”、“低于”、“在...上面”、“在...上方”等之类的空间相对术语，以便于描述一个元件或特征与如图所示的另一个或多个元件或特征的关系。除了在图中描述的方位之外，空间相对术语还意图涵盖装置在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或以其他定向)，并且本文中使用的空间相对描述语可以同样地相应地解释。
在集成电路制造中，随着较小的技术节点的发展，装置缩放或「缩小」制程也随之发生了。在缩放或缩小制程期间，将集成电路或其布局从第一较大尺寸缩放到第二较小尺寸。缩放集成电路和集成电路布局，以便将更多的装置配置到基板上，以提高后代半导体装置的性能。缩放集成电路和集成电路布局以减少功耗并在完成的半导体装置中容纳较小尺寸的集成电路元件。缩放或缩小集成电路的元件包括降低集成电路单元(cell)(主动区域)的高度。单元是配置为实现设计功能的一组主动装置和/或被动装置。在本揭露中，术语“高度”用于指代集成电路的单元和其他元件在第一方向上的尺寸。在本揭露中，关于集成电路元件的各个部分(例如，线、晶体管等)，术语“长度”是指此元件最大尺寸的部分，而术语“宽度”指此元件最短尺寸的部分。关于集成电路元件的各个部分，术语“高度”是指元件在第一方向上的尺寸。
当缩小集成电路单元的高度时，单元中元件的部分也沿至少一维收缩。因此，在部分实施例中，单元高度的减小伴随着在第一方向上延伸的导线的线长度的减小，以及在垂直于第一方向的第二方向上延伸的导线的线宽度的减小，其中第一方向和第二方向与集成电路的一层中的横向尺寸相关。
当使集成电路元件的导线缩小时，集成电路单元中元件之间的间隙减小。随着集成电路单元中元件之间的间隙减小，减小制造变异性以保持集成电路单元的元件的功能变得更加困难。当制造过程偏移预期结果时，集成电路单元的元件的性能更容易偏移标准的电路性能。增加制造过程的制程范围(process window)或增加集成电路单元的元件之间的间隙，可增加集成电路在设计的电路性能内运作的可能性。
由于小间隙而易于产生偏差的集成电路的部分在集成电路互连结构的不同层中的元件之间。在集成电路其中一层中的导线(或金属线)透过通孔或接触连接到集成电路另一层中的导线。太靠近邻近的电路特征的通孔或接触较容易发生短路，因为在通孔和接触以及邻近的电路特征之间的绝缘介电材料在太薄时发生崩溃的风险会增加。在一些集成电路中，为了使通孔和接触位在与邻近的电路特征充分隔离的位置上以避免或减小由于介电材料崩溃(dielectric material breakdown)引起的短路的可能性，互连结构将变得更加复杂。互连结构的复杂性增加了集成电路布局所占据的空间，并且增加了导致集成电路不能按设计运行的制造缺陷的可能性。
本揭露的至少一个实施例描述了一种减少互连结构复杂性，并增加通孔和接触与邻近的电路特征之间的间隙的方法，以及具有用于集成电路的主动区域的非线性电源轨(power rail)的集成电路。对电源轨和电源轨上的导线进行修改，以增加通孔和接触的间隙距离并简化互连结构。对电源轨的修改包括改变被选择要修改的电源轨或部分的电源轨(电源轨部分)的形状。对导线的修改包括改变被选择要修改的导线或导线段的形状。
图1是根据本揭露的至少一个实施例的具有半导体装置101的集成电路100的框图。在图1中，除了别的元件以外，半导体装置101还包括电路巨集(circuit macro)(以下简称为巨集)102。在部分实施例中，巨集102是晶体管巨集。在部分实施例中，巨集102是除了晶体管巨集之外的巨集。除了其他以外，巨集102包括导线布线配置104A和104B。导线布线配置104A的示例性布局图包括诸如图3、图4、图5、图6和图7中的每一个中的布线配置布局图的实施例，其中修改电源轨的形状以产生用于电连接到源极/漏极(S/D)线的额外的间隙距离或以便为来自源极/漏极线的电连接创建额外的间隙距离。导致导线布线配置104B的布局图的示例包括诸如图4、图5、图6和图7中的每一个中的布线配置布局图的实施例，其中修改了电源轨上的导线形状以产生用于电连接到来自修改后的导线上方的导线的电源轨的额外的间隙距离，以便为来自修改后的导线上方的导线的电源轨的电连接创建额外的间隙距离。在部分实施例中，在集成电路中具有多个布线配置布局104A和104B以增加用于制造集成电路的制程范围。在部分实施例中，布线配置布局是相同类型的布线配置布局(例如，电源轨布局修改或导线修改)。在部分实施例中，布线配置布局是不同类型的布线配置布局(例如，电源轨布局修改或导线修改)。
图2是根据部分实施例的设计集成电路的方法200的流程图。集成电路布局包含多个单元，并且在多个单元的每个单元中包含多个电源轨和导线(例如，第一金属线或M1线)。在逐个单元的基础上，方法200评估集成电路中电源轨和导线的修改，其包括非线性(偏移、单偏移、双偏移)和截断或断裂的修改而导线的修改包括非线性(偏移、单偏移、双偏移)和截断或断裂及其组合的修改，如以下图3至图7所示。在此提出此方法的操作以促进讨论的清晰性。在部分实施例中，以下面呈现的顺序进行操作。在部分实施例中，以不同于下面的顺序的顺序进行操作。在部分实施例中，从此方法中省略一些操作，而仍然实现本揭露的目的。在部分实施例中，此方法中包括其他操作。
在操作201中，从集成电路单元中的一组电源轨中选择一个电源轨，并决定是否要修改所选的电源轨。在部分实施例中，由设计者选择电源轨。在部分实施例中，由计算机选择电源轨或者由计算机提示设计者选择电源轨。
在操作202中，决定是否要修改所选的电源轨。对应于决定要修改所选的电源轨，此方法前进至操作204。对应于决定不修改所选的电源轨，此方法前进至操作212。
决定是否要修改选定的电源轨包括决定要修改的电源轨要容纳的电连接的类型，以及评估电连接的间隙距离。在部分实施例中，要容纳的电连接类型是从导线到选定的电源轨的通孔连接，其中此导线在集成电路中至少比选定的电源轨高两个金属层。在部分实施例中，用于电连接的间隙距离是在接触或通孔与导线边缘之间的间隙，此接触或通孔至少位于导线下方一层并且至少比所选的电源轨高两个金属层。当间隙距离太小而不能容纳电连接且不能在电连接周围保留绝缘材料或介电材料的余量时，集成电路将更易于发生短路和丧失功能。当电连接缩小时(例如，为了保持电连接周围具有足够的绝缘材料而减小电连接的直径或横向尺寸)，电连接的电阻会增加，从而使集成电路的运行速度更慢或降低功率效率。根据部分实施例，根据下面描述的不同类型的电源轨和导线的修改，间隙距离的增加范围至少为10％至100％。
在部分实施例中，要容纳的电连接的类型是在集成电路中比所选的金属线高至少一层的导线与集成电路单元中的源极或漏极(S/D)线之间的通孔连接。所评估的间隙距离是指接触或通孔绕过所选的电源轨可在导线和单元中的源极线和漏极线之间延伸的空间，其中此导线在集成电路中比所选的金属线高至少一层。
对于一开始的集成电路布局，若此导线类型的间隙距离太小以至于不能形成满足集成电路的设计规范的电连接，则做出要修改电源轨的决定。
方法200包括操作204，其中选择单元中电源轨的一部分以进行修改。选择要修改的电源轨部分包括根据在集成电路布局的选定的电源轨上多个层中导线的位置，决定电连接到[1]电源轨或[2]绕过电源轨的位置。选择要修改的电源轨部分包括决定过渡点位置的过程，此过渡点的位置位于将保持不变的电源轨部分和将要修改的电源轨部份之间。单元中的过渡点在沿着长度(例如，沿着电源轨的长度，或者沿着诸如垂直于栅极电极的第一金属线的导线的长度)的位置，在此位置上电源轨或导线的宽度以下述方式发生变化。在部分实施例中，过渡点在沿着电源轨变窄的位置，在此位置电源轨变窄以提供用于接触或通孔与电源轨下方的源极线或漏极线进行电连接的附加空间(例如，更大的间隙距离)。在部分实施例中，过渡点在导线被修改的地方，以提供接触或通孔与在导线下方的电源轨进行电连接的附加空间。在部分实施例中，过渡点的位置沿着电源轨在单元边界的中心。在部分实施例中，过渡点在沿着电源轨的位置而不是在单元边界中心的位置。
方法200包括操作206，其中选择电源轨要修改的类型。修改电源轨的类型包括电源轨的全线宽偏移、电源轨的单个边缘的偏移(单边偏移)、电源轨的两个边缘的偏移(双边偏移)以及电源轨截断。
当电源轨要修改的部分保持原始电源轨的宽度，并且整个电源轨沿垂直于电源轨的长度的第一方向移动相当于一个电源轨的全线宽距离时，就会发生电源轨的全线宽偏移。电源轨的全线宽偏移使电源轨的修改部分在电源轨的每一侧均等量地移动，相对于电源轨的未修改部分而言。下面的图3描述了根据本揭露的部分实施例的电源轨的全线宽偏移。在部分实施例中，在集成电路的设计阶段或是布局制作时选择电源轨的全线宽偏移以在电源轨与单元的源极线或漏极线之间提供更大的间隙。
当一部分被修改而一部分未被修改的电源轨出现当电源轨的一个边缘对于要修改的部分和保持不变的部分而言均保持线性时而电源轨的另一边缘变为非线性时会导致单边偏移形式的电源轨修改(或是会发生不连续或是错位)。当将要修改的电源轨部分的边缘发生内向偏移(朝电源轨的中心向内移一个偏移距离)时，会发生电源轨的非线性边缘。此内向偏移具有朝内的偏移距离。选定的电源轨的未修改的边缘在单元中沿电源轨的长度保留连续的(或是线性的)边缘，而选定的电源轨的修改的边缘变得不连续，其中要修改的部分和保持不变的部份的边缘对于本身的该部分都是线性的，然而修改的部分和保持不变的部份的边缘彼此不直接对齐(即此两部分之间产生不连续或是错位的位置)。图4描述了根据本揭露的部分实施例的电源轨的单边延伸。在部分实施例中，选择单边延伸以在源极线或漏极线与导线(其位于选定的电源轨上方至少一层)之间提供用于集成电路的单个单元中的接触或通孔的增加的间隙距离。在部分实施例中，电源轨的单侧偏移会窄化电源轨被修改的部分。在部分实施例中，电源轨的单侧偏移加宽电源轨被修改的部分。
当一部分被修改而一部分未被修改的电源轨出现当电源轨的两个边缘皆被修改时，会产生电源轨的双边偏移。因此，双边偏移的电源轨修改的电源轨的每一侧皆是不连续的(或是会发生错位或是偏移)，如前面的单边偏移的类型所讨论的。下面的图5描述了根据本揭露的部分实施例的电源轨的双边缘偏移。在部分实施例中，在布局或是设计集成电路时选择双边缘偏移，以在所选电源轨的相对边缘处为集成电路的相邻单元中的接触或通孔在源极线或漏极线和导线(其在选择的电源轨上至少一层)之间提供增加的间隙距离。在一个实施例中，每个电源轨部分具有实质上笔直的内边缘和外边缘，并且电源轨的内边缘和/或外边缘的偏移是由于实质上笔直的边缘彼此分隔了“边缘偏移”距离，同时保持彼此实质上平行的结果。
在部分实施例中，在布局或是集成电路设计时，电源轨的截断是指电源轨的部分(修改部分)被移除，而不修改的部分则保持不变或未被修改。在部分实施例中，若是一部分的电源轨是冗余的或是移除此电源轨部分并不会对集成电路的功能产生不利的影响时，则在布局或是集成电路设计时选择电源轨断裂或电源轨截断。例如，电源轨的冗余部分是与集成电路其他具有公共功能的层连接的部分(例如，在多个位置接地的Vdd轨或连接到公共电压源的Vss轨)。电源轨截断为集成电路单元中源极线或漏极线与集成电路中电源轨上方至少一层的导线之间的电连接提供了最大的间隙距离(在电源轨修改的部分的位置处)。图6和图7描述了根据本揭露的部分实施例的电源轨截断。
在操作208中，选择所选的电源轨要修改的量。在部分实施例中，在不违反与集成电路的导线之间的间距有关的设计规范的情况下，透过对所选电源轨的修改而实现之间隙距离的改变是间隙距离改变的最大量。在部分实施例中，透过修改选定的电源轨实现之间隙距离的改变是间隙距离改变的中间量，以在使电源轨尽可能变窄的同时，平衡了接触到或绕过电源轨的尺寸改变。减小电源轨变窄可减小集成电路中电源轨的电阻，并使电源轨较不易受到制造缺陷(例如，蚀刻阻碍)的影响。
在操作210中，将与操作204、206和208一致的用于制作或调整与电源轨的修改相关的集成电路布局的指令储存到电子设计系统(电子设计自动化系统，请参见下文)的计算机可读取媒体(computer-readable storage medium)中，以作为集成电路的后续制造过程。在部分实施例中，在下面独立地且个别地执行操作210与操作220。在部分实施例中，操作210与操作220同时执行。
在操作212中，根据本揭露的各方面，评估与选定的电源轨配对(例如，在其正上方)的导线以决定是否要执行导线修改。根据部分实施例，若修改可增加连接位于导线正下方的电源轨和位于导线上方至少一层的第二导线的通孔或接触的间隙距离时，做出对导线修改的决定。根据部分实施例，若修改可增加在考虑要修改的导线与在该导线下方的单元中的源极线或漏极线之间的间隙距离，则做出对导线修改的决定。对应于决定修改与所选的电源轨配对的导线，此方法继续至操作214。对应于决定不修改与所选电源轨配对的导线，此方法继续至操作224。
在操作214中，选择导线要修改的类型。导线修改包括以下一项或多项：在一个单元上方将至少两条导线连接在一起、删除一个单元上方的导线以及加宽一个单元上方的导线。根据部分实施例，选择导线结合以在集成电路的不同层处将连接到源极线或漏极线的导电路径与在集成电路的不同单元中的导线结合，以降低集成电路单元上的互连结构的复杂度。导线的连接包括在沿电源轨长度的方向上延伸，直到至少两条导线在选定的电源轨正上方，以使分离的导线合并为一条导线，其中此条导线在单元的过度点的两侧具有两个导线段。本揭露的图4和图6描述了在单元的电源轨正上方有至少两条导线被连接在一起的实施例。
根据部分实施例，选择删除导线以去除在所选的电源轨正上方的一部分的导线，以使电源轨的整个宽度可用于在所选的电源轨与第二导线(其在集成电路中在所选的电源轨上方至少两层)之间的通孔或接触。本揭露的图5和图7描述了其中导线被删除的实施例。
根据部分实施例，选择导线加宽结合导线连接或导线删除，以进一步增加接触的间隙距离。图7描述了导线716，其在过渡点720的一侧上已经历变宽，而在过渡点的另一侧上的导线已经被删除。因此，间隙距离C11和C12皆从修改前的尺寸增加。图6和图7描述了根据部分实施例的经历线变宽的导线。
在操作216中，选择要进行修改的导线段。在部分实施例中，被选择要修改的导线段是在所选的电源轨部分(此部分已经被修改(例如，透过变窄或删除))正上方的部分，以增加在导线段与在导线段正下方的源极线或漏极线之间的间隙距离(参考，例如，图7，导线716)。因此，选择要修改的导线段是部分地基于上面的操作204中要修改哪个电源轨部分决定的。在部分实施例中，当在所选的导线段正下方的电源轨部分是修改的电源轨部分时，选择此导线段以进行修改。
在操作218中，选择导线要修改的量。进行导线修改时，尺寸增量范围从零(或无修改)到与布局中可用空间的整个宽度的相对应的尺寸，从而保持装置间的间距限制(例如，导线和通孔之间的间距限制，以避免短路或介电质崩溃等)。在部分实施例中，所选要修改的导线的量是将允许通孔或接触与集成电路中的导线(或在导线周围)进行电连接的最小量。
在操作220中，将与操作214、216和218一致的用于制作或调整与导线段的修改相关联的集成电路布局的指令储存到电子设计的计算机可读取媒体系统(电子设计自动化，见下文)中以用于集成电路的后续制造过程。在部分实施例中，操作220是独立地并且与上面的操作210分开地执行。在部分实施例中，操作220与操作210同时执行(例如，在完成操作204、206和208之后执行214、216和218)。
在操作222中，确定是否已对集成电路单元的所有电源轨和/或导线进行电源轨和导线修改的分析。对应于确定并非集成电路的所有电源轨或导线都已进行过电源轨和导线修改方面的分析，此方法移至操作201。对应于确定集成电路单元的所有电源轨或导线都已经进行过电源轨和导线修改方面的分析，此方法移至操作224。
在操作224中，使用以下描述的技术，根据在操作210和/或操作220中储存的指令来制造集成电路。
图3是根据部分实施例的集成电路300的俯视图。集成电路300具有单元302，单元302具有单元高度304。电源轨314A位于单元302的顶端，而电源轨314B位于单元302的底端。集成电路300包括主动区域306，在部分实施例中，此主动区域306包含用于电路的晶体管的鳍片，以及垂直于主动区域306的鳍片的多晶硅线(poly lines)。多晶硅线沿着单元302的第一方向398延伸，并且在单元302的主动区域306中的鳍片沿着第二方向399延伸。多晶硅线308A和308C是最靠近单元302的边缘的边缘多晶硅线，而多晶硅线308B是中心多晶硅线，其位于多晶硅线308A和308C之间。在集成电路300中，多晶硅线308B是单元302的栅极电极。主动区域306的鳍片形成在单元302的最低层。多晶硅线308A至308C形成在主动区域306的鳍片上的层中(即，离基板较远)。导线310A和310B在主动区域306的鳍片上。在部分实施例中，导线310A和310B与集成电路的多晶硅线308A至308C在同一层中。在部分实施例中，导线310A和310B与主动区域306的鳍片直接接触。在部分实施例中，导线310A电连接到源极，而导线310B电连接到漏极。在部分实施例中，导线310A电连接到漏极，而导线310B电连接到源极。根据部分实施例，导线310A和导线310B同时电连接到源极。在其中导线同时电连接到源极的集成电路的非限制性实施例中，串联的N型金氧半场效应晶体管集成电路结构或与非门(NAND gate)具有在集成电路结构中电连接到相同源极连接的导线。根据部分实施例，导线310A和导线310B同时电连接到漏极。
导线310A与电源轨314A和314B中的一条电连接，导线310B与电源轨314A和电源轨314B中的另一条电连接。在集成电路300中，导线310A在第一方向398上在第一电源轨314A的下方被切成两段。导线310A包括单元302中的第一源极段312A和与单元302相邻的单元中的漏极段312C。导线310B包括单元302中的第一漏极段312B和与单元302相邻的单元中的源极段312D。第一源极段312A在第一电源轨314A下方，并且在第一方向398上延伸。与单元302相邻的单元中的漏极段312C不与电源轨314A重迭。与单元302相邻的单元中的源极段312D与电源轨314A重迭。在部分实施例中，第一电源轨314A是VSS线。
电源轨314A和电源轨314B在具有导线310A和310B的层上方的集成电路300层中。电源轨314B是笔直的电源轨，其中单元302内的电源轨的边缘和单元302外的电源轨的边缘均实质上为笔直的，没有偏移或非线性。电源轨314A是非线性电源轨，其中在过渡点320(例如，偏位移置)，第一部分314A1和第二部分314A2交会。过渡点320在沿着第二方向399的单元302的中心。在部分实施例中，过渡点在沿着第二方向399的除了单元的中心的位置上。
第一部分314A1和第二部分314A2具有线性边缘，如上文针对电源轨314B所述。在第一方向398上，第一部分314A1的边界与第二部分314A2的边界不重合。第一部分314A1具有第一宽度W1，第二部分314A2具有第一宽度W1，并且电源轨314B具有第一宽度W1。在第一部分314A1和第二部分314A2之间的过渡点320处，电源轨314A具有第二宽度W2，第二宽度W2小于第一宽度W1。第二宽度W2是过渡点的宽度，或者是被配置为避免电流流过第一电源轨时第一电源轨内材料的电迁移的宽度。当过渡点宽度(W2或在过渡点320处的电源轨的宽度)太小时，将更有可能发生电源轨材料的电迁移，从而使装置故障的机会增加。第二部分314A2在第一方向398上位移第一位移(例如，“偏移”)量J1。
导线316A至316E在具有电源轨314A和电源轨314B的层上方的集成电路的一层中。第一间隙量C1在第一方向398上对应于在电源轨314A最靠近单元302的中心的边缘(例如，内部边缘)(或更具体地，第一部分314A1)与导线316A最接近单元302的中心的边缘之间的空间量。在本揭露中，当提及集成电路的单元的特征(导线等)的边缘时，靠近单元的中心的边缘是此特征的“内边缘”，而离单元的中心较远的边缘是此特征的“外边缘”。第一间隙量C1是通孔连接到围绕导线316A且在第一源极段312A上的第一电源轨314A的距离或空间量。第二间隙量C2是用于将导线316B连接到第一漏极段312B的通孔的距离或空间量。宽度W3是导线316B在第一方向398上的线宽。透过使第二部分314A2与第一部分314A1偏移，可在不减小单元302的第二间隙C1的情况下，增加(相对于线性电源轨的内边缘的)第二间隙C2。宽度W3大于第二间隙C2，因为导线316B的一部分在第一电源轨314A正上方(具体地，在第二部分314A2上方)。
由于具有非线性电源轨的单元的集成电路层之间的通孔的间隙增加了(与具有线性电源轨的集成电路层之间的通孔的间隙相比)，因此可降低互连结构布局的复杂性。复杂性的降低与减小与互连结构布局的面积有关(降低制造复杂度或脆弱性(例如，制造过程中的缺陷或制程变化))，并且因为在互连结构的特征之间有更大的间隙，所以集成电路布局可以有更大的缩放量。由于互连结构的面积减小，因此集成电路的总面积减小，因而可在制造过程中将更多的装置装配到制造基板上。
根据本文所述的集成电路的部分实施例，透过将半导体基板材料蚀刻成多条线以形成半导体基板材料的平行脊(鳍片)的阵列来形成集成电路的单元的鳍片。根据部分实施例，适合于鳍片的半导体材料包括本质硅、掺杂的硅、硅锗(SiGe)、二元IV型半导体材料、砷化镓(GaAs)、二元III-V型半导体材料等等。在部分实施例中，透过将熔融材料冷却成固体铸块，并且切割铸块以形成块状集成电路基板材料来形成半导体基板材料。在部分实施例中，从铸块切割块状半导体材料基板，将介电材料(例如，二氧化硅)层沉积到块状半导体材料上，并且将装置半导体基板材料层沉积到在介电质中被蚀刻的井中以形成绝缘体上硅(silicon on insulator,SOI)型半导体基板，以形成集成电路的鳍片。使用例如原子层沉积(atomic layer deposition,ALD)、化学气相沉积(chemical vapor deposition,CVD)等将二氧化硅或其他绝缘介电材料沉积到块状半导体基板材料的表面上。
在部分实施例中，透过将半导体基板材料蚀刻成多个隔离沟槽以将一个主动区域中的鳍片与相邻的主动区域中的鳍片隔离，来形成集成电路的主动区域。在部分实施例中，隔离沟槽随后填充有诸如二氧化硅或其他合适的介电材料的绝缘材料，以用于隔离集成电路单元中的各个主动区域。根据部分实施例，鳍片的一部分掺杂有N型或P型掺杂剂，以形成集成电路中的晶体管的通道。在部分实施例中，一旦完成鳍片蚀刻和掺杂的过程，就填充隔离沟槽。在部分实施例中，在蚀刻完鳍片之后，然而在执行鳍片掺杂之前，填充隔离沟槽。在部分实施例中，隔离沟槽和鳍片间的空间被介电材料填充，并且介电材料被回蚀刻以暴露半导体基板材料的鳍片阵列中的上部鳍片。在部分实施例中，仅在鳍片阵列中鳍片的暴露上部掺杂有N型或P型掺杂剂，以形成用于晶体管的通道，以减小集成电路的单个单元中的鳍片之间的漏电流，或减少集成电路单元之间的漏电流。
导线是集成电路中互连结构的金属线。导线在第一方向和第二方向上延伸，以便将晶体管的元件(例如，源极线412A和漏极线412B)连接到集成电路的其他部分。在部分实施例中，导线是沉积在覆盖膜中的多晶硅(poly)线，从覆盖膜蚀刻出多晶硅线以在集成电路的单元内产生平行的材料行，以作为源极或漏极连接到在通道区域任一侧面的鳍片。在部分实施例中，导线包括源极线和漏极线以及在单元的通道区域正上方的栅极电极线。在部分实施例中，源极线和漏极线在第二方向(例如，参见第二方向399)上具有第一尺寸(宽度)，而栅极电极在第二方向上具有第二尺寸(宽度)。在部分实施例中，第二尺寸(例如，栅极电极的宽度)与栅极电极下方的鳍片中的通道区域的通道宽度相当或较大。
在部分实施例中，电源轨在第二方向上沿整个单元延伸并且在第一方向(参见，例如，第一方向398)上具有轨宽度。在部分实施例中，电源轨由多晶硅或导电金属(例如，钛(Ti)、钨(W)、铝(Al)、铂(Pt)及其合金等)形成。根据部分实施例，透过溅射具有电源轨的金属成分的靶，将用于电源轨的导电金属沉积到晶片上。在部分实施例中，透过沉积多晶硅的覆盖层，将用于电源轨的多晶硅沉积到基板上，并蚀刻多晶硅的覆盖层以隔离集成电路单元的顶部和底部的各个导线。
导线跨越集成电路的单元并且在集成电路的单元上方延伸，以将单元的源极、漏极、栅极电极和电源轨连接到集成电路的互连结构。导线(例如，第一金属线或M1线之类)是在第一方向或第二方向上延伸的沟槽状结构。透过将用于导线的金属溅射到沟槽中和层间介电材料的顶表面上，在具有蚀刻在其中的沟槽的层间介电材料层中形成导线(例如，第一金属线)。透过对层间介电材料顶表面上的金属执行化学机械平坦化(chemicalmechanical polishing,CMP)制程来隔离各个金属线，从而将隔离的金属沟槽段或金属线嵌入到层间介电材料中。
图4是根据部分实施例的集成电路400的俯视图。与图3的元件相似的图4的元件具有与图3的对应元件的符号增加100的符号。在图4中，第一电源轨414A包括第一部分414A1和第二部分414A2。第一部分414A1和第二部分414A2在过渡点420处交会。导线416是组合导线，并且包括第一导线段416A和第二导线段416B。过渡点420指示从第一导线段416A转换成第二导线段416B。过渡点420在第一方向498上与多晶硅线408B对齐。多晶硅线408B是单元402的栅极电极。在部分实施例中，电源轨的第一部分和第二部分之间的过渡点不与栅极电极对齐。在部分实施例中，第一导线段和第二导线段之间的过渡点不与栅极电极对齐。
第一导线段416A具有沿着第二部分414A2的偏移的内边缘和沿着第一部分414A1的未修改的内边缘。第一电源轨414A的外边缘在第一电源轨414A的第一部分414A1和第二部分414A2上实质上是线性的。第一电源轨414A的第二部分414A2的内边缘在第一方向498上偏移单元402的中心偏移一个偏移距离J2。第一电源轨414A的第一部分414A1具有第一宽度W1而第一电源轨414A的第二部分414A2具有小于第一宽度W1的第四宽度W4。偏移距离J2是第二部分414A2的内边缘偏移单元402的中心的量。偏移距离J2和第四宽度W4之和等于第一宽度W1。导线416内部的虚线表示在导线416下方的集成电路的一层中的电源轨414A边缘的位置。
在第一部分414A1的内边缘与第一导线段416A的内边缘之间有间隙距离C3。间隙距离C3不受电源轨414A的第二部分414A2的内边缘的偏移的影响。宽度W5是在电源轨414A的第二部分414A2上方的第二导线段416B的宽度。间隙距离C4从第一电源轨414A的第二部分414A2的内边缘延伸到第二导线段416B的内边缘。间隙距离C4是通孔可用于在导线416和第二漏极线412B之间连接的空间量。电源轨414A中的偏移在单元402的漏极侧。在部分实施例中，电源轨中的偏移在轨的源极侧。电源轨414B是未修改的或线性侧的电源轨。在部分实施例中，仅将一个电源轨修改为具有非线性的边缘。在部分实施例中，单元的两个电源轨均被修改为具有非线性的边缘。在部分实施例中，在电源轨长度的单个单元中透过偏移或偏移来修改电源轨。在部分实施例中，在沿着单元的长度的多个位置处透过偏移或偏移来修改电源轨。
根据部分实施例，当为了促进图案均匀性时，单元包含诸如导线416的组合导线。在用于形成导线的沟槽的蚀刻制程期间，图案均匀性的提升提供了改进的特征均匀性。在部分实施例中，图案均匀性还透过减少凹陷而在制造过程中改善了化学机平坦化性能。在化学机平坦化操作期间，改进的图案均匀性为随后的膜沉积和光刻提供了更平坦的表面，从而减小了在制造集成电路的互连结构期间由于聚焦问题而导致的特征的不均匀性。
图5是根据部分实施例的集成电路500的俯视图。与图3的元件相似的图5的元件具有与图3的对应元件的符号增加200的符号。第一电源轨514A是偏移的电源轨，其中第一部分514A1是第一电源轨514A的未修改部分，具有第一宽度W1，而第一电源轨514A的第二部分514A2是修改的部分，具有小于第一宽度W1的第七宽度W7。使第二部分514A2的内边缘偏移单元502的中心，从而减小了第二部分514A2的宽度。也使第二部分514A2的外边缘朝着单元502的中心偏移，再次减小了第二部分514A2的宽度。
导线516是截短的导线，仅具有第二导线段516B，而没有第一导线段516A。导线516(或第二导线段516B)具有比第七宽度W7大的线宽W6。在部分实施例中，当电源轨部分(例如，第二部分514A2(或上述的第二部分414A2))在内边缘处偏移或从单元的中心偏移时，在偏移或偏移的电源轨部分正上方的导线被加宽以进一步增加从导线段延伸到导线段下方的单元中的源极线或漏极线的通孔的间隙。因此，可透过第二部分514A2内边缘的偏移和第二导线段516B的第六宽度W6的增加这两者的结果来改变间隙距离C6。在第二导线段516B中，虚线指示在第二导线段516B正下方的第一电源轨514A的边缘的位置。
J3是第二部分514A2外边缘的偏移距离，并且J4是第二部分514A2内边缘的偏移距离。J3、J4和W7之和等于第一宽度W1。在部分实施例中，W6与W1是相同的距离。在部分实施例中，W6大于W1。根据部分实施例，电源轨的修改是全线宽偏移而非单边偏移的，以改善第一单元(而不是在电源轨另一侧的相邻的单元)中的间隙距离。在部分实施例中，电源轨是偏移的(而不是(在单个边缘上)偏移的)以在电源轨一侧的第一单元(而不是在偏移处电源轨的相对侧的单元)中增加用于通孔连接的间隙距离。在部分实施例中，电源轨的修改是双边偏移，以改善沿第二方向(例如，第二方向599)在电源轨的双边偏移的位置的电源轨两侧单元中的间隙距离。
图3、图4和图5中的每一个均是集成电路的部分实施例的俯视图，此集成电路仅具有一个非线性边缘(例如，电源轨的至少一侧不与电源轨上过渡点的相对两侧上的两个部分对齐)的电源轨。下面的图6和图7是根据部分实施例的具有两个非线性边缘的电源轨的集成电路的俯视图。
图6是根据部分实施例的集成电路600的俯视图。与图3的元件相似的图6的元件具有与图3的对应元件的符号增加300的符号。在图6中，电源轨614A是修改后的电源轨。电源轨614A仅具有第一部分614A1，并且在沿第二方向699从超过过渡点620到单元602的远边缘之间没有第二部分。电源轨614B与电源轨614A类似，是经过修改的电源轨。电源轨614B是截短的电源轨，仅具有第二部分614B2(从超过过渡点620到靠近单元602的边缘)，而没有第一部分。
在部分实施例中，用于单元的一个电源轨具有一个不连续或断裂，其中此电源轨被截断以提供从集成电路单元上方的金属线到此单元的源极线或漏极线的通孔的额外间隙。在部分实施例中，单元的两个电源轨在电源轨中均具有不连续或断裂，以允许到集成电路的源极线或漏极线的间隙。在一个实施例中，单元的第一电源轨在单元的源极线或漏极线之一的正上方具有不连续性，并且单元的电源轨在单元的源极线或漏极线中的另一个的正上方具有不连续性。
在集成电路的单元中至少一个电源轨是截短或断裂的实施例中，连接到在单元的源极线或漏极线正上方的金属线的通孔的间隙距离对应于在集成电路单元内的源极线或漏极线上方的导线的宽度。例如，单元602具有在电源轨614A和导线616中间正下方的上边界618。在电源轨614A和导线616正上方的来自导线(未绘示)的通孔(未绘示)位于从单元602的中心延伸到超过上边界618的间隙距离内C7内。从导线616B到第一漏极段612B的通孔(未绘示)位于第二导线段616B的内边缘和上边界618之间的间隙距离C8内。
单元602具有在电源轨614B和导线段616D至616E中间正下方的下边界619。在电源轨614B和导线段616D正上方的来自导线(未绘示)的通孔(未绘示)位在间隙距离C10内，此间隙距离C10从单元602的中心延伸超过上边界618。从导线段616E至第一源极段612A的通孔(未绘示)位于在导线段616E的内边缘与下边界619之间的间隙距离C9内。
导线616是复合导线，其中第一导线段616A在过渡点620与第二导线段616B直接连接。在单元602的底部，在下边界619处，导线段616D和导线616E在过渡点620交会，形成导线616F。在第二电源轨614B正上方(或在第二部分614B2正上方)的导线616F沿第二方向699在单元602上是连续的。
图7是根据部分实施例的集成电路700的俯视图。与图6的元件相似的图7的元件具有与图6的对应元件的符号增加100的符号。在图7中，电源轨714A和电源轨714B是截短的电源轨，如先前在图6中所述(参见，例如，电源轨614A和电源轨614B)。导线716是截短的导线，仅在过渡点720的远侧(在第二方向799)具有导线段。导线716F是截短的导线，仅在过渡点720的近侧(在第二方向799)具有导线段716E。在上边界718，电源轨714A(或电源轨部分714A1)和导线716在过渡点720的相对侧。在下边界719，电源轨714B(或电源轨部分714B2)和导线716F在过渡点720的相对侧。在过渡点720的近侧，单元702具有一个电源轨部分(参见714A1)和一个导线段(716E)，并且在过渡点720的远侧，单元702具有一个电源轨部分(参见714B2)和一个导线段(参见716B)。单元702具有在电源轨714A和导线716中间正下方的上边界718。在电源轨714A正上方来自导线(未绘示)的通孔(未绘示)位于间隙距离C11内，此间隙距离C11在电源轨714A的整个宽度上延伸。间隙距离C11在电源轨714A的整个宽度上延伸，因为导线716是截短的导线并且不在电源轨714A正上方延伸。从导线段716B到第一漏极段712B的通孔(未绘示)位于导线段716B的内边缘和上边界718之间的间隙C12内。
单元702具有在电源轨714B(或电源轨部分714B2)和导线段716E中间正下方的下边界719。从电源轨部分714B2正上方的导线(未绘示)向下到电源轨部分714B2的通孔(未绘示)位在间隙距离C14内，此间隙距离C14在第一方向798上在电源轨部分714B2的整个宽度上延伸。间隙距离C14在第一方向798上在电源轨部分714B2的整个宽度上延伸，这是因为在电源轨部分714B2的正上方没有(与导线716F处于同一水平的)导线。从导线段716E到第一源极段712A的通孔(未绘示)位于导线段716E的内边缘和下边界719之间的间隙距离C13内。
图8是根据部分实施例的电子设计自动化系统的框图。根据部分实施例，本文描述的设计布局图的方法表示根据一个或多个实施例的电线布线配置，例如，可使用电子设计自动化系统800来实施。
在部分实施例中，电子设计自动化系统800是通用计算机装置，包括硬件处理器802和非暂态计算机可读储存媒体804。除其他之外，储存媒体804被编码(即，储存)以具有计算机程序码806(例如，一组可执行指令)。由硬件处理器802执行的指令806(至少部分地)代表电子设计自动化工具，此电子设计自动化工具根据一个或多个在下文中所述的过程和/或方法以实现本文描述的方法的一部分或全部。
处理器802透过总线808电耦合至计算机可读储存媒体804。处理器802还透过总线808电耦合至输入/输出(I/O)接口810。网络接口812也透过总线808电耦合至处理器802。网络接口812连接到网络814，以便处理器802和计算机可读储存媒体804能够透过网络814连接到外部元件。将处理器802配置为执行编码在计算机可读储存媒体804中的计算机程序代码806，以使电子设计自动化系统800可用于执行所述过程和/或方法的一部分或全部。在一个或多个实施例中，处理器802是中央处理单元(central processing unit,CPU)、多处理器(multi-processor)、分散式处理系统(distributed processing)、特殊应用集成电路(application specific integrated circuit,ASIC)和/或合适的处理单元。
在一个或多个实施例中，计算机可读储存媒体804是电、磁、光、电磁、红外线和/或半导体系统(或装置或设备)。例如，计算机可读储存媒体804包括半导体或固态记忆体、磁带、可移动的计算机磁盘、随机存取记忆体(random access memory,RAM)、只读记忆体(read-only memory,ROM)、刚性磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读储存媒体804包括光盘只读记忆体(CD-ROM)、可重复录写光盘(CD-R/W)和/或数字影盘(digital video disc,DVD)。
在一个或多个实施例中，储存媒体804储存计算机程序代码806，此计算机程序代码806被配置为使电子设计自动化系统800(其中这种执行(至少部分地)表示电子设计自动化工具)可用于执行所述的部分或全部过程和/或方法。在一个或多个实施例中，储存媒体804还储存有助于执行所述过程和/或方法的一部分或全部的讯息。在一个或多个实施例中，储存媒体804储存标准单元库817，此标准单元包括本文所公开的这些标准单元。
电子设计自动化系统800包括I/O接口810。I/O接口810耦合到外部电路。在一个或多个实施例中，I/O接口810包括键盘、小键盘、鼠标、轨迹球、触控板、触控屏幕和/或游标方向键，用于将讯息和命令传达给处理器802。
电子设计自动化系统800还包括耦合到处理器802的网络接口812。网络接口812允许电子设计自动化系统800与网络814通信，其中一个或多个其他计算机系统连接到网络814。网络接口812包括无线网络接口(例如，蓝牙、无线热点(WIFI)、全球互通微波存取(WIMAX)、通用封包无限服务(GPRS)或宽频分码多工接取(WCDMA))；或有线网络接口(例如，乙太网络(ETHERNET)、通用序列总线(USB)或IEEE-1364)。在一个或多个实施例中，在两个或更多个电子设计自动化系统中实现了所述过程或方法的一部分或全部。
电子设计自动化系统800被配置为透过I/O接口810接收讯息。透过I/O接口810接收的讯息包括指令、数据、设计规则、标准单元库和/或其他参数中的一个或多个。讯息透过总线808传输到处理器802。电子设计自动化系统800被配置为透过I/O接口810接收与用户界面相关的讯息。此讯息作为用户界面(user interface,UI)842储存在计算机可读介质804中。
在部分实施例中，所述过程和/或方法的一部分或全部被实现为用于由处理器执行的能独立运作的软件应用。在部分实施例中，所述过程和/或方法的一部分或全部被实现为作为附加软件应用程序的一部分的软件应用程序。在部分实施例中，所述过程和/或方法的一部分或全部被实现为软件应用程序的外挂程序(plug-in)。在部分实施例中，所提到的过程和/或方法中的至少一个被实现为作为电子设计自动化工具的一部分的软件应用。在部分实施例中，所述过程和/或方法的一部分或全部被实现为电子设计自动化系统800所使用的软件应用。在部分实施例中，使用诸如可从CADENCE DESIGN SYSTEMS,Inc获得的
Figure BDA0002256752520000251
的工具或其他合适的布局生成工具来产生包括标准单元的布局图。
在部分实施例中，这些过程被实现为储存在非暂态计算机可读记录媒体中的程序的功能。非暂态计算机可读记录媒体的示例包括但不限于外部/可移动和/或内部/内置的储存器或储存单元，例如，光盘(例如，数字影盘)、磁盘(例如，硬盘)、半导体记忆体(例如，只读记忆体、随机存取记忆体、记忆卡)等。
图9是根据部分实施例的集成电路制造系统以及与其相关联的集成电路制造流程的框图。在部分实施例中，基于布局图，使用制造系统900来制造(A)一个或多个半导体遮罩或(B)半导体集成电路的层中的至少一个元件。
在图9中，集成电路制造系统900包括在与制造集成电路装置960有关的设计、开发以及制造周期和/或服务中彼此交互的实体(例如，设计室920、遮罩室930和集成电路制造商/制造者950)。系统900中的实体透过通信网络连接。在部分实施例中，通信网络是单个网络。在部分实施例中，通信网络是各种不同的网络(例如，企业内部网络和网际网络)。此通信网络包括有线和/或无线通信管道。每个实体与一个或多个其他实体进行交互，并向一个或多个其他实体提供服务和/或从其接收服务。在部分实施例中，设计室920、遮罩室930和集成电路制造商950中的两个或更多个由单个较大的公司拥有。在部分实施例中，设计室920、遮罩室930和集成电路制造商950中的两个或更多个共存于公共设施中并使用公共资源。
设计室920产生集成电路设计布局图922。集成电路设计布局图922包括为集成电路装置960设计的各种几何图案。这些几何图案对应于组成要制造的集成电路装置960的各种部件的金属、氧化物或半导体层的图案。各个层组合形成各种集成电路功能。例如，集成电路设计布局图922的一部分包括将要在半导体基板(例如，硅晶片)中形成的各种集成电路特征(例如，主动区域、栅极电极、源极和漏极、层间互连的金属线或通孔以及接合垫的开口)和设置在半导体基板上的各种材料层。设计室920实施适当的设计过程以形成集成电路设计布局图922。设计过程包括逻辑设计、物理设计或布局和布线中的一个或多个。集成电路设计布局图922被呈现在具有几何图案讯息的一个或多个数据文件中。例如，集成电路设计布局图922可以以GDSII文件格式或DFII文件格式表达。
遮罩室930包括遮罩数据准备932和遮罩制造944。遮罩室930使用集成电路设计布局图922来制造一个或多个遮罩945，以根据集成电路设计布局图922来制造集成电路装置960的各个层。遮罩室930执行遮罩数据准备932，其中集成电路设计布局图922被翻译成代表性数据文件(“资料描述框架(representative data file,RDF)”)。遮罩数据准备932提供资料描述框架给遮罩制造944。遮罩制造944包括遮罩写入器。遮罩写入器将资料描述框架转换为基板(例如，遮罩(遮罩版)945或半导体晶片953)上的图像。遮罩布局数据准备932处理设计布局图922以符合遮罩写入器的特定特性和/或集成电路制造商950的要求。在图9中，遮罩数据准备932和遮罩制造944被示为分离的元件。在部分实施例中，遮罩数据准备932和遮罩制造944可以被统称为遮罩数据准备。
在部分实施例中，遮罩数据准备932包括光学邻近修正(optical proximitycorrection,OPC)，其使用光刻增强技术来补偿诸如可能由衍射、干涉、其他制程结果等引起的图像误差。光学邻近修正调整集成电路设计布局图922。在部分实施例中，遮罩数据准备932包括其他解析度增强技术(resolution enhancement techniques,RET)(例如，偏轴照明(off-axis illumination)、次解析辅助特征(sub-resolution assist features)、相移遮罩(phase-shifting masks)、其他合适的技术或其组合)。在部分实施例中，还使用将光学邻近修正视为反成像问题的反向光刻技术(inverse lithography technology,ILT)。
在部分实施例中，遮罩数据准备932包括遮罩规则检查器(mask rule checker,MRC)，此遮罩规则检查器使用一组遮罩创建规则来检查已经在光学邻近修正中进行过处理的集成电路设计布局图922，此遮罩创建规则包含某些几何和/或连接限制，以确保足够的余量来解决半导体制造制程中的可变性等问题。在部分实施例中，遮罩规则检查器修改集成电路设计布局图922以补偿遮罩制造944期间的限制，这可以取消由光学邻近修正执行的修改的一部分以满足遮罩创建规则。
在部分实施例中，遮罩数据准备932包括光刻制程检查(lithography processchecking,LPC)，其模拟将由集成电路制造商950执行以制造集成电路装置960的制程。光刻制程检查基于集成电路设计布局图922来模仿此制程以建立仿真的制造装置(例如，集成电路装置960)。光刻制程检查模拟中的制程参数可以包括与集成电路制造周期的各种制程相关的参数，与用于制造集成电路的工具和/或制造过程的其他方面相关的参数。光刻制程检查考虑了各种因素，例如，窗间影像对比(aerial image contrast)、焦距深度(depth offocus,DOF)、遮罩误差增强因素(mask error enhancement factor,MEEF)和其他合适的因素等或其组合。在部分实施例中，在透过光刻制程检查创建了模拟的制造装置之后，如果模拟装置的形状不够接近而无法满足设计规则，则重复光学邻近修正和/或遮罩规则检查器以进一步改进集成电路设计布局图922。
应当理解，为了清楚起见，上述已简化遮罩数据准备932的描述。在部分实施例中，遮罩数据准备932包括诸如逻辑操作(logic operation,LOP)之类的附加特征，以根据制造规则来修改集成电路设计布局图922。另外，可以以各种不同的顺序执行在遮罩数据准备932期间应用于集成电路设计布局图922的制程。
在遮罩数据准备932之后以及在遮罩制造944期间，基于修改的集成电路设计布局图922来制造一个遮罩945或一组遮罩945。在部分实施例中，遮罩制造944包括基于集成电路设计布局图922而执行的一次或多次光刻曝光。在部分实施例中，基于修改的集成电路设计布局图922，使用电子束(e-beam)或多个电子束的机构以在遮罩(光罩或遮罩版)945上形成图案。可以以各种技术形成遮罩945。在部分实施例中，使用二元技术形成遮罩945。在部分实施例中，遮罩图案包括不透明区域和透明区域。用于曝光已经涂覆在晶片上的图像敏感材料层(例如，光阻)的辐射束(例如，紫外线(ultraviolet,UV)束)，被不透明区域阻挡并且穿透过透明区域。在一实例中，遮罩945的二元遮罩版本包括透明基板(例如，熔融石英)和涂覆在二元遮罩的不透明区域中的不透明材料(例如，铬)。在另一示例中，使用相位移技术形成遮罩945。在遮罩945的相位移遮罩(phase shift mask,PSM)版本中，在相位移遮罩上形成的图案中的各种特征被配置为具有适当的相差以增强解析度和成像品质。在各种示例中，相位移遮罩可以是衰减式相位移遮罩(attenuated phase shift mask)或交替式相位移遮罩(alternating phase shift mask)。在多种制程中使用由遮罩制造944产生的一个或多个遮罩。例如，在离子注入制程中使用一个或多个此遮罩以在半导体晶片953中形成各种掺杂的区域，在蚀刻制程中使用一个或多个此遮罩以在半导体晶片953中形成各种蚀刻区域，和/或在其他合适的制程中使用。
集成电路制造商950包括晶片制造952。集成电路制造商950是集成电路制造企业，其包括一个或多个用于制造各种不同集成电路产品的制造设施。在部分实施例中，集成电路制造商950是半导体代工厂。例如，可能有一个制造厂用于多个集成电路产品的前段制造(前段(front-end-of-line,FEOL)制造)，而第二个制造厂可以为集成电路产品的互连和封装提供后段制造(后段(back-end-of-line,BEOL)制造)，并且第三个制造厂可以为代工业务提供其他服务。
集成电路制造商950使用由遮罩室930制造的遮罩945来制造集成电路装置960。因此，集成电路制造商950至少间接地使用集成电路设计布局图922来制造集成电路装置960。在部分实施例中，半导体晶片953由集成电路制造商950使用遮罩945以形成集成电路装置960。在部分实施例中，集成电路制造包括至少间接地基于集成电路设计布局图922执行一次或多次光刻曝光。半导体晶片953包括硅基板或在其上形成有材料层的其他合适的基板。半导体晶片953还包括各种掺杂区域、介电质特征、多层互连、其他在随后的制造步骤中形成的结构中的一个或多个。
在部分实施例中，集成电路具有修改的电源轨和导线布局，并且在集成电路的层之间的电连接具有增加的间隙距离。修改电源轨以增加集成电路单元中导线与源极线/漏极线之间的间隙距离。修改导线以增加电源轨或源极线/漏极线与位于集成电路的修改的导线上至少一层的导线之间的间隙距离。集成电路布局中的现有的间隙距离量用于决定是否须对集成电路布局进行修改，以将间隙距离增加到修改后的间隙距离，从而在集成电路的特征或互连结构之间具有更大的空间。
本揭露的一些方面涉及一种方法，此方法包括选择单元的电源轨；确定到电源轨或在电源轨周围的电连接的间隙距离不足以适合电连接；选择电源轨要进行修改的电源轨部分；修改电源轨部分的形状，以提供足以适合电连接的间隙距离。在部分实施例中，修改电源轨部分的形状包括在第一方向上，相对于未修改的电源轨部分的内边缘偏移电源轨部分的内边缘，相对于未修改的电源轨部分的外边缘偏移电源轨部分的外边缘。在部分实施例中，修改电源轨部分的形状包括减小电源轨部分的宽度而保持电源轨另一部分的宽度。在部分实施例中，减小电源轨部分的宽度包括在第一方向上朝向电源轨的中心偏移电源轨部分的内边缘。在部分实施例中，减小电源轨的宽度还包括在第二方向上朝向电源轨的中心偏移电源轨部分的外边缘。在部分实施例中，修改电源轨部分的形状包括去除电源轨部分。在部分实施例中，此方法包括决定是否修改与电源轨配对的导线的步骤；在决定修改与电源轨配对的导线时，选择要修改的导线段；修改单元的至少一条导线的形状。在部分实施例中，修改至少一条导线的形状包括将第一导线与第二导线合并。在部分实施例中，修改至少一条导线的形状包括去除第一导线段。在部分实施例中，修改至少一条导线的形状包括在垂直于电源轨长度的方向上增加至少一条导线段之一的宽度。
本揭露的方面涉及一种集成电路，其包括在集成电路的单元中的源极/漏极(S/D)线；在源极/漏极线上延伸的电源轨，其中电源轨包括第一电源轨部分和第二电源轨部分，并且第一电源轨部分的内边缘偏移第二电源轨部分的内边缘；电源轨上有一条导线。在部分实施例中，第一电源轨部分的外边缘与第二电源轨部分的外边缘对齐。在部分实施例中，相对于第二电源轨部分的内边缘，第一电源轨部分的内边缘朝着第二电源轨部分的中心偏移。在部分实施例中，第一电源轨部分的外边缘偏移第二电源轨部分的外边缘。在部分实施例中，相对于第二电源轨部分的内边缘，第一电源轨的内边缘朝着第二电源轨部分的中心偏移，并且其中，相对于第二电源轨部分的外边缘，第一电源轨的外边缘朝向电源轨的中心偏移。在部分实施例中，第一电源轨的内边缘朝向第二电源轨部分的中心偏移，并且其中相对于第二电源轨部分的内边缘，第一电源轨部分的外边缘偏移第二电源轨部分的中心。
本揭露的方面涉及一种集成电路，此集成电路包括在第一层中具有源极线或漏极线的单元；在源极线或漏极线上且在第二层中的第一电源轨；以及电源轨上方的导线，其中第一电源轨在单元的一个长度上是不连续的。在部分实施例中，导线在单元的整个长度上是连续的。在部分实施例中，第一电源轨和导线在单元的过渡点的不同侧。在部分实施例中，集成电路更包含在单元的与第一电源轨相反的一端处的第二电源轨，其中第二电源轨在单元的整个长度上是连续的。
前述概述了几个实施例的特征，使得本领域技术人员可以更好地理解本揭露的各方面。本领域技术人员应当理解，他们可以容易地将本揭露用作设计或修改其他过程和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的益处。本领域技术人员还应该理解，这样的等效构造不脱离本揭露的精神和范围，并且在不脱离本揭露的精神和范围的情况下，它们可以在这里进行各种改变、替换和变更。

Claims (1)

1.一种设计集成电路的方法，其特征在于，包含：
选择一单元的一电源轨；
确定与该电源轨或在该电源轨周围的一电连接的一间隙距离不足以适合该电连接；
选择该电源轨的一电源轨部分进行修改；以及
修改该电源轨部分的一形状以提供足以适合该电连接的一间隙距离。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI792882B (zh) * 2022-01-24 2023-02-11 瑞昱半導體股份有限公司 基於電源軌及供電域的用於積體電路佈局的最佳化方法及最佳化裝置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11093684B2 (en) * 2018-10-31 2021-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Power rail with non-linear edge
US11030372B2 (en) * 2018-10-31 2021-06-08 Taiwan Semiconductor Manufacturing Company Ltd. Method for generating layout diagram including cell having pin patterns and semiconductor device based on same
US20230411292A1 (en) * 2022-06-17 2023-12-21 International Business Machines Corporation Multiple critical dimension power rail

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3482528D1 (de) * 1984-06-19 1990-07-19 Siemens Ag In c-mos-technik realisierte basiszelle.
US5737580A (en) * 1995-04-28 1998-04-07 International Business Machines Corporation Wiring design tool improvement for avoiding electromigration by determining optimal wire widths
US5831315A (en) * 1997-02-05 1998-11-03 Alliance Semiconductor Corporation Highly integrated low voltage SRAM array with low resistance Vss lines
WO1998055950A1 (en) * 1997-06-06 1998-12-10 Chapman David C Integrated circuit layout synthesis tool
JP3461443B2 (ja) * 1998-04-07 2003-10-27 松下電器産業株式会社 半導体装置、半導体装置の設計方法、記録媒体および半導体装置の設計支援装置
US6501138B1 (en) * 1999-04-16 2002-12-31 Seiko Epson Corporation Semiconductor memory device and method for manufacturing the same
US6539533B1 (en) * 2000-06-20 2003-03-25 Bae Systems Information And Electronic Systems Integration, Inc. Tool suite for the rapid development of advanced standard cell libraries
US6559508B1 (en) * 2000-09-18 2003-05-06 Vanguard International Semiconductor Corporation ESD protection device for open drain I/O pad in integrated circuits with merged layout structure
JP2004119897A (ja) * 2002-09-27 2004-04-15 Toshiba Corp 半導体記憶装置
KR100468780B1 (ko) * 2002-12-18 2005-01-29 삼성전자주식회사 더블 포트 반도체 메모리 장치
US7222322B1 (en) * 2003-01-14 2007-05-22 Cadence Design Systems, Inc. Method and mechanism for implementing tessellation-based routing
KR100539229B1 (ko) * 2003-01-30 2005-12-27 삼성전자주식회사 듀얼 포트 반도체 메모리 장치
US20090224356A1 (en) * 2004-01-28 2009-09-10 Rajit Chandra Method and apparatus for thermally aware design improvement
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
JP4450279B2 (ja) * 2004-04-20 2010-04-14 株式会社ルネサステクノロジ 半導体集積回路装置
JP4912016B2 (ja) * 2005-05-23 2012-04-04 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP4578329B2 (ja) * 2005-06-03 2010-11-10 ルネサスエレクトロニクス株式会社 半導体記憶装置
US20070033562A1 (en) * 2005-08-05 2007-02-08 International Business Machines Corporation Integrated circuit power distribution layout with sliding grids
US20070101303A1 (en) * 2005-11-03 2007-05-03 Lizotech, Inc. Method and apparatus for integrated circuit layout optimization
JP4829645B2 (ja) * 2006-03-08 2011-12-07 パナソニック株式会社 半導体集積回路装置
US9009641B2 (en) * 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
JP2008004790A (ja) * 2006-06-23 2008-01-10 Oki Electric Ind Co Ltd スタンダードセル
US7989849B2 (en) * 2006-11-15 2011-08-02 Synopsys, Inc. Apparatuses and methods for efficient power rail structures for cell libraries
KR101246173B1 (ko) * 2007-10-11 2013-03-21 레이스팬 코포레이션 단일층 금속화 및 비아-레스 메타 물질 구조
US7934189B2 (en) * 2008-01-25 2011-04-26 Infineon Technologies Ag Method of making an integrated circuit including simplifying metal shapes
US8631383B2 (en) * 2008-06-30 2014-01-14 Qimonda Ag Integrated circuits, standard cells, and methods for generating a layout of an integrated circuit
US8161446B2 (en) * 2008-09-23 2012-04-17 Qualcomm Incorporated System and method of connecting a macro cell to a system power supply
US8756550B2 (en) * 2011-09-19 2014-06-17 Texas Instruments Incorporated Method to ensure double patterning technology compliance in standard cells
SG11201404024YA (en) * 2012-01-13 2014-08-28 Tela Innovations Inc Circuits with linear finfet structures
US8850366B2 (en) 2012-08-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a mask by forming a phase bar in an integrated circuit design layout
US9922161B2 (en) * 2013-02-27 2018-03-20 The Regents Of The University Of California IC layout adjustment method and tool for improving dielectric reliability at interconnects
GB2522102B (en) * 2013-11-19 2020-11-18 Advanced Risc Mach Ltd A computer implemented system and method for generating a layout of a cell defining a circuit component
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US9465906B2 (en) 2014-04-01 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for integrated circuit manufacturing
US9934347B2 (en) * 2014-10-01 2018-04-03 Samsung Electronics Co., Ltd. Integrated circuit and method of designing layout of integrated circuit
JP6392082B2 (ja) * 2014-10-31 2018-09-19 ルネサスエレクトロニクス株式会社 半導体記憶装置
US9570395B1 (en) * 2015-11-17 2017-02-14 Samsung Electronics Co., Ltd. Semiconductor device having buried power rail
US9767240B2 (en) * 2015-11-19 2017-09-19 Globalfoundries Inc. Temperature-aware integrated circuit design methods and systems
US9680473B1 (en) * 2016-02-18 2017-06-13 International Business Machines Corporation Ultra dense vertical transport FET circuits
JP2018006525A (ja) * 2016-06-30 2018-01-11 ルネサスエレクトロニクス株式会社 半導体装置
US11081484B2 (en) * 2016-09-30 2021-08-03 Institute of Microelectronics, Chinese Academy of Sciences IC unit and method of manufacturing the same, and electronic device including the same
US10147714B2 (en) * 2016-10-10 2018-12-04 Globalfoundries Inc. Method, apparatus, and system for two-dimensional power rail to enable scaling of a standard cell
US10811357B2 (en) * 2017-04-11 2020-10-20 Samsung Electronics Co., Ltd. Standard cell and an integrated circuit including the same
JP6497494B1 (ja) * 2017-07-14 2019-04-10 大日本印刷株式会社 図形パターンの形状補正装置および形状補正方法
US11094594B2 (en) * 2017-09-12 2021-08-17 Mediatek Inc. Semiconductor structure with buried power rail, integrated circuit and method for manufacturing the semiconductor structure
EP3522044B1 (en) * 2018-01-31 2021-09-01 Nxp B.V. Method of designing an integrated circuit
US10534887B1 (en) * 2018-05-31 2020-01-14 Cadence Design Systems, Inc. Power domain placement of circuit components in advance node custom design
US10878161B2 (en) * 2018-09-28 2020-12-29 Taiwan Semiconductor Manufacturing Company Ltd. Method and structure to reduce cell width in integrated circuits
US11030372B2 (en) * 2018-10-31 2021-06-08 Taiwan Semiconductor Manufacturing Company Ltd. Method for generating layout diagram including cell having pin patterns and semiconductor device based on same
US11093684B2 (en) * 2018-10-31 2021-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Power rail with non-linear edge

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI792882B (zh) * 2022-01-24 2023-02-11 瑞昱半導體股份有限公司 基於電源軌及供電域的用於積體電路佈局的最佳化方法及最佳化裝置

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