CN110970415A - 半导体元件的布局 - Google Patents

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CN110970415A
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semiconductor
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昆杜·阿密特
洪照俊
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Abstract

本申请是提供一种半导体元件的布局，其储存在非暂时性计算机可读媒体中。此布局包括在主动元件区域中的第一晶体管及在保护环区域中的第二晶体管。第一晶体管包括第一通道区域、跨越第一通道区域的第一栅极结构，及在第一通道区域的相对两侧上的第一源极区域及第一漏极区域。第二晶体管包括第二通道区域、跨越第二通道区域的第二栅极结构，及在第二通道区域的相对两侧上的第二源极区域及第二漏极区域。第二通道区域包括半导体材料，半导体材料具有比第一通道区域的半导体材料高的热导率。

Description

半导体元件的布局
技术领域
本揭露是关于半导体元件的布局，尤其是关于进阶鳍式场效晶体管集成电路的散热片的布局设计。
背景技术
使集成电路(IC)小型化已导致更小的元件，此些元件消耗更少功率，但相较于以前在高的速度下提供更多功能。小型化过程亦已导致IC设计及/或制造制程中的各种发展，以帮助确保元件可靠性及所要的元件效能。
发明内容
本揭露的一态样是提供一种半导体元件的布局。此布局是储存在一非暂时性计算机可读媒体中且包括一第一晶体管以及一第二晶体管。第一晶体管，位在一主动元件区域中。第一晶体管包括在一第一半导体鳍片中的一第一通道区域、跨越第一通道区域的一第一栅极结构以及在第一通道区域的相对两侧上的第一半导体鳍片中的一第一源极区域及一第一漏极区域。第二晶体管，位在一保护环区域中。第二晶体管包括在一第二半导体鳍片中的一第二通道区域、跨越第二通道区域的一第二栅极结构以及在第二通道区域的相对两侧上的第二半导体鳍片中的一第二源极区域及一第二漏极区域。第二通道区域包括一半导体材料。半导体材料具有比第一通道区域的一半导体材料高的一热导率。
附图说明
在随附附图的诸图中通过实例且并非限制地图示一或多个实施例，其中具有相同元件符号编号的组件始终表示类似组件。应强调，根据工业上的标准实务，各种特征可能并未按比例绘制且仅用于说明目的。事实上，为了论述清楚，可任意地增大或减小附图中的各种特征的尺寸。
图1A是根据一些实施例的半导体元件的布局的平面图；
图1B是根据一些实施例的根据图1A的布局制造且沿图1A中的线B-B′的半导体元件的横截面图；
图1C是根据一些实施例的根据图1A的布局制造且沿图1A中的线C-C′切割的半导体元件的横截面图；
图2A是根据一些实施例的半导体元件的布局的平面图；
图2B是根据一些实施例的根据图2A的布局制造且沿图2A中的线B-B′切割的半导体元件的横截面图；
图2C是根据一些实施例的根据图2A的布局制造且沿图2A中的线C-C′切割的半导体元件的横截面图；
图3是根据一些实施例的半导体元件的布局的平面图；
图4是根据一些实施例的半导体元件的布局的平面图；
图5是根据一些实施例的半导体元件的布局的平面图；
图6是根据一些实施例的半导体元件的布局的平面图；
图7是根据一些实施例的模拟电路的示意图；
图8A是根据一些实施例的模拟电路的布局的平面图；
图8B是根据图8A的布局制造且沿图8A中的线B-B′切割的半导体元件的横截面图；
图9是根据一些实施例的用于设计半导体元件的布局的系统的示意图；
图10是根据一些实施例的用于制作半导体元件的制造系统的方块图。
【符号说明】
100、200、300、400、500、600、800：布局
100'、200'、800'：半导体元件
100a、800a：主动元件区域
100b：保护环区域
100c：虚设元件区域
102、802：基板
104、804：隔离结构
108：共用SRB层
110、120、810：半导体鳍片
112、122、812：通道区域
114、124、814：源极区域
116、126、816：漏极区域
118、128、818：应变松弛缓冲(SRB)层
130、130a、130b、830：栅极结构
132、832：栅极介电层
134、834：栅电极层
140a、140b、140c、840：FinFET
150：栅极切层
160：通道阻挡层
172、172a、172b、872：源极接触结构
174a、174b、874：漏极接触结构
180：互连金属层
182、882：源极介层孔
184：保护环介层孔
193、195、197、895、897：箭头
260：磊晶阻挡层
560：NT_N层
700：模拟电路
800b：第一被动元件区域
800c：第二被动元件区域
820a：第一电阻器
820b：第二电阻器
822：掺杂井
824：第一重度掺杂区域
826：第二重度掺杂区域
884：漏极介层孔
886：电阻器介层孔
892：第一互连金属层
894：第二互连金属层
900：电子设计自动化(EDA)系统
902：硬件处理器
904：计算机可读储存媒体
906：可执行指令
907：设计布局
908：总线
909：设计规则检查(DRC)项
910：I/O接口
912：网络接口
914：网络
942：使用者界面(UI)
1000：半导体元件制造系统
1020：设计室
1022：设计布局
1030：遮罩室
1032：遮罩数据准备
1044：遮罩制造
1045：遮罩/主光罩
1050：半导体元件制造商/制造者(“晶圆厂”)
1052：晶圆制造
1053：半导体晶圆
1060：半导体元件
B-B′、C-C′：线
A：节点
M1、M2、M3：晶体管
R1、R2、R3、R4：电阻器
S：源极
D：漏极
S1、P、P1、P2：间距
Vdd：电压
W1、W2：宽度
具体实施方式
以下揭示内容提供用于实施所提供标的的不同特征的许多不同实施例或实例。以下描述元件、值、操作、材料、布置或其类似者的特定实例以简化本揭示案。当然，此些仅为实例，且并不意欲为限制性的。预期其他元件、值、操作、材料、布置或其类似者。举例而言，在如下描述中第一特征在第二特征之上或在第二特征上形成可包括其中第一特征与第二特征形成为直接接触的实施例，且亦可包括其中额外特征可在第一特征与第二特征之间形成而使得第一特征与第二特征可不直接接触的实施例。另外，本揭示案可在各种实例中重复元件符号及/或字母。此重复是出于简化及清楚的目的，且其自身并不表示所论述的各种实施例及/或配置之间的关系。
另外，为了描述简单起见，可在本文中使用诸如“在……之下”、“低于”、“下部”、“在……上方”、“上部”及其类似术语的空间相对术语，以描述如诸图中所图示的一个组件或特征与另一(其他)组件或特征的关系。除了诸图中所描绘的定向以外，所述空间相对术语意欲涵盖元件在使用中或操作中的不同定向。系统可以其他方式定向(旋转90度或以其他定向)，且可同样相应地解释本文中所使用的空间相对描述词。
集成电路时常在使用期间温度增加，此时常限制集成电路的效能及可靠性。因为元件的尺寸持续缩小，使得互补金属氧化物半导体(CMOS)逻辑晶体管中的自加热效应变得愈来愈难以解决。晶片中的较高操作温度有可能导致许多问题，诸如，元件性能的变化、断态电流的增大，及元件可靠性的降低。举例而言，自加热增加了金属互连的温度，此加速了金属互连的电迁移(EM)失效。自加热亦对固有元件可靠性机制有不利影响，诸如，偏置温度不稳定性(BTI)及热载流子注入(HCI)。
最近趋势为引入新的几何形状受限制的元件结构(诸如，鳍片场效晶体管(FinFET))，且将具有低的热导率的新材料持续并入元件主动区域及金属接触件中以促进元件性能，此趋势进一步加剧了自加热且因此加剧了元件可靠性问题。
举例而言，FinFET愈来愈多地用于许多逻辑及其他应用中，且被整合至各种不同类型的半导体元件中。FinFET包括具有高深宽比的半导体鳍片，在所述半导体鳍片中形成用于晶体管的通道及源极/漏极区域。在半导体鳍片的部分的侧面之上且沿着所述侧面形成栅极。使用鳍片增大了通道及源极/漏极区域的表面积，导致更快、更可靠且更好控的晶体管，与平面晶体管相比，所述晶体管消耗较少功率。然而，与平面金属氧化物半导体场效晶体管(MOSFET)元件相比，由于较高的元件密度及较窄的传导路径(小的鳍片宽度)，FinFET架构造成明显的自加热。
近来已将应变硅锗(SiGe)用作FinFET中的高迁移率通道材料。然而，SiGe具有比硅(Si)低的热导率。举例而言，具有50％的Ge的SiGe的热导率仅为纯Si的热导率的约10％。SiGe的低热导率使经由基板的传导冷却低效，且增加与自加热有关的问题。另外，因为新技术使用具有远高于铜的导电率的钴(Co)作为源极/漏极接触件，所以由于与铜或钨相比而言钴的热导率降低，因此在后段制程(BEOL)中经由上部互连金属层的散热亦受阻。
因此，随着技术扩展至更小尺寸，自加热已成为高效能电路的设计考虑因素。然而，因为其他FinFET布局设计缺乏有效的散热路径以将热转移至基板中，使得其他FinFET布局设计无法充分地散热。
本揭示案的实施例提供具有比其他方法更优良的散热能力的FinFET设计布局。在一些实施例中，FinFET设计布局包括保护环、虚设元件或电阻器以帮助将主动FinFET所产生的热散发至基板，借此克服或减少与自加热相关联的问题，此自加热是由基于FinFET的集成电路中的通道材料及接触金属的低的热传输引起。在一些实施例中，本揭示的布局对改良模拟的混合信号或射频(RF)电路的可靠性有用。
图1A为根据一些实施例的半导体元件的布局100的平面图。
参考图1A，布局100包括多个半导体鳍片110、多个半导体鳍片110120及多个栅极结构130，其可用于在主动元件区域100a中形成多个FinFET 140a以及在与主动元件区域100a相邻的保护环区域100b中形成多个FinFET 140b。主动元件区域100a中的FinFET 140a能够执行集成电路的功能，然而，保护环区域100b中的FinFET 140b不用于执行集成电路的功能，而是将FinFET 140b用以提供集成电路的不同部分之间的电磁屏蔽，尽管存在来自相邻元件的寄生效应，集成电路中的元件仍维持正常功能。在使用时，FinFET 140a产热。因为施加无功率或可忽略功率至保护环区域100b中的FinFET 140b，所以保护环区域100b作为散热片以移除由FinFET 140a所产生的热。保护环区域100b因此不仅用以提供针对主动元件区域100a中的FinFET 140a的电磁屏蔽，而且帮助消散FinFET 140a所产生的热。消散自主动元件区域100a产生的热减轻了例如在BEOL互连金属层中的电迁移降级。
主动元件区域100a包括至少一半导体鳍片110，且保护环区域100b包括至少一半导体鳍片120。尽管绘示出主动元件区域100a中的单个半导体鳍片110及保护环区域100b中的单个半导体鳍片120，但本揭露的范畴并不限于此，且任何数目的半导体鳍片110及半导体鳍片120位在主动元件区域100a及保护环区域100b中是为可预期的。半导体鳍片110、半导体鳍片120沿着第一方向(例如，x方向)延伸，且通过隔离结构104彼此隔离开。对应主动元件区域100a及保护环区域100b中的相邻半导体鳍片110及120以间距S1彼此分离。针对间距S1的设计规则所准许的最小间距有助于使散热速率最大化。在一些实施例中，保护环区域100b中的至少一半导体鳍片120有与主动元件区域100a中的至少一半导体鳍片110类似的大小及形状。在其他实施例中，保护环区域100b中的半导体鳍片120实质上大于或小于主动元件区域100a中的半导体鳍片110。
栅极结构130沿着第二方向(例如，y方向)延伸跨越半导体鳍片110、半导体鳍片120。在一些实施例中，第二方向y垂直于第一方向x。在一些实施例中，栅极结构130具有均匀间距。将栅极间距p定义为单一栅极结构的宽度与单一栅极结构和相邻栅极结构之间的距离的总和。在一些实施例中，栅极结构130具有彼此不同之间距。当栅极结构130具有固定间距时，达成了对栅极结构130的临界尺寸的更大控制。尽管在图1A中为八个栅极结构，但本揭露的范畴并不限于此。在一些实施例中，使用单一栅极结构或不同数目的栅极结构。栅极结构130包括越过主动元件区域100a中的半导体鳍片110的栅极结构130a，且包括越过保护环区域100b中的半导体鳍片120的栅极结构130b。
主动元件区域100a中的每一FinFET 140a包括下伏于对应栅极结构130a的半导体鳍片110的一部分中的通道区域112，以及在对应于栅极结构130a的相对两侧上的半导体鳍片110的部分中的源极区域114及漏极区域116。源极区域114及漏极区域116环绕通道区域112。保护环区域100b中的每一FinFET 140b包括下伏于对应栅极结构130b的半导体鳍片120的部分中的通道区域122，以及在对应于栅极结构130b的相对两侧上的半导体鳍片120的部分中的源极区域124及漏极区域126。源极区域124及漏极区域126环绕通道区域122。通道区域112、通道区域122为相对轻微掺杂的区域，而源极区域114、源极区域124、漏极区域116、以及漏极区域126为相对重度掺杂的区域。在一些实施例中，通道区域112及通道区域122包括第一导电类型的掺杂剂，而源极区域114、源极区域124及漏极区域116、126包括与第一导电类型相反的第二导电类型的掺杂剂。在一些实施例中，当第一导电类型为p型时，第二导电类型为n型，反之亦然。在一些实施例中，通道区域112和通道区域122包括n型掺杂剂，而源极区域114、源极区域124、漏极区域116以及漏极区域126包括p型掺杂剂，此p型掺杂剂用于形成p型FinFET(pFinFET)。在一些实施例中，通道区域112和通道区域122包括p型掺杂剂，而源极区域114、源极区域124、漏极区域116及源极区域126包括n型掺杂剂，此n型掺杂剂用于形成n型FinFET(nFinFET)。
布局100进一步包括沿着第一方向延伸的栅极切层150。栅极切层150可用于识别位置，此位置是根据集成电路设计来移除栅极结构130以用于电断开连接的位置。图1A中的栅极切层150在是位于主动元件区域100a和保护环区域100b之间，以指示栅极结构130a及栅极结构103b彼此断开连接。在实体晶圆上的布局100的设计及制造制程中，栅极切层150的存在指示栅极结构130最初形成为延伸穿过主动元件区域100a及保护环区域100b的长且连续的条带，且接着在后续制程中被蚀刻(切割)为较短的片，以提供在相应主动元件区域100a及保护环区域100b中的栅极结构130a、栅极结构130b。
布局100进一步包括在保护环区域100b之上的通道阻挡层160。通道阻挡层160被置放成与通道区域122对准，且可用于表明，将半导体材料用作通道区域122中的通道材料，此半导体材料具有高于提供的通道区域112的半导体材料的热导率。通道区域122因此具备高的散热能力，且可用于将来自主动元件区域100a的热移除至保护环区域100b。在一些实施例中，当采用SiGe作为通道材料以增强FinFET 140a中的载流子迁移率时，通道阻挡层160为SiGe阻挡层。SiGe阻挡层的存在表示SiGe仅存在于通道区域112中，而不存在于通道区域112中，且替代地使用具有比SiGe高的热导率的半导体材料作为FinFET 140b中的通道材料，以促进至保护环区域100b的散热。在一些实施例中，当主动元件区域100a中的FinFET140a的通道区域112包括SiGe时，保护环区域100b中的FinFET 140b的通道区域122包括本质(未掺杂)Si或轻微掺杂的Si。如本文中所使用，轻微掺杂意谓小于约1x1013atom/cm3的掺杂浓度。因为保护环区域100b中的FinFET 140b为非主动元件，所以当FinFET140b的通道区域122中不存在SiGe时，不会影响电路性能。
使用可用计算机辅助设计(CAD)库能够产生通道阻挡层160，因此在不生成任何新的CAD层的情况下完成在布局100中引入通道阻挡层160。
布局100进一步包括多个源极接触结构172及多个漏极接触结构174a及漏极接触结构174b。源极接触结构172从主动元件区域100a延伸至保护环区域100b。每一源极接触结构172位于主动元件区域100a中的对应的源极区域114及保护环区域100b中的对应的源极区域124之上，以便将主动元件区域100a中的对应源极区域114耦接保护环区域100b中的对应源极区域124。每一源极接触结构172因此充当热传导层，且有助于将由来自FinFET 140a的源极区域114的FinFET 140a产生的热移除至保护环区域100b。在一些实施例中，每一源极接触结构172直接地将主动元件区域100a中的对应源极区域114耦接至保护环区域100b中的对应源极区域124。漏极接触结构包括在主动元件区域100a中的FinFET 140a的漏极区域116之上的第一组漏极接触结构174a，以及在保护环区域100b中的FinFET 140b的漏极区域126之上的第二组漏极接触结构174b。配置漏极接触结构174a以提供至主动元件区域100a中的FinFET 140a的底层漏极区域116的电连接，而配置漏极接触结构174b以提供至保护环区域100b中的FinFET 140b的底层漏极区域126的电连接。
布局100进一步包括多个互连金属层180。每一互连金属层180接触在主动元件区域100a中的对应的源极接触结构172的第一部分之上的至少一源极介层孔182，以及在保护环区域100b中的对应的源极接触结构172的第二部分之上的至少一保护环介层孔184，借此透过至少至少一源极介层孔182、互连金属层180及至少一保护环介层孔184另外将对应源极区域112耦接保护环区域100b。每一互连金属层180因此充当热传导层以提供额外散热路径，经由所述额外散热路径，借助于介层孔182、介层孔184及互连金属层180，由对应源极接触结构172所移除的热被传送至BEOL中的上部互连金属层(未示出)。在一些实施例中，在集成电路中将每一互连金属层180用作电耦接元件，配置所述电耦接元件以将主动元件区域100a中的对应源极区域114连接至集成电路的一或多个其他元件。
在一些实施例中，布局100由多个遮罩表示，多个遮罩由一或多个处理器产生及/或储存于一或多个非暂时性计算机可读媒体中。表示布局100的其他格式落在各种实施例的范畴内。非暂时性计算机可读记录媒体的实例包括但不限于外部的/可移除的及/或内部/内嵌式的储存器或记忆体单元，例如，光盘(诸如，DVD)、磁盘(诸如，硬盘)、半导体记忆体(诸如，ROM、RAM、记忆卡)及其类似者中的一或多者。举例而言，通过如下各者来呈现布局100：对应于半导体鳍片110和半导体鳍片120的至少一第一遮罩；对应于栅极结构130的至少一第二遮罩；对应于栅极切层150的至少一第三遮罩；对应于通道阻挡层160的至少一第四遮罩；对应于源极接触结构172、漏极接触结构174a及漏极接触结构174b的至少一第五遮罩；以及对应于互连金属层180、介层孔182及介层孔184的至少一第六遮罩。
图1B及图1C为根据图1A中所描绘的布局100制造的半导体元件100'的横截面图。图1B中的横截面图是沿图1A中的线B-B′。图1C中的横截面图是沿图1A中的线C-C′。半导体元件100'为便于本揭露的说明的非限制性实例。本文中参考图1B及图1C两者来描述半导体元件100'的配置。
参考图1B及图1C，半导体元件100'包括基板102及隔离结构104、半导体鳍片110、半导体鳍片120，以及在基板102之上的栅极结构103a和栅极结构103b。在一些实施例中，基板102为硅基板，或由其他合适半导体材料形成的基板。在一些实施例中，基板102掺杂有n型或p型掺杂剂。隔离结构104使半导体元件100'的各种部件彼此电隔离。在一些实施例中，隔离结构104包括介电材料，诸如，二氧化硅、氮化硅、氧氮化硅或任何其他合适绝缘材料。半导体鳍片110及半导体鳍片120在隔离结构104的顶表面上方延伸，且通过隔离结构104彼此电隔离。至少一半导体鳍片110在基板102的主动元件区域100a中。栅极结构130a与半导体鳍片110交叉，以限定基板102的主动元件区域100a中的FinFET 140a。至少一半导体鳍片120在基板102的保护环区域100b中。栅极结构130b与半导体鳍片120交叉，以限定基板102的保护环区域100b中的FinFET 140b。FinFET 140a及140b具有类似结构且将在以下统一描述。
主动元件区域100a中的每一FinFET 140a包括跨越半导体鳍片110的通道区域112的栅极结构130a，以及在栅极结构130a的相对两侧上的半导体鳍片110的部分中的源极区域114及漏极区域116。保护环区域100b中的每一FinFET 140b包括跨越半导体鳍片120的通道区域122的栅极结构130b，以及在栅极结构130b的相对两侧上的半导体鳍片120的部分中的源极区域124及漏极区域116。在一些实施例中，FinFET 140a和FinFET 140a 140b为nFinFET，通道区域112和通道区域122因此包括p型掺杂剂(诸如，硼)，且源极区域114、源极区域124、漏极区域116及漏极区域126包括n型掺杂剂(诸如，磷或砷)。为了经由基板102来促进散热，保护环区域110b中的相应通道区域122具备如下半导体材料：具有比提供主动元件区域110a中的相应通道区域112的半导体材料的热导率大的热导率。通道区域122因此作为散热片以将FinFET 140a所产生的热消散至基板102。在一些实施例中，当主动元件区域100a中的FinFET 140a的通道区域112包括用于增大nFinFET的电子迁移率的SiGe时，保护环区域100b中的FinFET 140b的通道区域122包括Si以构过基板102来促进散热。
在一些实施例中，每一栅极结构130a和栅极结构130b接触在其顶表面及侧壁上的半导体鳍片110和半导体鳍片120。在一些实施例中，每一栅极结构130a和栅极结构130b仅接触半导体鳍片110和半导体鳍片120的侧壁(未示出)。每一栅极结构130a和栅极结构130b包括栅极介电层132及栅电极层134。栅极介电层132的示例性材料包括但不限于高k介电材料、接口层及/或其组合。高k介电层的示例性材料包括但不限于氮化硅、氧氮化硅、氧化铪(HfO2)、铪硅氧化物(HfSiO)、铪硅氧氮化物(HfSiON)、氧化铪钽氧化物(HfTaO)、铪钛氧化物(HfTiO)、铪锆氧化物(HfZrO)、金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氧氮化物、金属铝酸盐、硅酸锆、铝酸锆、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、合适的高k介电材料，及/或其组合。在一些实施例中，栅极介电层132包括(例如)具有高k介电质的SiO2或具有高k介电质的SiON的多层结构。在一些实施例中，栅电极层134包括掺杂的多晶硅(聚硅)。或者，栅电极层134包括诸如铝、铜、钨、钛、铊的金属、TiN、TaN、NiSi、CoSi、其他合适导电材料，或其组合。
半导体元件100'进一步包括应变松弛缓冲(SRB)层118和应变松弛缓冲层128。在图1B及图1C中的示例性配置中，半导体元件100'包括在主动元件区域100a中位于半导体鳍片110及基板102之间的SRB层118，及在保护环区域100b中位于半导体鳍片120及基板102之间的SRB层128。隔离结构104环绕SRB层118及SRB层128。在一些实施例中，SRB层118及SRB层128在其底部处合并，以形成针对半导体鳍片110及半导体鳍片120的共用SRB层108。在一些实施例中，SRB层118及SRB层128在底部处(未示出)分离。SRB层118包括能够增大FinFET140a的通道区域112的应力的材料。在一些实施例中，当FinFET 140a的通道区域112包括用于nFinFET的具有约75％的Si及25％的Ge的SiGe时，SRB层118包括具有约50％的Si及50％的Ge的SiGe。SRB层118向通道区域112提供拉应力，借此增大通道区域112中的电子迁移率。因此，增强了FinFET 140a的性能。SRB层128包括与SRB层118相同的材料。
半导体元件100'进一步包括接触结构以提供与FinFET 140a及FinFET 140b的电连接。接触结构包括：源极接触结构172，其用于将主动元件区域100a中的FinFET 140a的源极区域114耦接保护环区域100b中的FinFET 140b的源极区域124；漏极接触结构174a(图1A)，其上覆主动元件区域100a中的FinFET 140a的漏极区域116(图1A)；以及漏极接触结构174b(图1A)，其上覆保护环区域100b中的FinFET 140b的漏极区域126(图1A)。源极接触结构172、漏极接触结构174a以及极接触结构174b包括诸如(例如)钴、铜或钨的金属。
半导体元件100'进一步包括互连金属层180，以使源极接触结构172电耦接半导体元件100'的一或多个其他元件。每一互连金属层180接触在主动元件区域100a中的对应的源极接触结构172的第一部分之上的至少一源极介层孔182，以及在保护环区域100b中的对应的源极接触结构172的第二部分之上的至少一保护环介层孔184，以至于由FinFET 140a所产生的热被传送至BEOL的上部互连金属层(未示出)，提供针对FinFET 140a的额外散热路径。互连金属层180、介层孔182及介层孔184包括(例如)铝、铜、钨或其合金。
图1B及图1C中的虚线箭头示出半导体元件100'中的散热路径。通过利用具有高热导率的半导体材料作为保护环区域100b中的FinFET 140b的通道区域122中的通道材料，能够借助保护环区域100b中的通道区域122(如箭头193(图1B)所指示)，经由基板102将FinFET 140a所产生的热移除至结构之外。另外，借助如箭头195所指示的源极接触结构172，FinFET 140a所产生的一些热自FinFET 140a的源极区域114消散至保护环区域100b且接着消散至基板102。另外，源极接触结构172所移除的一些热亦能够经由源极接触结构172上方的互连金属层180且进一步如箭头197所指示经由BEOL的上部互连金属层(未示出)消散至结构之外。
图2A为根据一些实施例的半导体元件的布局200的平面图。与图1A的布局100相比，在布局200中，磊晶阻挡层260替代保护环区域100b中的通道阻挡层160来允许较佳地散热结构的生成。在一些实施例中，在布局200中，从保护环区域100b移除栅极结构130b，以进一步促进散热。在一些实施例中，栅极结构130b保留在保护环区域100b中(未示出)。
布局200中的相同或类似于图1A至图1C中的元件将给予相同的元件符号，因而省略对其详细描述。
参考图2A，将磊晶阻挡层260置放在保护环区域100b中。磊晶阻挡层260可用于表示在磊晶区域(包括FinFET 140a的通道区域112、源极区域114及漏极区域116)中以及主动元件区域110a中的SRB层118中所使用的所有低热导率材料皆阻挡在保护环区域100b中。因此，在保护环区域100b中仅利用高热导率的半导体材料。在一些实施例中，保护环区域100b包括具有大于100W/mk的热导率的半导体材料。取决于设计规则，在一些实施例中，提供磊晶阻挡层260作为连续层以覆盖保护环区域100b的整体(未示出)，且在一些实施例中，提供磊晶阻挡层260作为多个非连续区段，因此，磊晶阻挡层260仅覆盖保护环区域100b的期望高热导率的半导体材料的某些部分(图2A)。类似于图1A的布局100中的通道阻挡层160，使用可用计算机辅助设计(CAD)库能够产生布局200中的磊晶阻挡层260，因此在不生成任何新CAD层的情况下，完成在布局200中引入磊晶阻挡层260。
在一些实施例中，布局200由多个遮罩表示，所述多个遮罩是由一或多个处理器产生及/或储存于一或多个非暂时性计算机可读媒体中。用于表示布局200的其他格式落在各种实施例的范畴内。非暂时性计算机可读记录媒体的实例包括但不限于外部的/可移除的及/或内部的/内嵌式的储存器或记忆体单元，例如，光盘(诸如，DVD)、磁盘(诸如，硬盘)、半导体记忆体(诸如，ROM、RAM、记忆卡)及其类似者中的一或多者。举例而言，通过如下各者来呈现布局200：对应于半导体鳍片110、半导体鳍片120的至少一第一遮罩；对应于栅极结构130a的至少一第二遮罩；对应于磊晶阻挡层260的至少一第三遮罩；对应于源极接触结构172、漏极接触结构174a及漏极接触结构174b的至少一第四遮罩；以及对应于互连金属层180、介层孔182及介层孔184的至少一第五遮罩。
图2B及图2C为根据图2A的布局200制造的半导体元件200'的横截面图。图2B中的横截面图是沿图2A中的线B-B′。图2C中的横截面图是沿图2A中的线C-C′。本文中参考图2B及图2C两者来描述半导体元件200'的配置。半导体元件200'中的相同或类似于图1A至图1C中的元件将给予相同的元件符号，因而省略对其详细描述。
参考图2B及图2C，与图1B及图1C的半导体元件100'相比，在半导体元件200'中，SRB层128不形成于保护环区域100b中，使得保护环区域100b中的半导体鳍片120与基板102直接接触，从而实现自半导体鳍片120至底层基板102的直接散热。另外，提供保护环区域100b中的整个半导体鳍片120用以包括具有高于提供主动元件区域100a中的FinFET 140a的相应通道区域112、源极区域114及漏极区域116的半导体材料的热导率的半导体材料，以便提供增大的散热表面积。举例而言，在主动元件区域100a中，当通道区域112包括应变Si，且源极区域114及漏极区域116包括用于形成nFinFET 140a的n掺杂SiGe时，或当通道区域112包括应变SiGe，且源极区域114及漏极区域116包括用于形成pFinFET 140a的p掺杂SiGe时，SiGe并不用在保护环区域100b中，且保护环区域100b中的半导体鳍片120仅包括Si，Si具有比SiGe高的热导率。
另外，亦从保护环区域100b移除栅极结构130b。栅极结构130b的移除移除了栅极结构130b中所采用的介电材料，其具有差于保护环区域100b的导电性，以便进一步透过基板102来促进散热。
移除栅极结构130a和保护环区域100b中的具有低热导率的磊晶半导体材料，导致经过基板102的更有效的热移除。
类似于图1B及图1C的半导体元件100'，由主动元件区域100a中的FinFET140a产生的热能够经由基板102(如箭头193所指示)、源极接触结构172(如箭头195所指示)以及互连金属层180(如箭头197所指示)来消散。
图3为根据一些实施例的半导体元件的布局300的平面图。与图1A的布局100相比，在布局300中，配置保护环区域100b中的FinFET 140b以具有比主动元件区域100a中的FinFET 140a的通道长度更长的通道长度。图3中的相同或类似于图1A至图1C中的元件将给予相同的元件符号，因而省略对其详细描述。
参考图3，布局300包括在主动元件区域100a中的FinFET 140a及在保护环区域100b中的FinFET 140b。每一FinFET 140a包括跨越半导体鳍片110的通道区域112的栅极结构130a。每一FinFET 140b包括跨越半导体鳍片120的通道区域122的栅极结构130b。FinFET的通道宽度由栅极结构的宽度来限定。在布局300中，主动元件区域110a中的每一栅极结构130a具有可沿x方向量测的宽度W1，且保护环区域100b中的每一栅极结构130b具有可沿x方向量测的宽度W2。将宽度W2设定为大于宽度W1，以便为保护环区域100b中的FinFET 140b提供较大通道长度。保护环区域100b中的FinFET 140b的较大通道长度增大了散热表面积，借此允许更多热经由底层基板来消散。因此，减少了所得集成电路的自加热效应。
不同于其中使用单个源极接触结构172来耦接主动元件区域100a中的源极区域114及保护环区域100b中的源极区域124两者的布局100，在布局300中，形成源极接触结构172a以接触主动元件区域100a中的FinFET 140a的相应源极区域114，且形成源极接触结构172b以接触保护环区域100b中的相应源极区域124。源极接触结构172a提供与源极区域114的电连接，而源极接触结构172b提供与源极区域124的电连接。因为在布局300中没有耦接源极区域114及源极区域124两者的单一源极接触结构，所以在布局300中的散热主要是经由在其上形成FinFET 140a、FinFET 140b的基板来进行。
在一些实施例中，布局300由多个遮罩表示(所述多个遮罩是由一或多个处理器产生)及/或储存于一或多个非暂时性计算机可读媒体中。表示布局300的其他格式落在各种实施例的范畴内。非暂时性计算机可读记录媒体的实例包括但不限于外部的/可移除的及/或内部的/内嵌式的储存器或记忆体单元，例如，光盘(诸如，DVD)、磁盘(诸如，硬盘)、半导体记忆体(诸如，ROM、RAM、记忆卡)及其类似者中的一或多者。举例而言，通过如下各者来呈现布局300：对应于半导体鳍片110、半导体鳍片120的至少一第一遮罩；对应于栅极结构130a、栅极结构130b的至少一第二遮罩；对应于通道阻挡层160的至少一第三遮罩；对应于源极接触结构172a、172b及漏极接触结构174a、174b的至少一第四遮罩；以及对应于互连金属层180、介层孔182及介层孔184的至少一第五遮罩。
布局300在保护环区域100b中使用通道阻挡层160，一般熟悉此项技艺者应理解，在保护环区域100b中使用图2A的磊晶阻挡层260是为可预期的，且落在本揭露的范畴内。
图4为根据一些实施例的半导体元件的布局400的平面图。与图1A的布局100相比，在布局400中，配置保护环区域100b中的栅极结构130b以具有比主动元件区域100a中的栅极结构130a的栅极间距P1更大的栅极间距P2。布局4的相同或类似于图1A至图1C中的元件将给予相同的元件符号，因而省略对其详细描述。
参考图4，布局400包括在主动元件区域100a中的FinFET 140a及在保护环区域100b中的FinFET 140b。每一FinFET 140a包括跨越半导体鳍片110的通道区域112的栅极结构130a。每一FinFET 140b包括跨越半导体鳍片120的通道区域122的栅极结构130b。在布局400中，主动元件区域100a中的栅极结构130a具有可沿x方向量测之间距P1，且保护环区域100b中的栅极结构130b具有可沿x方向量测之间距P2。将栅极间距P2设定为大于栅极间距P1。保护环区域100b中的栅极结构130b的较大栅极间距有助于减少所得集成电路归因于用于散热的较大面积的自加热效应。在一些实施例中且如图4中所示，栅极结构130b具有与栅极结构130a相同的宽度，而源极区域124具有比源极区域114更大的宽度，且漏极区域126具有比漏极区域116更大的宽度。
布局400进一步包括接触主动元件区域100a中的FinFET 140a的相应源极区域114的源极接触结构172a，及接触保护环区域100b中的相应源极区域124的源极接触结构172b。源极接触结构172a提供与源极区域114的电连接，而源极接触结构172b提供与源极区域124的电连接。因为在布局400中没有耦接源极区域114及源极区域124两者的单一源极接触结构，所以布局400中的散热主要是经由底层基板。
在一些实施例中，布局400由多个遮罩表示(所述多个遮罩是由一或多个处理器产生)及/或储存于一或多个非暂时性计算机可读媒体中。表示布局400的其他格式落在各种实施例的范畴内。非暂时性计算机可读记录媒体的实例包括但不限于外部的/可移除的及/或内部的/内嵌式的储存器或记忆体单元，例如，光盘(诸如，DVD)、磁盘(诸如，硬盘)、半导体记忆体(诸如，ROM、RAM、记忆卡)及其类似者中的一或多者。举例而言，通过如下各者来呈现布局400：对应于半导体鳍片110、半导体鳍片120的至少一第一遮罩；对应于栅极结构130a、栅极结构130b的至少一第二遮罩；对应于通道阻挡层160的至少一第三遮罩；对应于源极接触结构172a、源极接触结构172b、漏极接触结构174a及漏极接触结构174b的至少一第四遮罩；以及对应于互连金属层180、介层孔182及介层孔184的至少一第五遮罩。
布局400在保护环区域100b中使用通道阻挡层160，一般熟悉此项技艺者应理解，在保护环区域100b中使用图2A的磊晶阻挡层260是为可预期的，且落在本揭示案的范畴内。
图5为根据一些实施例的半导体元件的布局500的平面图。与图1A的布局100相比，在布局500中，原生的或NT_N层560替代保护环区域100b中的通道阻挡层160。布局5中的相同或类似于图1A至图1C中的元件将给予相同的元件符号，因而省略对其详细描述。
参考图5，NT_N层560与FinFET 140b的通道区域122对准。NT_N层560可用于限定不掺杂的区域。在一些实施例中，在布局500中添加NT_N层560，以表示保护环区域100b中的FinFET 140b的通道区域122未掺杂p型掺杂剂或n型掺杂剂。在一些实施例中，在布局500中添加NT_N层560，以表示保护环区域100b中的FinFET 140b的通道区域122具有比主动元件区域100a中的FinFET 140a的通道区域112的掺杂浓度更低的掺杂浓度。由于增加的声子边界散射，所以已知较高掺杂浓度会降低Si的热导率。因此，减小保护环区域100b中的通道区域122中掺杂浓度降低了通道材料的热阻，此有助于促进经由底层基板来散热。
类似于图1A的布局100中的通道阻挡层160，使用可用计算机辅助设计(CAD)库能够产生布局500中的NT_N层560，因此在不生成任何新CAD层的情况下完成在布局500中引入NT_N层560。
布局500能够借助于底层基板、源极接触结构172及互连金属层180将产生的热散发至结构之外。
尽管在布局500中，将保护环区域100b中的栅极结构130b绘示为具有与主动元件区域100a中的栅极结构130a相同的栅极宽度及相同的栅极间距，但在一些实施例中，具有如图3及图4中所绘示的较大栅极宽度及/或较大栅极间距的栅极结构130b结合NT_N层560的添加以进一步提高集成电路的散热能力是为可预期的。
在一些实施例中，布局500由多个遮罩表示(所述多个遮罩是由一或多个处理器产生)及/或储存于一或多个非暂时性计算机可读媒体中。表示布局500的其他格式落在各种实施例的范畴内。非暂时性计算机可读记录媒体的实例包括但不限于外部的/可移除的及/或内部的/内嵌式的储存器或记忆体单元，例如，光盘(诸如，DVD)、磁盘(诸如，硬盘)、半导体记忆体(诸如，ROM、RAM、记忆卡)及其类似者中的一或多者。举例而言，通过如下各者来呈现布局500：对应于半导体鳍片110、半导体鳍片120的至少一第一遮罩；对应于栅极结构130的至少一第二遮罩；对应于栅极切层150的至少一第三遮罩；对应于NT_N层560的至少一第四遮罩；对应于源极接触结构172、漏极接触结构174a及漏极接触结构174b的至少一第五遮罩；以及对应于互连金属层180、介层孔182及介层孔184的至少一第六遮罩。
图6为根据一些实施例的半导体元件的布局600的平面图。与图1A中的布局100相比，在布局600中，虚设元件区域100c中的虚设FinFET 140c替代保护环区域100b中的FinFET 140b。布局6中的相同或类似于图1A至图1C中的元件将给予相同的元件符号，因而省略对其详细描述。
参考图6，布局600包括在主动元件区域100a中的FinFET 140a及在紧邻主动元件区域100a的虚设元件区域100c中的虚设FinFET 140c。如本文中所使用，虚设结构称作最终制造元件中用以模仿另一结构的物理性质且是为电路无法操作(亦即，其并非电路电流流动路径的一部分)的结构。虚设FinFET 140c因此在配置方面实质上等同于主动元件区域100a中的FinFET 140a，但不用于以基于栅极电压控制源极区域与漏极区域之间的电流流动。因此省略对虚设FinFET 140c的元件的详细描述。因为无电流流经虚设FinFET 140c，所以虚设FinFET 140c有助于经由底层基板移除来自于主动元件区域110a中的FinFET 140a的热。在一些实施例中，在布局600中包括虚设FinFET 140c不仅散热，且亦减轻了发生在制造期间对主动FinFET(亦即，FinFET 140a)的不理想状况的影响，借此使所得集成电路的可制造性更有效益。主动元件区域100a与虚设元件区域100c之间的设计规则所允许的最小间距S1是期望用以使散热速率最大化。
在布局600中，通道阻挡层160是在虚设元件区域100c之上且与虚设FinFET 140c的通道区域对准。在虚设元件区域100c中存在通道阻挡层160表示将具有高于提供主动元件区域100a中的FinFET 140a的通道区域112的半导体材料的热导率的半导体材料用作虚设元件区域100c中的虚设FinFET 140c的通道材料。虚设FinFET 140c可用作散热片以促进将热散至底层基板。
布局600能够借助底层基板、源极接触结构172及互连金属层180，将产生的热消散至结构之外。
一般熟悉此项技艺者应理解，以上任何关于图2A至图5所论述的特征(包括磊晶阻挡层(图2A)、较大通道长度(图3)、较大栅极间距(图4)及NT_N层(图5))皆能够用于虚设元件区域100c中的虚设FinFET 140c，以使散热最大化。
图7为根据一些实施例的模拟电路700的示意图。参考图7，模拟电路700包括晶体管M1、晶体管M2及晶体管M3，以及电阻器R1、电阻器R2、电阻器R3及电阻器R4。
晶体管M1及晶体管M2各自在节点A处具有彼此电耦接的源极端。晶体管M1的漏极端电耦接电阻器R1的第一端子，且晶体管M2的漏极端电耦接电阻器R2的第一端子。电阻器R1的第二端子及电阻器R2的第二端子电耦接供应电压Vdd。晶体管M3的漏极端电耦接节点A，且晶体管M3的源极端耦接地面。电阻器R3及R4各自具有耦接节点N的第一端子，且第二端子是为浮置的。配置电阻器R3及电阻器R4以使分别位于紧邻晶体管M1及晶体管M2处。因为相应电阻器R3及电阻器R4的第二端子是为浮置的，且无电流流经电阻器R3及电阻器R4，所以电阻器R3及电阻器R4可用于消散由相应晶体管M1及晶体管M2所产生的热。
图8A为根据一些实施例的模拟电路的布局800的平面图。
参考图8A，布局800包括在主动元件区域800a中的至少一半导体鳍片810及多个栅极结构830。栅极结构830与半导体鳍片810交叉，借此限定主动元件区域800a中的多个FinFET 840。每一FinFET 840包括跨越半导体鳍片810的通道区域812的栅极结构830，且包括在环绕通道区域812的栅极结构830的相对两侧上的源极区域814及漏极区域816。
布局800进一步包括第一电阻器820a，其位在与主动元件区域800a的第一侧相邻的第一被动元件区域800b中，且包括第二电阻器820b，其位在与主动元件区域800a的第二侧相邻的第二被动元件区域800c中。主动元件区域800a、第一被动元件区域800b及第二被动元件区域800c通过隔离结构804彼此分离。第一被动元件区域800b以第一间距S1与主动元件区域800a分离，且第二被动元件区域800c以第二间距S2与主动元件区域800a分离。针对间距S1和间距S2的设计规则所允许的最小间距是期望用以使散热速率最大化。每一电阻器820a和电阻器820b包括掺杂井822、以及在掺杂井822中的第一重度掺杂区域824及第二重度掺杂区域826。
布局800进一步包括多个源极接触结构872及多个漏极接触结构874。每一源极接触结构872上覆对应源极区域814，以提供与对应源极区域814的电连接。每一漏极接触结构874上覆对应漏极区域816，以提供与对应漏极区域816的电连接。
布局800进一步包括接触相应源极接触结构872的多个源极介层孔882、接触相应漏极接触结构874的多个漏极介层孔884、及接触相应电阻器820a和电阻器820b的第一重度掺杂区域824的多个电阻器介层孔886。
布局800进一步包括在源极介层孔882及电阻器介层孔886之上的第一互连金属层892。第一互连金属层892借助源极接触结构872、源极介层孔882及电阻器介层孔886，将源极区域814耦接相应电阻器820a和电阻器820b的第一重度掺杂区域824。FinFET 840所产生的热因此能够经由第一互连金属层892从FinFET 840的源极区域814消散至电阻器820a。使相应电阻器820a和电阻器820b的第二重度掺杂区域826浮置，以使得无电流流经相应电阻器820a和电阻器820b。电阻器820a和电阻器820b因此充当散热片，以允许由主动元件区域800a中的FinFET 840所产生的热到达电阻器820a和电阻器820b。
布局800进一步包括在漏极介层孔884之上的第二互连金属层894。第二互连金属层894将FinFET 840的漏极区域816耦接在一起。
图8B为根据图8A中所描绘的布局800制造且沿着图8A中的线B-B′的半导体元件800'的横截面图。半导体元件800'为便于本揭露的说明的非限制性实例。
半导体元件800'包括基板802，诸如，硅基板。在一些实施例中，基板802掺杂p型掺杂剂，诸如，硼。在其他实施例中，基板802掺杂n型掺杂剂，诸如，磷或砷。
半导体元件800'包括形成于基板802的主动元件区域800a中的多个FinFET 840。在一些实施例中，将FinFET 840配置为pFinFET。在一些实施例中，将FinFET 840配置为nFinFET。每一FinFET 840包括通道区域812、在通道区域812的第一侧上的源极区域814、在通道区域812的第二侧上的漏极区域816、及在通道区域812之上的栅极结构830。每一栅极结构830包括栅极介电层832及栅电极层834。FinFET 840在配置方面实质上等同于上述图1B至图1C及图2B至图2C中的FinFET 140a。用于图1B及图1C中的FinFET 140a的各种元件的上述材料是适用于FinFET 840的对应元件。
每一FinFET 840皆形成在SRB层818之上。在一些实施例中，SRB层818包括经配置的SiGe，以提供应力至上覆的通道区域812。
半导体元件800'进一步包括第一电阻器820a，其形成于基板802的第一被动元件区域800b中；及包括第二电阻器820b，其形成于第二被动元件区域800c(图8A)中。在一些实施例中，将每一电阻器820a和电阻器820b配置为n型井电阻器。在一些实施例中，将每一电阻器820a和电阻器820b配置为p型井电阻器。每一电阻器820a和电阻器820b包括掺杂井822、及形成于基板802中的重度掺杂区域824和重度掺杂区域826。相应被动元件区域800b和被动元件区域800c通过隔离结构804与主动元件区域800a分离。在一些实施例中，隔离结构804包括上述关于隔离结构104的介电材料。
在基板802中形成掺杂井822。在一些实施例中，每一掺杂井822掺杂有具有与基板802相反的掺杂极性的掺杂剂。在一些实施例中，每一掺杂井822为n型井，用于形成n型井电阻器。在一些实施例中，每一掺杂井822为p型井，用于形成p型井电阻器。重度掺杂区域824和重度掺杂区域826形成在每一掺杂井822的上部表面处，且毗邻隔离结构804。重度掺杂区域824和重度掺杂区域826具有与掺杂井822相同的掺杂极性，但具有更高掺杂浓度。
半导体元件800'进一步包括在相应源极区域814之上的源极接触结构872，及在相应漏极区域816之上的漏极接触结构874。在一些实施例中，源极接触结构872及漏极接触结构874包括钴、铜或钨。
半导体元件800'进一步包括在相应源极接触结构872之上的源极介层孔882、在相应漏极接触结构874之上的漏极介层孔884(图8A)、及在相应重度掺杂区域824之上的电阻器介层孔886。第一互连金属层在源极介层孔882及电阻器介层孔886之上，以将相应FinFET840的源极区域814耦接每一电阻器820a和电阻器820b的重度掺杂区域824。第二互连金属层894在漏极介层孔之上，以耦接相应FinFET 840的漏极区域816。每一电阻器820a和电阻器820b的重度掺杂区域826是为浮置的。介层孔882、介层孔884、介层孔886、互连金属层892及互连金属层894包括金属，诸如，铝、铜、钨或其合金。
图8B中的虚线箭头示出半导体元件800'中的散热路径。因为没有电流流过相应电阻器820a或电阻器820b，所以紧邻FinFET 840的电阻器820a和电阻器820b用作散热片，以将FinFET 840所产生的热移除至基板802的被动元件区域880b、880c，如箭头895所指示。另外，由FinFET 840所产生的一些热能够借助源极接触结构872、源极介层孔882、第一互连金属层892及电阻器介层孔886自FinFET 840的源极区域814消散至电阻器820a和电阻器820b，如箭头897所示。
虽然描述了n型井电阻器或p型井电阻器的特定实例，但其他类型的电阻器，诸如，例如为多晶硅电阻器、TiN电阻器、金属电阻器或OD(主动区域)电阻器是为可预期的，且落在本揭露的范畴内。
图9为根据一些实施例的电子设计自动化(EDA)系统900的示意图。根据一些实施例，产生设计布局(例如，布局100、布局200、布局300、布局400、布局500、布局600及800)的如本文所述的方法根据一或多个实施例可使用例如EDA系统900来实施。在一些实施例中，EDA系统900为通用计算设备(device)，其包括硬件处理器902及非暂时性、计算机可读储存媒体904。计算机可读储存媒体904(除了其他以外)是用(亦即，储存有)一组可执行指令906、设计布局907、设计规则检查(DRC)项909，或用于执行此组指令的任何中间数据来编码。每一设计布局907包括集成晶片的图形表达，诸如，例如为GSII文件。每一DRC项909包括专用于选定用于制造设计布局907的半导体制程的设计规则的清单。由硬件处理器902执行指令906、设计布局907及DRC项909(至少部分地)来表示EDA工具，所述EDA工具实施(例如)本文中根据一或多者(后文中为所提及的制程及/或方法)所描述的方法的部分或全部。
处理器902经由总线908电耦接计算机可读储存媒体904。处理器902亦经由总线908电耦接I/O接口910。网络接口912亦经由总线908电连接处理器902。网络接口912连接至网络914，使得处理器902及计算机可读储存媒体904能够经由网络914连接至外部组件。配置处理器902以执行编码于计算机可读储存媒体904中的指令906，以便使EDA系统900可用于执行所提及的制程及/或方法中的部分或全部。在一或多个实施例中，处理器902为中央处理单元(CPU)、多处理器、分散式处理系统、专用集成电路(ASIC)及/或合适处理单元。
在一或多个实施例中，计算机可读储存媒体904为电子的、磁性的、光学的、电磁的、红外的及/或半导体的系统(或装置或设备)。举例而言，计算机可读储存媒体904包括半导体或固态记忆体、磁带、可移除计算机磁盘、随机存取记忆体(RAM)、只读记忆体(ROM)、刚性磁盘及/或光盘。在使用光盘的一或多个实施例中，计算机可读储存媒体904包括紧密光盘只读记忆体(CD-ROM)、读写紧密光盘(CD-R/W)及/或数字视频光盘(DVD)。
在一或多个实施例中，计算机可读储存媒体904储存指令906、设计布局907及DRC项909，其经配置以使EDA系统900(其中此执行(至少部分地)表示EDA工具)可用于执行所提及的制程及/或方法的部分或全部。在一或多个实施例中，储存媒体904亦储存信息，所述信息促进执行所提及的制程及/或方法的部分或全部。
EDA系统900包括I/O接口910。I/O接口910耦接外部电路。在一或多个实施例中，I/O接口910包括键盘、小键盘、鼠标、跟踪球、触控板、触控式屏幕及/或游标方向键，以用于将信息及命令传达至处理器902。
EDA系统900亦包括耦接处理器902的网络接口912。网络接口912允许EDA系统900与连接了一或多个其他计算机系统的网络914通信。网络接口912包括无线网络接口，诸如，蓝牙、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如，ETHERNET、USB或IEEE-1364。在一或多个实施例中，所提及的制程及/或方法的部分或全部以两个或两个以上的EDA系统900来实施。
配置EDA系统900以经由I/O接口910接收信息。经由I/O接口910接收的信息包括指令、数据、设计规则、标准单元的库及/或用于由处理器902处理的其他参数中的一或多者。经由总线908将信息传送至处理器902。配置EDA系统900以经由I/O接口910接收与使用者界面(UI)942有关的信息。所述信息作为UI 942被储存在计算机可读媒体904中。
在一些实施例中，使用诸如可购自CADENCE DESIGN SYSTEMS有限公司的
Figure BDA0002209425020000241
或另一合适的布局产生工具来产生包括标准单元的布局图。
在一些实施例中，将制程实现为储存在非暂时性计算机可读记录媒体中的程式的功能。非暂时性计算机可读记录媒体的实例包括但不限于外部的/可移除的及/或内部的/内嵌式的储存器或记忆体单元，例如，光盘(诸如，DVD)、磁盘(诸如，硬盘)、半导体记忆体(诸如，ROM、RAM、记忆卡)及其类似者中的一或多者。
图10为根据一些实施例的半导体元件制造系统1000及与其相关联的元件制造流程的方块图。在一些实施例中，基于设计布局(例如，布局100、布局200、布局300、布局400、布局500、布局600、布局800)，使用半导体元件制造系统1000制造一或多个半导体遮罩中的至少一者，或半导体集成电路的层中的至少一元件。
在图10中，半导体元件制造系统1000包括在设计、开发以及制造循环中彼此交互的实体(诸如，设计室1020、遮罩室1030及半导体元件制造商/制造者(“晶圆厂”)1050)及/或与制造半导体元件1060有关的服务。半导体元件制造系统1000中的实体通过通讯网络进行连接。在一些实施例中，通信网络为单一网络。在一些实施例中，通信网络为多种不同网络，诸如，内部网络及网际网络。通信网络包括有线的及/或无线的通信通道。每一实体与其他实体中的一或多者交互作用，并向其他实体中的一或多者提供服务及/或自其他实体中的一或多者接收服务。在一些实施例中，设计室1020、遮罩室1030及晶圆厂1050中的两者或两者以上由单一较大的公司拥有。在一些实施例中，设计室1020、遮罩室1030及晶圆厂1050中的两者或两者以上在共用设施中共存且使用共用资源。
设计室(或设计团队)1020产生设计布局1022。设计布局1022包括经设计用于半导体元件1060的各种几何图案。几何图案对应于组成待制造的半导体元件1060的各种元件的金属、氧化物或半导体层的图案。结合各种层以形成各种元件特征。举例而言，部分的设计布局1022包括待形成在半导体基板(诸如，硅晶圆)中的各种电路特征(诸如，主动区域、栅极结构、源极接触结构、漏极接触结构、以及互连的金属接线或介层孔)以及安置在所述半导体基板上的各种材料层。设计室1020实施适当设计程序以形成设计布局1022。设计程序包括逻辑设计、物理设计或布局以及布线中的一或多者。设计布局1022以具有几何图案的信息的一或多个数据文件来呈现。举例而言，设计布局1022可以GDSII文件格式或DFII文件格式来表达。
遮罩室1030包括遮罩数据准备1032及遮罩制造1044。遮罩室1030是使用设计布局1022来制造一或多个遮罩1045，所述一或多个遮罩1045用于制造根据设计布局1022的半导体元件1060的各种层。遮罩室1030执行遮罩数据准备1032，其中设计布局1022被转译为代表性数据文件(“RDF”)。遮罩数据准备1032将RDF提供至遮罩制造1044。遮罩制造1044包括遮罩直写机。遮罩直写机将RDF转换为基板上的影像，诸如，遮罩(主光罩)1045或半导体晶圆1053。遮罩数据准备1032操纵设计布局1022以符合遮罩直写机的特定特性及/或晶圆厂1050的要求。在图10中，将遮罩数据准备1032及遮罩制造1044绘示为单独组件。在一些实施例中，可将遮罩数据准备1032及遮罩制造1044共同称作遮罩数据准备。
在一些实施例中，遮罩数据准备1032包括光学邻近校正(OPC)，其使用微影增强技术来补偿影像误差，诸如，可能由绕射、干涉、其他制程效应及其类似者所引起的影像误差。OPC调整设计布局1022。在一些实施例中，遮罩数据准备1032更包括解析度增强技术(RET)，诸如，轴外照射、次解析度辅助特征、相转移遮罩、其他合适技术、及其类似者或其组合。在一些实施例中，亦使用反向微影技术(ILT)，其将OPC视为反向成像问题。
在一些实施例中，遮罩数据准备1032包括遮罩规则检查器(MRC)，其检查已经历OPC中的制程的设计布图1022，所述OPC具有一组遮罩生成规则，所述组遮罩生成规则含有某些几何及/或连接限制以确保足够容限，考虑到了半导体制造制程的可变性，及其类似者。在一些实施例中，MRC修改设计布局1022，以补偿遮罩制造1044期间的限制，此可撤销OPC所执行的部分修改以便符合遮罩生成规则。
在一些实施例中，遮罩数据准备1032包括微影制程检查(LPC)，其模拟将由晶圆厂1050来实施以制造半导体元件1060的处理。LPC基于设计布局1022来模拟此处理，以生成模拟制造元件，诸如，半导体元件1060。LPC模拟中的处理参数可包括与IC制造循环的各种制程相关联的参数、与用于制造IC的工具相关联的参数及/或制造制程的其他态样。LPC考虑了各种因素，诸如，空间影像对比度、焦深(“DOF”)、遮罩误差增强因素(“MEEF”)、其他合适因素、及其类似者或其组合。在一些实施例中，在LPC已生成了模拟的已制造元件之后，若模拟元件的形状不够接近以致不满足设计规则，则重复OPC及/或MRC以进一步改进设计布局1022。
一般熟悉此项技艺者应理解，出于清楚的目的，已简化上述遮罩数据准备1032。在一些实施例中，遮罩数据准备1032包括诸如逻辑操作(LOP)的额外特征，以根据制造规则来修改设计布局1022。另外，可以多种不同次序来执行在遮罩数据准备1032期间应用于设计布局1022的制程。
在遮罩数据准备1032之后并在遮罩制造1044期间，基于设计布局1022来制造遮罩1045或遮罩1045的群组。在一些实施例中，遮罩制造1044包括基于设计布局1022来执行一或多次微影曝光。在一些实施例中，使用电子束(e-beam)或多个电子束的机构以基于设计布局1022在遮罩(例如，光罩或主光罩)上形成图案。可以各种技术形成遮罩1045。在一些实施例中，使用二元技术形成遮罩1045。在一些实施例中，遮罩图案包括不透明区域及透明区域。用以曝光已涂布在晶圆上的影像敏感材料层(例如，光阻剂)的辐射束(诸如，紫外线(UV)光束)被不透明区域阻挡并透过透明区域。在一实例中，遮罩1045的二元遮罩版本包括透明基板(例如，熔融石英)及涂布在二元遮罩的不透明区域中的不透明材料(例如，铬)。在另一实例中，使用相转移技术来形成遮罩1045。在遮罩1045的相转移遮罩(PSM)版本中，形成于相转移遮罩上的图案中的各种特征经配置而具有适当的相位差，以便增强解析度及成像品质。在各种实例中，相转移遮罩可为衰减PSM或交替PSM。通过遮罩制造1044产生的(若干)遮罩用于多种制程中。举例而言，此(此些)遮罩用于在半导体晶圆1053中形成各种掺杂区域的离子布植制程中、用于在半导体晶圆1053中形成各种蚀刻区域的蚀刻制程中、及/或用在其他合适制程中。
晶圆厂1050包括晶圆制造1052。晶圆厂1050为IC制造公司，其包括用于制造多种不同IC产品的一或多个制造设施。在一些实施例中，晶圆厂1050为半导体代工厂。举例而言，可存在用于多个IC产品的前端制造的制造设施(前段(FEOL)制造)，而第二制造设施可提供用于IC产品的互连及封装之后端制造(BEOL制造)，且第三制造设施可为代工厂公司提供其他服务。
晶圆厂1050使用由遮罩室1030制造的(若干)遮罩1045以制造半导体元件1060。因此，晶圆厂1050至少间接地使用设计布局1022来制造半导体元件1060。在一些实施例中，半导体晶圆1053由晶圆厂1050使用(若干)遮罩1045来制造以形成半导体元件1060。在一些实施例中，元件制造包括至少间接地基于设计布局1022来执行一或多次微影曝光。半导体晶圆1053包括硅基板或具有形成于其上的材料层的其他适当基板。半导体晶圆1053进一步包括各种掺杂区域、介电特征、多层级互连及其类似者(在后续制造步骤中形成)中的一或多者。
关于集成电路(IC)制造系统(例如，图10的半导体元件制造系统1000)以及与其相关联的IC制造流程的细节能在(例如)2016年2月9日授权的美国专利第9,256,709号、2015年10月1日公布的美国待授权公开案第20150278429,号、2014年2月6日公布的美国待授权公开案第20140040838号以及2007年8月21日授权的美国专利第7,260,442号中找到，其中每一者据此以引用方式全文并入本文中。
此描述的一个态样关于一种半导体元件的布局。所述布局是储存在非暂时性计算机可读媒体中，且包括在主动元件区域中的第一晶体管，及在保护环区域中的第二晶体管。第一晶体管包括在第一半导体鳍片中的第一通道区域、跨越第一通道区域的第一栅极结构，及在第一通道区域的相对两侧上的第一半导体鳍片中的第一源极区域及第一漏极区域。第二晶体管包括在第二半导体鳍片中的第二通道区域、跨越第二通道区域的第二栅极结构，及在第二通道区域的相对两侧上的第二半导体鳍片中的第二源极区域及第二漏极区域。第二通道区域包括一半导体材料，所述半导体材料具有比第一通道区域的半导体材料高的热导率。在一些实施例中，保护环区域以基于最小间距设计规则之间距与主动元件区域分离。在一些实施例中，所述布局进一步包括通道阻挡层，所述通道阻挡层在保护环区域之上且与第二通道区域对准。通道阻挡层可用于指示第二通道区域的半导体材料具有比第一通道区域的半导体材料高的热导率。在一些实施例中，所述布局进一步包括源极接触结构，所述源极接触结构耦接第一源极区域与第二源极区域。在一些实施例中，源极接触结构与第一源极区域及第二源极区域直接接触。在一些实施例中，第二栅极结构具有比第一栅极结构大的宽度。在一些实施例中，第二源极区域具有比第一源极区域大的宽度，且第二漏极区域具有比第一漏极区域大的宽度。在一些实施例中，所述布局进一步包括在保护环区域之上的NT_N层，用于指示第二通道区域具有比第一通道区域的掺杂浓度小的掺杂浓度。在一些实施例中，所述布局进一步包括电耦接源极接触结构的互连金属层。
此描述的另一态样关于一种用于处理半导体元件的布局的系统。所述系统包括至少一处理器及连接至至少一处理器的计算机可读储存媒体。至少一处理器经配置以执行储存于计算机可读储存媒体上的指令，以便在主动元件区域中产生第一半导体鳍片及在保护环区域中产生第二半导体鳍片，且在主动元件区域中产生第一晶体管。所述第一晶体管包括在第一半导体鳍片中的第一通道区域、跨越第一通道区域的第一栅极结构，及在第一通道区域的相对两侧上的第一半导体鳍片中的第一源极区域及第一漏极区域。第二半导体鳍片包括一半导体材料，此半导体材料具有比用在至少第一源极区域及第一漏极区域中的半导体材料高的热导率。在一些实施例中，至少一处理器进一步经配置以执行计算机可读媒体上的指令，以便产生源极接触结构，所述源极接触结构耦接第一源极区域与第二半导体鳍片。在一些实施例中，至少一处理器进一步经配置以执行计算机可读媒体上的指令，以便产生互连金属层，所述互连金属层电耦接源极接触结构。在一些实施例中，至少一处理器进一步经配置以执行计算机可读媒体上的指令，以便在第一通道区域之下产生应变松弛缓冲(SRB)层。在一些实施例中，至少一处理器进一步经配置以执行计算机可读媒体上的指令，以便在保护环区域之上产生磊晶阻挡层。磊晶阻挡层可用于指示第二半导体鳍片的半导体材料具有比用在至少第一源极区域及第一漏极区域中的半导体材料高的热导率。在一些实施例中，其中至少一处理器进一步经配置以执行计算机可读媒体上的指令，以便将磊晶阻挡层产生为覆盖保护环区域的整体的连续层。
此描述的又一态样关于一种半导体元件。所述半导体元件包括基板、在基板的主动元件区域中的晶体管，以及在基板的被动元件区域中的电阻器。晶体管包括在半导体鳍片中的通道区域、跨越通道区域的栅极结构，以及在通道区域的相对两侧上的半导体鳍片中的源极区域及漏极区域。半导体元件进一步包括上覆晶体管的源极区域的源极接触结构，以及电耦接源极接触结构与电阻器的第一端子的互连金属层。电阻器的第二端子是为浮置的。在一些实施例中，电阻器包括在基板中的井区域，以及在井区域的表面部分中的第一重度掺杂区域及第二重度掺杂区域。所述第一重度掺杂区域为第一端子，且所述第二重度掺杂区域为第二端子。在一些实施例中，所述半导体结构进一步包括上覆源极接触结构的源极介层孔以及上覆电阻器的第一重度掺杂区域的电阻器介层孔。所述互连金属层经由源极介层孔及电阻器介层孔电耦接源极接触结构以及电阻器的第一重度掺杂区域。在一些实施例中，被动元件区域与主动元件区域相邻，且以基于最小间距设计规则之间距与主动元件区域分离。在一些实施例中，基板包括具有第一导电类型的第一类型掺杂剂以及井区域，电阻器的第一重度掺杂区域及第二重度掺杂区域包括具有与第一导电类型相反的第二导电类型的第二类型掺杂剂。
一般熟悉此项技艺者将容易看出，所揭示的实施例实现了以上所述的优势中的一或多者。在阅读前述说明之后，一般熟悉此项技艺者将能够影响各种改变、等效物代替，及如本文中广泛揭露的各种其他实施例。尽管在申请专利范围当中以特定组合来表达各种实施例的特征，但预期此些特征可以任何组合及次序进行布置。因此预期关于本文所授予的保护权仅限于附加申请专利范围及其等效物中所含有的定义。

Claims (1)

1.一种半导体元件的布局，其特征在于，该布局是储存在一非暂时性计算机可读媒体中且包括：
一第一晶体管，位在一主动元件区域中，该第一晶体管包括在一第一半导体鳍片中的一第一通道区域、跨越该第一通道区域的一第一栅极结构，以及在该第一通道区域的相对两侧上的该第一半导体鳍片中的一第一源极区域及一第一漏极区域；以及
一第二晶体管，位在一保护环区域中，该第二晶体管包括在一第二半导体鳍片中的一第二通道区域、跨越该第二通道区域的一第二栅极结构，以及在该第二通道区域的相对两侧上的该第二半导体鳍片中的一第二源极区域及一第二漏极区域，
其中该第二通道区域包括一半导体材料，该半导体材料具有比该第一通道区域的一半导体材料高的一热导率。
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