CN113517274A - 半导体器件及其形成方法 - Google Patents

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TSMC China Co Ltd
TSMC Nanjing Co Ltd
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Taiji Telecom Nanjing Co ltd
TSMC China Co Ltd
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本申请公开了半导体器件及其形成方法。一种半导体器件包括衬底、有源区域、隔离结构、第一金属线、栅极结构、源极/漏极区域、源极/漏极接触件和第二金属线。有源区域从衬底的顶表面突出。隔离结构在衬底之上并且横向围绕有源区域。第一金属线在隔离结构中。栅极结构在有源区域之上。源极/漏极区域在有源区域中。源极/漏极接触件在有源区域之上并且电连接到源极/漏极区域。第二金属线在栅极结构和源极/漏极接触件之上，其中，第二金属线与第一金属线垂直地重叠。

Description

半导体器件及其形成方法
技术领域
本公开总体涉及半导体器件及其形成方法。
背景技术
半导体集成电路(IC)产业经历了快速增长。IC材料和设计的技术进步已经产生了几代IC。每一代都比上一代具有更小、更复杂的电路。然而，这些进步增加了处理和制造IC的复杂性。
在IC发展的过程中，功能密度(即每芯片区域的互连器件的数量)通常增加，而几何尺寸(即可以使用制造工艺创建的最小组件(或线))减少。这种缩小过程通常通过提高生产效率并降低相关成本来提供收益。
然而，由于特征尺寸持续减小，制造工艺持续变得更加难以执行。因此，以越来越小的尺寸形成可靠的半导体器件是一个挑战。
发明内容
根据本公开的一方面，提供了一种半导体器件，包括：衬底；有源区域，从所述衬底的顶表面突出；隔离结构，在所述衬底之上并且横向围绕所述有源区域；第一金属线，在所述隔离结构中；栅极结构，在所述有源区域之上；源极/漏极区域，在所述有源区域中；源极/漏极接触件，在所述有源区域之上并且电连接到所述源极/漏极区域；以及第二金属线，在所述栅极结构和所述源极/漏极接触件之上，其中，所述第二金属线与所述第一金属线垂直地重叠。
根据本公开的另一方面，提供了一种半导体器件，包括：衬底；第一金属线，在所述衬底之上，其中，所述第一金属线的底表面与所述衬底的顶表面间隔开；第一导电通孔和第二导电通孔，在所述衬底和所述第一金属线之上，其中，所述第一导电通孔和所述第二导电通孔与所述第一金属线接触；多个栅极结构，在所述衬底以及所述第一导电通孔和所述第二导电通孔之上；多个源极/漏极区域，在所述衬底以及所述第一导电通孔和所述第二导电通孔之上，其中，所述源极/漏极区域分别在所述栅极结构中的每一个栅极结构的相反侧；以及多个源极/漏极接触件，在所述衬底之，其中，所述源极/漏极接触件与所述栅极结构相邻并分别覆盖在所述源极/漏极区域上。
根据本公开的又一方面，提供了一种用于形成半导体器件的方法，包括：形成从衬底的顶表面突出的有源区域；在所述衬底之上并横向围绕所述有源区域形成第一电介质层；在所述第一电介质层之上形成第一金属线；在所述衬底之上并覆盖所述第一金属线形成第二电介质层；对所述第二电介质层进行图案化以在所述第二电介质层中形成开口，其中，所述开口暴露所述第一金属线的顶表面；在所述开口中形成第一导电通孔；在所述有源区域之上形成栅极结构；以及在所述有源区域中的源极/漏极区域之上形成源极/漏极接触件。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各方面。注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1A至图10C示出了根据本公开的一些实施例的制造半导体器件的各个阶段中的方法。
图11A至图11C示出了根据本公开的一些实施例的半导体器件。
图12A和图12B是根据本公开的一些实施例的制造存储器器件的方法。
图13A至图17B示出了根据本公开的一些实施例的制造半导体器件的各个阶段中的方法。
具体实施方式
下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的描述中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“上方”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
可以通过任何合适的方法来对鳍进行图案化。例如，可以使用一个或多个光刻工艺(包括双图案化工艺或多图案化工艺)对鳍进行图案化。通常，双图案化工艺或多图案化工艺组合光刻工艺和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底之上形成牺牲层，并使用光刻工艺对牺牲层进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来对鳍进行图案化。
图1A至图10C示出了根据本公开的一些实施例的制造半导体器件的各个阶段中的方法。
参考图1A至图1C，其中，图1A是半导体器件的俯视图，图1B是图1A的线B-B的截面图，并且图1C是图1A的线C-C的截面图。示出了衬底100。在一些实施例中，衬底100可以是半导体材料，并且可以包括已知结构，包括例如梯度层或掩埋氧化物。在一些实施例中，衬底100包括体硅，其可以是未掺杂的或掺杂的(例如，p型、n型或其组合)。可以使用适合于半导体器件形成的其他材料。其他材料(例如，锗、石英、蓝宝石和玻璃)可替代地用于衬底100。替代地，硅衬底100可以是绝缘体上半导体(SOI)衬底或多层结构(例如，在体硅层上形成的硅锗层)的有源层。
在衬底100之上形成多个有源区域A1和A2。在一些实施例中，可以通过利用光刻工艺对衬底100进行图案化来形成有源区域A1和A2。例如，在衬底100之上形成光致抗蚀剂层(未示出)，其中，光致抗蚀剂层覆盖衬底100的限定有源区域A1和A2的位置的部分。然后，执行蚀刻工艺以部分地去除衬底100的材料，并且从衬底100突出的剩余材料可以被称为有源区域A1和A2。在蚀刻工艺之后，去除光致抗蚀剂层。在一些实施例中，有源区域A1和A2是从衬底100突出的半导体鳍。
然后，在衬底100之上并围绕有源区域A1和A2形成电介质层105。在一些实施例中，电介质层105可以通过例如以下工艺来形成：在衬底100之上沉积电介质材料并覆盖有源区域A1和A2，对电介质材料执行化学机械抛光(CMP)工艺，直到有源区域A1和A2的顶表面被暴露，然后进行回蚀工艺以降低电介质材料的下顶表面。结果，电介质层105的顶表面低于有源区域A1和A2的顶表面。在一些实施例中，电介质层105可以包括SiO2、Si3N4、SiOxNy、掺杂氟的硅酸盐玻璃(FSG)、低k电介质、其组合、和/或其他合适的材料。
参考图2A至图2C，其中，图2A是半导体器件的俯视图，图2B是图2A的线B-B的截面图，并且图2C是图2A的线C-C的截面图。金属层110被沉积在衬底100之上。在一些实施例中，金属层110可以通过例如以下工艺形成：在衬底100和电介质层105之上沉积金属材料，然后进行CMP工艺以去除过量的金属材料，直到有源区域A1和A2的顶表面。在一些实施例中，金属层110可以包括铜(Cu)、铝(Al)等。
参考图3A至图3C，其中，图3A是半导体器件的俯视图，图3B是图3A的线B-B的截面图，并且图3C是图3A的线C-C的截面图。金属层110被回蚀，以将金属层110的顶表面降低到比有源区域A1和A2的顶表面更低的水平。在一些实施例中，可以通过干法蚀刻、湿法蚀刻、或其组合来蚀刻金属层110。
参考图4A至图4C，其中，图4A是半导体器件的俯视图，图4B是图4A的线B-B的截面图，并且图4C是图4A的线C-C的截面图。金属层110被图案化以形成金属线112。在一些实施例中，金属线112可以通过例如以下工艺形成：在衬底100之上形成光致抗蚀剂层(未示出)，其中，光致抗蚀剂层覆盖金属层110的限定金属线112的位置的部分，然后进行蚀刻工艺以去除金属层110的被光致抗蚀剂层暴露的部分。金属层110的其余部分称为金属线112。在蚀刻工艺之后，去除光致抗蚀剂层。在一些实施例中，金属线112的厚度在约10nm至约100nm的范围内。
参考图5A至图5C，其中，图5A是半导体器件的俯视图，图5B是图5A的线B-B的截面图，并且图5C是图5A的线C-C的截面图。电介质层115被沉积在衬底100之上并覆盖金属线112。电介质层115可以通过例如以下工艺形成：在衬底100之上沉积电介质材料，并然后进行CMP工艺以去除过量的电介质材料，直到有源区域A1和A2的顶表面被暴露为止。在一些实施例中，电介质层115与金属线112的顶表面和侧壁接触，并且进一步与电介质层105接触。
在一些实施例中，电介质层115可以包括SiO2、Si3N4、SiOxNy、掺杂氟的硅酸盐玻璃(FSG)、低k电介质、其组合、和/或其他合适的材料。在一些实施例中，如果电介质层105和115由同一材料制成，则在电介质层105和115之间可不包括可区分的界面。因此，在图5A至图5C中，电介质层105和115之间的界面以虚线绘制。然而，在一些其他实施例中，电介质层105和115可以在它们之间形成可区分的界面，并且电介质层105和115之间的界面可以与金属线112的底表面邻接。
在一些实施例中，电介质层105和115可统称为隔离结构120。隔离结构120可用作浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构、另外(一个或多个)合适的隔离结构、上述项的组合等。在其中隔离结构120由氧化物(例如，氧化硅)制成的一些实施例中，有源区域A1和A2可以可互换地称为氧化物限定(OD)区域。在一些实施例中，金属线112的底表面高于隔离结构120的电介质层105的底表面，并且高于衬底的顶表面。在一些实施例中，金属线112的侧壁与隔离结构120接触。在一些实施例中，金属线112的侧壁通过隔离结构120与有源区域A1和A2隔开。
参考图6A至图6C，其中，图6A是半导体器件的俯视图，图6B是图6A的线B-B的截面图，并且图6C是图6A的线C-C的截面图。多个导电通孔125被形成在隔离结构120的电介质层115中，并与金属线112接触。在一些实施例中，导电通孔125可以通过例如以下工艺来形成：对隔离结构120的电介质层115进行图案化以形成限定导电通孔125的位置的开口，在开口中沉积导电材料，并然后进行CMP工艺以去除过量的导电材料，直到隔离结构120的电介质层115以及有源区域A1和A2的顶表面被暴露为止。在一些实施例中，导电通孔125可以包括铜(Cu)、铝(Al)等。在一些实施例中，导电通孔125的厚度在约10nm至约100nm的范围内。在一些实施例中，导电通孔125的顶表面、隔离结构120的电介质层115的顶表面、以及有源区域A1和A2的顶表面基本上彼此齐平(共面)。也就是说，导电通孔125的顶表面与隔离结构120的电介质层115的顶表面直接接触并且彼此邻接。隔离结构120的电介质层115的顶表面与有源区域A1和A2的顶表面直接接触并且彼此邻接。
在一些实施例中，导电通孔125和金属线112可以被认为是嵌入在隔离结构120中。在本公开的一些实施例中，附加导电路径(例如，导电通路125和金属线112)被预先形成在隔离结构120(或STI结构120)中，这将提供路由资源并进一步提高路由灵活性，并可以增加芯片密度(这将在后面讨论)，并且器件性能将相应提高。
参考图7A至图7C，其中，图7A是半导体器件的俯视图，图7B是图7A的线B-B的截面图，并且图7C是图7A的线C-C的截面图。在衬底100之上形成多个栅极结构DG1和DG2。在一些实施例中，虚设栅极结构DG1跨有源区域A1，并且虚设栅极结构DG2跨有源区域A2。
虚设栅极结构DGl和DG2中的每一个可以包括栅极电介质层和虚设栅极。在一些实施例中，虚设栅极结构DG1和DG2可以通过例如以下工艺来形成：在衬底100之上沉积栅极电介质材料和虚设栅极材料，然后通过图案化工艺来图案化栅极电介质材料和虚设栅极材料以形成虚设栅极结构DG1和DG2。
栅极电介质层可以是例如氧化硅、氮化硅、其组合等，并且可以根据可接受的技术来沉积或热生长。栅极电介质层可以通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)之类的合适的工艺、或任何合适的工艺来形成。
虚设栅极层可以包括多晶硅(poly-Si)或多晶硅锗(poly-SiGe)。此外，虚设栅极层可以是具有均匀掺杂或非均匀掺杂的掺杂多晶硅。虚设栅极层可以通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)之类的合适的工艺、或任何合适的工艺来形成。
多个栅极间隔件128被形成在虚设栅极结构DGl和DG2的相反侧壁。栅极间隔件128可以通过例如以下工艺来形成：在虚设栅极结构DG1和DG2之上沉积间隔件层毯(blanket)，然后进行蚀刻工艺以去除间隔件层的水平部分，使得间隔件层的垂直部分保留在虚设栅极结构DG1和DG2的侧壁上。在一些实施例中，栅极间隔件128可以包括SiO2、Si3N4、SiOxNy、SiC、SiCN膜、SiOC、SiOCN膜、和/或其组合。
然后，在有源区域A1和A2中并且虚设栅极结构DGl和DG2的相反侧形成源极/漏极区域130(仅在图7C中示出)。在一些实施例中，源极/漏极区域130是位于相应的虚设栅极结构DG1和DG2的相反侧的掺杂半导体区域。在一些实施例中，源极/漏极区域130包括用于形成p型FET的p型掺杂剂，例如，硼。在其他实施例中，源极/漏极区域132和134包括用于形成n型FET的n型掺杂剂，例如，磷。
在一些实施例中，源极/漏极区域130可以是外延生长的区域。例如，源极/漏极区域130通过以下工艺被形成为栅极间隔件128自对准：首先蚀刻有源区域A1和A2以形成凹陷，然后通过选择性外延生长(SEG)工艺在凹陷中沉积晶体半导体材料，在一些实施例中，该晶体半导体材料可以填充有源区域A1和A2中的凹陷并且可以进一步延伸超过有源区域A1和A2的原始表面，以形成凸起的源极/漏极外延结构。晶体半导体材料可以是元素的(例如，Si或Ge等)，或者是合金的(例如，Si1-xCx或Si1-xGex等)。SEG工艺可以使用任何合适的外延生长方法，例如，气相/固相/液相外延(VPE、SPE、LPE)、或金属有机CVD(MOCVD)、或分子束外延(MBE)等。
然后，在衬底100之上并围绕虚设栅极结构DG1和DG2沉积层间电介质(ILD)层140。在一些实施例中，ILD层140可以包括氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷(TEOS)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k电介质材料、和/或其他合适的电介质材料。低k电介质材料的示例包括但不限于氟化石英玻璃(FSG)、掺杂碳的氧化硅、无定形氟化碳、聚对二甲苯、双苯并环丁烯(BCB)、或聚酰亚胺。ILD层140可以使用例如CVD、ALD、旋涂玻璃(SOG)、或其他合适的技术来形成。
在一些实施例中，可以在ILD层140之前形成蚀刻停止层(ESL)。ESL可以包括与ILD层140不同的材料。在一些实施例中，ESL包括氮化硅、氮氧化硅、或其他合适的材料。ESL可以使用例如等离子体增强CVD、低压CVD、ALD、或其他合适的技术来形成。
参考图8A至图8C，其中，图8A是半导体器件的俯视图，图8B是图8A的线B-B的截面图，并且图8C是图8A的线C-C的截面图。虚设栅极结构DG1和DG2被金属栅极结构G1和G2替换。因此，有源区域A1、金属栅极结构G1、以及位于金属栅极结构G1的相反侧的源极/漏极区域130可以形成第一晶体管T1。另一方面，有源区域A2、金属栅极结构G2、以及位于金属栅极结构G1的相反侧的源极/漏极区域130可以形成第二晶体管T2。
在一些实施例中，栅极结构G1和G2中的每一个包括栅极电介质层152、功函数金属层154和填充金属156。例如，通过蚀刻工艺去除虚设栅极结构DG1和DG2以在栅极间隔件128之间形成栅极沟槽，栅极电介质材料、功函数金属材料和导电材料随后形成在栅极沟槽中，然后进行CMP工艺以去除栅极电介质材料、功函数金属材料和导电材料的过量材料，直到ILD层140被暴露为止。
在一些实施例中，栅极结构G1-G8的栅极电介质层152可以由高k电介质材料制成，例如，金属氧化物、过渡金属氧化物等。高k电介质材料的示例包括但不限于：氧化铪(HfO2)、氧化硅铪(HfSiO)、氧化钽铪(HfTaO)、氧化钛铪(HfTiO)、氧化锆铪(HfZrO)、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、或其他适用的电介质材料。在一些实施例中，栅极电介质层152是氧化物层。栅极电介质层152可以通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、等离子体增强CVD(PECVD)、或其他合适的技术之类的沉积工艺来形成。
在一些实施例中，栅极结构G1-G8的功函数金属层154可以是n型或p型功函数层。示例性p型功函数金属包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合适的p型功函数材料、或其组合。示例性n型功函数金属包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN，TaSiN、Mn、Zr、其他合适的n型功函数材料、或其组合。功函数层可以包括多个层。功函数金属层154可以通过诸如ALD、CVD、PVD、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、金属有机CVD(MOCVD)、溅射、电镀、其他合适的工艺、或其组合之类的合适的工艺来形成。
在一些实施例中，填充金属156可以包括钨(W)。在一些其他实施例中，填充金属156包括铝(Al)、铜(Cu)、或其他合适的导电材料。填充金属156可以通过诸如ALD、CVD、PVD、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、金属有机CVD(MOCVD)、溅射、电镀、其他合适的工艺、或其组合之类的合适的工艺来形成。
参考图9A至图9C，其中，图9A是半导体器件的俯视图，图9B是图9A的线B-B的截面图，并且图9C是图9A的线C-C的截面图。层间电介质层(ILD)160被沉积在ILD层140以及金属栅极结构G1和G2之上。ILD层160的材料和形成方法与ILD层140的材料和形成方法相似，因此为简洁起见将不再重复相关细节。
然后，在ILD层140和160中形成多个源极/漏极接触件MD1、MD2、MD3和MD4。源极/漏极接触件MD1和MD2被设置在有源区域A1之上并位于金属栅极结构G1的相反侧，并且源极/漏极接触件MD3和MD4被设置在有源区域A2之上并且位于金属栅极结构G2的相反侧。在一些实施例中，源极/漏极接触件MD2与导电通孔125接触，并且源极/漏极接触件MD4与导电通孔125接触。
在一些实施例中，源极/漏极接触件MD1-MD4可以通过例如以下工艺来形成：对ILD层140和160进行图案化以形成延伸穿过ILD层140和160的开口，在开口中填充接触材料，并然后进行CMP工艺以去除过量的接触材料，直到ILD层160的顶表面被暴露为止。注意，在对ILD层140和160进行图案化之后，开口的部分暴露导电通孔125的顶表面，而开口的其他部分暴露隔离结构120的顶表面。
在一些实施例中，源极/漏极接触件MD1-MD4中的每一个包括衬里(liner)和插头(plug)。在一些实施例中，衬里有助于插头的沉积，并且有助于减少插头的材料通过ILD层140和160的扩散。在一些实施例中，衬里包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、或其他合适的材料。插头包括导电材料，例如，钨(W)、铜(Cu)、铝(Al)、钌(Ru)、钴(Co)、钼(Mo)、镍(Ni)、或其他合适的导电材料。
参考图10A至图10C，其中，图10A是半导体器件的俯视图，图10B是图10A的线B-B的截面图，并且图10C是图10A的线C-C的截面图。层间电介质层(ILD)180被沉积在ILD层160以及源极/漏极接触件MD1和MD2之上。ILD层180的材料和形成方法与ILD层140的材料和形成方法相似，因此为简洁起见将不再重复相关细节。
然后，在ILD层180中形成多个导电通孔190。在一些实施例中，导电通孔190可以通过例如以下工艺来形成：图案化ILD层180以形成延伸穿过ILD层180的开口，并暴露金属栅极结构G1、G2和源极/漏极接触件MD2、MD4，在开口中填充导电材料，然后进行CMP工艺以去除过量的导电材料，直到ILD层180的顶表面被暴露为止。
然后，在ILD层180之上形成多个金属线195。在一些实施例中，金属线195可以通过例如以下工艺来形成：在ILD层180之上沉积金属层，并通过光刻工艺对金属层进行图案化。
导电通孔190分别与源极/漏极接触件MD2和MD4的顶表面接触。另一方面，金属线195与导电通孔190接触。也就是说，导电通孔190和金属线195将第一晶体管T1的源极/漏极接触件MD2电连接至第二晶体管T2的源极/漏极接触件MD2。类似地，导电通孔125分别与源极/漏极接触件MD2和MD4的底表面接触。金属线112与导电通孔125接触。也就是说，导电通孔125和金属线112将第一晶体管T1的源极/漏极接触件MD2电连接到第二晶体管T2的源极/漏极接触件MD2。如图10A所示，当从上方(在平面图中)观察时，沿着垂直于衬底100的顶表面的方向，金属线112与金属线195之一垂直地重叠。另一方面，导电通孔190与相应的导电通孔125垂直地重叠。
在本公开的一些实施例中，源极/漏极接触件MD2可以经由两个电流路径电连接到源极/漏极接触件MD4，这将降低源极/漏极接触件MD2和MD4之间的电导率，并且所执行的器件将得到相应改善。另一方面，金属线112沿着垂直于衬底100的顶表面的方向与金属线195之一垂直地重叠。如果金属线112和金属线195位于同一层，则将需要更大的面积来放置两个金属线。因此，利用该配置，可以减小间隔件以增加单元密度，并且还可以提高布线灵活性。
参考图11A至图11C，其中，图11A是半导体器件的俯视图，图11B是图11A的线B-B的截面图，并且图11C是图11A的线C-C的截面图。图11A至图11C的一些元件类似于图10A至图10C中的这些元件，这些元件被相同地标记，并且为了简单起见将不再重复相关细节。
在图11A至图11C中，金属线195A被设置在ILD层180之上，并且金属线195A沿着垂直于衬底100的顶表面的方向与金属线112垂直地重叠。图11A至图11C与图10至图11的不同在于，在将金属线195A连接至源极/漏极接触件MD2和MD4的ILD层180中不存在导电通孔。换句话说，ILD层180没有与源极/漏极接触件MD2和MD4的顶表面以及金属线195A的底表面接触的导电材料。也就是说，仅源极/漏极接触件MD2和MD4的底表面与导电通孔125接触，并且隔离结构120中的导电通孔125和金属线112将源极/漏极接触件MD2电连接至源极/漏极接触件MD4。结果，导电通孔125和金属线112形成源极/漏极接触件MD2和MD4之间的最短导电路径。在一些实施例中，整个金属线195A可以沿着垂直方向与金属线112垂直地重叠。在一些其他实施例中，金属线195A的部分可以沿着垂直方向与金属线112竖直地重叠。
在一些实施例中，金属线112可以用作晶体管Tl和T2的电源总线(Vdd)。另一方面，与金属线112垂直地重叠的金属线195A可以提供半导体器件的其他电路功能。如果金属线112和金属线195A位于同一层，则将需要更多的面积来放置两个金属线。因此，利用该配置，可以减小间隔件以增加单元密度，并且还可以提高布线灵活性。
图12A和图12B是根据本公开的一些实施例的制造存储器器件的方法M1。尽管方法M1被示出和/或描述为一系列动作或事件，但应理解，该方法不限于所示出的顺序或动作。因此，在一些实施例中，可以以与所示出的顺序不同的顺序执行动作，和/或可以同时执行动作。此外，在一些实施例中，可以将所示出的动作或事件细分为多个动作或事件，其可以在分开的时间执行、或与其他动作或子动作同时执行。在一些实施例中，可以省略一些示出的动作或事件，并且可以包括其他未示出的动作或事件。
在框S101处，在衬底之上形成有源区域，并且在衬底之上并围绕有源区域形成第一电介质层。图1A至图1C示出了与框S101中的动作相对应的一些实施例的示意图。
在框S102处，在衬底之上并围绕有源区域形成金属层。图2A至图2C示出了与框S102中的动作相对应的一些实施例的示意图。
在框S103处，回蚀金属层。图3A至图3C示出了与框S103中的动作相对应的一些实施例的示意图。
在框S104处，对金属层进行图案化以形成第一金属线。图4A至图4C示出了与框S104中的动作相对应的一些实施例的示意图。
在框S105处，在第一金属线之上形成第二电介质层。图5A至图5C示出了与框S105中的动作相对应的一些实施例的示意图。
在框S106处，在第二电介质层中形成第一导电通孔。图6A至图6C示出了与框S106中的动作相对应的一些实施例的示意图。
在框S107处，在有源区域和第二电介质层之上形成虚设栅极结构，在虚设栅极结构的相反侧形成栅极间隔件，在有源区域中形成源极/漏极结构，并在有源区域之上形成第一中间层电介质(ILD)层。图7A至图7C示出了与框S107中的动作相对应的一些实施例的示意图。
在框S108处，用金属栅极结构替换虚设栅极结构。图8A至图8C示出了与框S108中的动作相对应的一些实施例的示意图。
在框S109处，在第一ILD层之上形成第二ILD层，并且在第一ILD层和第二ILD层中形成源极/漏极接触件。图9A至图9C示出了与框S109中的动作相对应的一些实施例的示意图。
在框S110处，在第二ILD层之上形成第三ILD层，在第三ILD层中形成第二导电通孔，并在第三ILD层之上形成第二金属线。图10A至图10C示出了与框S110中的动作相对应的一些实施例的示意图。
图13A至图17B示出了根据本公开的一些实施例的制造半导体器件的各个阶段中的方法。注意，图13A至图17B的一些元件类似于图10A至图10C中描述的元件，这些元件被相同地标记，并且为简洁起见将不再重复相关细节。
参考图13A和图13B，其中，图13A是半导体器件的俯视图，并且图13B是图13A的线B-B的截面图。示出了衬底100。在衬底100之上形成有源区域A1和A2。隔离结构120被设置在衬底100之上，其中，隔离结构120可以包括电介质层105、以及电介质层105之上的电介质层115。金属线112A、112B和112C被嵌入隔离结构120中。在一些实施例中，金属线112A至112C的底表面与电介质层105的顶表面是邻接的。金属线112A至112C类似于图10A至图10C的金属线112。导电通孔125A至125G被形成在隔离结构120中，并接触相应的金属线112A至112C。例如，导电通孔125A和125B与金属线112A接触，导电通孔125C、125D和125E与金属线112B接触，并且导电通孔125F和125G与金属线112C接触。导电通孔125A至125G类似于图10A至图10C的导电通孔125。注意，上述元件的形成方法与关于图1A至图6C所讨论的类似。
参考图14A和图14B，其中，图14A是半导体器件的俯视图，并且图14B是图14A的线B-B的截面图。金属栅极结构G1至G7被形成在衬底100之上并覆盖有源区域A1和A2。ILD层140被形成在衬底100之上并且与金属栅极结构G1至G7相邻。ILD层160被形成在ILD层140之上。尽管未示出，但源极/漏极区域被形成在有源区域A1和A2中，并分别形成在金属栅极结构G1至G7的相反侧。源极/漏极间隔件MD1至MD8被形成为延伸穿过ILD层140和160。注意，上述元件的形成方法类似于关于图7A至图9C所讨论的那些。。
参考图14A，关于金属线112A和导电通孔125A和125B，导电通孔125A与源极/漏极接触件MD2接触，导电通孔125B与源极/漏极接触件MD4接触。因此，源极/漏极接触件MD2和MD4通过导电通孔125A和125B以及金属线112A电连接。
关于金属线112B和导电通孔125C、12D和125E，导电通孔125C与金属栅极结构Gl接触，导电通孔125D与金属栅极结构G2接触，并且导电通孔125E与源极/漏极接触件MD6接触。因此，金属栅极结构G1、金属栅极结构G2和源极/漏极接触件MD6通过导电通孔125C、125D和125E、以及金属线112B电连接。
关于金属线112C以及导电通孔125F和125G，导电通孔125F与源极/漏极接触件MD1接触，导电通孔125G与源极/漏极接触件MD8接触。因此，源极/漏极接触件MD1和MD8通过导电通孔125F和125G、以及金属线112C电连接。
参考图15A和图15B，其中，图15A是半导体器件的俯视图，并且图15B是图15A的线B-B的截面图。掩模MA被形成在ILD层160之上，其中，掩模MA包括多个开口O1，并且开口O1暴露源极/漏极接触件MD1至MD8的部分。然后，执行蚀刻工艺以去除源极/漏极接触件MD1至MD8的被开口O1暴露的部分。作为图15B中的横截面的示例，仅源极/漏极接触件MD7被掩模MA覆盖。因此，通过蚀刻工艺去除了源极/漏极接触件MD1-MD6和MD8的部分，以在ILD层140和160中形成凹陷R1。在一些实施例中，掩模MA可以是光致抗蚀剂层。在一些实施例中，蚀刻工艺可以是干法蚀刻、湿法蚀刻、或其组合。
参考图16A和图16B，其中，图16A是半导体器件的顶视图，并且图16B是图16A的线B-B的截面图。掩模MA被去除。然后，形成电介质层165以填充凹陷R1(见图15B)。在其中掩模MA是光致抗蚀剂层的一些实施例中，可以通过例如剥离来去除掩模MA。电介质层165可以通过例如以下工艺来形成：沉积电介质材料以填充凹陷R1，然后进行CMP工艺以去除过量的电介质材料，直到ILD层160的顶表面被暴露为止。在一些实施例中，电介质层165可以包括氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷(TEOS)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k电介质材料、和/或其他合适的电介质材料。
参考图17A和图17B，其中，图17A是半导体器件的俯视图，并且图17B是图17A的线B-B的截面图。ILD层180被形成在ILD层160之上并与电介质层165接触。然后，在ILD层180中形成导电通孔190A、190B、190C。在一些实施例中，导电通孔190A与源极/漏极接触件MD2接触，导电通孔190B与源极/漏极接触件MD3接触，并且导电通孔190C与源极/漏极接触件MD5接触。
然后，在ILD层180之上形成金属线195A、195B、195C、195D和195E。在一些实施例中，金属线195B与导电通孔190A接触，并且金属线195E与导电通孔190B和190C接触，如图17A所示。也就是说，源极/漏极接触件MD1电连接到金属线195A。另一方面，源极/漏极接触件MD3经由导电通孔190B、190C和金属线195E电连接至源极/漏极接触件MD5。
沿着垂直方向(例如，垂直于衬底100的顶表面的方向)，金属线195A与隔离结构120中的下面的金属线112A垂直地重叠。在一些实施例中，金属线195A与整个金属线112A垂直地重叠。另一方面，金属线195C与隔离结构120中的下面的金属线112B垂直地重叠。此外，金属线195E与隔离结构120中的下面的金属线112C垂直地重叠。在一些实施例中，金属线195E与整个金属线112C垂直地重叠。
基于以上讨论，可以看出本公开提供了优点。然而，应当理解，其他实施例可以提供附加的优点，并且在此不一定公开了所有优点，并且没有特定优点对于所有实施例是必需的。一个优点是金属线和导电通孔被形成为嵌入在隔离结构中。金属线和导电通孔提供了布线资源，这将提高布线灵活性。另一优点在于，沿着垂直方向，金属线可以在栅极结构和/或源极/漏极接触件之上与金属层重叠，从而可以减小间隔件以增加单元密度。
在本公开的一些实施例中，一种半导体器件包括衬底、有源区域、隔离结构、第一金属线、栅极结构、源极/漏极区域、源极/漏极接触件和第二金属线。有源区域从衬底的顶表面突出。隔离结构在衬底之上并且横向围绕有源区域。第一金属线在隔离结构中。栅极结构在有源区域之上。源极/漏极区域在有源区域中。源极/漏极接触件在有源区域之上并且电连接到源极/漏极区域。第二金属线在栅极结构和源极/漏极接触件之上，其中，第二金属线与第一金属线垂直地重叠。
在本公开的一些实施例中，一种半导体器件包括衬底、第一金属线、第一导电通孔、第二导电通孔、多个栅极结构、多个源极/漏极区域和多个源极/漏极接触件。第一金属线在衬底之上，其中，第一金属线的底表面与衬底的顶表面间隔开。第一导电通孔和第二导电通孔在衬底和第一金属线之上，其中，第一导电通孔和第二导电通孔与第一金属线接触。栅极结构在衬底以及第一导电通孔和第二导电通孔之上。源极/漏极区域在衬底以及第一导电通孔和第二导电通孔之上，其中，源极/漏极区域分别在栅极结构中的每一个栅极结构的相反侧。源极/漏极接触件位于衬底之上，其中，源极/漏极接触件与栅极结构相邻并分别覆盖在源极/漏极区域上。
在本公开的一些实施例中，一种方法包括：形成从衬底的顶表面突出的有源区域；在衬底之上并横向围绕有源区域形成第一电介质层；在第一电介质层之上形成第一金属线；在衬底之上并覆盖第一金属线形成第二电介质层；对第二电介质层进行图案化以在第二电介质层中形成开口，其中，该开口暴露第一金属线的顶表面；以及在开口中形成第一导电通孔；在有源区域之上形成栅极结构；在有源区域中的源极/漏极区域之上形成源极/漏极接触件。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1.一种半导体器件，包括：衬底；有源区域，从所述衬底的顶表面突出；隔离结构，在所述衬底之上并且横向围绕所述有源区域；第一金属线，在所述隔离结构中；栅极结构，在所述有源区域之上；源极/漏极区域，在所述有源区域中；源极/漏极接触件，在所述有源区域之上并且电连接到所述源极/漏极区域；以及第二金属线，在所述栅极结构和所述源极/漏极接触件之上，其中，所述第二金属线与所述第一金属线垂直地重叠。
示例2.根据示例1所述的半导体器件，还包括：第一导电通孔，在所述隔离结构中，其中，所述第一导电通孔与所述第一金属线的顶表面接触。
示例3.根据示例2所述的半导体器件，其中，所述第一导电通孔的顶表面与所述源极/漏极接触件的底表面接触。
示例4.根据示例2所述的半导体器件，其中，所述第一导电通孔的顶表面与所述栅极结构的底表面接触。
示例5.根据示例2所述的半导体器件，其中，所述第一导电通孔的顶表面与所述隔离结构的顶表面是邻接的。
示例6.根据示例1所述的半导体器件，还包括：层间电介质(ILD)层，位于所述源极/漏极接触件和所述第二金属线之间；第一导电通孔，在所述隔离结构中，其中，所述第一导电通孔与所述第一金属线的顶表面和所述源极/漏极接触件的底表面接触；以及第二导电通孔，在所述隔离结构中，其中，所述第二导电通孔与所述源极/漏极接触件的顶表面和所述第二金属线的底表面接触。
示例7.根据示例6所述的半导体器件，其中，沿着与所述衬底的顶表面垂直的方向，所述第一导电通孔与所述第二导电通孔重叠。
示例8.根据示例1所述的半导体器件，还包括：第一导电通孔，在所述隔离结构中，其中，所述第一导电通孔与所述第一金属线的顶表面和所述源极/漏极接触件的底表面接触；以及层间电介质(ILD)层，在所述源极/漏极接触件和所述第二金属线之间，其中，所述ILD层不含与源极/漏极接触件的顶表面和所述第二金属线的底表面接触的导电材料。
示例9.一种半导体器件，包括：衬底；第一金属线，在所述衬底之上，其中，所述第一金属线的底表面与所述衬底的顶表面间隔开；第一导电通孔和第二导电通孔，在所述衬底和所述第一金属线之上，其中，所述第一导电通孔和所述第二导电通孔与所述第一金属线接触；多个栅极结构，在所述衬底以及所述第一导电通孔和所述第二导电通孔之上；多个源极/漏极区域，在所述衬底以及所述第一导电通孔和所述第二导电通孔之上，其中，所述源极/漏极区域分别在所述栅极结构中的每一个栅极结构的相反侧；以及多个源极/漏极接触件，在所述衬底之，其中，所述源极/漏极接触件与所述栅极结构相邻并分别覆盖在所述源极/漏极区域上。
示例10.根据示例9所述的半导体器件，其中，所述第一导电通孔与所述源极/漏极接触件之一接触，并且所述第二导电通孔与所述源极/漏极接触件中的另一个源极/漏极接触件接触。
示例11.根据示例10所述的半导体器件，还包括：第三导电通孔和第四导电通孔，在所述源极/漏极接触件之上，其中，所述第一导电通孔和所述第三导电通孔与同一源极/漏极接触件接触，并且所述第二导电通孔和所述第四导电通孔与同一源极/漏极接触件接触；以及第二金属线，在所述第三导电通孔和所述第四导电通孔之上并与所述第三导电通孔和所述第四导电通孔接触。
示例12.根据示例11所述的半导体器件，其中，沿着与所述衬底的顶表面垂直的方向，所述第二金属线与所述第一金属线重叠。
示例13.根据示例9所述的半导体器件，其中，所述第一导电通孔与所述栅极结构之一接触，并且所述第二导电通孔与所述栅极结构中的另一个栅极结构接触。
示例14.根据示例9所述的半导体器件，其中，所述第一导电通孔与所述栅极结构之一接触，并且所述第二导电通孔与所述源极/漏极接触件之一接触。
示例15.根据示例9所述的半导体器件，还包括：浅沟槽隔离(STI)结构，在所述衬底之上，其中，所述第一金属线、所述第一导电过通孔和所述第二导电通孔被嵌入在所述STI结构中。
示例16.一种方法，包括：形成从衬底的顶表面突出的有源区域；在所述衬底之上并横向围绕所述有源区域形成第一电介质层；在所述第一电介质层之上形成第一金属线；在所述衬底之上并覆盖所述第一金属线形成第二电介质层；对所述第二电介质层进行图案化以在所述第二电介质层中形成开口，其中，所述开口暴露所述第一金属线的顶表面；在所述开口中形成第一导电通孔；在所述有源区域之上形成栅极结构；以及在所述有源区域中的源极/漏极区域之上形成源极/漏极接触件。
示例17.根据示例16所述的方法，还包括：在所述栅极结构和所述源极/漏极接触件之上形成第二金属线，其中，沿着垂直方向，所述第二金属线与所述第一金属线重叠。
示例18.根据示例17所述的方法，还包括：在形成所述第二金属线之前形成第二导电通孔，其中，所述第一导电通孔与所述源极/漏极接触件的底表面接触，并且所述第二导电通孔与所述源极/漏极接触件的顶表面接触。
示例19.根据示例16所述的方法，其中，形成所述栅极结构被执行为使得所述栅极结构与所述第一导电通孔的顶表面接触。
示例20.根据示例16所述的方法，其中，形成所述第一电介质层包括：在所述衬底和所述有源区域之上沉积电介质材料；对所述电介质材料执行CMP工艺，直到所述有源区域的顶表面被暴露为止；以及回蚀所述电介质材料。

Claims (10)

1.一种半导体器件，包括：
衬底；
有源区域，从所述衬底的顶表面突出；
隔离结构，在所述衬底之上并且横向围绕所述有源区域；
第一金属线，在所述隔离结构中；
栅极结构，在所述有源区域之上；
源极/漏极区域，在所述有源区域中；
源极/漏极接触件，在所述有源区域之上并且电连接到所述源极/漏极区域；以及
第二金属线，在所述栅极结构和所述源极/漏极接触件之上，其中，所述第二金属线与所述第一金属线垂直地重叠。
2.根据权利要求1所述的半导体器件，还包括：第一导电通孔，在所述隔离结构中，其中，所述第一导电通孔与所述第一金属线的顶表面接触。
3.根据权利要求2所述的半导体器件，其中，所述第一导电通孔的顶表面与所述源极/漏极接触件的底表面接触。
4.根据权利要求2所述的半导体器件，其中，所述第一导电通孔的顶表面与所述栅极结构的底表面接触。
5.根据权利要求2所述的半导体器件，其中，所述第一导电通孔的顶表面与所述隔离结构的顶表面是邻接的。
6.根据权利要求1所述的半导体器件，还包括：
层间电介质(ILD)层，位于所述源极/漏极接触件和所述第二金属线之间；
第一导电通孔，在所述隔离结构中，其中，所述第一导电通孔与所述第一金属线的顶表面和所述源极/漏极接触件的底表面接触；以及
第二导电通孔，在所述隔离结构中，其中，所述第二导电通孔与所述源极/漏极接触件的顶表面和所述第二金属线的底表面接触。
7.根据权利要求6所述的半导体器件，其中，沿着与所述衬底的顶表面垂直的方向，所述第一导电通孔与所述第二导电通孔重叠。
8.根据权利要求1所述的半导体器件，还包括：
第一导电通孔，在所述隔离结构中，其中，所述第一导电通孔与所述第一金属线的顶表面和所述源极/漏极接触件的底表面接触；以及
层间电介质(ILD)层，在所述源极/漏极接触件和所述第二金属线之间，其中，所述ILD层不含与源极/漏极接触件的顶表面和所述第二金属线的底表面接触的导电材料。
9.一种半导体器件，包括：
衬底；
第一金属线，在所述衬底之上，其中，所述第一金属线的底表面与所述衬底的顶表面间隔开；
第一导电通孔和第二导电通孔，在所述衬底和所述第一金属线之上，其中，所述第一导电通孔和所述第二导电通孔与所述第一金属线接触；
多个栅极结构，在所述衬底以及所述第一导电通孔和所述第二导电通孔之上；
多个源极/漏极区域，在所述衬底以及所述第一导电通孔和所述第二导电通孔之上，其中，所述源极/漏极区域分别在所述栅极结构中的每一个栅极结构的相反侧；以及
多个源极/漏极接触件，在所述衬底之，其中，所述源极/漏极接触件与所述栅极结构相邻并分别覆盖在所述源极/漏极区域上。
10.一种用于形成半导体器件的方法，包括：
形成从衬底的顶表面突出的有源区域；
在所述衬底之上并横向围绕所述有源区域形成第一电介质层；
在所述第一电介质层之上形成第一金属线；
在所述衬底之上并覆盖所述第一金属线形成第二电介质层；
对所述第二电介质层进行图案化以在所述第二电介质层中形成开口，其中，所述开口暴露所述第一金属线的顶表面；
在所述开口中形成第一导电通孔；
在所述有源区域之上形成栅极结构；以及
在所述有源区域中的源极/漏极区域之上形成源极/漏极接触件。
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