KR20220010674A - 반도체 소자 - Google Patents

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gate
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조근휘
정순문
김동원
강명길
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Abstract

본 발명은 반도체 소자에 관한 것이다. 소자 분리막을 사이에 두고 이격되는 제1 영역 및 제2 영역을 포함하는 기판, 상기 제1 영역 상의 제1 게이트 전극 및 상기 제2 영역 상의 제2 게이트 전극이 제공된다. 상기 제1 게이트 전극과 상기 제2 게이트 전극은 각각 제1 방향으로 연장되고 상기 제1 방향을 따라 서로 정렬된다. 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 분리 절연 패턴이 제공된다. 상기 제1 게이트 전극과 상기 제2 게이트 전극을 연결하는 연결 구조체 및 상기 연결 구조체와 연결되는 제1 신호 라인이 제공된다. 상기 제1 신호 라인은 상기 제2 방향으로 연장되며 상기 분리 절연 패턴과 수직으로 오버랩된다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, 집적도 및 신뢰성이 향상된 반도체 소자를 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 소자 분리막을 사이에 두고 이격되는 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역 상의 제1 게이트 전극 및 상기 제2 영역 상의 제2 게이트 전극, 상기 제1 게이트 전극과 상기 제2 게이트 전극은 각각 제1 방향으로 연장되고 상기 제1 방향을 따라 서로 정렬되고; 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 분리 절연 패턴; 상기 제1 게이트 전극과 상기 제2 게이트 전극을 연결하는 연결 구조체; 및 상기 연결 구조체와 연결되는 제1 신호 라인을 포함하고, 상기 제1 신호 라인은 상기 제2 방향으로 연장되며 상기 분리 절연 패턴과 수직으로 오버랩될 수 있다.
본 발명의 개념에 따른, 반도체 소자는, 소자 분리막을 사이에 두고 이격되는 제1 영역 및 제2 영역을 포함하는 기판, 상기 제1 영역은 제1 활성 패턴들을 포함하고 상기 제2 영역은 제2 활성 패턴들을 포함하고; 상기 제1 영역 상의 제1 게이트 전극 및 상기 제2 영역 상의 제2 게이트 전극, 상기 제1 게이트 전극과 상기 제2 게이트 전극은 각각 제1 방향으로 연장되고 상기 제1 방향으로 서로 정렬되고; 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 분리 절연 패턴; 상기 제1 게이트 전극과 상기 제2 게이트 전극을 연결하는 연결 구조체; 상기 연결 구조체와 연결되는 제1 신호 라인을 포함하고, 상기 기판은 상기 제1 활성 패턴들 사이 및 상기 제2 활성 패턴들 사이의 제1 트렌치들 및 상기 제1 영역과 상기 제2 영역 사이의 제2 트렌치를 포함하고, 상기 분리 절연 패턴의 하면은 상기 제2 트렌치의 하면보다 낮은 레벨일 수 있다.
본 발명의 개념에 따른, 반도체 소자는, 소자 분리막을 사이에 두고 이격되는 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역 상의 제1 게이트 전극 및 상기 제2 영역 상의 제2 게이트 전극, 상기 제1 게이트 전극과 상기 제2 게이트 전극은 각각 제1 방향으로 연장되고 상기 제1 방향을 따라 서로 정렬되고; 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 분리 절연 패턴; 상기 제1 게이트 전극과 상기 제2 게이트 전극을 연결하는 연결 구조체; 상기 연결 구조체와 연결되는 제1 신호 라인; 상기 제1 게이트 전극의 일측에 배치되는 제1 소스/드레인 영역; 상기 제2 게이트 전극의 일측에 배치되는 제2 소스/드레인 영역; 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역 상에 각각 제공되는 제1 활성 콘택 및 제2 활성 콘택; 상기 제1 및 제2 활성 콘택들을 통하여 상기 제1 및 제2 소스/드레인 영역들을 전기적으로 연결하는 제2 신호 라인; 상기 제1 게이트 전극의 타측에 배치되는 제3 소스/드레인 영역; 상기 제2 게이트 전극의 타측에 배치되는 제4 소스/드레인 영역; 상기 제3 소스/드레인 영역과 연결되며 상기 제 2 방향으로 연장되는 제1 파워 레일; 및 상기 제4 소스/드레인 영역과 연결되며 상기 제 2 방향으로 연장되는 제2 파워 레일을 포함하고, 상기 제1 신호 라인은 상기 제2 방향으로 연장되며 상기 분리 절연 패턴과 수직으로 오버랩될 수 있다.
본 발명에 따른 반도체 소자는 기생 정전 용량을 줄일 수 있다. 또한, 셀 하이트(cell height)를 줄일 수 있어 반도체 소자의 점유 면적을 줄일 수 있다. 본 발명에 따른 반도체 소자는 서로 다른 도전형의 게이트들이 직접 접함에 따라 발생할 수 있는 게이트 물질의 확산에 따른 문턱 전압 변동 또는 산포를 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2 내지 도 4는 각각 도 1의 I-I'선, II-II'선 및 III-III'선에 따른 단면도들이다.
도 5는 도 4의 P 영역의 확대도이다.
도 6 내지 도 10은 본 발명의 실시예들에 따른 도 4의 P 영역의 확대도들이다.
도 11은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1의 I-I'선에 따른 단면도이다.
도 12a 내지 도 14a, 도 12b 내지 도 14b, 및 도 12c 내지 도 14c는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 각각 도 1의 I-I'선, II- II'선, 및 III- III'선에 따른 단면도들이다.
도 15a 및 도 15b는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 도면들로, 각각 도 1의 II- II'선 및 III- III'선에 따른 단면도들이다.
도 16은 도 15b의 P 영역의 확대도이다.
도 17 내지 도 20은 본 발명의 실시예들에 따른 도 15b의 P 영역의 확대도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2 내지 도 4는 각각 도 1의 I-I'선, II-II'선 및 III-III'선에 따른 단면도들이다. 도 5는 도 4의 P 영역의 확대도이다.
도 1 내지 도 5를 참조하면, 기판(SL)이 제공될 수 있다. 기판(SL)은 제1 활성 영역들(PR1, PR2) 및 제2 활성 영역들(NR1, NR2)을 포함할 수 있다. 일 예로, 기판(SL)은 실리콘 또는 게르마늄과 같은 반도체를 포함하는 반도체 기판일 수 있다. 기판(SL)은 제1 면(SLa) 및 제1 면(SLa)에 대향하는 제2 면(SLb)을 가질 수 있다.
기판(SL)의 제1 면(SLa) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 제1 활성 영역들(PR1, PR2) 및 제2 활성 영역들(NR1, NR2)을 정의할 수 있다. 일 예로, 제1 활성 영역들(PR1, PR2)은 PMOSFET 영역일 수 있고, 제2 활성 영역들(NR1, NR2)은 NMOSFET 영역일 수 있다. 제1 및 제2 활성 영역들(PR1, PR2, NR1, NR2) 각각은 기판(SL)의 제1 면(SLa)에 형성된 제2 트렌치(TR2)에 의해 정의될 수 있고, 소자 분리막(ST)이 제2 트렌치(TR2)를 채울 수 있다. 일 예로, 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다.
제1 활성 영역들(PR1, PR2)과 제2 활성 영역들(NR1, NR2)은 제1 방향(D1)으로 배열될 수 있다. 일 예로, 제1 활성 영역들(PR1, PR2)과 제2 활성 영역들(NR1, NR2)은 소자 분리막(ST)을 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 제1 활성 영역들(PR1, PR2)은 제1 영역(PR1) 및 제3 영역(PR2)을 포함할 수 있다. 제2 활성 영역들(NR1, NR2)은 제2 영역(NR1) 및 제4 영역(NR2)을 포함할 수 있다. 제1 영역(PR1)과 제2 영역(NR1)은 인접할 수 있으며, 제3 영역(PR2)은 제1 영역(PR1)을 사이에 두고 제2 영역(NR1)과 이격될 수 있다. 제4 영역(NR2)은 제2 영역(NR1)을 사이에 두고 제1 영역(PR1)과 이격될 수 있다.
각각의 제1 활성 영역들(PR1, PR2) 상에 제2 방향(D2)으로 연장되는 복수의 제1 활성 패턴들(FN1)이 제공될 수 있다. 각각의 제2 활성 영역들(NR1, NR2) 상에 제2 방향(D2)으로 연장되는 복수의 제2 활성 패턴들(FN2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2)은 수직하게 돌출된 기판(SL)의 부분들일 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2)은 제1 면(SLa)으로부터 수직하게 돌출될 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2)은 제1 방향(D1)을 따라 배열될 수 있다.
일 예로, 제1 영역(PR1) 상에서 세 개의 제1 활성 패턴들(FN1)이 제2 방향(D2)을 따라 나란히 연장될 수 있다. 일 예로, 제2 영역(NR1) 상에서 세 개의 제2 활성 패턴들(FN2)이 제2 방향(D2)을 따라 나란히 연장될 수 있다. 그러나, 제1 영역(PR1) 상의 제1 활성 패턴들(FN1)의 개수와 형태 및 제2 영역(NR1) 상의 제2 활성 패턴들(FN2)의 개수와 형태는 예시적인 것이며, 도시된 형태에 제한되지 않는다.
제1 방향(D1)으로 서로 인접하는 한 쌍의 활성 패턴들(FN1, FN2) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제1 트렌치(TR1)의 하면은 제2 트렌치(TR2)의 하면보다 낮은 레벨로 도시되었으나, 이와는 달리 제1 트렌치(TR1)의 하면은 제2 트렌치(TR2)의 하면과 동일 레벨이거나 높은 레벨일 수 있다. 소자 분리막(ST)은 제1 트렌치(TR1)를 채울 수 있다. 제1 트렌치(TR1)을 채우는 물질은 제2 트렌치(TR2)을 채우는 물질과 같을 수 있으나, 이에 한정되지 않으며 제1 트렌치(TR1)와 제2 트렌치(TR2)는 서로 다른 물질로 채워질 수 있다.
제1 및 제2 활성 패턴들(FN1, FN2)의 상부들은 소자 분리막(ST)의 상면보다 더 높이 위치할 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2)의 상부들은 소자 분리막(ST)에 비해 수직하게 돌출될 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2) 각각의 상부는 소자 분리막(ST)으로부터 돌출된 핀(fin) 형태를 가질 수 있다.
제1 활성 패턴들(FN1) 각각의 상부는 제1 채널 영역들(CH1) 및 제1 소스/드레인 영역들(SD1)을 포함할 수 있다. 제1 소스/드레인 영역들(SD1)은 p형의 불순물 영역들일 수 있다. 제1 채널 영역들(CH1) 각각은, 한 쌍의 제1 소스/드레인 영역들(SD1) 사이에 개재될 수 있다. 제2 활성 패턴들(FN2)의 각각의 상부는 제2 채널 영역들(CH2) 및 제2 소스/드레인 영역들(SD2)을 포함할 수 있다. 제2 소스/드레인 영역들(SD2)은 n형의 불순물 영역들일 수 있다. 제2 채널 영역들(CH2) 각각은 한 쌍의 제2 소스/드레인 영역들(SD2) 사이에 개재될 수 있다.
제1 및 제2 소스/드레인 영역들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 제1 및 제2 소스/드레인 영역들(SD1, SD2)의 상면들은 제1 및 제2 채널 영역들(CH1, CH2)의 상면들보다 더 높을 수 있다.
일 예로, 제1 소스/드레인 영역들(SD1)은 기판(SL)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 이로써, 제1 소스/드레인 영역들(SD1)은 제1 채널 영역들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제2 소스/드레인 영역들(SD2)은 기판(SL)의 반도체 원소와 동일한 반도체 원소를 포함할 수 있다. 예를 들어, 제1 소스/드레인 영역들(SD1)은 실리콘-게르마늄을 포함할 수 있고, 제2 소스/드레인 영역들(SD2)은 실리콘을 포함할 수 있다. 도 3에 도시된 것과 같이, 제1 방향(D1)으로의 단면에서, 제1 소스/드레인 영역들(SD1) 각각의 단면 형태는 제2 소스/드레인 영역들(SD2) 각각의 단면 형태와 다를 수 있다.
제1 및 제2 활성 패턴들(FN1, FN2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)으로 서로 이격될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 영역들(CH1, CH2)과 수직적으로 중첩될 수 있다. 도 4에 도시된 것과 같이, 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 영역들(CH1, CH2) 각각의 상면 및 양 측벽들 상에 제공될 수 있다. 일 예로, 게이트 전극들(GE)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다. 게이트 전극들(GE)의 물질에 대해서는 보다 상세히 후술한다.
게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 게이트 캐핑막(CP)의 상면과 공면을 이룰 수 있다. 일 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 일 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
각각의 게이트 전극들(GE)과 제1 및 제2 채널 영역들(CH1, CH2) 사이에 게이트 유전막(GI)이 개재될 수 있다. 게이트 유전막(GI)은 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다. 게이트 유전막(GI)은 제1 및 제2 채널 영역들(CH1, CH2) 각각의 상면 및 양 측벽들을 덮을 수 있다. 게이트 유전막(GI)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑막(CP)이 제공될 수 있다. 게이트 캐핑막(CP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑막(CP)은 후술하는 상부 절연막들에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑막(CP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
기판(SL)의 제1 면(SLa) 상에 순차적으로 적층된 제1 상부 절연막(UIL1), 제2 상부 절연막(UIL2), 제3 상부 절연막(UIL3) 및 제4 상부 절연막(UIL4)이 제공될 수 있다. 제1 내지 제4 상부 절연막들(UIL1-UIL4) 각각은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다. 제1 상부 절연막(UIL1)은 제1 및 제2 활성 패턴들(FN1, FN2)을 덮을 수 있다.
한 쌍의 게이트 전극들(GE) 사이에, 제1 및 제2 상부 절연막들(UIL1, UIL2)을 관통하여 제1 및 제2 소스/드레인 영역들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 활성 콘택들(AC)은 제1 방향(D1)으로 연장되는 바(bar) 형태를 가질 수 있다. 일 예로, 활성 콘택들(AC) 각각은 복수개의 제1 소스/드레인 영역들(SD1) 또는 복수개의 제2 소스/드레인 영역들(SD2)과 연결될 수 있다.
적어도 하나의 게이트 전극(GE) 상에, 제2 상부 절연막(UIL2) 및 게이트 캐핑막(CP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 제공될 수 있다. 평면적 관점에서, 게이트 콘택(GC)은 제1 영역(PR1) 및 제2 영역(NR1) 사이에 배치될 수 있다. 게이트 콘택(GC)은 제1 영역(PR1) 및 제2 영역(NR1) 사이의 제2 트렌치(TR2)를 채우는 소자 분리막(ST)과 수직적으로 중첩될 수 있다.
활성 콘택들(AC) 및 게이트 콘택(GC)은 서로 동일한 도전 물질을 포함할 수 있다. 활성 콘택들(AC) 및 게이트 콘택(GC)은 금속 물질, 예를 들어 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나를 포함할 수 있다.
제3 상부 절연막(UIL3) 내에 제1 상부 배선들(UML1)이 제공될 수 있고, 제4 상부 절연막(UIL4) 내에 제2 상부 배선들(UML2)이 제공될 수 있다. 제1 및 제2 상부 배선들(UML1, UML2) 각각의 아래에 상부 비아(UVI)가 제공될 수 있다.
일 예로, 제1 상부 배선들(UML1) 및 상부 비아들(UVI)은 제1 금속 층을 구성할 수 있다. 제2 상부 배선들(UML2) 및 상부 비아들(UVI)은 제2 금속 층을 구성할 수 있다. 도시되진 않았지만, 제2 금속 층 상에 복수개의 금속층들이 추가적으로 적층될 수 있다.
평면적 관점에서, 서로 인접하는 한 쌍의 제1 활성 영역들(PR1, PR2) 사이에 제1 파워 레일(POR1)이 제공될 수 있다. 서로 인접하는 한 쌍의 제2 활성 영역들(NR1, NR2) 사이에 제2 파워 레일(POR2)이 제공될 수 있다. 제1 파워 레일(POR1)과 제2 파워 레일(POR2) 중 하나는 전원 전압(VDD)이 인가되는 배선일 수 있으며, 다른 하나는 접지 전압(VSS)이 인가되는 배선일 수 있다. 일 예로, 제1 파워 레일(POR1)은 전원 전압(VDD)이 인가되는 배선이고, 제2 파워 레일(POR2)은 접지 전압(VSS)이 인가되는 배선일 수 있다.
일 예로, 제1 및 2 파워 레일들(POR1, POR2)은 제1 상부 배선들(UML1)의 일부일 수 있다. 제1 파워 레일(POR1)은 상부 비아(UVI) 및 활성 콘택(AC)을 통하여 제1 소스/드레인 영역들(SD1)과 전기적으로 연결될 수 있다. 제2 파워 레일(POR2)은 상부 비아(UVI) 및 활성 콘택(AC)을 통하여 제2 소스/드레인 영역들(SD2)과 전기적으로 연결될 수 있다. 이와는 달리, 제1 및 2 파워 레일들(POR1, POR2)은 제2 상부 배선들(UML2) 또는 그 위의 배선들의 일부일 수 있다.
제1 활성 영역들(PR1, PR2) 및 제2 활성 영역들(NR1, NR2) 상의 게이트 전극들(GE), 제1 및 제 2 소스/드레인 영역들(SD1, SD2), 및 배선들은 트랜지스터들을 구성할 수 있으며, 이러한 트랜지스터들은 전자 회로를 구성하는 다양한 소자들을 구성할 수 있다. 일 예로, 도 1의 Q 영역은 인버터일 수 있다. 이하, Q 영역의 인버터에 대하여 보다 상세히 설명된다.
Q 영역에서, 제1 신호 라인(SI)을 통하여 제1 영역(PR1) 및 제2 영역(NR1) 상의 게이트 전극들(GE)에 제1 신호 전압(Vin)이 인가될 수 있다. 일 예로, 제1 신호 라인(SI)은 제1 상부 배선들(UML1)의 일부일 수 있다. 제1 신호 라인(SI)은 상부 비아(UVI) 및 게이트 콘택(GC)을 통하여 게이트 전극들(GE)과 전기적으로 연결될 수 있다.
Q 영역에서, 제2 신호 라인(SO)을 통하여 제1 영역(PR1) 및 제2 영역(NR1) 상의 제1 및 제 2 소스/드레인 영역들(SD1, SD2)에 제2 신호 전압(Vout)이 인가될 수 있다. 일 예로, 제2 신호 라인(SO)은 제2 상부 배선들(UML2)의 일부일 수 있다.
제2 신호 라인(SO)은 활성 콘택들(AC) 및 제1 중간 라인(MO1)을 통하여 게이트 전극(GE)의 일 측(제2 방향(D2))에 배치된 제1 및 제 2 소스/드레인 영역들(SD1, SD2)과 전기적으로 연결될 수 있다. 일 예로, 제1 소스/드레인 영역(SD1)은 제1 활성 콘택(AC1)을 통하여 제1 중간 라인(MO1)에 연결될 수 있고, 제2 소스/드레인 영역(SD2)은 제2 활성 콘택(AC2)을 통하여 제1 중간 라인(MO1)에 연결될 수 있다.
제1 중간 라인(MO1)은 제1 상부 배선들(UML1)의 일부일 수 있다. 제2 신호 라인(SO)과 제1 중간 라인(MO1) 사이 및 활성 콘택들(AC1, AC2)과 제1 및 제 2 소스/드레인 영역들(SD1, SD2) 사이에 각각 상부 비아(UVI)가 제공될 수 있다.
게이트 전극(GE)의 타 측(제2 방향(D2)의 반대 방향)에 배치된 제1 소스/드레인 영역(SD1)은 활성 콘택(AC)을 통하여 제1 파워 레일(POR1)과 전기적으로 연결될 수 있다. 게이트 전극(GE)의 타 측(제2 방향(D2)의 반대 방향)에 배치된 제2 소스/드레인 영역(SD2)은 활성 콘택(AC)을 통하여 제2 파워 레일(POR2)과 전기적으로 연결될 수 있다.
이상 Q 영역의 인버터를 기준으로 본 발명의 반도체 소자가 설명되었으나, 본 발명의 개념은 인버터에 한정되지 않으며 다른 소자들에 동일하게 적용될 수 있다. 이하, 게이트 전극(GE), 게이트 콘택(GC) 및 제1 신호 라인(SI)이 보다 상세히 설명된다.
게이트 전극(GE)은 제1 영역(PR1) 상의 제1 게이트 전극(GE1) 및 제2 영역(NR1) 상의 제2 게이트 전극(GE2)을 포함할 수 있다. 게이트 전극(GE)은 제3 영역(PR2) 상의 제3 게이트 전극(GE3) 및 제4 영역(NR2) 상의 제4 게이트 전극(GE4)을 포함할 수 있다. 제1 내지 제4 게이트 전극들(GE1- GE4)은 제1 방향(D1)을 따라 정렬될 수 있다.
제1 게이트 전극(GE1)과 제1 활성 패턴들(FN1) 사이에 제1 게이트 유전막(GI1)이 제공될 수 있다. 제2 게이트 전극(GE2)과 제2 활성 패턴들(FN2) 사이에 제2 게이트 유전막(GI2)이 제공될 수 있다.
제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)은 분리 절연 패턴(TC)을 사이에 두고 이격될 수 있다. 일 예로, 분리 절연 패턴(TC)은 제2 방향(D2)을 따라 연장되는 라인 형상일 수 있다. 게이트 전극들(GE) 중 일부는 분리 절연 패턴(TC)에 의하여 분리되지 않을 수 있다. 일 예로, 서로 분리된 복수 개의 바(bar) 형상의 분리 절연 패턴들(TC)이 제2 방향(D2)을 따라 배치될 수 있으며 각 분리 절연 패턴(TC)은 적어도 하나의 게이트 전극(GE)을 분리할 수 있다. 분리 절연 패턴(TC)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
제1 게이트 전극(GE1)과 제2 게이트 전극(GE2) 사이 이외에, 복수 개의 분리 절연 패턴들(TC)이 제1 방향(D1)을 따라 배열될 수 있다. 일 예로, 제1 게이트 전극(GE1)과 제3 게이트 전극(GE3) 사이 및/또는 제2 게이트 전극(GE2)과 제4 게이트 전극(GE4) 사이에 분리 절연 패턴들(TC)이 제공될 수 있다. 이 경우 도 1 및 도 4에 도시된 바와 같이, 분리 절연 패턴(TC)은 제1 파워 레일(POR1) 및/또는 제2 파워 레일(POR2) 아래에서 제1 파워 레일(POR1) 및/또는 제2 파워 레일(POR2)을 따라 연장될 수 있다. 이와는 달리, 제1 영역(PR1)과 제3 영역(PR2) 사이 또는 제2 영역(NR1)과 제4 영역(NR2) 사이에는 분리 절연 패턴들(TC)이 제공되지 않을 수 있다. 이하, 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2) 사이의 분리 절연 패턴(TC)을 기준으로 설명된다.
분리 절연 패턴(TC)의 상면은 제1 상부 절연막(UIL1)의 상면과 실질적으로 동일 레벨일 수 있다. 분리 절연 패턴(TC)의 상면은 게이트 캐핑막(CP)의 상면과 공면을 이룰 수 있다. 분리 절연 패턴(TC)의 상면 중 일 부분은 게이트 캐핑막(CP)의 상면보다 낮도록 리세스될 수 있으며, 게이트 콘택(GC)이 리세스된 영역을 통하여 게이트 전극들(GE)과 연결될 수 있다.
분리 절연 패턴(TC)은 기판(SL) 방향(제3 방향(D3)의 반대 방향)으로 연장되며 제1 게이트 유전막(GI1)과 제2 게이트 유전막(GI2)을 분리할 수 있다. 분리 절연 패턴(TC)의 하부는 소자 분리막(ST) 내에 삽입될 수 있다. 일 예로, 도 5에 도시된 것과 같이, 분리 절연 패턴(TC)의 하면(TCb)은 제1 및 제2 게이트 유전막들(GI1, GI2)의 하면들보다 낮고 제1 트렌치(TR1)의 하면보다 높을 수 있다. 분리 절연 패턴(TC)은 제1 게이트 전극(GE1)의 측벽 및 제2 게이트 전극(GE2)의 측벽과 접할 수 있다.
제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)은 각각 적어도 하나의 금속 물질을 포함하며, 서로 다른 일함수를 가질 수 있다. 일 예로, 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)은 각각 차례로 적층된 제1 금속층, 제2 금속층 및 상부 도전층을 포함할 수 있다. 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)은 제1 금속층 및/또는 제2 금속층의 두께를 조절하여 서로 다른 일함수를 갖도록 형성될 수 있다. 일 예로, 제1 게이트 전극(GE1)의 제1 금속층의 두께는 제2 게이트 전극(GE2)의 제1 금속층의 두께보다 두꺼울 수 있다. 일 예로, 제1 금속층은 TiN, TaN, 및 WN과 같은 도전성 금속 질화물을 포함할 수 있다. 제2 금속층은 TiAl, TiAlC, TaAl, AlC와 같은 알루미늄 화합물을 포함할 수 있다. 상부 도전층은 제1 금속층 및 제2 금속층보다 비저항이 낮은 물질을 포함할 수 있다. 일 예로, 상부 도전층은 텅스텐(W)을 포함할 수 있다. 일 예로, 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2) 중 하나는 다른 하나에는 포함되지 않은 금속층 또는 금속 질화물층을 더 포함할 수 있다. 다른 실시예에 있어서, 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)은 서로 다른 도전형의 불순물로 도핑된 다결정 실리콘을 포함할 수 있다.
제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)은 제조 공정 상 함께 형성되어 서로 직접 연결될 수 있다. 이 경우, 소자 분리막(ST) 상에 배치되는 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)의 연결 부분에 의해 제1 게이트 전극(GE1)과 제1 소스/드레인 영역들(SD1) 사이 및 제2 게이트 전극(GE2)과 제2 소스/드레인 영역들(SD2) 사이의 기생 정전 용량이 증가될 수 있다. 본 발명의 실시예들에 따르면, 분리 절연 패턴(TC)에 의하여 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)이 분리되므로, 이와 같은 기생 정전 용량을 줄일 수 있다. 또한, 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2) 각각의 길이가 줄어듦으로, 셀 하이트(cell height)를 줄일 수 있어 소자의 점유 면적을 줄일 수 있다. 본 발명의 실시예들에 따르면, 분리 절연 패턴(TC)에 의하여 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)이 분리되므로, 서로 다른 도전형의 게이트들이 직접 접함에 따라 발생할 수 있는 게이트 물질의 확산에 따른 문턱 전압 변동 또는 산포를 방지할 수 있다.
제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)은 연결 구조체에 의하여 전기적으로 연결될 수 있다. 연결 구조체는 게이트 콘택(GC) 및 상부 비아(UVI) 등의 복수의 구성 요소들을 포함할 수 있다.
일 예로, 게이트 콘택(GC)을 통하여 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)이 연결될 수 있다. 게이트 콘택(GC)의 제1 방향(D1)으로 제2 폭(W2)은 분리 절연 패턴(TC)의 제1 방향(D1)으로 제1 폭(W1)보다 클 수 있다. 일 예로, 제2 폭(W2)은 제1 폭(W1)의 약 1.2배 내지 약 2배일 수 있다.
제1 폭(W1)은 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)의 이격 거리에 상응할 수 있다. 일 예로, 게이트 콘택(GC)의 제1 방향(D1)의 제2 폭(W2)은 제2 방향(D2)의 폭보다 클 수 있다. 게이트 콘택(GC)은 제1 방향(D1)으로 연장하며 제2 게이트 전극(GE2)의 상면, 분리 절연 패턴(TC)의 상면, 제1 게이트 전극(GE1)의 상면과 공통적으로 접할 수 있다. 게이트 콘택(GC)의 제2 폭(W2)은 제1 신호 라인(SI)의 제3 폭(W3) 보다 클 수 있다. 즉, 게이트 콘택(GC)은 일 방으로 긴 바(bar) 형상일 수 있다. 일 예로, 분리 절연 패턴(TC)의 제1 폭(W1)은 제1 신호 라인(SI)의 제3 폭(W3) 보다 클 수 있다. 일 예로, 제1 폭(W1)은 제3 폭(W3)의 약 1.1배 내지 약 3배일 수 있다.
도 6 내지 도 10은 본 발명의 실시예들에 따른 도 4의 P 영역의 확대도들이다. 설명의 간소화를 위하여 중복된 구성에 대한 설명은 생략된다. 본 발명의 개념은 도시된 실시예들에 한정되지 않으며, 도시되지 않은 도 5 내지 도 10의 실시예들의 조합 또한 포함할 수 있다.
도 6을 참조하여, 분리 절연 패턴(TC)은 하부 패턴(LC) 및 상부 패턴(UC)을 포함할 수 있다. 하부 패턴(LC)은 소자 분리막(ST)과 연결될 수 있다. 상부 패턴(UC)은 게이트 콘택(GC)과 연결될 수 있다. 상부 패턴(UC)과 하부 패턴(LC)은 서로 다른 물질을 포함할 수 있다. 상부 패턴(UC)은 특정 에천트에 대하여 하부 패턴(LC) 보다 식각 저항성이 큰 물질을 포함할 수 있다. 일 예로, 상부 패턴(UC)은 SiN, SICN, SION, 및 SIOCN 중 적어도 하나를 포함할 수 있다. 하부 패턴(LC)은 SiO2를 포함할 수 있다. 상부 패턴(UC)은 하부 패턴(LC) 보다 얇을 수 있다. 분리 절연 패턴(TC)의 하면(TCb)은 제1 트렌치(TR1)의 하면과 제2 트렌치(TR2)의 하면 사이에 배치될 수 있다.
분리 절연 패턴(TC)은 제1 게이트 유전막(GI1)을 사이에 두고 제1 게이트 전극(GE1)과 이격되고, 제2 게이트 유전막(GI2)을 사이에 두고 제2 게이트 전극(GE2)과 이격될 수 있다. 즉, 제1 게이트 유전막(GI1)은 분리 절연 패턴(TC)과 제1 게이트 전극(GE1) 사이로 연장되고, 제2 게이트 유전막(GI2)은 분리 절연 패턴(TC)과 제2 게이트 전극(GE2) 사이로 연장될 수 있다.
도 7 및 도 8을 참조하여, 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)은 각각 서로 분리된 제1 게이트 콘택(GC1) 및 제2 게이트 콘택(GC2)을 통하여 제1 신호 라인(SI)에 연결될 수 있다. 일 예로, 제1 및 제2 게이트 콘택들(GC1, GC2) 각각의 제2 폭(W2)은 제1 신호 라인(SI)의 제3 폭(W3) 보다 작을 수 있다. 일 예로, 제1 신호 라인(SI)의 제3 폭(W3)은 분리 절연 패턴(TC)의 제1 폭(W1) 보다 클 수 있다. 일 예로, 제3 폭(W3)은 제1 폭(W1)의 약 1.5배 내지 약 3배일 수 있다.
도 7의 실시예에 있어서, 제1 신호 라인(SI)은 제1 상부 배선들(UML1)의 일부일 수 있다. 제1 게이트 콘택(GC1) 및 제2 게이트 콘택(GC2) 각각은 상부 비아(UVI)를 통하여 제1 신호 라인(SI)에 연결될 수 있다. 도 8에 실시예에 있어서, 제1 신호 라인(SI)은 제2 상부 배선들(UML2)의 일부일 수 있다. 이 경우, 제1 게이트 콘택(GC1) 및 제2 게이트 콘택(GC2)은 각각 제1 상부 배선들(UML1)의 일부인 제1 중간 라인(MO2) 및 상부 비아들(UVI)을 통하여 제1 신호 라인(SI)에 연결될 수 있다.
도 9를 참조하여, 분리 절연 패턴(TC)은 소자 분리막(ST)을 관통하여 기판(SL)에 연결될 수 있다. 분리 절연 패턴(TC)의 하면(TCb)은 제2 트렌치(TR2)의 하면보다 낮은 레벨일 수 있다. 분리 절연 패턴(TC)의 일 측벽은 제1 활성 패턴(FN1)의 측벽 및/또는 제2 활성 패턴(FN2)의 측벽과 접할 수 있다. 게이트 콘택(GC)의 제2 폭(W2)은 분리 절연 패턴(TC)의 제1 폭(W1)보다 클 수 있으나, 이에 한정되지 않는다.
도 10을 참조하여, 제1 활성 패턴(FN1)은 수직적으로 적층된 제1 채널 영역들(CH1)을 포함할 수 있다. 적층된 제1 채널 영역들(CH1)은, 제3 방향(D3)으로 서로 이격될 수 있다. 제1 채널 영역들(CH1)은, 서로 수직적으로 중첩될 수 있다. 제1 게이트 유전막(GI1)은 각 제1 채널 영역들(CH1)을 둘러쌀 수 있다. 제1 게이트 전극(GE1)은 제1 채널 영역들(CH1) 사이로 연장될 수 있다.
제2 활성 패턴(FN2)은 수직적으로 적층된 제2 채널 영역들(CH2)을 포함할 수 있다. 적층된 제2 채널 영역들(CH2)은, 제3 방향(D3)으로 서로 이격될 수 있다. 제2 채널 영역들(CH2)은, 서로 수직적으로 중첩될 수 있다. 제2 게이트 유전막(GI2)은 각 제2 채널 영역들(CH2)을 둘러쌀 수 있다. 제2 게이트 전극(GE2)은 제2 채널 영역들(CH2) 사이로 연장될 수 있다.
도 11은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1의 I-I'선에 따른 단면도이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략된다.
본 실시예에 있어서, 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2) 사이에 제1 분리 절연 패턴(TC1)이 제공되고, 제1 게이트 전극(GE1)과 제3 게이트 전극(GE3) 사이에 제2 분리 절연 패턴(TC2)이 제공될 수 있다. 제2 게이트 전극(GE2)과 제4 게이트 전극(GE4) 사이에도 제2 분리 절연 패턴(TC2)이 제공될 수 있으나 이에 한정되지 않는다. 일 예로, 제1 파워 레일(POR1) 및 제2 파워 레일(POR2) 아래에 제2 분리 절연 패턴(TC2)이 제공될 수 있고, 제1 신호 라인(SI) 아래에 제1 분리 절연 패턴(TC1)이 제공될 수 있다.
제1 분리 절연 패턴(TC1)과 제2 분리 절연 패턴(TC2)은 각각 하부 패턴(LC) 및 상부 패턴(UC)을 포함할 수 있으나, 이와는 달리 단일층일 수 있다.
제2 분리 절연 패턴(TC2)의 제4 폭(W4)은 제1 분리 절연 패턴(TC1)의 제1 폭(W1) 보다 클 수 있다. 일 예로, 제4 폭(W4)은 제1 폭(W1)의 약 1.2 내지 2배일 수 있다.
도 12a 내지 도 14a, 도 12b 내지 도 14b, 및 도 12c 내지 도 14c는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 각각 도 1의 I-I'선, II- II'선, 및 III- III'선에 따른 단면도들이다.
도 12a 내지 도 12c를 참조하여, 기판(SL)의 상부를 패터닝하여, 제2 방향(D2)으로 연장되는 제1 트렌치들(TR1)이 형성될 수 있다. 제1 트렌치들(TR1)은 기판(SL)의 상부에 제1 및 제2 활성 패턴들(FN1, FN2)을 정의할 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2)은 제1 방향(D1)을 따라 배열될 수 있다. 기판(SL)의 상부를 패터닝하여, 제1 활성 영역들(PR1, PR2) 및 제2 활성 영역들(NR1, NR2)을 정의하는 제2 트렌치들(TR2)이 형성될 수 있다. 제2 트렌치(TR2)를 형성하는 동안, 제2 트렌치들(TR2)이 형성되는 영역 내의 활성 패턴들(FN1, FN2)은 제거될 수 있다. 제2 트렌치들(TR2)은 제1 트렌치들(TR1)에 해 더 깊게 형성될 수 있으나 이와는 달리 동일 깊이로 형성될 수 있다. 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은 실리콘 산화물을 이용해 형성될 수 있다. 제1 트렌치(TR1)을 채우는 물질은 제2 트렌치(TR2)을 채우는 물질과 같을 수 있으나, 이에 한정되지 않으며 제1 트렌치(TR1)와 제2 트렌치(TR2)는 서로 다른 물질로 채워질 수 있다.
제1 및 제2 활성 패턴들(FN1, FN2)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(SL)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MA)을 형성하는 것, 및 하드 마스크 패턴들(MA)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리 실리콘막을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)은, 제1 및 제2 활성 패턴들(FN1, FN2) 각각의 양 측벽들 상에도 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(SL)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
제1 활성 패턴들(FN1)의 상부들에 제1 소스/드레인 영역들(SD1)이 형성될 수 있다. 제2 활성 패턴들(FN2)의 상부들에 제2 소스/드레인 영역들(SD2)이 형성될 수 있다. 제1 소스/드레인 영역들(SD1)은 p형 불순물로 도핑될 수 있고, 제2 소스/드레인 영역들(SD2)은 n형 불순물로 도핑될 수 있다.
제1 및 제2 소스/드레인 영역들(SD1, SD2)은 에피택시얼 패턴들로서, 선택적 에피택시얼 성장 공정으로 형성될 수 있다. 구체적으로, 제1 및 제2 활성 패턴들(FN1, FN2)을 부분적으로 리세스한 뒤, 제1 및 제2 활성 패턴들(FN1, FN2)의 리세스된 영역들 상에 에피택시얼 성장 공정을 수행할 수 있다. 제1 및 제2 소스/드레인 영역들(SD1, SD2)을 덮는 제1 상부 절연막(UIL1)이 형성될 수 있다.
도 13a 내지 도 13c를 참조하여, 희생 패턴들(PP)의 상면들이 노출될 때까지, 제1 상부 절연막(UIL1) 상에 평탄화 공정이 수행될 수 있다. 각각의 희생 패턴들(PP)이 게이트 전극(GE) 및 게이트 유전막(GI)으로 교체될 수 있다. 구체적으로, 노출된 희생 패턴들(PP)을 선택적으로 제거할 수 있다. 희생 패턴들(PP)이 제거된 빈 공간 내에 게이트 유전막(GI)이 형성될 수 있다. 게이트 유전막(GI) 상의 빈 공간을 채우는 게이트 전극(GE)이 형성될 수 있다.
게이트 유전막(GI)은 원자층 증착(ALD) 및/또는 케미컬 산화(Chemical Oxidation) 공정에 의해 콘포멀하게 형성될 수 있다. 게이트 전극(GE)은, 게이트 유전막(GI) 상에 게이트 전극막을 형성하고, 게이트 전극막을 평탄화함으로써 형성될 수 있다. 게이트 전극막은 제1 금속층, 제2 금속층 및 상부 도전층을 포함할 수 있다. 일 예로, 제1 금속층은 도전성 금속 질화물을 포함할 수 있다. 제2 금속층은 알루미늄 화합물을 포함할 수 있다. 상부 도전층은 제1 금속층 및 제2 금속층보다 비저항이 낮은 물질을 포함할 수 있다.
게이트 전극(GE)의 상부를 선택적으로 식각하여, 리세스된 게이트 전극(GE) 상에 게이트 캐핑막(CP)이 형성될 수 있다. 게이트 캐핑막(CP)을 형성하는 것은, 리세스된 게이트 전극(GE)을 덮는 절연막을 형성하는 것, 및 제1 상부 절연막(UIL1)의 상면이 노출될 때까지 게이트 캐핑막을 평탄화하는 것을 포함할 수 있다. 일 예로, 게이트 캐핑막(CP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
제1 방향으로 연장되는 게이트 전극(GE)을 복수 개의 게이트 전극들로 분리하는 분리 절연 패턴들(TC)이 형성될 수 있다. 분리 절연 패턴들(TC)은 희생 패턴들(PP)이 게이트 전극들(GE)로 교체된 후 형성될 수 있다. 일 예로, 분리 절연 패턴들(TC)은 게이트 유전막(GI)을 관통할 수 있다. 분리 절연 패턴들(TC)에 의하여 제1 방향(D1)으로 분리된 제1 내지 제4 게이트 전극들(GE1-GE4)이 형성될 수 있다. 다른 실시예에 있어서, 분리 절연 패턴들(TC)은 희생 패턴들(PP)이 게이트 전극들(GE)로 교체되기 이전에 형성될 수 있다. 분리 절연 패턴들(TC)에 의하여 제1 방향(D1)으로 서로 분리된 희생 패턴들(PP)이 각각 제1 내지 제4 게이트 전극들(GE1-GE4)로 교체될 수 있다. 이 경우, 게이트 유전막(GI)은 도 6에 도시된 것과 같이 분리 절연 패턴들(TC)의 측벽을 따라 형성될 수 있다.
도 14a 내지 도 14c를 참조하여, 제1 상부 절연막(UIL1) 상에 제2 상부 절연막(UIL2)이 형성될 수 있다. 제1 및 제2 상부 절연막들(UIL1, UIL2)을 관통하는 활성 콘택들(AC)이 형성될 수 있다. 활성 콘택들(AC)은 제1 및 제2 소스/드레인 영역들(SD1, SD2)과 연결될 수 있다. 제2 상부 절연막(UIL2) 및 게이트 캐핑막(CP)을 관통하는 게이트 콘택(GC)이 형성될 수 있다. 게이트 콘택(GC)은 게이트 전극들(GE)과 연결될 수 있다. 활성 콘택들(AC) 및 게이트 콘택(GC)을 형성하는 것은 각각 배리어 패턴을 형성하는 것 및 배리어 패턴 상에 도전 패턴을 형성하는 것을 포함할 수 있다. 일 예로, 배리어 패턴은 티타늄 질화막 또는 텅스텐 질화막과 같은 금속 질화막일 수 있고 도전 패턴은 티타늄 또는 텅스텐과 같은 금속 물질을 포함할 수 있다.
도 2 내지 도 4를 다시 참조하여, 제2 상부 절연막(UIL2) 상에 제3 상부 절연막(UIL3) 및 제4 상부 절연막(UIL4)이 형성될 수 있다. 제3 상부 절연막(UIL3) 내에 제1 상부 배선들(UML1)이 형성될 수 있고, 제4 상부 절연막(UIL4) 내에 제2 상부 배선들(UML2)이 형성될 수 있다. 제1 상부 배선들(UML1) 및 제2 상부 배선들(UML2)은 그 아래 제공되는 상부 비아들(UVI)과 함께 다마신 공정으로 형성될 수 있다. 제1 상부 배선들(UML1)은 제1 파워 레일(POR1), 제2 파워 레일(POR2) 및 제1 중간 라인(MO1)을 포함할 수 있다. 도시되진 않았지만, 제4 상부 절연막(UIL4) 상에 적층된 복수개의 금속층들이 추가적으로 형성될 수 있다.
도 15a 및 도 15b는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 도면들로, 각각 도 1의 II- II'선 및 III- III'선에 따른 단면도들이다. 도 16은 도 15b의 P 영역의 확대도이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략된다.
도 15a, 도 15b 및 도 16을 참조하여, 제1 파워 레일(POR1) 또는 제2 파워 레일(POR2), 및 제1 신호 라인(SI)은 소자 분리막(ST) 내에 제공될 수 있다. 이하, 소자 분리막(ST) 내에 배치된 도전 라인은 매립 라인들(buried line)로 호칭될 수 있다. 매립 라인들은 소자 분리막(ST)에 트렌치들을 형성한 후, 이를 도전성 물질로 채우는 공정을 통하여 형성될 수 있다. 이후, 매립 라인들 상에 트렌치들을 채우는 절연막이 형성될 수 있다.
분리 절연 패턴(TC)의 하면(TCb)은 매립 라인들의 상면과 이격될 수 있으나 이와는 달리 분리 절연 패턴(TC)의 하면(TCb)이 매립 라인들의 상면과 접할 수 있다.
적어도 하나의 활성 콘택(AC)은, 제1 파워 레일(POR1) 또는 제2 파워 레일(POR2)과 전기적으로 연결될 수 있다. 이와 같은 활성 콘택들(AC)은 몸체부(BP) 및 연장부(EP)를 포함할 수 있다. 몸체부(BP)는 제1 소스/드레인 영역들(SD1) 또는 제2 소스/드레인 영역들(SD2) 상에 제공되어, 이들과 전기적으로 연결될 수 있다. 연장부(EP)의 적어도 일부는, 제1 파워 레일(POR1) 또는 제2 파워 레일(POR2)과 수직적으로 중첩될 수 있다. 연장부(EP)는 몸체부(BP)로부터 제1 파워 레일(POR1) 또는 제2 파워 레일(POR2)을 향하여 수직하게 연장될 수 있다. 이로써, 연장부(EP)가 제1 파워 레일(POR1) 또는 제2 파워 레일(POR2)과 접촉할 수 있다. 연장부(EP)는 분리 절연 패턴(TC) 및 소자 분리막(ST)을 관통하여 제1 파워 레일(POR1) 또는 제2 파워 레일(POR2)과 연결될 수 있다.
적어도 하나의 게이트 콘택(GC)은 제1 신호 라인(SI)과 전기적으로 연결될 수 있다. 이와 같은 게이트 콘택(GC)은 상부 콘택(UP) 및 하부 콘택(LP)을 포함할 수 있다. 일 예로, 상부 콘택(UP)의 하면은 제1 게이트 전극(GE1)의 상면 및 제2 게이트 전극(GE2)의 상면과 공통적으로 연결될 수 있다. 하부 콘택(LP)은 분리 절연 패턴(TC)을 관통하여 제1 신호 라인(SI)의 상부와 연결될 수 있다.
도 17 내지 도 20은 본 발명의 실시예들에 따른 도 15b의 P 영역의 확대도들이다. 본 발명의 개념은 도시된 실시예들에 한정되지 않으며, 도시되지 않은 도 16 내지 도 20의 실시예들의 조합 또한 포함할 수 있다.
도 17을 참조하여, 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)은 각각 그 아래에 배치된 제1 게이트 콘택(GC1) 및 제2 게이트 콘택(GC2)을 통하여 제1 신호 라인(SI)에 연결될 수 있다. 일 예로, 제1 및 제2 게이트 콘택들(GC1, GC2) 은 소자 분리막(ST) 내에 제공될 수 있다. 제1 및 제2 게이트 콘택들(GC1, GC2)의 상부들은 분리 절연 패턴(TC)의 하부와 연결될 수 있다. 제1 게이트 콘택(GC1)과 제1 게이트 전극(GE1) 사이에는 제1 게이트 유전막(GI1)이 제공되지 않을 수 있다. 제2 게이트 콘택(GC2)과 제2 게이트 전극(GE2) 사이에는 제2 게이트 유전막(GI2)이 제공되지 않을 수 있다. 이와 같은 제1 및 제2 유전막들(GI1, GI2)의 형상은 제1 및 제2 게이트 콘택들(GC1, GC2)의 형성 전에 제1 및 제2 유전막들(GI1, GI2)의 일부를 제거하여 형성될 수 있다.
도 18을 참조하여, 제1 게이트 전극(GE1)의 하면과 제2 게이트 전극(GE2)의 하면은 제1 신호 라인(SI)의 상면과 연결될 수 있다. 분리 절연 패턴(TC)의 하면(TCb)은 제1 신호 라인(SI)의 상면과 연결될 수 있다. 제1 신호 라인(SI)은 소자 분리막(ST)을 관통하여 기판(SL)의 상부에 삽입될 수 있다. 제1 신호 라인(SI)의 하면은 소자 분리막(ST)의 최하면 보다 낮을 수 있다. 이 경우, 제1 신호 라인(SI)의 측면 및 하면을 둘러싸는 매립 절연막(SH)이 제공될 수 있다. 일 예로, 매립 절연막(SH)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 이와는 달리, 제1 신호 라인(SI)의 하면은 제2 트렌치(TR2)의 하면보다 높은 레벨일 수 있다.
도 19를 참조하여, 게이트 콘택(GC)은 상부 콘택(UP) 및 하부 콘택(LP)을 포함할 수 있다. 일 예로, 상부 콘택(UP)의 하면은 제1 게이트 전극(GE1)의 상면 및 제2 게이트 전극(GE2)의 상면과 공통적으로 연결될 수 있다. 하부 콘택(LP)은 분리 절연 패턴(TC)을 관통하여 제1 신호 라인(SI)의 상부와 연결될 수 있다. 분리 절연 패턴(TC)의 하면은 제1 신호 라인(SI)과 접할 수 있다. 제1 신호 라인(SI)은 소자 분리막(ST)을 관통하여 기판(SL)의 상부에 삽입될 수 있다. 제1 신호 라인(SI)의 측면 및 하면을 둘러싸는 매립 절연막(SH)이 제공될 수 있다.
도 20를 참조하여, 상부 콘택(UP) 및 하부 콘택(LP)을 포함하는 게이트 콘택(GC)이 제공될 수 있다. 제1 신호 라인(SI)은 기판(SL)의 제2 면(SLb) 상에 제공될 수 있다. 일 예로, 기판(SL)의 제2 면(SLb) 상에 제1 하부 절연막(LIL1) 및 제2 하부 절연막(LIL2)이 제공되고, 제1 신호 라인(SI)은 제2 하부 절연막(LIL2) 내에 제공될 수 있다. 제1 신호 라인(SI)은 기판(SL)을 관통하는 관통 비아(TV)를 통하여 게이트 콘택(GC)과 연결될 수 있다. 일 예로, 관통 비아(TV)와 하부 콘택(LP) 사이에 매립 콘택(MC)이 제공될 수 있으나, 이와는 달리 매립 콘택(MC)은 생략되고, 관통 비아(TV)가 게이트 콘택(GC)과 직접 연결될 수 있다.
도시를 생략하였으나, 제1 파워 레일(POR1) 및 제2 파워 레일(POR2)과 연결되는 파워 전송 네트워크(Power Distribution Network)가 제2 면(SLb) 상에 제공될 수 있으며, 이 경우, 제1 신호 라인(SI)은 파워 전송 네트워크와 동일한 레벨에 배치될 수 있다. 일 예로, 파워 전송 네트워크를 구성하는 배선들은 제2 하부 절연막(LIL2) 내에 제공되며, 제1 신호 라인(SI)과 함께 형성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 소자 분리막을 사이에 두고 이격되는 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역 상의 제1 게이트 전극 및 상기 제2 영역 상의 제2 게이트 전극, 상기 제1 게이트 전극과 상기 제2 게이트 전극은 각각 제1 방향으로 연장되고 상기 제1 방향을 따라 서로 정렬되고;
    상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 분리 절연 패턴;
    상기 제1 게이트 전극과 상기 제2 게이트 전극을 연결하는 연결 구조체; 및
    상기 연결 구조체와 연결되는 제1 신호 라인을 포함하고,
    상기 제1 신호 라인은 상기 제2 방향으로 연장되며 상기 분리 절연 패턴과 수직으로 오버랩되는 반도체 소자.
  2. 제1 항에 있어서,
    상기 연결 구조체는 게이트 콘택을 포함하고,
    상기 게이트 콘택의 하면은 상기 제1 게이트 전극의 상면 및 상기 제2 게이트 전극의 상면과 연결되는 반도체 소자.
  3. 제2 항에 있어서,
    상기 게이트 콘택의 하면은 상기 분리 절연 패턴의 상면과 접하는 반도체 소자.
  4. 제2 항에 있어서,
    상기 게이트 콘택의 상기 제1 방향으로의 폭은 상기 분리 절연 패턴의 상기 제1 방향으로의 폭보다 큰 반도체 소자.
  5. 제4 항에 있어서,
    상기 게이트 콘택의 상기 제1 방향으로의 폭은 상기 분리 절연 패턴의 상기 제1 방향으로의 폭의 약 1.2 배 내지 2배인 반도체 소자.
  6. 제2 항에 있어서,
    상기 게이트 콘택의 상기 제1 방향으로의 폭은 상기 제1 신호 라인의 상기 제1 방향으로의 폭보다 큰 반도체 소자.
  7. 제1 항에 있어서,
    상기 제1 신호 라인은 상기 소자 분리막 내에 제공되는 반도체 소자.
  8. 제7 항에 있어서,
    상기 연결 구조체는 게이트 콘택을 포함하고,
    상기 게이트 콘택은:
    상기 분리 절연 패턴 상의 상부 콘택; 및
    상기 분리 절연 패턴을 관통하는 하부 콘택을 포함하고,
    상기 하부 콘택은 상기 제1 신호 라인의 상부와 연결되는 반도체 소자.
  9. 제7 항에 있어서,
    상기 제1 신호라인의 하면은 상기 소자 분리막의 최하면 보다 낮은 반도체 소자.
  10. 제1 항에 있어서,
    상기 제1 및 제2 게이트 전극들은 상기 기판의 제1 면에 제공되고,
    상기 제1 신호 라인은 상기 제1 면과 대향하는 상기 기판의 제2 면에 제공되는 반도체 소자.
  11. 제10 항에 있어서,
    상기 연결 구조체는 게이트 콘택 및 관통 전극을 포함하고,
    상기 관통 전극은 상기 기판을 관통하여 상기 게이트 콘택과 상기 제1 신호 라인을 연결하는 반도체 소자.
  12. 제1 항에 있어서,
    상기 분리 절연 패턴은 상기 제1 게이트 전극의 측벽 및 상기 제2 게이트 전극의 측벽과 접하고 상기 소자 분리막 내로 연장되는 반도체 소자.
  13. 제1 항에 있어서,
    상기 분리 절연 패턴은 상기 소자 분리막과 연결되는 하부 패턴 및 상기 하부 패턴 상의 상부 패턴을 포함하고,
    상기 상부 패턴은 상기 하부 패턴과 다른 물질을 포함하는 반도체 소자.
  14. 제1 항에 있어서,
    상기 제1 영역은 제1 활성 패턴들을 포함하고 상기 제2 영역은 제2 활성 패턴들을 포함하고,
    상기 기판은 상기 제1 활성 패턴들 사이 및 상기 제2 활성 패턴들 사이의 제1 트렌치들 및 상기 제1 영역과 상기 제2 영역 사이의 제2 트렌치를 포함하고,
    상기 분리 절연 패턴의 하면은 상기 제2 트렌치의 하면보다 낮은 레벨인 반도체 소자.
  15. 제1 항에 있어서,
    상기 제1 영역을 사이에 두고 상기 제2 영역과 이격되고 상기 제1 영역과 다른 도전형을 갖는 제3 영역; 및
    상기 제3 영역 상의 제3 게이트 전극을 더 포함하고,
    상기 제3 게이트 전극은 상기 제1 방향으로 연장되고 상기 제1 및 제2 게이트 전극들과 상기 제1 방향으로 정렬되고,
    상기 제1 게이트 전극과 상기 제3 게이트 전극 사이의 이격 거리는 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이의 이격거리보다 큰 반도체 소자.
  16. 제1 항에 있어서,
    상기 제1 게이트 전극의 일측에 배치되는 제1 소스/드레인 영역;
    상기 제2 게이트 전극의 일측에 배치되는 제2 소스/드레인 영역;
    상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역 상에 각각 제공되는 제1 활성 콘택 및 제2 활성 콘택; 및
    상기 제1 및 제2 활성 콘택들을 통하여 상기 제1 및 제2 소스/드레인 영역들을 전기적으로 연결하는 제2 신호 라인을 더 포함하는 반도체 소자.
  17. 제16 항에 있어서,
    상기 제1 게이트 전극의 타측에 배치되는 제3 소스/드레인 영역;
    상기 제2 게이트 전극의 타측에 배치되는 제4 소스/드레인 영역;
    상기 제3 소스/드레인 영역과 전기적으로 연결되며 상기 제 2 방향으로 연장되는 제1 파워 레일;
    상기 제4 소스/드레인 영역과 전기적으로 연결되며 상기 제 2 방향으로 연장되는 제2 파워 레일을 더 포함하는 반도체 소자.
  18. 소자 분리막을 사이에 두고 이격되는 제1 영역 및 제2 영역을 포함하는 기판, 상기 제1 영역은 제1 활성 패턴들을 포함하고 상기 제2 영역은 제2 활성 패턴들을 포함하고;
    상기 제1 영역 상의 제1 게이트 전극 및 상기 제2 영역 상의 제2 게이트 전극, 상기 제1 게이트 전극과 상기 제2 게이트 전극은 각각 제1 방향으로 연장되고 상기 제1 방향으로 서로 정렬되고;
    상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 분리 절연 패턴;
    상기 제1 게이트 전극과 상기 제2 게이트 전극을 연결하는 연결 구조체;
    상기 연결 구조체와 연결되는 제1 신호 라인을 포함하고,
    상기 기판은 상기 제1 활성 패턴들 사이 및 상기 제2 활성 패턴들 사이의 제1 트렌치들 및 상기 제1 영역과 상기 제2 영역 사이의 제2 트렌치를 포함하고,
    상기 분리 절연 패턴의 하면은 상기 제2 트렌치의 하면보다 낮은 레벨인 반도체 소자.
  19. 제18 항에 있어서,
    상기 연결 구조체는 게이트 콘택을 포함하고, 상기 게이트 콘택의 하면은 상기 분리 절연 패턴의 상면과 접하는 반도체 소자.
  20. 소자 분리막을 사이에 두고 이격되는 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역 상의 제1 게이트 전극 및 상기 제2 영역 상의 제2 게이트 전극, 상기 제1 게이트 전극과 상기 제2 게이트 전극은 각각 제1 방향으로 연장되고 상기 제1 방향을 따라 서로 정렬되고;
    상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 분리 절연 패턴;
    상기 제1 게이트 전극과 상기 제2 게이트 전극을 연결하는 연결 구조체;
    상기 연결 구조체와 연결되는 제1 신호 라인;
    상기 제1 게이트 전극의 일측에 배치되는 제1 소스/드레인 영역;
    상기 제2 게이트 전극의 일측에 배치되는 제2 소스/드레인 영역;
    상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역 상에 각각 제공되는 제1 활성 콘택 및 제2 활성 콘택;
    상기 제1 및 제2 활성 콘택들을 통하여 상기 제1 및 제2 소스/드레인 영역들을 전기적으로 연결하는 제2 신호 라인;
    상기 제1 게이트 전극의 타측에 배치되는 제3 소스/드레인 영역;
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