KR102368594B1 - 핀 커패시터를 포함하는 반도체 소자 - Google Patents
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Abstract
본 발명은 핀 커패시터를 포함하는 반도체 소자에 관한 것으로, 보다 구체적으로 제1 영역 및 제2 영역을 갖는 기판; 상기 기판의 상기 제1 영역의 상부 및 상기 제2 영역의 상부에 각각 형성된 제1 활성 핀들 및 제2 활성 핀들; 상기 제1 활성 핀들 사이의 제1 트렌치를 채우는 소자 분리막; 상기 제1 활성 핀들을 가로지르는 제1 게이트 전극, 및 상기 제2 활성 핀들을 가로지르는 제2 게이트 전극; 및 상기 제1 활성 핀들과 상기 제1 게이트 전극 사이에 개재되어 상기 제1 게이트 전극을 따라 연장되는 제1 유전막, 및 상기 제2 활성 핀들과 상기 제2 게이트 전극 사이에 개재되어 상기 제2 게이트 전극을 따라 연장되는 제2 유전막을 포함한다. 이때, 상기 제1 유전막은 상기 소자 분리막을 사이에 두고 상기 제1 트렌치의 바닥면과 이격되고, 상기 제2 유전막은, 상기 제2 활성 핀들 사이의 제2 트렌치의 바닥면과 직접 접촉한다.
Description
본 발명은 반도체 소자에 관한 것으로, 구체적으로 핀 커패시터를 포함하는 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 커패시턴스가 보다 향상된 핀 커패시터를 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 제1 영역 및 제2 영역을 갖는 기판; 상기 기판의 상기 제1 영역의 상부 및 상기 제2 영역의 상부에 각각 형성된 제1 활성 핀들 및 제2 활성 핀들; 상기 제1 활성 핀들 사이의 제1 트렌치를 채우는 소자 분리막; 상기 제1 활성 핀들을 가로지르는 제1 게이트 전극, 및 상기 제2 활성 핀들을 가로지르는 제2 게이트 전극; 및 상기 제1 활성 핀들과 상기 제1 게이트 전극 사이에 개재되어 상기 제1 게이트 전극을 따라 연장되는 제1 유전막, 및 상기 제2 활성 핀들과 상기 제2 게이트 전극 사이에 개재되어 상기 제2 게이트 전극을 따라 연장되는 제2 유전막을 포함할 수 있다. 상기 제1 유전막은 상기 소자 분리막을 사이에 두고 상기 제1 트렌치의 바닥면과 이격되고, 상기 제2 유전막은, 상기 제2 활성 핀들 사이의 제2 트렌치의 바닥면과 직접 접촉할 수 있다.
상기 제1 활성 핀들 상의 상기 제1 유전막의 상면은, 상기 제2 활성 핀들 상의 상기 제2 유전막의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
상기 기판은, 상기 제2 영역의 상부에, 상기 제2 활성 핀들 사이에 위치하는 숄더 부분(shoulder portion)을 포함하고, 상기 숄더 부분의 상면은 상기 제2 트렌치의 바닥면과 공면을 이룰 수 있다.
상기 제2 유전막은, 적어도 하나의 상기 제2 활성 핀들의 상면, 측벽, 및 상기 숄더 부분의 상면을 덮을 수 있다.
상기 제1 활성 핀들, 상기 제1 유전막, 및 상기 제1 게이트 전극은 트랜지스터를 구성하고, 상기 제2 활성 핀들, 상기 제2 유전막, 및 상기 제2 게이트 전극은 커패시터를 구성할 수 있다.
상기 반도체 소자는, 상기 제1 게이트 전극의 양 측의 상기 제1 활성 핀들에 형성된 제1 소스/드레인 패턴들; 및 상기 제2 게이트 전극의 양 측의 상기 제2 활성 핀들에 형성된 제2 소스/드레인 패턴들을 더 포함할 수 있다.
상기 반도체 소자는, 상기 제1 및 제2 활성 패턴, 상기 제1 및 제2 소스/드레인 패턴들 및 상기 제1 및 제2 게이트 전극들을 덮는 층간 절연막; 및 상기 층간 절연막을 관통하여, 적어도 하나의 상기 제1 소스/드레인 패턴들에 연결되는 콘택을 더 포함할 수 있다.
상기 제1 트렌치의 바닥면은, 상기 제2 트렌치의 바닥면보다 더 낮은 레벨에 위치할 수 있다.
상기 제1 트렌치의 바닥면은, 상기 제2 트렌치의 바닥면과 실질적으로 동일한 레벨에 위치할 수 있다.
상기 제1 트렌치의 바닥면은, 상기 제2 트렌치의 바닥면보다 더 높은 레벨에 위치할 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 그의 상부에 제1 활성 핀들, 제2 활성 핀들, 상기 제1 활성 핀들 사이의 제1 숄더 부분들, 및 상기 제2 활성 핀들 사이의 제2 숄더 부분들을 포함하는 기판; 상기 제1 활성 핀들을 가로지르는 제1 게이트 전극, 및 상기 제2 활성 핀들을 가로지르는 제2 게이트 전극; 및 상기 제1 활성 핀들과 상기 제1 게이트 전극 사이에 개재된 제1 유전막, 및 상기 제2 활성 핀들과 상기 제2 게이트 전극 사이에 개재된 제2 유전막을 포함할 수 있다. 상기 제1 유전막은 상기 제1 게이트 전극을 따라 연장되면서 상기 제1 숄더 부분들의 상면들로부터 이격되고, 상기 제2 유전막은 상기 제2 게이트 전극을 따라 연장되면서 상기 제2 숄더 부분들의 상면들을 직접 덮을 수 있다.
상기 제1 활성 핀들 상의 상기 제1 유전막의 상면은, 상기 제2 활성 핀들 상의 상기 제2 유전막의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
상기 제1 활성 핀들은 상기 제1 숄더 부분들 사이에서 돌출되며, 상기 제2 활성 핀들은 상기 제2 숄더 부분들 사이에서 돌출되고, 상기 제1 및 제2 활성 핀들은 서로 평행하게 연장되는 라인 형태일 수 있다.
상기 제1 숄더 부분들과 상기 제2 숄더 부분들은 서로 실질적으로 동일한 레벨에 위치할 수 있다.
상기 제1 숄더 부분들과 상기 제2 숄더 부분들은 서로 다른 레벨에 위치할 수 있다.
본 발명의 개념에 따른, 반도체 소자의 제조 방법은, 기판의 제1 영역의 상부에 제1 트렌치들을 형성하는 것, 상기 제1 트렌치들은 이들 사이의 제1 활성 핀들을 정의하고; 기판의 제2 영역의 상부에 제2 트렌치들을 형성하는 것, 상기 제2 트렌치들은 이들 사이의 제2 활성 핀들을 정의하고; 상기 제1 트렌치들을 채우는 소자 분리막들을 상기 제1 영역에 선택적으로 형성하는 것; 상기 제1 활성 핀들 및 상기 소자 분리막들을 덮는 제1 유전막을 형성하는 것; 상기 제2 활성 핀들 및 상기 제2 트렌치들을 덮는 제2 유전막을 형성하는 것; 및 상기 제1 유전막 및 상기 제2 유전막 상에 제1 게이트 전극 및 제2 게이트 전극을 각각 형성하는 것을 포함할 수 있다.
상기 제1 활성 핀들의 상면들은 상기 제2 활성 핀들의 상면들과 실질적으로 동일한 레벨에 위치할 수 있다.
상기 제1 및 제2 트렌치들을 형성하는 것은: 상기 제2 영역을 선택적으로 덮는 제1 포토레지스트 막을 형성하는 것; 및 상기 제1 포토레지스트 막을 식각 마스크로하여, 상기 제1 영역의 기판의 상부를 식각하는 것을 포함하고, 상기 제1 트렌치들의 바닥면들은 상기 제2 트렌치들의 바닥면들보다 더 낮을 수 있다.
상기 제1 및 제2 트렌치들을 형성하는 것은: 상기 제1 영역을 선택적으로 덮는 제2 포토레지스트 막을 형성하는 것; 및 상기 제2 포토레지스트 막을 식각 마스크로하여, 상기 제2 영역의 기판의 상부를 식각하는 것을 포함하고, 상기 제1 트렌치들의 바닥면들은 상기 제2 트렌치들의 바닥면들보다 더 높을 수 있다.
상기 소자 분리막들을 형성하는 것은: 상기 제1 및 제2 트렌치들을 채우는 소자 분리막들을 형성하는 것; 상기 제1 영역을 선택적으로 덮는 제3 포토레지스트 막을 형성하는 것; 및 상기 제3 포토레지스트 막을 식각 마스크로 하여, 상기 제2 트렌치들 내의 상기 소자 분리막들을 제거하는 것을 포함할 수 있다.
본 발명에 따른 반도체 소자는 핀 커패시터 영역의 활성 핀들과 핀 전계효과 트랜지스터 영역의 활성 핀들이 서로 다른 구조를 가질 수 있다. 핀 커패시터 영역 상의 유전막은, 활성 핀들과 이들 사이의 기판의 상면을 모두 덮으며 연장되기 때문에 향상된 커패시턴스를 가질 수 있다.
도 1는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 3a는 도 2의 I-I'선 및 II-II'선에 따른 단면도이다.
도 3b는 도 2의 III-III'선에 따른 단면도이다.
도 3c는 도 2의 IV-IV'선 및 V-V'선에 따른 단면도이다. 도 3d는 도 2의 VI-VI'선에 따른 단면도이다.
도 4, 도 6, 도 8, 도 10 및 도 13은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 5a, 5b는 도 4의 I-I'선, II-II'선, 및 III-III'선에 따른 단면도들이다.
도 7a, 7b, 7c, 7d는 도 6의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이다.
도 9a, 9b, 9c, 9d는 도 8의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이다.
도 11a, 11b, 11c, 11d는 도 10의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이다.
도 12a, 12b, 12c, 12d는 도 10의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이다.
도 14a, 14b, 14c, 14d는 도 13의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이다.
도 15a 및 도 15b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들이다.
도 16 및 도 18은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 17a, 17b는 도 16의 IV-IV'선, V-V'선, 및 VI-VI' 선에 따른 단면도들이다.
도 19a, 19b, 19c, 19d는 도 18의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이다.
도 20a 및 도 20b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들이다.
도 21, 도 23, 및 도 25는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 22a, 22b, 22c, 22d는 도 21의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이다.
도 24a, 24b, 24c, 24d는 도 23의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이다.
도 26a, 26b, 26c, 26d는 도 25의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 3a는 도 2의 I-I'선 및 II-II'선에 따른 단면도이다.
도 3b는 도 2의 III-III'선에 따른 단면도이다.
도 3c는 도 2의 IV-IV'선 및 V-V'선에 따른 단면도이다. 도 3d는 도 2의 VI-VI'선에 따른 단면도이다.
도 4, 도 6, 도 8, 도 10 및 도 13은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 5a, 5b는 도 4의 I-I'선, II-II'선, 및 III-III'선에 따른 단면도들이다.
도 7a, 7b, 7c, 7d는 도 6의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이다.
도 9a, 9b, 9c, 9d는 도 8의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이다.
도 11a, 11b, 11c, 11d는 도 10의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이다.
도 12a, 12b, 12c, 12d는 도 10의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이다.
도 14a, 14b, 14c, 14d는 도 13의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이다.
도 15a 및 도 15b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들이다.
도 16 및 도 18은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 17a, 17b는 도 16의 IV-IV'선, V-V'선, 및 VI-VI' 선에 따른 단면도들이다.
도 19a, 19b, 19c, 19d는 도 18의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이다.
도 20a 및 도 20b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들이다.
도 21, 도 23, 및 도 25는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 22a, 22b, 22c, 22d는 도 21의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이다.
도 24a, 24b, 24c, 24d는 도 23의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이다.
도 26a, 26b, 26c, 26d는 도 25의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
도 1는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 소자는 기판(100) 상에 제공된 복수의 로직 셀들(C1, C2, C3, C4)을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4)의 각각은 복수의 트랜지스터들을 포함할 수 있다. 일 예로, 상기 반도체 소자는 제1 로직 셀(C1), 상기 제1 로직 셀(C1)과 제1 방향(D1)으로 이격된 제2 로직 셀(C2), 상기 제1 로직 셀(C1)과 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 이격된 제3 로직 셀(C3), 및 상기 제2 로직 셀(C2)과 상기 제2 방향(D2)으로 이격된 제4 로직 셀(C4)을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4)의 각각은 제1 소자 분리막들(104)에 의하여 분리된 활성 영역들을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4)의 각각은, 상기 소자 분리막들(104)에 의해 분리된 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다.
일 예로, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 제1 방향(D1)으로 이격될 수 있다. 상기 제1 로직 셀(C1)의 PMOSFET 영역(PR)은 상기 제2 로직 셀(C2)의 PMOSFET 영역(PR)과 상기 제1 방향(D1)으로 인접할 수 있다. 이하, 본 명세서에서 로직 셀은 하나의 논리 동작을 하기 위한 단위를 지칭할 수 있다. 로직 셀들의 개수는 4개로 도시되었으나 이에 한정되지 않는다.
도 2는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 예를 들어, 도 2는 도 1의 제1 로직 셀(C1)의 평면도일 수 있다. 이하에서, 도 1의 제1 로직 셀(C1)을 참조하여 본 발명의 실시예들이 설명되나, 상기 제1 로직 셀(C1) 이외의 로직 셀들도 상기 제1 로직 셀(C1)과 동일하거나 이에 상응하는 구조를 가질 수 있다. 도 3a는 도 2의 I-I'선 및 II-II'선에 따른 단면도이다. 도 3b는 도 2의 III-III'선에 따른 단면도이다. 도 3c는 도 2의 IV-IV'선 및 V-V'선에 따른 단면도이다. 도 3d는 도 2의 VI-VI'선에 따른 단면도이다.
도 2 및 도 3a 내지 도 3d를 참조하면, 제1 영역(A) 및 제2 영역(B)을 포함하는 기판(100)이 준비될 수 있다. 상기 제1 영역(A)은 핀 전계효과 트랜지스터들(Fin-FETs)을 포함하는 영역일 수 있고, 상기 제2 영역(B)은 핀 커패시터들(Fin capacitors)을 포함하는 영역일 수 있다. 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다.
상기 기판(100)의 상기 제1 영역(A)에 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의하는 소자 분리막들(104)이 배치될 수 있다. 상기 소자 분리막들(104)은 상기 기판(100)의 상부에 형성될 수 있다. 한편, 상기 제2 영역(B)에서 상기 소자 분리막들(104)은 생략될 수 있으며, 이에 대한 구체적인 설명은 후술한다. 일 예로, 상기 소자 분리막들(104)은 실리콘 산화막 같은 절연 물질을 포함할 수 있다.
상기 제1 영역(A)에서 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 소자 분리막들(104)을 사이에 두고 상기 기판(100)의 상면에 평행한 제1 방향(D1)으로 이격될 수 있다. 도시되진 않았지만, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 사이의 상기 소자 분리막들(104)은 활성 핀들(F1, F2) 사이의 상기 소자 분리막들(104) 보다 더 깊을 수 있다. 일 예로, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 각각 하나의 영역으로 도시되어 있으나, 이와 달리, 상기 소자 분리막들(104)에 의하여 분리된 복수의 영역들을 포함할 수 있다. 한편, 상기 제2 영역(B)에서 상기 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 상기 기판(100)의 서로 구분되는 영역들일 뿐, 이들 사이에 상기 소자 분리막(104)이 배치되지 않을 수 있다.
상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 복수의 활성 핀들(F1, F2)이 제공될 수 있다. 상기 활성 핀들(F1, F2)은 상기 제1 영역(A) 상의 제1 활성 핀들(F1)과 상기 제2 영역(B) 상의 제2 활성 핀들(F2)을 포함할 수 있다. 상기 제1 및 제2 활성 핀들(F1, F2)은 상기 제1 방향(D1)을 따라 배열될 수 있다. 상기 제1 및 제2 활성 핀들(F1, F2)은 제1 도전형을 가질 수 있다.
이하, 상기 제1 영역(A)의 상기 제1 활성 핀들(F1)에 대해 보다 상세히 설명한다. 상기 제1 영역(A) 내에 상기 소자 분리막들(104)이 각각의 상기 제1 활성 핀들(F1) 양 측에 배치될 수 있다. 즉, 상기 소자 분리막들(104)은 상기 제1 활성 핀들(F1)을 정의할 수 있다. 상기 제1 활성 핀들(F1)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 각각 3개씩 도시되었으나, 이에 한정되지 않는다.
상기 제1 활성 핀들(F1)은 상기 기판(100)으로부터 이의 상면에 수직한 방향인 제3 방향(D3)으로 돌출될 수 있다. 구체적으로, 상기 제1 활성 핀들(F1)의 상부들은 상기 소자 분리막들(104) 사이로 돌출될 수 있다. 각각의 상기 제1 활성 핀들(F1)의 상부들은 소스/드레인 패턴들(SD) 및 상기 소스/드레인 패턴들(SD) 사이에 개재된 채널 영역(CHR)을 포함할 수 있다.
상기 제1 활성 핀들(F1) 사이에 제1 트렌치들(TR1)이 정의될 수 있다. 상기 소자 분리막들(104)은 상기 제1 트렌치들(TR1)의 하부들을 채울 수 있다. 또한, 상기 제1 트렌치들(TR1) 아래에 제1 숄더 부분들(SP1)이 정의될 수 있다. 상기 제1 숄더 부분들(SP1)은 상기 기판(100)의 상부의 영역들일 수 있다. 평면적 관점에서, 상기 제1 숄더 부분들(SP1)은 상기 제1 활성 핀들(F1) 사이에 배치될 수 있고, 상기 제1 숄더 부분들(SP1)은 상기 제1 트렌치들(TR1)과 수직적으로 중첩될 수 있다. 일 예로, 상기 제1 활성 핀들(F1)은 상기 제1 숄더 부분들(SP1) 사이에서 돌출된 상기 기판(100)의 일부들일 수 있다.
한편, 상기 제1 트렌치들(TR1)의 바닥면들(TRB1)은 기준 레벨(SL)에 위치할 수 있다. 상기 제1 숄더 부분들(SP1)의 상면들은 상기 제1 트렌치들(TR1)의 바닥면들(TRB1)과 공면을 이룰 수 있으므로, 상기 제1 숄더 부분들(SP1)의 상면들 역시 상기 기준 레벨(SL)에 위치할 수 있다.
이어서, 상기 제2 영역(B)의 상기 제2 활성 핀들(F2)에 대해 보다 상세히 설명한다. 상기 제2 활성 핀들(F2)은 상기 기판(100)으로부터 상기 제3 방향(D3)으로 돌출된 상기 기판(100)의 부분들일 수 있다. 상기 제1 영역(A)과는 달리, 상기 제2 활성 핀들(F2) 사이에 상기 소자 분리막들(104)은 생략될 수 있다. 각각의 상기 제2 활성 핀들(F2)은 상기 소스/드레인 패턴들(SD)을 포함할 수 있다. 상기 제2 활성 핀들(F2)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 각각 3개씩 도시되었으나, 이에 한정되지 않는다.
상기 제2 활성 핀들(F2) 사이에 제2 트렌치들(TR2)이 정의될 수 있다. 상기 제2 트렌치들(TR2) 아래에 제2 숄더 부분들(SP2)이 정의될 수 있다. 상기 제2 숄더 부분들(SP2)은 상기 기판(100)의 상부의 영역들일 수 있다. 평면적 관점에서, 상기 제2 숄더 부분들(SP2)은 상기 제2 활성 핀들(F2) 사이에 배치될 수 있고, 상기 제2 숄더 부분들(SP2)은 상기 제2 트렌치들(TR2)과 수직적으로 중첩될 수 있다. 일 예로, 상기 제2 활성 핀들(F2)은 상기 제2 숄더 부분들(SP2) 사이에서 돌출된 상기 기판(100)의 일부들일 수 있다.
상기 제2 트렌치들(TR2)의 바닥면들(TRB2)은 제1 레벨(SLa)에 위치할 수 있다. 상기 제2 숄더 부분들(SP2)의 상면들은 상기 제2 트렌치들(TR2)의 바닥면들(TRB2)과 공면을 이룰 수 있으므로, 상기 제2 숄더 부분들(SP2)의 상면들 역시 상기 제1 레벨(SLa)에 위치할 수 있다. 한편, 상기 제1 레벨(SLa)은 상기 기준 레벨(SL)보다 더 높을 수 있다. 즉, 상기 제2 트렌치들(TR2)의 바닥면들(TRB2)이 상기 제1 트렌치들(TR1)의 바닥면들(TRB1)보다 더 높은 레벨에 위치할 수 있다. 그러나, 상기 제1 및 제2 활성 핀들(F1, F2)의 상면들은 서로 실질적으로 동일한 레벨에 위치할 수 있다.
본 발명의 실시예들에 따르면, 상기 기판(100) 상에, 상기 제1 및 제2 활성 핀들(F1, F2)을 가로지르는 게이트 전극들(135)이 배치될 수 있다. 일 예로, 상기 제1 영역(A) 상의 상기 게이트 전극들(135)은 상기 제1 활성 핀들(F1)의 상기 채널 영역들(CHR)과 각각 수직적으로 중첩될 수 있다. 상기 게이트 전극들(135)은 상기 기판(100)으로부터 돌출된 상기 제1 및 제2 활성 핀들(F1, F2)을 가로지르며 상기 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 상기 제1 영역(A) 상의 상기 게이트 전극들(135)은, 상기 제1 활성 핀들(F1)로부터 수평적으로 연장되어, 상기 소자 분리막들(104)을 가로지를 수 있다. 상기 제2 영역(B) 상의 상기 게이트 전극들(135)은, 상기 제2 활성 핀들(F2)로부터 수평적으로 연장되어, 상기 제2 숄더 부분들(SP2)을 가로지를 수 있다.
일 예로, 상기 게이트 전극들(135)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
각각의 상기 게이트 전극들(135)의 양 측벽들 상에 게이트 스페이서들(125)이 배치될 수 있다. 상기 게이트 스페이서들(125)은 상기 게이트 전극들(135)을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 상기 게이트 스페이서들(125) 각각의 상면은 상기 게이트 전극들(135) 각각의 상면보다 높을 수 있다. 나아가, 상기 게이트 스페이서들(125) 각각의 상면은, 후술할 제1 층간 절연막(150)의 상면과 공면을 이룰 수 있다. 상기 게이트 스페이서들(125)은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서들(125)은 각각 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함하는 다중 막(multi-layer)을 포함할 수 있다.
상기 게이트 전극들(135)과 상기 제1 활성 핀들(F1) 사이에 제1 유전막(134a)이 배치될 수 있고, 상기 게이트 전극들(135)과 상기 제2 활성 핀들(F2) 사이에 제2 유전막(134b)이 배치될 수 있다. 각각의 상기 제1 및 제2 유전막들(134a, 134b)은 상기 게이트 전극(135)의 바닥면을 따라 연장될 수 있다.
상기 제1 유전막(134a)은 상기 제1 활성 핀들(F1)의 상기 채널 영역들(CHR)의 상면들 및 측벽들을 덮을 수 있다. 나아가, 상기 제1 유전막(134a)은 상기 제1 활성 핀들(F1)로부터 수평적으로 연장되어, 상기 소자 분리막들(104)의 상면들을 부분적으로 덮을 수 있다. 다시 말하면, 상기 제1 유전막(134a)은 상기 소자 분리막들(104)을 사이에 두고 상기 제1 트렌치(TR1)의 바닥면들(TRB1)(또는 상기 제1 숄더 부분들(SP1)의 상면들)과 이격될 수 있다.
한편, 상기 제2 유전막(134b)은 상기 제2 활성 핀들(F2)의 상면들 및 측벽들을 덮을 수 있다. 나아가, 상기 제2 유전막(134b)은 상기 제2 활성 핀들(F2)로부터 수평적으로 연장되어, 상기 제2 숄더 부분들(SP2)의 상면들을 부분적으로 덮을 수 있다. 다시 말하면, 상기 제2 유전막(134b)은 상기 제2 트렌치들(TR2)의 내벽들 및 바닥면들(TRB2)을 덮을 수 있다.
상기 제1 활성 핀들(F1) 상의 상기 제1 유전막(134a)의 상면은, 상기 제2 활성 핀들(F2) 상의 상기 제2 유전막(134b)의 상면과 실질적으로 동일한 레벨(DL)에 위치할 수 있다. 이는, 상기 제1 및 제2 활성 핀들(F1, F2)의 상면들이 서로 실질적으로 동일한 레벨에 위치할 수 있기 때문이다. 나아가, 각각의 상기 제1 및 제2 유전막들(134a, 134b)은, 상기 게이트 전극(135)과 이의 양 측의 상기 게이트 스페이서들(125) 사이로 연장될 수 있다.
상기 제1 및 제2 유전막들(134a, 134b)은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
다른 예로, 도시되진 않았지만, 상기 제1 영역(A)의 상기 게이트 전극들(135)의 폭들과 상기 제2 영역(B)의 상기 게이트 전극들(135)의 폭들은 서로 다를 수 있다. 구체적으로, 상기 제2 영역(B)의 상기 게이트 전극들(135)의 폭들은 상기 제1 영역(A)의 상기 게이트 전극들(135)의 폭들보다 더 클 수 있다. 상기 제2 영역(B)의 상기 게이트 전극들(135)의 폭들이 커지는 경우, 상기 게이트 전극들(135) 아래의 상기 제2 유전막(134b)의 면적이 더 증가될 수 있다. 이로써, 핀 커패시터들의 커패시턴스가 더 증가될 수 있다.
상기 게이트 전극들(135) 상에 게이트 캡핑막들(145)이 각각 배치될 수 있다. 상기 게이트 캡핑막들(145)은 상기 게이트 전극들(135)을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 상기 게이트 캡핑막들(145)은 후술하는 제1 및 제2 층간 절연막들(150, 155)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 상기 게이트 캡핑막들(145)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
각각의 상기 게이트 전극들(135)의 양 측의 상기 제1 및 제2 활성 핀들(F1, F2)에 상기 소스/드레인 패턴들(SD)이 배치될 수 있다. 상기 소스/드레인 패턴들(SD)은 상기 제1 및 제2 활성 핀들(F1, F2)로부터 에피택시얼하게 성장된 에피택시얼 패턴들일 수 있다. 일 예로, 상기 제1 활성 핀들(F1)의 경우, 상기 채널 영역들(CHR)의 상면들은 상기 소스/드레인 패턴들(SD)의 바닥면들보다 높을 수 있다. 상기 소스/드레인 패턴들(SD)의 상면들은 상기 채널 영역들(CHR)의 상면들과 같거나 더 높을 수 있다.
상기 소스/드레인 패턴들(SD)은 상기 기판(100)과 다른 반도체 원소를 포함할 수 있다. 일 예로, 상기 소스/드레인 패턴들(SD)은 상기 기판(100)의 반도체 원소의 격자 상수보다 크거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 상기 소스/드레인 패턴들(SD)이 상기 기판(100)과 다른 반도체 원소를 포함함으로써, 상기 채널 영역들(CHR)에 압축응력(compressive stress) 또는 인장응력(tensile stress)이 제공될 수 있다. 일 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 소스/드레인 패턴들(SD)은 실리콘-게르마늄(embedded SiGe) 또는 게르마늄을 포함할 수 있다. 이 경우, 상기 채널 영역들(CHR)에 압축응력을 제공할 수 있으며, 이러한 상기 소스/드레인 패턴들(SD)을 포함하는 전계 효과 트랜지스터는 피모스(PMOS)인 것이 바람직할 수 있다. 다른 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 소스/드레인 패턴들(SD)은 실리콘 카바이드(SiC)를 포함할 수 있다. 이 경우 상기 채널 영역들(CHR)에 인장응력을 제공할 수 있으며, 이러한 상기 소스/드레인 패턴들(SD)을 포함하는 전계 효과 트랜지스터는 엔모스(NMOS)인 것이 바람직할 수 있다. 이와 같이 상기 소스/드레인 패턴들(SD)은 상기 채널 영역들(CHR)에 압축응력 또는 인장응력을 제공함으로써, 전계 효과 트랜지스터가 동작할 때 상기 채널 영역들(CHR) 내에 생성된 캐리어들의 이동도가 향상될 수 있다. 상기 소스/드레인 패턴들(SD)은 상기 제1 및 제2 활성 핀들(F1, F2)과 다른 제2 도전형을 가질 수 있다.
한편, 상기 소스/드레인 패턴들(SD)을 형성하는 공정을 통해 상기 제1 영역(A)의 소스/드레인 패턴들(SD)과 상기 제2 영역(B)의 상기 소스/드레인 패턴들(SD)은 동시에 형성될 수 있다. 그러나, 도시되진 않았지만 상기 제2 영역(B)의 소스/드레인 패턴들(SD)은 생략될 수 있으며, 특별히 제한되는 것은 아니다. 이는, 상기 제2 영역(B)이 핀 커패시터들을 포함하는 영역이며, 상기 핀 커패시터들의 동작에 있어서 상기 소스/드레인 패턴들(SD)이 필요하지 않을 수 있기 때문이다.
상기 기판(100) 상에 제1 층간 절연막(150)이 배치될 수 있다. 상기 제1 층간 절연막(150)은 상기 게이트 스페이서들(125) 및 상기 소스/드레인 패턴들(SD)을 덮을 수 있다. 일 예에 따르면, 상기 제1 영역(A)의 상기 소자 분리막들(104)의 상면들은 상기 제1 유전막(134a)에 의해 덮이지 않는 부분들을 가질 수 있다. 상기 제1 층간 절연막(150)은 상기 제1 유전막(134a)에 의해 덮이지 않은 상기 소자 분리막들(104)의 상기 부분들을 덮을 수 있다. 또한, 상기 제2 영역(B)의 상기 제2 숄더 부분들(SP2)의 상면들은 상기 제2 유전막(134b)에 의해 덮이지 않는 부분들을 가질 수 있다. 상기 제1 층간 절연막(150)은 상기 제2 유전막(134b)에 의해 덮이지 않은 제2 숄더 부분들(SP2)의 의 상기 부분들을 덮을 수 있다.
상기 제1 층간 절연막(150)의 상면은 상기 게이트 캡핑막들(145)의 상면들 및 상기 게이트 스페이서들(125)의 상면들과 실질적으로 공면을 이룰 수 있다. 상기 제1 층간 절연막(150) 상에, 상기 게이트 캡핑막들(145)을 덮는 제2 층간 절연막(155)이 배치될 수 있다.
나아가, 각각의 상기 게이트 전극들(135)의 양 측에, 상기 제1 및 제2 층간 절연막들(150, 155)을 관통하여 상기 소스/드레인 패턴들(SD)과 전기적으로 연결되는 콘택들(CA)이 배치될 수 있다. 일 예로, 상기 콘택들(CA)은 상기 제1 영역(A) 상에 배치될 수 있다. 적어도 하나의 상기 콘택(CA)은 하나의 상기 소스/드레인 패턴(SD)과 연결되거나, 또는 복수개의 상기 소스/드레인 패턴들(SD)과 동시에 연결될 수 있으며, 특별히 제한되는 것은 아니다. 각각의 상기 콘택들(CA)은 도전 기둥(CP), 및 상기 도전 기둥(CP)을 감싸는 베리어막(BL)을 포함할 수 있다. 구체적으로, 상기 베리어막(BL)은 상기 도전 기둥(CP)의 측벽들 및 바닥면을 덮을 수 있다. 상기 도전 기둥(CP)은 금속 물질, 예를 들어 텅스텐을 포함할 수 있다. 상기 베리어막(BL)은 금속 질화물, 예를 들어 Ti/TiN을 포함할 수 있다.
도시되진 않았지만, 상기 소스/드레인 패턴들(SD)과 상기 콘택들(CA) 사이에 실리사이드층들이 각각 개재될 수 있다. 즉, 상기 콘택들은 상기 실리사이드층들을 통해 상기 소스/드레인 패턴들(SD)과 전기적으로 연결될 수 있다. 상기 실리사이드층들은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다.
도 2를 다시 참조하면, 일 예로, 상기 제1 영역(A)의 어느 하나의 상기 게이트 전극(135) 상에 게이트 콘택(CB) 및 도전 라인(CBL)이 제공될 수 있다. 상기 게이트 콘택(CB) 및 상기 도전 라인(CBL) 사이에 제1 비아(V1)가 배치될 수 있다. 상기 도전 라인(CBL)은, 상기 제1 비아(V1) 및 상기 게이트 콘택(CB)을 통해 상기 어느 하나의 게이트 전극(135)과 전기적으로 연결되어, 상기 어느 하나의 게이트 전극(135)에 신호를 인가할 수 있다.
상기 제1 로직 셀(C1)은 상기 PMOSFET 영역(PR)의 외곽에 제공되는 제1 배선(PW1), 및 상기 NMOSFET 영역(NR)의 외곽에 제공되는 제2 배선(PW2)을 포함할 수 있다. 일 예로, 상기 PMOSFET 영역(PR) 상의 상기 제1 배선(PW1)은 드레인 전압(Vdd), 즉, 파워 전압이 제공되는 통로일 수 있다. 일 예로, 상기 NMOSFET 영역(NR) 상의 상기 제2 배선(PW2)은 소스 전압(Vss), 즉, 접지 전압이 제공되는 통로일 수 있다.
도 1 및 도 2를 다시 참조하면, 상기 제1 및 제2 배선들(PW1, PW2)은 상기 제2 방향(D2)으로 연장하며, 상기 제2 방향(D2)으로 인접한 로직 셀들 사이에 공유될 수 있다. 일 예로, 상기 제1 배선(PW1)은 상기 제1 로직 셀(C1)과 제3 로직 셀(C3) 사이에 공유될 수 있다. 나아가, 상기 제1 배선(PW1)은 상기 제1 로직 셀(C1)의 상기 PMOSFET 영역(PR)과 제2 로직 셀(C2)의 PMOSFET 영역(PR) 사이에 공유될 수 있다.
일 실시예에 따르면, 어느 하나의 상기 콘택(CA) 상에 제2 비아(V2)가 제공될 수 있다. 이로써, 상기 어느 하나의 콘택(CA)과 연결되는 소스/드레인 패턴(SD)은 상기 어느 하나의 콘택(CA) 및 상기 제2 비아(V2)를 통하여 상기 제1 배선(PW1)에 전기적으로 연결될 수 있다. 유사하게, NMOSFET 영역(NR) 상의 소스/드레인 패턴(SD) 역시 어느 하나의 상기 콘택(CA) 및 제3 비아(V3)를 통해 상기 제2 배선(PW2)에 전기적으로 연결될 수 있다.
본 발명의 실시예들에 있어서, 상기 제2 영역(B)의 상기 제2 유전막(134b)은 상기 제2 활성 핀들(F2) 뿐만 아니라 상기 제2 숄더 부분들(SP2)의 상면들도 모두 덮을 수 있다. 상기 핀 커패시터들이 배치되는 상기 제2 영역(B)은 상기 핀 전계효과 트랜지스터들이 배치되는 상기 제1 영역(A)과 서로 다른 구조를 가질 수 있다. 만약, 상기 제2 영역(B)의 상기 제2 활성 핀들(F2) 및 상기 제2 유전막(134b)이, 상기 제1 영역(A)의 상기 제1 활성 핀들(F1) 및 상기 제1 유전막(134a)과 동일한 구조를 가지고 있다면, 핀 커패시터들의 전하 저장은 상기 제2 핀들 상의 상기 제2 유전막(134b) 내에서만 이루어질 수 있다. 그러나, 본 실시예들은 제2 영역(B)의 상기 제2 유전막(134b)이 상기 기판(100)의 상부인 상기 제2 숄더 부분들(SP2)과도 직접 접촉함으로써, 상기 제2 숄더 부분들(SP2) 상의 상기 제2 유전막(134b) 내에서도 전하 저장이 수행될 수 있다. 즉, 상기 제2 유전막(134b)의 활성 면적이 증가되어 커패시턴스가 더 증가될 수 있다.
도 4, 도 6, 도 8, 도 10 및 도 13은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 5a, 5b는 도 4의 I-I'선, II-II'선, 및 III-III'선에 따른 단면도들이고, 도 7a, 7b, 7c, 7d는 도 6의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이고, 도 9a, 9b, 9c, 9d는 도 8의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이고, 도 11a, 11b, 11c, 11d는 도 10의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이고, 도 12a, 12b, 12c, 12d는 도 10의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이고, 도 14a, 14b, 14c, 14d는 도 13의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이다.
도 4, 도 5a 및 도 5b를 참조하면, 제1 영역(A) 및 제2 영역(B)을 포함하는 기판(100)이 준비될 수 있다. 상기 기판(100)을 패터닝하여 제1 활성 핀들(F1)이 형성될 수 있다. 상기 제1 활성 핀들(F1) 사이에 제1 트렌치들(TR1)이 형성될 수 있다. 상기 제1 트렌치들(TR1)의 바닥면들(TRB1)은 제1 레벨(SLa)에 위치할 수 있다. 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 상기 제1 활성 핀들(F1)은 제1 도전형의 도펀트로 도핑될 수 있다.
구체적으로, 상기 제1 활성 핀들(F1)을 형성하는 것은, 상기 기판(100) 상에 마스크 패턴들을 형성한 후, 이를 식각 마스크로 사용하여 상기 기판(100)을 이방성 식각하는 것을 포함할 수 있다. 일 예에 따르면, 각각의 상기 마스크 패턴들은, 서로 식각 선택성을 가지면서 차례로 적층되는 제1 마스크 패턴(110) 및 제2 마스크 패턴(115)을 포함할 수 있다.
한편, 앞서 제1 영역(A)을 예로 들어 설명하였지만, 상기 제2 영역(B)에서도 상기 제1 영역(A)상에 수행된 공정이 수행되어, 제2 활성 핀들(F2) 및 이들 사이의 제2 트렌치들(TR2)이 형성될 수 있다. 이들의 구조는 상기 제1 영역(A)의 상기 제1 활성 핀들(F1) 및 상기 제1 트렌치들(TR1)과 동일할 수 있다. 일 예로, 상기 제2 트렌치들(TR2)의 바닥면들(TRB2)은 상기 제1 레벨(SLa)에 위치할 수 있다.
도 6 및 도 7a 내지 도 7d를 참조하면, 상기 제2 영역(B) 상에 상기 제2 활성 핀들(F2)을 덮는 제1 포토레지스트 막(PL1)이 형성될 수 있다. 상기 제1 포토레지스트 막(PL1)은 상기 제1 영역(A)을 노출할 수 있다.
이어서, 상기 제1 포토레지스트 막(PL1), 및 상기 제1 및 제2 마스크 패턴들(110, 115)을 식각 마스크로 하여, 상기 제1 영역(A)의 상기 기판(100)의 상부를 식각할 수 있다. 이로써, 상기 제1 트렌치들(TR1)이 더 깊게 식각되어, 상기 제1 트렌치들(TR1)의 바닥면들(TRB1)이 기준 레벨(SL)에 도달할 수 있다. 상기 기준 레벨(SL)은 상기 제1 레벨(SLa)보다 더 낮을 수 있다. 일 예로, 상기 제1 트렌치들(TR1) 각각은 적어도 5의 종횡비를 갖도록 형성될 수 있다. 상기 제1 트렌치들(TR1) 각각은 아래로 갈수록 좁아지도록 형성될 수 있다. 이에 따라, 상기 제1 활성 핀들(F1) 각각은 위로 갈수록 좁아지는 모양을 갖도록 형성될 수 있다.
한편, 상기 제2 영역(B)의 상기 제2 트렌치들(TR2)은 상기 제1 포토레지스트 막(PL1)에 의해 상기 제1 트렌치들(TR1)의 식각 공정동안 보호될 수 있다. 따라서, 상기 제2 트렌치들(TR2)의 바닥면들(TRB2)은 여전히 상기 제1 레벨(SLa)에 위치할 수 있다.
도 8 및 도 9a 내지 도 9d를 참조하면, 상기 제1 트렌치들(TR1)을 채우는 소자 분리막들(104)이 형성될 수 있다. 구체적으로, 먼저 상기 제1 포토레지스트 막(PL1) 및 상기 제1 및 제2 마스크 패턴들(110, 115)을 제거할 수 있다. 이어서, 상기 제1 및 제2 트렌치들(TR1, TR2)을 모두 채우는 절연막(예를 들어, 실리콘 산화막)을 형성할 수 있다. 이후, 상기 제2 트렌치들(TR2)의 바닥면들(TRB2)이 노출될 때까지 상기 절연막을 리세스할 수 있다. 상기 절연막을 리세스 하는 것은, 예를 들면, 습식 식각을 이용할 수 있다. 상기 습식 식각은 상기 제1 및 제2 활성 핀들(F1, F2)에 대해 식각 선택성을 갖는 식각 레서피를 이용할 수 있다.
이로써, 상기 소자 분리막들(104)은 상기 제1 트렌치들(TR1) 내에 국소적으로 형성될 수 있다. 상기 제2 트렌치들(TR2) 내에는 상기 소자 분리막들(104)이 형성되지 않을 수 있다. 한편, 상기 소자 분리막들(104)의 상면들은 상기 제1 레벨(SLa)과 실절적으로 동일한 레벨에 위치하거나 상기 제1 레벨(SLa)보다 더 낮을 수 있다.
도 10 및 도 11a 내지 도 11d를 참조하면, 제1 및 제2 활성 핀들(F1, F2) 상에 차례로 적층된 희생 게이트 패턴들(106) 및 게이트 마스크 패턴들(108)이 형성될 수 있다. 상기 희생 게이트 패턴들(106) 및 상기 게이트 마스크 패턴들(108)의 각각은 상기 제1 및 제2 활성 핀들(F1, F2)을 가로지르며 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 구체적으로, 상기 희생 게이트 패턴들(106) 및 상기 게이트 마스크 패턴들(108)은, 상기 제1 및 제2 영역들(A, B) 상에 희생 게이트막 및 게이트 마스크막을 순차적으로 형성하고, 이를 패터닝하여 형성될 수 있다. 상기 희생 게이트막은 폴리 실리콘막을 포함할 수 있다. 상기 게이트 마스크막은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
각각의 상기 희생 게이트 패턴들(106)의 양 측벽들 상에 게이트 스페이서들(125)이 형성될 수 있다. 상기 게이트 스페이서들(125)은 상기 희생 게이트 패턴들(106)이 형성된 상기 기판(100) 상에 스페이서막을 콘포멀하게 형성하고, 상기 기판(100) 상에 전면 이방성 식각 공정을 수행하여 형성될 수 있다. 상기 스페이서막은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 이용하여 형성될 수 있다. 다른 예로, 상기 스페이서막은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함하는 다중 막(multi-layer)으로 형성될 수 있다.
도 10 및 도 12a 내지 도 12d를 참조하면, 각각의 상기 희생 게이트 패턴들(106) 양측에 소스/드레인 패턴들(SD)이 형성될 수 있다. 구체적으로, 상기 소스/드레인 패턴들(SD)은 상기 기판(100)을 씨드층(seed laye)으로 하는 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정에 의해 형성될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 구체적으로, 먼저 상기 게이트 마스크 패턴들(108) 및 상기 게이트 스페이서들(125)을 식각 마스크로 이용하여, 상기 제1 및 제2 활성 핀들(F1, F2)이 선택적으로 식각될 수 있다. 상기 제1 및 제2 활성 핀들(F1, F2)이 식각된 후, 노출된 상기 제1 및 제2 활성 핀들(F1, F2)의 상부들을 씨드층(seed laye)으로 하여 상기 소스/드레인 패턴들(SD)이 형성될 수 있다. 상기 소스/드레인 패턴들(SD)이 형성됨에 따라, 상기 제1 활성 핀들(F1)의 상기 소스/드레인 패턴들(SD) 사이에는 채널 영역들(CHR)이 정의될 수 있다.
상기 소스/드레인 패턴들(SD)의 상면들은 상기 채널 영역들(CHR)의 상면들보다 높을 수 있다. 또한, 상기 소스/드레인 패턴들(SD)의 상면들은 0(zero)이 아닌 곡률을 가질 수 있다. 일 예로, 상기 소스/드레인 패턴들(SD)은 위로 볼록한 상면들을 가질 수 있다.
상기 소스/드레인 패턴들(SD)은 상기 제1 및 제2 활성 핀들(F1, F2)의 제1 도전형과 다른 제2 도전형의 도펀트로 도핑될 수 있다. 일 예로, 상기 제2 도전형의 도펀트는 상기 소스/드레인 패턴들(SD)의 형성 시에 인시튜(in-situ)로 도핑될 수 있다. 다른 예로, 상기 소스/드레인 패턴들(SD)의 형성 후, 상기 소스/드레인 패턴들(SD) 내에 상기 제2 도전형의 도펀트를 주입하는 이온 주입 공정이 수행될 수 있다.
이어서, 상기 소스/드레인 패턴들(SD)을 덮는 제1 층간 절연막(150)이 형성될 수 있다. 구체적으로, 상기 제1 층간 절연막(150)은 상기 기판(100)의 전면 상에 상기 희생 게이트 패턴들(106) 및 상기 게이트 마스크 패턴들(108)을 덮는 절연막을 형성함으로써 형성될 수 있다. 일 예로, 상기 제1 층간 절연막(150)은 실리콘 산화막을 포함할 수 있으며, FCVD(Flowable Chemical Vapor Deposition) 공정에 의해 형성될 수 있다.
후속으로, 상기 희생 게이트 패턴들(106)의 상면들이 노출될 때까지 상기 제1 층간 절연막(150)이 평탄화될 수 있다. 상기 제1 층간 절연막(150)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정으로 인해, 상기 게이트 마스크 패턴들(108)이 제거되어 상기 희생 게이트 패턴들(106)의 상면들이 노출될 수 있다. 상기 평탄화 공정으로 인해, 상기 게이트 스페이서들(125)의 상부들이 제거될 수 있다. 결과적으로, 상기 제1 층간 절연막(150)의 상면은 상기 희생 게이트 패턴들(106)의 상면들 및 상기 게이트 스페이서들(125)의 상면들과 공면을 이룰 수 있다.
도 13 및 도 14a 내지 도 14d를 참조하면, 상기 희생 게이트 패턴들(106)이 게이트 구조체들로 교체될 수 있다. 각각의 상기 게이트 구조체들은 유전막(134a, 134b), 게이트 전극(135) 및 게이트 캡핑막(145)을 포함할 수 있다.
먼저, 상기 희생 게이트 패턴들(106)이 제거되어 게이트 트렌치들이 형성될 수 있다. 상기 게이트 트렌치들은 상기 희생 게이트 패턴들(106)을 선택적으로 제거하는 식각 공정으로 형성될 수 있다. 상기 게이트 트렌치들에 의해 상기 제1 및 제2 활성 핀들(F1, F2)의 일부들이 노출될 수 있다.
상기 제1 영역(A)의 각각의 상기 게이트 트렌치들 내에 상기 제1 유전막(134a) 및 상기 게이트 전극(135)이 형성될 수 있다. 상기 제1 유전막(134a)은 상기 게이트 트렌치를 완전히 채우지 않도록 콘포말하게 형성될 수 있다. 상기 제1 유전막(134a)은 원자층 증착(ALD) 또는 케미컬 산화막(Chemical Oxidation) 공정에 의해 형성될 수 있다. 일 예로, 상기 제1 유전막(134a)은 고유전율 물질을 포함할 수 있다. 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
이어서, 상기 제1 유전막(134a) 상에 상기 게이트 트렌치들을 채우는 게이트 전극막을 형성하고, 상기 제1 층간 절연막(150)의 상면이 노출될 때까지 상기 게이트 전극막 및 상기 제1 유전막(134a)을 평탄화하는 공정이 수행될 수 있다. 그 결과, 각각의 상기 게이트 트렌치들 내에 상기 제1 유전막(134a) 및 상기 게이트 전극(135)이 국소적으로 형성될 수 있다. 상기 제1 유전막(134a) 및 상기 게이트 전극(135)은 상기 제1 방향(D1)으로 연장될 수 있다. 일 예로, 상기 게이트 전극막은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다. 상기 게이트 전극막은 CVD 또는 스퍼터링 공정과 같은 증착 공정에 의해 형성될 수 있다. 상기 게이트 전극막 및 상기 제1 유전막(134a)의 평탄화 공정은 CMP 공정을 포함할 수 있다.
후속으로, 상기 게이트 전극들(135)의 상부들이 리세스되고, 상기 게이트 전극들(135) 상에 게이트 캡핑막들(145)이 각각 형성될 수 있다. 구체적으로, 먼저 상기 게이트 전극들(135)의 상부들이 선택적 식각 공정으로 제거될 수 있다. 상기 식각 공정을 통하여, 상기 게이트 전극들(135)의 상면들은 상기 제1 층간 절연막(150)의 상면보다 낮아질 수 있다. 일 예에 있어서, 상기 게이트 전극들(135)의 상부들이 리세스된 후, 상기 게이트 전극(135)의 상면보다 높은 레벨에 위치하는 상기 게이트 유전막(134)의 일부분이 제거될 수 있다. 그 결과, 상기 게이트 유전막(134)은 상기 게이트 전극(135)과 상기 활성 핀(AF) 사이, 및 상기 게이트 전극(135)과 상기 게이트 스페이서들(125) 사이에 제공될 수 있다.
리세스된 상기 게이트 전극들(135)의 상면들을 덮는 게이트 캡핑막들(145)이 각각 형성될 수 있다. 상기 게이트 캡핑막들(145)은 상기 게이트 전극들(135)의 리세스된 영역들을 완전히 채우도록 형성될 수 있다. 상기 게이트 캡핑막들(145)은 상기 제1 층간 절연막(150) 및 후술할 제2 층간 절연막(155)에 대하여 식각 선택성이 있는 물질로 형성될 수 있다. 일 예로, 상기 게이트 캡핑막들(145)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 상기 게이트 캡핑막들(145)은 원자층 증착(ALD), 플라즈마 강화 화학 기상 증착(PECVD) 또는 고밀도 플라스마 화학 기상 증착(HDPCVD)으로 형성될 수 있다.
상기 제2 영역(B)의 각각의 상기 게이트 트렌치들 내에 상기 제2 유전막(134b), 상기 게이트 전극(135), 및 상기 게이트 캡핑막(145)이 형성될 수 있으며, 이는 상기 제1 영역(A)의 상기 제1 유전막(134a), 상기 게이트 전극(135), 및 상기 게이트 캡핑막(145)의 형성 방법과 동일할 수 있다.
도 2 및 도 3a 내지 도 3d를 다시 참조하면, 상기 제1 층간 절연막(150) 및 상기 게이트 캡핑막(145) 상에 제2 층간 절연막(155)이 형성될 수 있다. 상기 제2 층간 절연막(155)은 실리콘 산화막 또는 low-k 산화막을 포함할 수 있다. 일 예로, 상기 low-k 산화막은 SiCOH와 같이 탄소로 도핑된 실리콘 산화막을 포함할 수 있다. 상기 제2 층간 절연막(155)은 CVD 공정에 의해 형성될 수 있다.
이어서, 상기 제2 층간 절연막(155) 및 상기 제1 층간 절연막(150)을 관통하여 상기 소스/드레인 패턴들(SD)을 노출하는 콘택 홀들(160)이 형성될 수 있다. 상기 콘택 홀들(160)은 상기 제1 영역(A) 상에 형성될 수 있다. 일 예로, 상기 콘택 홀들(160)은 상기 게이트 캡핑막들(145) 및 상기 게이트 스페이서들(125)에 의해 자기 정렬되는 자기 정렬 콘택 홀들(self-align contact holes)일 수 있다. 구체적으로, 상기 콘택 홀들(160)은, 상기 제2 층간 절연막(155) 상에 상기 콘택 홀들(160)의 평면적 위치를 정의하는 포토레지스트 패턴(미도시)을 형성한 후, 이를 식각 마스크로 하는 이방성 식각 공정을 수행하여 형성될 수 있다. 상기 포토레지스트 패턴(미도시)은 상기 콘택 홀들(160)의 평면적 형상에 상응하는 개구부들(미도시)을 가질 수 있다.
상기 콘택 홀들(160) 내에 상기 소스/드레인 패턴들(SD)과 접촉하는 콘택들(CA)이 형성될 수 있다. 각각의 상기 콘택들(CA)은 도전 기둥(CP), 및 상기 도전 기둥(CP)을 감싸는 베리어막(BL)을 포함할 수 있다. 구체적으로, 상기 콘택 홀들(160)을 부분적으로 채우는 베리어막(BL)이 형성될 수 있다. 이어서, 상기 콘택 홀들(160)을 완전히 채우는 도전성 물질막이 형성되고, 상기 제2 층간 절연막(155)의 상면이 노출될 때까지 평탄화 공정이 수행될 수 있다. 상기 베리어막(BL)은 금속 질화물, 예를 들어 Ti/TiN을 포함할 수 있고, 상기 도전성 물질막은 금속 물질, 예를 들어 텅스텐을 포함할 수 있다.
본 발명의 실시예들에 있어서, 상기 제1 영역(A)을 선택적으로 노출시키는 상기 제1 포토레지스트 막(PL1)을 이용한 식각 공정을 통해, 서로 다른 깊이를 갖는 제1 및 제2 트렌치들(TR1, TR2)을 간단히 형성할 수 있다. 이로써, 상기 제1 영역(A)의 상기 제1 유전막(134a)과는 달리, 상기 제2 영역(B) 상의 상기 제2 유전막(134b)은 상기 제2 활성 핀들(F2)과 상기 제2 트렌치들(TR2)의 바닥면들(TRB2)을 모두 덮을 수 있다. 이로써, 핀 커패시터들의 커패시턴스가 증가될 수 있다.
도 15a 및 도 15b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들이다. 도 15a는 도 2의 IV-IV'선 및 V-V'선에 따른 단면도이다. 도 15b는 도 2의 VI-VI'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 2 및 도 3a 내지 도 3d를 참조하여 설명한 반도체 소자와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 2, 도 3a, 도 3b, 도 15a, 및 도 15b를 참조하면, 제1 영역(A)에 제1 활성 핀들(F1) 및 이들 사이에 정의된 제1 트렌치들(TR1)이 제공될 수 있고 제2 영역(B)에 제2 활성 핀들(F2) 및 이들 사이에 정의된 제1 트렌치들(TR1)이 제공될 수 있다. 상기 제1 활성 핀들(F1) 및 상기 제1 트렌치들(TR1)은 앞서 도 2, 도 3a 및 도 3b를 참조하여 설명한 바와 동일할 수 있다.
상기 제2 영역(B)의 상기 제2 트렌치들(TR2)의 바닥면들(TRB2)은 기준 레벨(SL)에 위치할 수 있다. 즉, 상기 제2 트렌치들(TR2)의 바닥면들(TRB2)은 상기 제1 트렌치들(TR1)의 바닥면들(TRB1)과 실질적으로 동일한 레벨에 위치할 수 있다. 다시 말하면, 상기 제2 활성 핀들(F2)은 상기 제1 활성 핀들(F1)과 실질적으로 동일한 구조 및 동일한 높이를 가질 수 있다. 다만, 상기 제1 영역(A)과는 달리, 상기 제2 트렌치들(TR2) 내에 소자 분리막들(104)은 생략될 수 있다.
제2 유전막(134b)은 상기 제2 활성 핀들(F2)의 상면들 및 측벽들을 덮을 수 있다. 나아가, 상기 제2 유전막(134b)은 상기 제2 활성 핀들(F2)로부터 수평적으로 연장되어, 상기 제2 숄더 부분들(SP2)의 상면들을 부분적으로 덮을 수 있다. 이로써, 앞서 도 3c 및 도 3d에서 설명한 핀 커패시터들과 비교하여, 상기 제2 유전막(134b)은 더 넓은 면적을 가질 수 있다. 이는, 상기 제2 트렌치들(TR2)이 앞서 도 3c 및 도 3d의 제2 트렌치들(TR2)보다 더 깊어졌기 때문이다.
도 16 및 도 18은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 17a, 17b는 도 16의 IV-IV'선, V-V'선, 및 VI-VI' 선에 따른 단면도들이고, 도 19a, 19b, 19c, 19d는 도 18의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 4 내지 도 14d를 참조하여 설명한 반도체 소자의 제조 방법과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 16, 도 17a 및 도 17b를 참조하면, 도 4, 도 5a 및 도 5b에 따른 결과물 상에 이방성 식각을 더 진행하여, 제1 및 제2 영역들(A, B) 상에 제1 및 제2 활성 핀들(F1, F2)과 이들 사이에 정의되는 제1 및 제2 트렌치들(TR1, TR2)이 형성될 수 있다. 도 17a 및 도 17b는 상기 제2 영역(B)만을 나타내었지만, 앞서 설명한 도 7a 및 도 7b는 상기 제1 영역(A)을 나타낼 수 있다.
앞서 도 6, 및 도 7a 내지 도 7d에서 설명한 것과 달리, 제1 포토레지스트 막(PL1) 없이 상기 제1 및 제2 영역들(A, B) 상에 모두 이방성 식각 공정을 수행하였기 때문에, 상기 제1 및 제2 트렌치들(TR1, TR2)의 바닥면들(TRB1, TRB2)은 모두 기준 레벨(SL)에 위치할 수 있다.
도 18, 및 도 19a 내지 도 19d를 참조하면, 제1 및 제2 마스크 패턴들(110, 115)을 제거한 뒤, 상기 제1 및 제2 트렌치들(TR1, TR2)을 모두 채우는 절연막이 형성될 수 있다. 이후, 습식 식각 공정으로 상기 절연막을 리세스하여, 상기 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막들(104)이 형성될 수 있다.
상기 제1 영역(A) 상에, 상기 제1 활성 핀들(F1) 및 상기 소자 분리막들(104)을 덮는 제2 포토레지스트 막(PL2)이 형성될 수 있다. 상기 제2 포토레지스트 막(PL2)은 상기 제2 영역(B)을 노출할 수 있다. 이어서, 상기 제2 포토레지스트 막(PL2)을 식각 마스크로 하여, 상기 제2 트렌치들(TR2) 내의 상기 소자 분리막들(104)을 완전히 제거할 수 있다. 한편, 상기 제1 트렌치들(TR1) 내의 상기 소자 분리막들(104)은 상기 제2 포토레지스트 막(PL2)으로 보호될 수 있다. 따라서, 상기 제1 트렌치들(TR1) 내에 상기 소자 분리막들(104)이 그대로 잔류할 수 있다.
이후, 도 8 내지 도 14d에서 설명한 것과 동일한 공정을 수행하여, 상기 제1 및 제2 활성 핀들(F1, F2) 상에 게이트 구조체들이 형성될 수 있다.
도 20a 및 도 20b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들이다. 도 20a는 도 2의 IV-IV'선 및 V-V'선에 따른 단면도이다. 도 20b는 도 2의 VI-VI'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 2 및 도 3a 내지 도 3d를 참조하여 설명한 반도체 소자와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 2, 도 3a, 도 3b, 도 20a, 및 도 20b를 참조하면, 제1 영역(A)에 제1 활성 핀들(F1) 및 이들 사이에 정의된 제1 트렌치들(TR1)이 제공될 수 있고 제2 영역(B)에 제2 활성 핀들(F2) 및 이들 사이에 정의된 제1 트렌치들(TR1)이 제공될 수 있다. 상기 제1 활성 핀들(F1) 및 상기 제1 트렌치들(TR1)은 앞서 도 2, 도 3a 및 도 3b를 참조하여 설명한 바와 동일할 수 있다.
상기 제2 영역(B)의 상기 제2 트렌치들(TR2)의 바닥면들(TRB2)은 제2 레벨(SLb)에 위치할 수 있다. 상기 제2 레벨(SLb)은 기준 레벨(SL)보다 더 낮을 수 있다. 즉, 상기 제2 트렌치들(TR2)의 바닥면들(TRB2)은 상기 제1 트렌치들(TR1)의 바닥면들(TRB1)보다 더 낮은 레벨에 위치할 수 있다. 다시 말하면, 상기 제2 트렌치들(TR2)은 상기 제1 트렌치들(TR1)보다 더 깊을 수 있다. 나아가, 상기 제1 영역(A)과는 달리, 상기 제2 트렌치들(TR2) 내에 소자 분리막들(104)은 생략될 수 있다.
제2 유전막(134b)은 상기 제2 활성 핀들(F2)의 상면들 및 측벽들을 덮을 수 있다. 나아가, 상기 제2 유전막(134b)은 상기 제2 활성 핀들(F2)로부터 수평적으로 연장되어, 상기 제2 숄더 부분들(SP2)의 상면들을 부분적으로 덮을 수 있다. 이로써, 앞서 도 3c 및 도 3d에서 설명한 핀 커패시터들과 비교하여, 상기 제2 유전막(134b)은 더 넓은 면적을 가질 수 있다. 이는, 상기 제2 트렌치들(TR2)이 앞서 도 3c 및 도 3d의 제2 트렌치들(TR2)보다 더 깊어졌기 때문이다.
도 21, 도 23, 및 도 25는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 22a, 22b, 22c, 22d는 도 21의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이고, 도 24a, 24b, 24c, 24d는 도 23의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이고, 도 26a, 26b, 26c, 26d는 도 25의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 4 내지 도 14d, 및 도 16 내지 도 19d를 참조하여 설명한 반도체 소자의 제조 방법과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 21 및 도 22a 내지 도 22d를 참조하면, 도 16, 도 17a 및 도 17b를 참조하여 설명한 결과물 상에 제1 영역(A)을 덮는 제3 포토레지스트 막(PL3)이 형성될 수 있다. 상기 제3 포토레지스트 막(PL3)은 상기 제1 영역(A)의 제1 활성 핀들(F1)을 모두 덮을 수 있다. 상기 제3 포토레지스트 막(PL3)은 제2 영역(B)을 노출할 수 있다.
이어서, 상기 제3 포토레지스트 막(PL3), 및 제1 및 제2 마스크 패턴들(110, 115)을 식각 마스크로 하여, 상기 제2 영역(B)의 기판(100)의 상부를 식각할 수 있다. 이로써, 제2 트렌치들(TR2)이 더 깊게 식각되어, 상기 제2 트렌치들(TR2)의 바닥면들(TRB2)이 제2 레벨(SLb)에 도달할 수 있다. 상기 제2 레벨(SLb)은 기준 레벨(SL)보다 더 낮을 수 있다. 즉, 상기 제2 트렌치들(TR2)은 상기 제1 영역(A)의 제1 트렌치들(TR1)보다 더 깊게 형성될 수 있다.
도 23 및 도 24a 내지 도 24d를 참조하면, 상기 제1 및 제2 마스크 패턴들(110, 115)을 제거한 뒤, 상기 제1 및 제2 트렌치들(TR1, TR2)을 모두 채우는 절연막이 형성될 수 있다. 이후, 습식 식각 공정으로 상기 절연막을 리세스하여, 상기 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막들(104)이 형성될 수 있다. 상기 제1 영역(A)의 상기 소자 분리막들(104)의 상면들과 상기 제2 영역(B)의 상기 소자 분리막들(104)의 상면들은 실질적으로 공면을 이룰 수 있다.
도 25 및 도 26a 내지 도 26d를 참조하면, 상기 제1 영역(A) 상에, 상기 제1 활성 핀들(F1) 및 상기 소자 분리막들(104)을 덮는 제4 포토레지스트 막(PL4)이 형성될 수 있다. 상기 제4 포토레지스트 막(PL4)은 상기 제2 영역(B)을 노출할 수 있다. 이어서, 상기 제4 포토레지스트 막(PL4)을 식각 마스크로 하여, 상기 제2 트렌치들(TR2) 내의 상기 소자 분리막들(104)을 완전히 제거할 수 있다. 한편, 상기 제1 트렌치들(TR1) 내의 상기 소자 분리막들(104)은 상기 제4 포토레지스트 막(PL4)으로 보호될 수 있다. 따라서, 상기 제1 트렌치들(TR1) 내에 상기 소자 분리막들(104)이 그대로 잔류할 수 있다.
이후, 도 8 내지 도 14d에서 설명한 것과 동일한 공정을 수행하여, 상기 제1 및 제2 활성 핀들(F1, F2) 상에 게이트 구조체들이 형성될 수 있다.
Claims (10)
- 제1 영역 및 제2 영역을 갖는 기판;
상기 기판의 상기 제1 영역의 상부 및 상기 제2 영역의 상부에 각각 형성된 제1 활성 핀들 및 제2 활성 핀들;
상기 제1 활성 핀들 사이의 제1 트렌치를 채우는 소자 분리막;
상기 제1 활성 핀들을 가로지르는 제1 게이트 전극, 및 상기 제2 활성 핀들을 가로지르는 제2 게이트 전극; 및
상기 제1 활성 핀들과 상기 제1 게이트 전극 사이에 개재되어 상기 제1 게이트 전극을 따라 연장되는 제1 유전막, 및 상기 제2 활성 핀들과 상기 제2 게이트 전극 사이에 개재되어 상기 제2 게이트 전극을 따라 연장되는 제2 유전막을 포함하되,
상기 제1 유전막은 상기 소자 분리막을 사이에 두고 상기 제1 트렌치의 바닥면과 이격되고,
상기 제2 유전막은, 상기 제2 활성 핀들 사이의 제2 트렌치의 바닥면과 직접 접촉하며,
상기 제1 트렌치의 바닥면은, 상기 제2 트렌치의 바닥면보다 더 낮은 레벨에 위치하고,
상기 제1 트렌치 내의 상기 소자 분리막은 상기 제2 트렌치의 바닥면과 동일하거나 더 낮게 리세스된 반도체 소자.
- 제1항에 있어서,
상기 제1 활성 핀들 상의 상기 제1 유전막의 상면은, 상기 제2 활성 핀들 상의 상기 제2 유전막의 상면과 실질적으로 동일한 레벨에 위치하는 반도체 소자.
- 제1항에 있어서,
상기 기판은, 상기 제2 영역의 상부에, 상기 제2 활성 핀들 사이에 위치하는 숄더 부분(shoulder portion)을 포함하고,
상기 숄더 부분의 상면은 상기 제2 트렌치의 바닥면과 공면을 이루는 반도체 소자.
- 제3항에 있어서,
상기 제2 유전막은, 적어도 하나의 상기 제2 활성 핀들의 상면, 측벽, 및 상기 숄더 부분의 상면을 덮는 반도체 소자.
- 제1항에 있어서,
상기 제1 활성 핀들, 상기 제1 유전막, 및 상기 제1 게이트 전극은 트랜지스터를 구성하고,
상기 제2 활성 핀들, 상기 제2 유전막, 및 상기 제2 게이트 전극은 커패시터를 구성하는 반도체 소자.
- 제1항에 있어서,
상기 제1 게이트 전극의 양 측의 상기 제1 활성 핀들에 형성된 제1 소스/드레인 패턴들; 및
상기 제2 게이트 전극의 양 측의 상기 제2 활성 핀들에 형성된 제2 소스/드레인 패턴들을 더 포함하는 반도체 소자.
- 제6항에 있어서,
상기 제1 및 제2 활성 패턴, 상기 제1 및 제2 소스/드레인 패턴들 및 상기 제1 및 제2 게이트 전극들을 덮는 층간 절연막; 및
상기 층간 절연막을 관통하여, 적어도 하나의 상기 제1 소스/드레인 패턴들에 연결되는 콘택을 더 포함하는 반도체 소자.
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