CN117438448A - 具有包括不同宽度源极和漏极端子的晶体管的集成电路 - Google Patents

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Abstract

本公开涉及具有包括不同宽度源极和漏极端子的晶体管的集成电路。一种集成电路包括第一端子导体、第二端子导体以及在第一端子导体和第二端子导体之间的栅极导体。第一端子导体与有源区结构和电源轨相交。第二端子导体与有源区结构相交但不与电源轨相交。栅极导体与有源区结构相交并与第一端子导体和第二端子导体相邻。第一端子导体的第一宽度比第二端子导体的第二宽度大预定量。

Description

具有包括不同宽度源极和漏极端子的晶体管的集成电路
技术领域
本公开涉及具有包括不同宽度源极和漏极端子的晶体管的集成电路。
背景技术
使集成电路(IC)小型化的最新趋势已导致更小的设备，这些更小的设备消耗更少的功率但以更高的速度提供更多的功能。小型化过程也导致了更严格的设计和制造规范以及可靠性挑战。各种电子设计自动化(EDA)工具生成、优化和验证集成电路的标准单元布局设计，同时确保满足标准单元布局设计和制造规范。
发明内容
根据本公开的一方面，提供了一种集成电路，包括：沿第一方向延伸的第一电源轨和第二电源轨；沿所述第一方向延伸的第一类型有源区结构和第二类型有源区结构；沿垂直于所述第一方向的第二方向延伸的第一端子导体，其中，所述第一端子导体与所述第一类型有源区结构和所述第一电源轨两者相交；沿所述第二方向延伸的第二端子导体，其中，所述第二端子导体与所述第一类型有源区结构相交但不与所述第一电源轨相交；第一栅极导体，在所述第一端子导体与所述第二端子导体之间沿所述第二方向延伸并与所述第一类型有源区结构相交，其中，所述第一栅极导体与所述第一端子导体和所述第二端子导体相邻；并且其中，所述第一端子导体的第一宽度比所述第二端子导体的第二宽度大预定量。
根据本公开的一方面，提供了一种集成电路，包括：沿第一方向延伸的电源轨；沿所述第一方向延伸的有源区结构；所述有源区结构中的两个边界隔离区；多个端子导体，在所述两个边界隔离区之间与所述有源区结构相交，其中，所述端子导体中的每一个沿垂直于所述第一方向的第二方向延伸，并且其中所述端子导体中的至少一个具有第一宽度且所述端子导体中的至少一个具有第二宽度，并且其中所述第一宽度与所述第二宽度之间的比率大于或等于预定比率；沿所述第二方向延伸的多个栅极导体；以及多个通孔连接器，其中通过所述通孔连接器之一与所述电源轨导电连接的至少一个端子导体具有第一宽度。
根据本公开的一方面，提供了一种制造集成电路的方法，包括：制造第一类型有源区结构和第二类型有源区结构；制造与所述第一类型有源区结构相交的第一栅极导体；制造具有第一宽度的第一端子导体和具有第二宽度的第二端子导体，其中，所述第一端子导体和所述第二端子导体中的每一个与所述第一栅极导体相邻并且与所述第一类型有源区结构相交，并且其中所述第二宽度比所述第一宽度小预定量；形成与所述第一端子导体导电接触的第一通孔连接器；以及制造与所述第一端子导体相交并通过所述第一通孔连接器与所述第一端子导体导电连接的第一电源轨。
附图说明
当结合附图阅读下面的具体实施方式时，得以从下面的具体实施方式中最佳地理解本公开的各方面。要强调的是，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1是根据一些实施例的集成电路的布局图。
图2是根据一些实施例的在相邻端子导体之间具有相同节距距离的端子导体阵列的布局图。
图3是根据一些实施例的集成电路中的电路单元的布局图。
图4A是根据一些实施例的电路单元中的反相器门的布局图。
图4B-4C是根据一些实施例的图4A所指定的切割平面中的反相器门的横截面图。
图5A是根据一些实施例的电路单元中的反相器门的布局图。
图5B-5C是根据一些实施例的图5A所指定的切割平面中的反相器门的横截面图。
图6是根据一些实施例的电路单元中的与非门的布局图。
图7是根据一些实施例的电路单元中的与非门的布局图。
图8是根据一些实施例的制造集成电路的方法800的流程图。
图9是根据一些实施例的电子设计自动化(EDA)系统的框图。
图10是根据一些实施例的集成电路(IC)制造系统以及与其相关联的IC制造流程的框图。
具体实施方式
下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下面描述了组件、值、操作、材料、布置等的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。其他组件、值、操作、材料、布置等是可以考虑的。例如，在随后的描述中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考标号和/或字母。这种重复是为了简单和清楚的目的，并且其本身并不规定所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以描述图中示出的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意图涵盖器件在使用或操作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所使用的空间相关描述符同样可被相应地解释。
在一些实施例中，集成电路中的电路单元包括晶体管，该晶体管具有形成在有源区结构中的沟道区和源极/漏极区。有源区结构的示例包括鳍结构、纳米片结构或纳米线结构。在电路单元中，栅极导体在沟道区与有源区结构相交，第一端子导体在源极区与有源区结构相交，并且第二端子导体在漏极区与有源区结构相交。在一些实施例中，当第一端子导体的宽度大于第二端子导体的宽度时，与其中第一端子导体和第二端子导体的宽度相同的替代实施方式相比，提高了电路单元的速度性能。
图1是根据一些实施例的集成电路100的布局图。图1的布局图包括沿Y方向延伸的布局图案，用于指定栅极导体151-158和端子导体(131p-132p、131n-132n、133-134、135p、135n、136、137p、137n和138-139)。图1的布局图还包括沿X方向延伸的布局图案，用于指定有源区结构(80p和80n)和电源轨(42和44)。Y方向垂直于X方向。
在由图1的布局图指定的集成电路100中，栅极导体151-158在各种PMOS晶体管的沟道区与有源区结构80p相交，并在各种NMOS晶体管的沟道区与有源区结构80n相交。在一些实施例中，当有源区结构80p和80n形成有鳍结构时，形成在有源区结构80p中的PMOS晶体管和形成在有源区结构80n中的NMOS晶体管是FinFET。在一些实施例中，当有源区结构80p和80n形成有纳米片结构时，形成在有源区结构80p中的PMOS晶体管和形成在有源区结构80n中的NMOS晶体管为纳米片晶体管。在一些实施例中，当有源区结构80p和80n形成有纳米线结构时，形成在有源区结构80p中的PMOS晶体管和形成在有源区结构80n中的NMOS晶体管是纳米线晶体管。
在由图1的布局图指定的集成电路100中，一些端子导体在PMOS晶体管的源极/漏极区与有源区结构80p相交并形成相应PMOS晶体管的源极/漏极端子，而一些端子导体在NMOS晶体管的源极/漏极区与有源区结构80n相交并形成相应NMOS晶体管的源极/漏极端子。与有源区结构80p相交的端子导体包括端子导体131p-132p、133-134、135p、136、137p和138-139。与有源区结构80n相交的端子导体包括端子导体131n-132n、133-134、135n、136、137n和138-139。
在图1中，一些端子导体具有沿X方向的第一宽度W，而一些端子导体具有沿X方向的第二宽度W+δ。第二宽度W+δ比第一宽度W大预定量δ。具有第一宽度W的端子导体包括131p、131n、133-134、135p、136和138。具有第二宽度W+δ的端子导体包括132p、132n、135n、137p、137n和139。端子导体132p、135p、137p和139中的每一个与电源轨42相交并通过相应的通孔连接器VD连接到电源轨42。端子导体132n、135n和137n中的每一个与电源轨44相交并通过相应的通孔连接器VD连接到电源轨44。电源轨42被配置为提供较高的电源电压VDD，而电源轨44被配置为提供较低的电源电压VSS。
在图1中，端子导体132p、137p和139中的每一个是至少一个PMOS晶体管的源极端子。端子导体132p是PMOS晶体管T151p的源极端子和PMOS晶体管T152p的源极端子。PMOS晶体管T151p具有在栅极导体151下方的有源区结构80p中的沟道区，并且PMOS晶体管T152p具有在栅极导体152下方的有源区结构80p中的沟道区。端子导体137p是PMOS晶体管T156p的源极端子和PMOS晶体管T157p的源极端子。PMOS晶体管T156p具有在栅极导体156下方的有源区结构80p中的沟道区，并且PMOS晶体管T157p具有在栅极导体157下方的有源区结构80p中的沟道区。端子导体139是PMOS晶体管T158p的源极端子，PMOS晶体管T158p具有在栅极导体158下方的有源区结构80p中的沟道区。
与其中端子导体132p、137p和139中的每一个具有第一宽度W的替代实施方式相比，将端子导体132p、137p和139中的每一个的宽度增加到第二宽度W+δ减少了集成电路100中的信号延迟。当端子导体(例如，132p、137p或139)的宽度增大时，相应晶体管(例如，T151p、T152p、T156p、T157p或T158p)的源极端子与电源轨42之间的电阻减小，并且相应晶体管(例如，T151p、T152p、T156p、T157p或T158p)的源极端子与信号地之间的电容增加。保持在恒定电压的每个电源轨或导体是信号地的节点。
在图1中，端子导体132n、135n和137n中的每一个是至少一个NMOS晶体管的源极端子。端子导体132n是NMOS晶体管T151n的源极端子和NMOS晶体管T152n的源极端子。NMOS晶体管T151n具有在栅极导体151下方的有源区结构80n中的沟道区，并且NMOS晶体管T152n具有在栅极导体152下方的有源区结构80n中的沟道区。端子导体135n是NMOS晶体管T154n的源极端子和NMOS晶体管T155n的源极端子。NMOS晶体管T154n具有在栅极导体154下方的有源区结构80n中的沟道区，并且NMOS晶体管T155n具有在栅极导体155下方的有源区结构80n中的沟道区。端子导体137n是NMOS晶体管T156n的源极端子和NMOS晶体管T157n的源极端子。NMOS晶体管T156n具有在栅极导体156下方的有源区结构80n中的沟道区，并且NMOS晶体管T157n具有在栅极导体157下方的有源区结构80n中的沟道区。
与其中端子导体132n、135n和137n中的每一个具有第一宽度W的替代实施方式相比，将端子导体132n、135n和137n中的每一个的宽度增加到第二宽度W+δ减少了集成电路100中的信号延迟。当端子导体(例如，132n、135n和137n)的宽度增加时，相应晶体管(例如，T151n、T152n、T154n、T155n、T156n或T157n)的源极端子与电源轨44之间的电阻减小，并且相应晶体管(例如，T151n、T152n、T154n、T155n、T156n或T157n)的源极端子与信号地之间的电容增加。
在一些实施例中，与有源区结构80p相交的相邻端子导体之间的节距距离保持在相同的距离，即使与有源区结构80p相交的一些端子导体具有第一宽度W并且与有源区结构80p相交的一些端子导体具有第二宽度W+δ。类似地，与有源区结构80n相交的相邻端子导体之间的节距距离保持在相同的距离，即使与有源区结构80n相交的一些端子导体具有第一宽度W并且与有源区结构80n相交的一些端子导体具有第二宽度W+δ。
图2是根据一些实施例的在相邻端子导体之间具有相同节距距离的端子导体阵列200的布局图。端子导体阵列200包括端子导体231-239。端子导体231、233-235和237-239中的每一个具有第一宽度W，端子导体232具有第二宽度W+δ，并且端子导体236具有第三宽度W-δ。图2中任意一对相邻端子导体之间的节距距离是相同的距离W+S。例如，虽然端子导体233和234中的每一个都具有第一宽度W，但是端子导体233和234之间的节距距离是距离W+S，因为端子导体233和234的边缘分开距离S。虽然端子导体231和232相应地具有第一宽度W和第二宽度W+δ，但是端子导体231和232之间的节距距离是距离W+S，因为端子导体231和232的边缘分开距离S-δ/2。虽然端子导体236和237相应地具有第三宽度W-δ和第一宽度W，但是端子导体236和237之间的节距距离是距离W+S，因为端子导体236和237的边缘分开距离S+δ/2。
在一些实施例中，第二宽度W+δ比第一宽度W大至少20％。在一些实施例中，第二宽度W+δ比第一宽度W大至少10％。在一些实施例中，第一宽度W比第三宽度W-δ大至少20％。在一些实施例中，第一宽度W比第三宽度W-δ大至少10％。在一些实施例中，将第二宽度W+δ增加到不降低集成电路的制造良率的值。当第二宽度W+δ增加时，具有第二宽度的给定端子导体与相邻栅极导体之一之间的边缘间隔减小，这可能增加给定端子导体与相邻栅极之间的意外短路的概率，从而降低了制造良率。在一些实施例中，第三宽度W-δ减小到不降低集成电路的制造良率的值。随着第三宽度W-δ进一步减小，给定的端子导体可能变得太窄，并且在给定的端子导体中形成意外断线的概率可能会增加，这从而降低了制造良率。
在一些实施例中，集成电路中的一些端子导体的宽度被单独调整，从而提高了集成电路的性能。在一些实施例中，至少一个端子导体的宽度从默认宽度W增加，至少一个端子导体的宽度从默认宽度W减小，并且一些端子导体的宽度保持在默认宽度W。
图3是根据一些实施例的集成电路中的电路单元300的布局图。图3的布局图包括沿Y方向延伸的布局图案，用于指定栅极导体(352和358)、伪栅极导体(311和319)和端子导体(332、335p、335n、338p和338n)。图3的布局图还包括沿X方向延伸的布局图案，用于指定有源区结构(80p和80n)和电源轨(42和44)。
在由图3的布局图指定的集成电路中，栅极导体352在PMOS晶体管T352p的沟道区与有源区结构80p相交，并且在NMOS晶体管T352n的沟道区与有源区结构80n相交。栅极导体358在PMOS晶体管T358p的沟道区与有源区结构80p相交，并且在NMOS晶体管T358n的沟道区与有源区结构80n相交。在电路单元的垂直边界处的伪栅极导体311和319不被实现为PMOS或NMOS晶体管的栅极端子。
端子导体332在PMOS晶体管T352p的漏极区与有源区结构80p相交并且在NMOS晶体管T352n的漏极区与有源区结构80n相交。端子导体335p在PMOS晶体管T352p和T358p的源极区与有源区结构80p相交。端子导体338p在PMOS晶体管T358p的漏极区与有源区结构80p相交。端子导体335n在NMOS晶体管T352n的源极区和NMOS晶体管T358n的漏极区与有源区结构80n相交。端子导体338n在NMOS晶体管T358n的源极区与有源区结构80n相交。
在图3中，标记了端子导体的宽度的数值和栅极导体之间的间隔的数值。由于图3的布局设计是作为示例提供的，并且布局设计中的尺寸是按比例缩放的，因此宽度和间隔的数值按任意单位(a.u.)提供。例如，栅极导体352和358之间的间隔按a.u.标记为0.045。当任意单位(a.u.)被选择为1000纳米时，栅极导体352和358之间的间隔为45纳米。当任意单位(a.u.)被选择为2000纳米时，栅极导体352和358之间的间隔为90纳米。当任意单位(a.u.)被选择为500纳米时，栅极导体352和358之间的间隔为22.5纳米。
在图3中，端子导体335p用作PMOS晶体管T352p和T358p的源极端子，并且端子导体338n用作NMOS晶体管T358n的源极端子。端子导体335p和338n中的每一个的宽度被实现为0.024a.u.，这大于图3的电路单元中的任何其他端子导体的宽度。具体而言，端子导体332的宽度为0.016a.u.，端子导体338p的宽度为0.020a.u.，并且端子导体335n的宽度为0.018a.u.。在一些实施例中，当增加用作源极端子的端子导体的宽度并且减小用作漏极端子的端子导体的宽度时，提高了单元电路的速度性能。然而，在一些实施例中，端子导体335p或338n的宽度增加至不降低具有一个或多个电路单元300的集成电路的制造良率的值。当端子导体335p或338n的宽度增加时，相邻栅极导体(例如，栅极导体352或358)与端子导体335p或338n之间的边缘间隔被减小，这可能增加栅极导体与端子导体335p或338n之间的意外短路的概率，从而影响制造良率。类似地，在一些实施例中，端子导体332的宽度减小到不降低具有一个或多个电路单元300的集成电路的制造良率的值。当端子导体332的宽度减小并且变得太窄时，在端子导体332中具有意外断线的概率可能会增加并因此影响制造良率。
图4A是根据一些实施例的电路单元中的反相器门400的布局图。图4A的布局图包括沿Y方向延伸的布局图案，用于指定栅极导体455、伪栅极导体(411p、411n、419p和419n)和端子导体(432、438p和438n)。图4A的布局图还包括沿X方向延伸的布局图案，用于指定有源区结构(80p和80n)、第一金属层中的水平导线(422、424和426)以及电源轨(42和44)。
在由图4A的布局图指定的反相器门400中，栅极导体455在PMOS晶体管T455p的沟道区与有源区结构80p相交并且在NMOS晶体管T455n的沟道区与有源区结构80n相交。用于反相器门400的电路单元的第一垂直边界处的伪栅极导体411p和411n如切割栅极布局图案491所指定的那样彼此分离。用于反相器门400的电路单元的第二垂直边界处的伪栅极导体419p和419n如切割栅极布局图案499所指定的那样彼此分离。伪栅极导体411p和419p中的每一个通过相应的通孔连接器VG连接到电源轨42。伪栅极导体411n和419n中的每一个通过相应的通孔连接器VG连接到电源轨44。
端子导体432在PMOS晶体管T452p的漏极区与有源区结构80p相交并且在NMOS晶体管T452n的漏极区与有源区结构80n相交。端子导体438p在PMOS晶体管T452p的源极区与有源区结构80p相交并连接到电源轨42。在一些实施例中，端子导体438p通过通孔连接器连接到电源轨42。端子导体438n在NMOS晶体管T452n的源极区与有源区结构80n相交并连接到电源轨44。在一些实施例中，端子导体438n通过通孔连接器连接到电源轨44。
水平导线424通过通孔连接器VG连接到栅极导体455并且用作反相器门400的输入信号的引脚连接器。水平导线426通过通孔连接器VD连接到端子导体432并且用作反相器门400的输出信号“ZN”的引脚连接器。
图4B是根据一些实施例的图4A所指定的切割平面A-A'、B-B'和C-C'中的反相器门400的横截面图。在图4B所示的切割平面A-A'的横截面图中，有源区结构80p在衬底20上。栅极导体455在PMOS晶体管T455p的沟道区与有源区结构80p相交。端子导体432和438p在PMOS晶体管T452p的漏极区和源极区相应地与有源区结构80p相交。在一些实施例中，有源区结构80p中的有源区(例如，源极区、沟道区或漏极区)通过伪栅极导体411下方的边界隔离区i411p和伪栅极导体419下方的边界隔离区i419p与相邻单元中的有源区隔离。水平导线422位于覆盖栅极导体455和端子导体432和438p的层间电介质上的第一金属层中。
在图4B所示的切割平面B-B'的横截面图中，栅极导体455和端子导体432由衬底20支撑。水平导线424位于覆盖栅极导体455和端子导体432的层间电介质上的第一金属层中。水平导线424通过通孔连接器VG连接到栅极导体455。
在图4B所示的切割平面C-C'的横截面图中，有源区结构80n在衬底20上。栅极导体455在NMOS晶体管T455n的沟道区与有源区结构80n相交。端子导体432和438n在NMOS晶体管T452n的漏极区和源极区相应地与有源区结构80n相交。在一些实施例中，有源区结构80n中的有源区(例如，源极区、沟道区或漏极区)通过伪栅极导体411下方的边界隔离区i411n和伪栅极导体419下方的边界隔离区i419n与相邻单元中的有源区隔离。水平导线426位于覆盖栅极导体455和端子导体432和438n的层间电介质上的第一金属层中。水平导线426通过通孔连接器VD连接到端子导体432。
图4C是根据一些实施例的图4A所指定的切割平面D-D'和E-E'中的反相器门400的横截面图。如切割平面D-D'的横截面图所示，电源轨42通过相应的通孔连接器VD与端子导体438p导电连接。如切割平面E-E'的横截面图所示，电源轨44也通过相应的通孔连接器VD与端子导体438n导电连接。
在图4C中，基于图4A中的布局设计，在切割平面D-D'和切割平面E-E'中没有栅极导体455和端子导体432。在图4A的布局图中，沿正Y方向延伸的栅极导体455在到达切割平面D-D'之前终止，如切割栅极图案4CPO[1]所指定的，而沿正Y方向延伸的端子导体432未到达切割平面D-D'。此外，沿负Y方向延伸的栅极导体455在到达切割平面E-E'之前终止，如切割栅极图案4CPO[2]所指定的，而沿负Y方向延伸的端子导体432未到达切割平面E-E'。
在图4A-4C中，由于端子导体438p和438n是晶体管的源极端子，端子导体438p和438n的宽度被实施为大于端子导体432的宽度，由此反相器门400的速度性能得到改善。在一个示例中，端子导体438p和438n中的每一个的宽度为0.024微米，并且端子导体432的宽度比0.024微米小预定量(例如，0.008微米)。
图5A是根据一些实施例的电路单元中的反相器门500的布局图。图5A的布局图包括沿Y方向延伸的布局图案，用于指定栅极导体(552、554、556和558)、伪栅极导体(511p、511n、519p和519n)和端子导体(532p、535p、558p、532n、535n、538n、534和536)。图5A的布局还包括沿X方向延伸的布局图案，用于指定有源区结构(80p和80n)、第一金属层中的水平导线(522-526)和电源轨(42和44)。
在由图5A的布局图指定的反相器门500中，栅极导体552、554、556和558中的每一个相应地在PMOS晶体管T552p、T554p、T556p和T558p之一的沟道区与有源区结构80p相交。栅极导体552、554、556和558中的每一个也相应地在NMOS晶体管T552n、T554n、T556n和T558n之一的沟道区与有源区结构80n相交。用于反相器门500的电路单元的第一垂直边界处的伪栅极导体511p和511n如切割栅极布局图案591所指定的那样彼此分离。用于反相器门500的电路单元的第二垂直边界处的伪栅极导体519p和519n如切割栅极布局图案599所指定的那样彼此分离。伪栅极导体511p和519p中的每一个通过相应的通孔连接器VG连接到电源轨42。伪栅极导体511n和519n中的每一个通过相应的通孔连接器VG连接到电源轨44。
端子导体532p、535p和538p中的每一个相应地在PMOS晶体管T552p、T554p、T556p和T558p中的至少一个的源极区与有源区结构80p相交。端子导体532p、535p和538p中的每一个也连接到电源轨42。端子导体532n、535n和538n中的每一个相应地在NMOS晶体管T552n、T554n、T556n和T558n中的至少一个的源极区与有源区结构80n相交。端子导体532n、535n和538n中的每一个也连接到电源轨44。端子导体534在PMOS晶体管T552p和T554p的漏极区与有源区结构80p相交，并且在NMOS晶体管T552n和T554n的漏极区与有源区结构80n相交。端子导体536在PMOS晶体管T556p和T558p的漏极区与有源区结构80p相交，并且在NMOS晶体管T556n和T558n的漏极区与有源区结构80n相交。
水平导线524通过相应的通孔连接器VG连接到栅极导体552、554、556和558中的每一个，并且用作反相器门500的输入信号的引脚连接器。水平导线526通过相应的通孔连接器VD连接到端子导体534和536中的每一个，并且用作反相器门500的输出信号“ZN”的引脚连接器。反相器门500包括四个PMOS晶体管T552p、T554p、T556p和T558p以及四个NMOS晶体管T552n、T554n、T556n和T558n。四个PMOS晶体管和四个NMOS晶体管的栅极端子都连接在一起作为反相器门500的输入节点。四个PMOS晶体管和四个NMOS晶体管的漏极端子都连接在一起作为反相器门500的输出节点。
图5B是根据一些实施例的图5A所指定的切割平面A-A'、B-B'和C-C'中的反相器门500的横截面图。在图5B所示的切割平面A-A'的横截面图中，有源区结构80p在衬底20上。栅极导体552、554、556和558中的每一个在PMOS晶体管T552p、T554p、T556p和T558p之一的沟道区与有源区结构80p相交。端子导体532p、534、535p、534和538p中的每一个在PMOS晶体管T552p、T554p、T556p和T558p中的至少一个的源极/漏极区与有源区结构80p相交。在一些实施例中，有源区结构80p中的反相器门500的有源区通过伪栅极导体511下方的边界隔离区i511p和伪栅极导体519下方的边界隔离区i519p与相邻单元中的有源区隔离。水平导线522位于覆盖栅极导体和端子导体的层间电介质上的第一金属层中。
在图5B所示的切割平面B-B'的横截面图中，栅极导体552、554、556和558以及端子导体534和536由衬底20支撑。水平导线524在覆盖栅极导体552、554、556和558以及端子导体534和536的层间电介质上的第一金属层中。水平导线524通过通孔连接器VG连接到栅极导体552、554、556和558中的每一个。
在图5B所示的切割平面C-C'的横截面图中，有源区结构80n在衬底20上。栅极导体552、554、556和558中的每一个在NMOS晶体管T552n、T554n、T556n和T558n之一的沟道区与有源区结构80n相交。端子导体532n、534、535n、534和538n中的每一个在NMOS晶体管T552n、T554n、T556n和T558n中的至少一个的源极/漏极区与有源区结构80n相交。在一些实施例中，有源区结构80n中的反相器门500的有源区通过伪栅极导体511下方的边界隔离区i511n和伪栅极导体519下方的边界隔离区i519n与相邻单元中的有源区隔离。水平导线526位于覆盖栅极导体和端子导体的层间电介质上的第一金属层中。水平导线526通过通孔连接器VD连接到端子导体534和534中的每一个。
图5C是根据一些实施例的图5A所指定的切割平面D-D'和E-E'中的反相器门500的横截面图。如切割平面D-D'的横截面图所示，电源轨42通过相应的通孔连接器VD与端子导体532p、535p和538p中的每一个导电连接。如切割平面E-E'的横截面图所示，电源轨44通过相应的通孔连接器VD与端子导体532n、535n和538n中的每一个导电连接。
在图5C中，基于图5A中的布局设计，在切割平面D-D'和切割平面E-E'中没有栅极导体552、554、556和558以及端子导体534和536。在图5A的布局图中，沿Y方向延伸的栅极导体552、554、556在到达切割平面D-D'或切割平面E-E'之前终止，如切割栅极图案5CPO[1]和切割栅极图案5CPO[2]所指定的，而沿Y方向延伸的端子导体534和536均未到达切割平面D-D'或切割平面E-E'。
在图5A-5C中，因为端子导体532p、535p和538p是PMOS晶体管的源极端子，并且端子导体532n、535n和538n是NMOS晶体管的源极端子，所以端子导体532p、535p和538p的宽度以及端子导体532n、535n和538n的宽度被实现为大于端子导体534和536的宽度，由此提高了反相器门500的速度性能。
图6是根据一些实施例的电路单元中的与非门600的布局图。图6的布局图包括沿Y方向延伸的布局图案，用于指定栅极导体(652和658)、伪栅极导体(611p、611n、619p和619n)和端子导体(632、635p、635n、638p和638n)。图6的布局图还包括沿X方向延伸的布局图案，用于指定有源区结构(80p和80n)、第一金属层中的水平导线(622-626)和电源轨(42和44)。
在由图6的布局图指定的集成电路中，栅极导体652在PMOS晶体管T652p的沟道区与有源区结构80p相交，并在NMOS晶体管T652n的沟道区与有源区结构80n相交。栅极导体658在PMOS晶体管T658p的沟道区与有源区结构80p相交并且在NMOS晶体管T658n的沟道区与有源区结构80n相交。与非门600的电路单元的第一垂直边界处的伪栅极导体611p和611n如切割栅极布局图案691所指定的那样彼此分离。与非门600的电路单元的第二垂直边界处的伪栅极导体619p和619n如切割栅极布局图案699所指定的那样彼此分离。伪栅极导体611p和619p中的每一个通过相应的通孔连接器VG连接到电源轨42。伪栅极导体611n和619n中的每一个通过相应的通孔连接器VG连接到电源轨44。
端子导体632在PMOS晶体管T652p的漏极区与有源区结构80p相交并且在NMOS晶体管T652n的漏极区与有源区结构80n相交。端子导体635p在PMOS晶体管T652p和T658p的源极区与有源区结构80p相交并连接到电源轨42。在一些实施例中，端子导体635p通过通孔连接器连接到电源轨42。端子导体638p在PMOS晶体管T658p的漏极区与有源区结构80p相交。端子导体635n在NMOS晶体管T652n的源极区和NMOS晶体管T658n的漏极区与有源区结构80n相交。端子导体638n在NMOS晶体管T658n的源极区与有源区结构80n相交并连接到电源轨44。在一些实施例中，端子导体638n通过通孔连接器连接到电源轨44。
水平导线625通过相应的通孔连接器VG连接到栅极导体652并且用作与非门600的输入信号Al的引脚连接器。水平导线624通过相应的通孔连接器VG连接到栅极导体658并且用作与非门600的输入信号A2的引脚连接器。水平导线622通过相应的通孔连接器VD连接到端子导体632和638中的每一个，并且用作与非门600的输出信号ZN的引脚连接器。
与非门600包括两个PMOS晶体管T652p和T658p，其具有在电源轨42和水平导线622之间并联连接的源极/漏极端子。与非门600包括两个NMOS晶体管T652n和T658n，其具有在水平导线622和电源轨44之间串联连接的源极/漏极端子。
在图6中，由于端子导体635p是PMOS晶体管T652p和T658p的源极端子，并且端子导体638n是NMOS晶体管T658n的源极端子，所以端子导体635p和638n的宽度被实现为大于端子导体632、635n和638p的宽度，由此提高了与非门600的速度性能。
图7是根据一些实施例的电路单元中的与非门700的布局图。图7的布局图包括沿Y方向延伸的布局图案，用于指定栅极导体(751-758)、伪栅极导体(711p、711n、719p和719n)和端子导体(731p-739p和731n-739n)。图7的布局图还包括沿X方向延伸的布局图案，用于指定有源区结构(80p和80n)、第一金属层中的水平导线(722-726)和电源轨(42和44)。图7的布局图还包括沿Y方向延伸的布局图案，用于指定第二金属层中的垂直导线(772、774和778)，第二金属层通过一层或多层层间电介质与第一金属层隔离。
在由图7的布局图指定的与非门700中，栅极导体751-758中的每一个相应地在PMOS晶体管T751p-T758p之一的沟道区与有源区结构80p相交，并且相应地在NMOS晶体管T751n-T758n之一的沟道区与有源区结构80n相交。用于与非门700的电路单元的第一垂直边界处的伪栅极导体711p和711n如切割栅极布局图案791所指定的那样彼此分离。用于与非门700的电路单元700的第二垂直边界处的伪栅极导体719p和719n如切割栅极布局图案799所指定的那样彼此分离。伪栅极导体711p和719p中的每一个通过相应的通孔连接器VG连接到电源轨42。伪栅极导体711n和719n中的每一个通过相应的通孔连接器VG连接到电源轨44。
端子导体731p、733p、735p、737p和739p相应地在PMOS晶体管T751p、T752p-T753p、T754p-T755p、T756p-T757p和T758p的源极区与有源区结构80p相交。端子导体731p、733p、735p、737p和739p也连接到电源轨42。端子导体732p、734p、736p和738p相应地在PMOS晶体管T751p-T752p、T753p-T754p、T755p-T756p和T757p-T758p的漏极区与有源区结构80p相交。端子导体732p、734p、736p和738p中的每一个也通过相应的通孔连接器VD连接到水平导线722。
端子导体731n、735n和739n相应地在NMOS晶体管T751n、T754n-T755n和T758n的源极区与有源区结构80p相交。端子导体731n、735n和739n也连接到电源轨44。端子导体733n和737n相应地在NMOS晶体管T752n-T753n和T756n-T757n的漏极区与有源区结构80p相交。端子导体733n和737n中的每一个也通过相应的通孔连接器VD连接到水平导线726。端子导体732n、734n、736n和738n相应地在NMOS晶体管T751n-T752n、T753n-T754n、T755n-T756n和T757n-T758n的源极/漏极区与有源区结构80n相交。
在图7中，八个PMOS晶体管T751p-T758并联连接(与源极/漏极端子)在电源轨42和水平导线722之间。八个NMOS晶体管被分组为四对NMOS晶体管。四对NMOS晶体管包括一对NMOS晶体管T751n-T752n、一对NMOS晶体管T753n-T754n、一对NMOS晶体管T755n-T756n和一对NMOS晶体管T757n-T758n。每对NMOS晶体管中的两个NMOS晶体管串联连接(与源极/漏极端子)在水平导线726和电源轨44之间。当水平导线722和726中的每一个通过相应的通孔连接器VIA0连接到垂直导线776，PMOS晶体管T751p-T758的漏极端子连接到NMOS晶体管T752n-T753n和T756n-T757n的漏极端子。
水平导线724通过相应的通孔连接器VG连接到栅极导体751、754、755和758中的每一个，并且用作与非门700的输入信号“A2”的引脚连接器。当垂直导线774通过通孔连接器VIA0连接到水平导线724时，垂直导线774被配置为承载输入信号A2。水平导线725通过相应的通孔连接器VG连接到栅极导体752、753、756和757中的每一个，并且用作与非门700的输入信号A1的引脚连接器。当垂直导通时线772通过通孔连接器VIA0连接到水平导线725时，垂直导线772被配置为承载输入信号A1。此外，由于垂直导线776通过通孔连接器VIA0连接到水平导线722和726中的每一个，因此垂直导线776被配置为承载与非门700的输出信号ZN。
在图7中，因为端子导体731p、733p、735p、737p和739p是连接到电源轨42的PMOS晶体管的源极端子，并且端子导体731n、735n和739n是连接到电源轨44的NMOS晶体管的源极端子，所以端子导体731p、733p、735p、737p和739p的宽度以及端子导体731n、735n和739n的宽度被实施为大于电路单元中的其他端子导体的宽度，从而提高与非门700的速度性能。
图8是根据一些实施例的制造集成电路的方法800的流程图。图8中描绘了方法800的操作的顺序仅用于说明；方法800的操作能够以不同于图8所示的顺序执行。应当理解，可以在图8中描绘的方法800之前、期间和/或之后执行附加操作，并且其他一些过程在本文仅作简要描述。
在方法800的操作810中，在衬底上制造第一类型有源区结构和第二类型有源区结构。在图4A-4B和图5A-5B所示的示例实施例中，在衬底20上制造有源区结构80p和有源区结构80n。有源区结构80p和有源区结构80n中的每一个沿X方向延伸。在操作810中制造的有源区结构的示例包括鳍结构、纳米片结构和纳米线结构。
在方法800的操作820中，制造与第一类型有源区结构相交的第一栅极导体。在图4A-4B所示的示例实施例中，制造与有源区结构80p相交的栅极导体455。在图5A-5B所示的示例实施例中，制造与有源区结构80p相交的栅极导体552、554、556和558。
在方法800的操作830中，制造具有第一宽度的第一端子导体和具有第二宽度的第二端子导体。第一宽度比第二宽度大预定量。在图4A-4B所示的示例实施例中，制造与有源区结构80p相交的端子导体432和438p，并且端子导体438p的宽度大于端子导体432的宽度。端子导体432和438p中的每一个与栅极导体455相邻。在图5A-5B所示的示例实施例中，制造与有源区结构80p相交的端子导体532p、535p和538p以及与有源区结构80p相交的端子导体534和536。端子导体532p、535p和538p中的每一个的宽度大于端子导体534和536中任一个的宽度。
在方法800的操作840中，形成与第一端子导体导电接触的第一通孔连接器。在图4A和图4C所示的示例实施例中，与端子导体438p导电接触的通孔连接器形成在电源轨42和端子导体438p之间的交叉点处。在图5A和图5C所示的示例实施例中，与端子导体532p、535p和538p导电接触的通孔连接器被制造在电源轨42和端子导体532p、535p和538p之间的相应交叉点处。
在方法800的操作850中，制造与第一端子导体相交的第一电源轨，并且第一电源轨通过第一通孔连接器导电连接到第一端子导体。在图4A和图4C所示的示例实施例中，电源轨42与端子导体438p相交并且被制造，并且电源轨42通过通孔连接器导电连接到端子导体438p。在图5A和图5C所示的示例实施例中，电源轨42与端子导体532p、535p和538p中的每一个相交并且被制造，并且电源轨42通过相应的通孔连接器导电连接到端子导体532p、535p和538p中的每一个。
图9是根据一些实施例的电子设计自动化(EDA)系统900的框图。
在一些实施例中，EDA系统900包括APR系统。根据一个或多个实施例，本文描述的例如根据一些实施例使用EDA系统900设计表示布线布置的布局图的方法是可实现的。
在一些实施例中，EDA系统900是包括硬件处理器902和非暂时性计算机可读存储介质904的通用计算设备。存储介质904除其他外被编码有(即存储)计算机程序代码906，即一组可执行指令。硬件处理器902对指令906的执行代表(至少部分)EDA工具，其根据一个或多个实施例(下文中，所提及的过程和/或方法)实施本文描述的方法的一部分或全部。
处理器902通过总线908电耦合到计算机可读存储介质904。处理器902还通过总线908电耦合到I/O接口910。网络接口912也通过总线908电连接到处理器902。网络接口912连接到网络914，使得处理器902和计算机可读存储介质904能够经由网络914连接到外部元件。处理器902被配置为执行编码在计算机可读存储介质904中的计算机程序代码906，以便使系统900可用于执行所述过程和/或方法的一部分或全部。在一个或多个实施例中，处理器902是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一个或多个实施例中，计算机可读存储介质904是电子的、磁性的、光学的、电磁的、红外线的和/或半导体系统(或装置或设备)。例如，计算机可读存储介质904包括半导体或固态存储器、磁带、可移动计算机软盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质904包括光盘只读存储器(CD-ROM)、光盘读/写(CD-R/W)和/或数字视频光盘(DVD)。
在一个或多个实施例中，存储介质904存储计算机程序代码906，该计算机程序代码906被配置为使系统900(其中这种执行(至少部分地)表示EDA工具)可用于执行所述过程和/或方法的一部分或全部。在一个或多个实施例中，存储介质904还存储有助于执行所述过程和/或方法的一部分或全部的信息。在一个或多个实施例中，存储介质904存储标准单元库907，包括如本文所公开的这些标准单元。在一个或多个实施例中，存储介质904存储相应于本文公开的一个或多个布局的一个或多个布局图909。
EDA系统900包括I/O接口910。I/O接口910耦合到外部电路。在一个或多个实施例中，I/O接口910包括用于将信息和命令传送到处理器902的键盘、小键盘、鼠标、轨迹球、轨迹板、触摸屏和/或光标方向键。
EDA系统900还包括耦合到处理器902的网络接口912。网络接口912允许系统900与一个或多个其他计算机系统连接到的网络914通信。网络接口912包括无线网络接口，例如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，例如ETHERNET、USB或IEEE-1364。在一个或多个实施例中，所述过程和/或方法的一部分或全部在两个或多个系统900中实施。
系统900被配置为通过I/O接口910接收信息。通过I/O接口910接收的信息包括指令、数据、设计规则、标准单元库和/或用于由处理器902处理的其他参数中的一项或多项。信息通过总线908传送到处理器902。EDA系统900被配置为通过I/O接口910接收与UI相关的信息。信息作为用户界面(UI)942存储在计算机可读介质904中。
在一些实施例中，所述过程和/或方法的一部分或全部被实现为由处理器执行的独立软件应用。在一些实施例中，所述过程和/或方法的一部分或全部被实现为作为附加软件应用的一部分的软件应用。在一些实施例中，所述过程和/或方法的一部分或全部被实现为软件应用的插件。在一些实施例中，所述过程和/或方法中的至少一个被实现为作为EDA工具的一部分的软件应用。在一些实施例中，所述过程和/或方法中的一部分或全部被实现为由EDA系统900使用的软件应用。在一些实施例中，包括标准单元的布局图是使用诸如之类的工具或其他合适的布局生成工具生成的，/>可从CADENCE DESIGN SYSTEMS公司获得。
在一些实施例中，过程被实现为存储在非暂时性计算机可读记录介质中的程序的功能。非暂时性计算机可读记录介质的示例包括但不限于外部/可移动和/或内部/内置存储装置或存储单元，例如，诸如DVD之类的光盘、诸如硬盘之类的磁盘、诸如ROM之类的半导体存储器、RAM、存储卡等中的一个或多个。
图10是根据一些实施例的集成电路(IC)制造系统1000以及与其相关联的IC制造流程的框图。在一些实施例中，基于布局图，使用制造系统1000制造(A)一个或多个半导体掩模或(B)半导体集成电路的层中的至少一个组件中的至少一个。
在图10中，IC制造系统1000包括在设计、开发和制造周期中彼此交互的实体，例如设计室1020、掩模室1030和IC制造商/制造者(“fab”)1050和/或与制造IC设备1060相关的服务。系统1000中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，例如内联网和互联网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体交互并向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中，设计室1020、掩模室1030和ICfab 1050中的两个或更多个由单个更大的公司拥有。在一些实施例中，设计室1020、掩模室1030和IC fab 1050中的两个或更多个共存于公共设施中并使用公共资源。
设计室(或设计团队)1020生成IC设计布局图1022。IC设计布局图1022包括为IC器件1060设计的各种几何图案。几何图案对应于金属、氧化物或半导体层的图案，其构成要制造的IC器件1060的各种组件。各个层组合形成各种IC特征。例如，IC设计布局图1022的一部分包括将在半导体衬底(例如硅晶圆)中形成的各种IC特征(例如有源区、栅电极、源极和漏极、层间互连的金属线或通孔，以及用于键合焊盘的开口)和设置在半导体衬底上的各种材料层。设计室1020实施适当的设计程序以形成IC设计布局图1022。设计程序包括逻辑设计、物理设计或布局和布线中的一种或多种。IC设计布局图1022呈现在一个或多个具有几何图案信息的数据文件中。例如，IC设计布局图1022可以用GDSII文件格式或DFII文件格式表示。
掩模室1030包括数据准备1032和掩模制造1044。掩模室1030使用IC设计布局图1022来制造一个或多个掩模1045，用于根据IC设计布局图1022制造IC器件1060的各个层。掩模屋1030执行掩模数据准备1032，其中IC设计布局图1022被转换为代表性数据文件(“RDF”)。掩模数据准备1032将RDF提供给掩模制造1044。掩模制造1044包括掩模写入器。掩模写入器将RDF转换为衬底(例如，掩模(掩模版)1045或半导体晶圆1053)上的图像。设计布局图1022由掩模数据准备1032操纵以符合掩模写入器的特定特性和/或IC fab 1050的要求。在图10中，掩模数据准备1032和掩模制造1044被示出为单独的元件。在一些实施例中，掩模数据准备1032和掩模制造1044可以统称为掩模数据准备。
在一些实施例中，掩模数据准备1032包括光学邻近校正(OPC)，其使用光刻增强技术来补偿图像误差，例如可能由衍射、干涉、其他过程效应等引起的那些。OPC调整IC设计布局图1022。在一些实施例中，掩模数据准备1032包括进一步的分辨率增强技术(RET)，例如离轴照明、亚分辨率辅助特征、相移掩模、其他合适的技术等或其组合。在一些实施例中，还使用逆光刻技术(ILT)，其将OPC视为逆成像问题。
在一些实施例中，掩模数据准备1032包括掩模规则检查器(MRC)，该掩模规则检查器(MRC)用一组包含某些几何和/或连接性限制的掩模创建规则检查经历了OPC中的过程的IC设计布局图1022，以确保足够的裕量，以解决半导体制造过程中的可变性等。在一些实施例中，MRC修改IC设计布局图1022以补偿掩模制造1044期间的限制，这可以撤销由OPC执行的部分修改以满足掩模创建规则。
在一些实施例中，掩模数据准备1032包括光刻工艺检查(LPC)，其仿真将由IC fab1050实施以制造IC器件1060的处理。LPC基于IC设计布局图1022仿真该处理以创建仿真的制造器件，例如IC器件1060。LPC仿真中的处理参数可以包括与IC制造周期的各种工艺相关的参数、与用于制造IC的工具相关的参数和/或制造工艺的其他方面。LPC考虑了各种因素，例如空间图像对比度、焦深(“DOF”)、掩模误差增强因子(“MEEF”)、其他合适的因素等或它们的组合。在一些实施例中，在LPC创建仿真的制造器件之后，如果仿真的器件的形状不够接近以满足设计规则，则重复OPC和/或MRC以进一步细化IC设计布局图1022。
应当理解，为了清楚起见，对掩码数据准备1032的上述描述已被简化。在一些实施例中，数据准备1032包括附加特征，例如逻辑操作(LOP)以根据制造规则修改IC设计布局图1022。此外，在数据准备1032期间应用于IC设计布局图1022的过程可以以各种不同的顺序执行。
在掩模数据准备1032之后和掩模制造1044期间，基于修改的IC设计布局图1022来制造掩模1045或一组掩模1045。在一些实施例中，掩模制造1044包括基于IC设计布局图1022执行一个或多个光刻曝光。在一些实施例中，电子束(e-beam)或多个电子束的机制用于基于修改的IC设计布局1022在掩模(光掩模或掩模版)1045上形成图案。掩模1045可以用各种技术形成。在一些实施例中，掩模1045是使用二元技术形成的。在一些实施例中，掩模图案包括不透明区和透明区。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如，光刻胶)的辐射束，例如紫外(UV)束，被不透明区阻挡并透过透明区。在一个示例中，掩模1045的二元掩模版本包括透明衬底(例如，熔融石英)和涂覆在二元掩模的不透明区中的不透明材料(例如，铬)。在另一示例中，使用相移技术形成掩模1045。在掩模1045的相移掩模(PSM)版本中，在相移掩模上形成的图案中的各种特征被配置为具有适当的相位差以提高分辨率和成像质量。在各种示例中，相移掩模可以是衰减的PSM或交替的PSM。由掩模制造1044产生的掩模用于多种工艺。例如，这样的掩模用于离子注入工艺中以在半导体晶圆1053中形成各种掺杂区，用于蚀刻工艺中以在半导体晶圆1053中形成各种蚀刻区，和/或用于其他合适的工艺中。
IC fab 1050是IC制造企业，包括一个或多个制造设施，用于制造各种不同的IC产品。在一些实施例中，IC Fab 1050是半导体代工厂。例如，可能有一个制造设施用于多个IC产品的前端制造(生产线前端(FEOL)制造)，而第二制造设施可以提供用于互连和封装IC产品的后端制造(生产线后端(BEOL)制造)，而第三制造设施可以为代工企业提供其他服务。
IC fab 1050包括制造工具1052，制造工具1052被配置为在半导体晶圆1053上执行各种制造操作，从而根据掩模(例如掩模1045)制造IC器件1060。在各种实施例中，制造工具1052包括晶圆步进机、离子注入机、光刻胶涂覆机、工艺室(例如CVD室或LPCVD炉)、CMP系统、等离子蚀刻系统、晶圆清洁系统或能够执行本文讨论的一个或多个合适的制造工艺的其他制造设备中的一个或多个。
IC fab 1050使用由掩模室1030制造的掩模1045来制造IC器件1060。因此，IC fab1050至少间接地使用IC设计布局图1022来制造IC器件1060。在一些实施例中，半导体晶圆1053由IC fab 1050使用掩模1045来制造以形成IC器件1060。在一些实施例中，IC制造包括至少间接地基于IC设计布局图1022执行一次或多次光刻曝光。半导体晶圆1053包括硅衬底或其他适当的衬底，其上形成有材料层。半导体晶圆1053还包括各种掺杂区、电介质特征、多级互连等中的一个或多个(在随后的制造步骤中形成)。
本公开的一个方面涉及一种集成电路。该集成电路包括沿第一方向延伸的第一电源轨和第二电源轨，以及沿第一方向延伸的第一类型有源区结构和第二类型有源区结构。该集成电路还包括沿垂直于第一方向的第二方向延伸的第一端子导体，以及沿第二方向延伸的第二端子导体。第一端子导体与第一类型有源区结构和第一电源轨两者相交。第二端子导体与第一类型有源区结构相交但不与第一电源轨相交。该集成电路还包括在第一端子导体和第二端子导体之间沿第二方向延伸并与第一类型有源区结构相交的第一栅极导体。第一栅极导体与第一端子导体和第二端子导体相邻。第一端子导体的第一宽度比第二端子导体的第二宽度大预定量。
本公开的另一方面还涉及一种集成电路。该集成电路包括沿第一方向延伸的电源轨、沿第一方向延伸的有源区结构、以及有源区结构中的两个边界隔离区。该集成电路还包括与两个边界隔离区之间的有源区结构相交的多个端子导体。每个端子导体沿垂直于第一方向的第二方向延伸。至少一个端子导体具有第一宽度并且至少一个端子导体具有第二宽度。第一宽度与第二宽度的比率大于或等于预定比率。该集成电路还包括沿第二方向延伸的多个栅极导体，以及多个通孔连接器。通过通孔连接器之一与电源轨导电连接的至少一个端子导体具有第一宽度。
本公开的另一方面涉及一种方法。该方法包括制造第一类型有源区结构和第二类型有源区结构，制造与第一类型有源区结构相交的第一栅极导体，以及制造具有第一宽度的第一端子导体和具有第二宽度的第二端子导体。第一端子导体和第二端子导体中的每一个与第一栅极导体相邻并且与第一类型有源区结构相交。第二宽度比第一宽度小预定量。该方法还包括形成与第三端子导体导电接触的第二通孔连接器，以及制造与第三端子导体相交并通过第二通孔连接器与第三端子导体导电连接的第二电源轨。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、代替和变更。
示例1.一种集成电路，包括：
沿第一方向延伸的第一电源轨和第二电源轨；
沿所述第一方向延伸的第一类型有源区结构和第二类型有源区结构；
沿垂直于所述第一方向的第二方向延伸的第一端子导体，其中，所述第一端子导体与所述第一类型有源区结构和所述第一电源轨两者相交；
沿所述第二方向延伸的第二端子导体，其中，所述第二端子导体与所述第一类型有源区结构相交但不与所述第一电源轨相交；
第一栅极导体，在所述第一端子导体与所述第二端子导体之间沿所述第二方向延伸并与所述第一类型有源区结构相交，其中，所述第一栅极导体与所述第一端子导体和所述第二端子导体相邻；并且
其中，所述第一端子导体的第一宽度比所述第二端子导体的第二宽度大预定量。
示例2.如示例1所述的集成电路，还包括：
通孔连接器，在所述第一端子导体与所述第一电源轨之间的交叉点处将所述第一端子导体连接到所述第一电源轨。
示例3.如示例1所述的集成电路，还包括：
沿所述第二方向延伸的第三端子导体，其中，所述第三端子导体与所述第二类型有源区结构和所述第二电源轨两者相交；并且
其中，所述第三端子导体的第三宽度等于所述第一宽度。
示例4.如示例3所述的集成电路，其中，所述第三端子导体与所述第一端子导体沿所述第二方向对齐。
示例5.如示例3所述的集成电路，还包括：
通孔连接器，在所述第三端子导体与所述第一电源轨之间的交叉点处将所述第三端子导体连接到所述第一电源轨。
示例6.如示例3所述的集成电路，其中，所述第一栅极导体还与所述第二类型有源区结构相交，并且所述第一栅极导体与所述第三端子导体相邻。
示例7.如示例3所述的集成电路，还包括：
第二栅极导体，沿所述第二方向延伸并且与所述第二类型有源区结构相交，其中，所述第二栅极导体与所述第三端子导体相邻。
示例8.如示例1所述的集成电路，还包括：
第四端子导体，沿所述第二方向延伸，其中，所述第四端子导体与所述第二类型有源区结构相交但不与所述第二电源轨相交；并且
其中，所述第四端子导体的第四宽度等于所述第二宽度。
示例9.如示例8所述的集成电路，其中，所述第四端子导体沿所述第二方向与所述第二端子导体对齐。
示例10.如示例1所述的集成电路，其中，所述第一宽度比所述第二宽度大至少20％。
示例11.如示例1所述的集成电路，其中，所述第一宽度比所述第二宽度大至少10％。
示例12.一种集成电路，包括：
沿第一方向延伸的电源轨；
沿所述第一方向延伸的有源区结构；
所述有源区结构中的两个边界隔离区；
多个端子导体，在所述两个边界隔离区之间与所述有源区结构相交，其中，所述端子导体中的每一个沿垂直于所述第一方向的第二方向延伸，并且其中所述端子导体中的至少一个具有第一宽度且所述端子导体中的至少一个具有第二宽度，并且其中所述第一宽度与所述第二宽度之间的比率大于或等于预定比率；
沿所述第二方向延伸的多个栅极导体；以及
多个通孔连接器，其中通过所述通孔连接器之一与所述电源轨导电连接的至少一个端子导体具有第一宽度。
示例13.如示例12所述的集成电路，其中，所述栅极导体中的至少一个与具有第一宽度的第一端子导体和具有第二宽度的第二端子导体相邻。
示例14.如示例12所述的集成电路，其中，所述两个边界隔离区位于电路单元的垂直边界处。
示例15.如示例12所述的集成电路，其中，所述第一宽度与所述第二宽度之间的比率至少为1.20。
示例16.如示例12所述的集成电路，其中，所述第一宽度与所述第二宽度之间的比率至少为1.10。
示例17.一种方法，包括：
制造第一类型有源区结构和第二类型有源区结构；
制造与所述第一类型有源区结构相交的第一栅极导体；
制造具有第一宽度的第一端子导体和具有第二宽度的第二端子导体，其中，所述第一端子导体和所述第二端子导体中的每一个与所述第一栅极导体相邻并且与所述第一类型有源区结构相交，并且其中所述第二宽度比所述第一宽度小预定量；
形成与所述第一端子导体导电接触的第一通孔连接器；以及
制造与所述第一端子导体相交并通过所述第一通孔连接器与所述第一端子导体导电连接的第一电源轨。
示例18.如示例17所述的方法，还包括：
制造与所述第二类型有源区结构相交的第二栅极导体；
制造与所述第二类型有源区结构相交的第三端子导体，其中，具有所述第一宽度的所述第三端子导体与所述第二栅极导体相邻；
形成与所述第三端子导体导电接触的第二通孔连接器；以及
制造与所述第三端子导体相交并通过所述第二通孔连接器与所述第三端子导体导电连接的第二电源轨。
示例19.如示例17所述的方法，其中，所述第一宽度与所述第二宽度之间的比率至少为1.20。
示例20.如示例17所述的方法，其中，所述第一宽度与所述第二宽度之间的比率至少为1.10。

Claims (10)

1.一种集成电路，包括：
沿第一方向延伸的第一电源轨和第二电源轨；
沿所述第一方向延伸的第一类型有源区结构和第二类型有源区结构；
沿垂直于所述第一方向的第二方向延伸的第一端子导体，其中，所述第一端子导体与所述第一类型有源区结构和所述第一电源轨两者相交；
沿所述第二方向延伸的第二端子导体，其中，所述第二端子导体与所述第一类型有源区结构相交但不与所述第一电源轨相交；
第一栅极导体，在所述第一端子导体与所述第二端子导体之间沿所述第二方向延伸并与所述第一类型有源区结构相交，其中，所述第一栅极导体与所述第一端子导体和所述第二端子导体相邻；并且
其中，所述第一端子导体的第一宽度比所述第二端子导体的第二宽度大预定量。
2.如权利要求1所述的集成电路，还包括：
通孔连接器，在所述第一端子导体与所述第一电源轨之间的交叉点处将所述第一端子导体连接到所述第一电源轨。
3.如权利要求1所述的集成电路，还包括：
沿所述第二方向延伸的第三端子导体，其中，所述第三端子导体与所述第二类型有源区结构和所述第二电源轨两者相交；并且
其中，所述第三端子导体的第三宽度等于所述第一宽度。
4.如权利要求3所述的集成电路，其中，所述第三端子导体与所述第一端子导体沿所述第二方向对齐。
5.如权利要求3所述的集成电路，还包括：
通孔连接器，在所述第三端子导体与所述第一电源轨之间的交叉点处将所述第三端子导体连接到所述第一电源轨。
6.如权利要求3所述的集成电路，其中，所述第一栅极导体还与所述第二类型有源区结构相交，并且所述第一栅极导体与所述第三端子导体相邻。
7.如权利要求3所述的集成电路，还包括：
第二栅极导体，沿所述第二方向延伸并且与所述第二类型有源区结构相交，其中，所述第二栅极导体与所述第三端子导体相邻。
8.如权利要求1所述的集成电路，还包括：
第四端子导体，沿所述第二方向延伸，其中，所述第四端子导体与所述第二类型有源区结构相交但不与所述第二电源轨相交；并且
其中，所述第四端子导体的第四宽度等于所述第二宽度。
9.一种集成电路，包括：
沿第一方向延伸的电源轨；
沿所述第一方向延伸的有源区结构；
所述有源区结构中的两个边界隔离区；
多个端子导体，在所述两个边界隔离区之间与所述有源区结构相交，其中，所述端子导体中的每一个沿垂直于所述第一方向的第二方向延伸，并且其中所述端子导体中的至少一个具有第一宽度且所述端子导体中的至少一个具有第二宽度，并且其中所述第一宽度与所述第二宽度之间的比率大于或等于预定比率；
沿所述第二方向延伸的多个栅极导体；以及
多个通孔连接器，其中通过所述通孔连接器之一与所述电源轨导电连接的至少一个端子导体具有第一宽度。
10.一种制造集成电路的方法，包括：
制造第一类型有源区结构和第二类型有源区结构；
制造与所述第一类型有源区结构相交的第一栅极导体；
制造具有第一宽度的第一端子导体和具有第二宽度的第二端子导体，其中，所述第一端子导体和所述第二端子导体中的每一个与所述第一栅极导体相邻并且与所述第一类型有源区结构相交，并且其中所述第二宽度比所述第一宽度小预定量；
形成与所述第一端子导体导电接触的第一通孔连接器；以及
制造与所述第一端子导体相交并通过所述第一通孔连接器与所述第一端子导体导电连接的第一电源轨。
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