TW202412263A - 積體電路及其製造方法 - Google Patents

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Abstract

本揭露關於一種積體電路，其包含第一終端導體、第二終端導體，以及在第一終端導體及第二終端導體之間的閘極導體。第一終端導體與主動區結構及電源軌相交。第二終端導體與主動區結構相交，但不與電源軌相交。閘極導體與主動區結構相交，並鄰近於第一終端導體及第二終端導體。第一終端導體的第一寬度比第二終端導體的第二寬度大預定量。

Description

具有包括不同寬度源極和汲極終端的電晶體的積體電路
小型化積體電路(IC)的新趨勢已造成更小的設備，此些更小的設備消耗更少的功率，但以更高的速度提供更多的功能。小型化過程也造成更嚴格的設計及製造規格，以及可靠性的挑戰。各種電子設計自動化(EDA)工具生產、優化及驗證積體電路的標準單元佈局設計，同時確保滿足標準單元佈局設計及製造規格。
以下的揭露提供用於實現所提供的標的之不同特徵的許多不同實施例或示例。以下描述組件、數值、操作、材料、排列或其相似者之具體示例，以簡化本揭露。當然，這些具體示例僅是示例，而非意欲進行限制。其他組件、數值、操作、材料、排列或其相似者是可考慮的。例如，在後續的描述中，在第二特徵上方或之上形成第一特徵可包括以直接接觸的方式形成第一特徵及第二特徵的實施例，並且還可包括可在第一特徵與第二特徵之間形成附加特徵，以使第一特徵及第二特徵可不直接接觸的實施例。此外，本揭露可在各種示例中重複元件符號及/或字母。此重複是為了簡單及清楚之目的，並且其本身並不規定所討論的各種實施例及/或配置之間的關係。
此外，為了便於描述，本文中可使用空間相對術語(例如「下方(beneath)」、「在…之下(below)」、「低於(lower)」、「在…之上(above)」、「上部(upper)」及其相似術語)，以描述圖式所繪示的一個元件或特徵相對於另外(一或多個)元件或(一或多個)特徵的關係。此些空間相對術語意欲涵蓋裝置在使用或操作中除了圖式中所示定向之外的不同定向。裝置可利用其他方式定向(旋轉90度或處於其他定向)，並且本文中所使用的空間相對描述亦可被相應地做解釋。
在一些實施例中，積體電路中的電路單元包括電晶體，電晶體具有形成在主動區結構中的通道區及源極/汲極區。主動區結構的示例包括鰭狀結構、奈米片結構或奈米線結構。在電路單元中，閘極導體與主動區結構相交於通道區，第一終端導體與主動區結構相交於源極區，並且第二終端導體與主動區結構相交於汲極區。在一些實施例中，當第一終端導體的寬度大於第二終端導體的寬度時，相較於第一終端導體及第二終端導體的寬度相同之替代實施方式，提高電路單元的速度性能。
圖1係根據一些實施例之積體電路100的佈局圖。圖1的佈局圖包括沿Y方向延伸的佈局圖案，用於定義閘極導體151至158及終端導體(131p至132p、131n至132n、133至134、135p、135n、136、137p、137n和138至139)。圖1的佈局圖亦包括沿X方向延伸的佈局圖案，用於定義主動區結構(80p和80n)，及電源軌(42和44)。前述Y方向垂直於X方向。
在由圖1的佈局圖所定義的積體電路100中，閘極導體151至158與主動區結構80p相交於各種p型金屬氧化物半導體(PMOS)電晶體的通道區，並與主動區結構80n相交於各種N型金屬氧化物半導體(NMOS)電晶體的通道區。在一些實施例中，當主動區結構80p和80n 由鰭狀結構所形成時，形成在主動區結構80p中的PMOS電晶體及形成在主動區結構80n中的NMOS電晶體為鰭片式場效應電晶體(FinFET)。在一些實施例中，當主動區結構80p和80n由奈米片結構所形成時，形成在主動區結構80p中的PMOS電晶體及形成在主動區結構80n中的NMOS電晶體為奈米片電晶體。在一些實施例中，當主動區結構80p和80n由奈米線結構所形成時，形成在主動區結構80p中的PMOS電晶體及形成在主動區結構80n中的NMOS電晶體為奈米線電晶體。
在由圖1的佈局圖所定義的積體電路100中，一些終端導體與主動區結構80p相交於PMOS電晶體的源極/汲極區，並形成相應PMOS電晶體的源極/汲極終端，而一些終端導體與主動區結構80n相交於NMOS電晶體的源極/汲極區，並形成相應NMOS電晶體的源極/汲極終端。與主動區結構80p相交的終端導體包括終端導體131p至132p、133至134、135p、136、137p和138至139。與主動區結構80n相交的終端導體包括終端導體131n至132n、133至134、135n、136、137n和138至139。
在圖1中，一些終端導體具有沿X方向的第一寬度W，而一些終端導體具有沿X方向的第二寬度W+δ。第二寬度W+δ比第一寬度W大預定量δ。具有第一寬度W的終端導體包括終端導體131p、131n、133至134、135p、136和138。具有第二寬度W+δ的終端導體包括終端導體132p、132n、135n、137p、137n和139。終端導體132p、終端導體135p、終端導體137p及終端導體139之每一者與電源軌42相交，並通過相應的通孔連接器VD連接到電源軌42。終端導體132n、終端導體135n及終端導體137n之每一者與電源軌44相交，並通過相應的通孔連接器VD連接到電源軌44。電源軌42配置以提供較高的供應電壓VDD，而電源軌44配置以提供較低的供應電壓VSS。
在圖1中，終端導體132p、終端導體137p及終端導體139之每一者為至少一個PMOS電晶體的源極終端。終端導體132p為PMOS電晶體T151p的源極終端及PMOS電晶體T152p的源極終端。PMOS電晶體T151p具有在閘極導體151下方的主動區結構80p中的通道區，並且PMOS電晶體T152p具有在閘極導體152下方的主動區結構80p中的通道區。終端導體137p為PMOS電晶體T156p的源極終端及PMOS電晶體T157p的源極終端。PMOS電晶體T156p具有在閘極導體156下方的主動區結構80p中的通道區，並且PMOS電晶體T157p具有在閘極導體157下方的主動區結構80p中的通道區。終端導體139為PMOS電晶體T158p的源極終端，PMOS電晶體T158p具有在閘極導體158下方的主動區結構80p中的通道區。
相較於終端導體132p、終端導體137p及終端導體139之每一者具有第一寬度W之替代實施方式，將終端導體132p、終端導體137p及終端導體139之每一者的寬度增加到第二寬度W+δ，減少在積體電路100中的訊號延遲。當終端導體(如終端導體132p、137p或139)的寬度增加時，相應電晶體(如電晶體T151p、T152p、T156p、T157p或T158p)的源極終端與電源軌42之間的電阻減小，並且相應電晶體(如電晶體T151p、T152p、T156p、T157p或T158p)的源極終端與訊號接地之間的電容增加。保持在恒定電壓的每一個電源軌或導體為訊號接地的節點。
在圖1中，終端導體132n、終端導體135n及終端導體137n之每一者為至少一個NMOS電晶體的源極終端。終端導體132n為NMOS電晶體T151n的源極終端及NMOS電晶體T152n的源極終端。NMOS電晶體T151n具有在閘極導體151下方的主動區結構80n中的通道區，並且NMOS電晶體T152n具有在閘極導體152下方的主動區結構80n中的通道區。終端導體135n為NMOS電晶體T154n的源極終端及NMOS電晶體T155n的源極終端。NMOS電晶體T154n具有在閘極導體154下方的主動區結構80n中的通道區，並且NMOS電晶體T155n具有在閘極導體155下方的主動區結構80n中的通道區。終端導體137n為NMOS電晶體T156n的源極終端及NMOS電晶體T157n的源極終端。NMOS電晶體T156n具有在閘極導體156下方的主動區結構80n中的通道區，並且NMOS電晶體T157n具有在閘極導體157下方的主動區結構80n中的通道區。
相較於終端導體132n、終端導體135n及終端導體137n之每一者具有第一寬度W之替代實施方式，將終端導體132n、終端導體135n及終端導體137n之每一者的寬度增加到第二寬度W+δ，減少在積體電路100中的訊號延遲。當終端導體(如終端導體132n、135n和137n)的寬度增加時，相應電晶體(如電晶體T151n、T152n、T154n、T155n、T156n或T157n)的源極終端與電源軌44之間的電阻減小，並且相應電晶體(如電晶體T151n、T152n、T154n、T155n、T156n或T157n)的源極終端與訊號接地之間的電容增加。
在一些實施例中，即使與主動區結構80p相交的一些終端導體具有第一寬度W，並且與主動區結構80p相交的一些終端導體具有第二寬度W+δ，但在相交於主動區結構80p之相鄰的終端導體之間的節距距離保持在相同的距離。類似地，即使與主動區結構80n相交的一些終端導體具有第一寬度W，並且與主動區結構80n相交的一些終端導體具有第二寬度W+δ，但在與主動區結構80n相交之相鄰的終端導體之間的節距距離保持在相同的距離。
圖2係根據一些實施例之在相鄰的終端導體之間具有相同節距距離的終端導體陣列200的佈局圖。終端導體陣列200包括終端導體231至239。終端導體231、終端導體233至235及終端導體237至239之每一者具有第一寬度W，終端導體232具有第二寬度W+δ，並且終端導體236具有第三寬度W-δ。圖2中任意一對相鄰的終端導體之間的節距距離是相同的距離W+S。舉例而言，雖然終端導體233及終端導體234之每一者都具有第一寬度W，但由於終端導體233和234的邊緣分開距離S，故終端導體233及端導體234之間的節距距離是距離W+S。雖然終端導體231及終端導體232相應具有第一寬度W及第二寬度W+δ，但由於終端導體231及終端導體232的邊緣分開距離S-δ/2(即S-1/2 δ)，故終端導體231及終端導體232之間的節距距離是距離W+S。雖然終端導體236及終端導體237相應具有第三寬度W-δ及第一寬度W，但因為終端導體236及終端導體237的邊緣分開距離S+δ/2(即S+1/2 δ)，故終端導體236及終端導體237之間的節距距離是距離W+S。
在一些實施例中，第二寬度W+δ比第一寬度W大至少20%。在一些實施例中，第二寬度W+δ比第一寬度W大至少10％。在一些實施例中，第一寬度W比第三寬度W-δ大至少20％。在一些實施例中，第一寬度W比第三寬度W-δ大至少10％。在一些實施例中，將第二寬度W+δ增加到不降低積體電路的製造產量的數值。當第二寬度W+δ增加時，具有第二寬度的給定終端導體與相鄰的閘極導體之一者之間的邊緣間隔減小，此可能增加在給定的終端導體與相鄰的閘極之間的意外短路的機率，進而降低製造產量。在一些實施例中，第三寬度W-δ減小到不降低積體電路的製造產量的數值。隨著第三寬度W-δ進一步的減小，給定的終端導體可能變得太窄，並且在給定的終端導體中形成意外斷線的機率可能會增加，此進而降低製造產量。
在一些實施例中，在積體電路中的一些終端導體的寬度被單獨調整，從而提升積體電路的性能。在一些實施例中，至少一個終端導體的寬度從預設寬度W增加，至少一個終端導體的寬度從預設寬度W減小，並且一些終端導體的寬度保持在預設寬度W。
圖3係根據一些實施例之積體電路中的電路單元300的佈局圖。圖3的佈局圖包括沿Y方向延伸的佈局圖案，用於定義閘極導體352和358，虛設閘極導體311和319，以及終端導體332、335p、335n、338p和338n。圖3的佈局圖亦包括沿X方向延伸的佈局圖案，用於定義主動區結構80p和80n，以及電源軌42和44(未繪示於圖3)。
在由圖3的佈局圖定義的積體電路中，閘極導體352與主動區結構80p相交於PMOS電晶體T352p的通道區，並且與主動區結構80n相交於NMOS電晶體T352n的通道區。閘極導體358與主動區結構80p相交於PMOS電晶體T358p的通道區，並且與主動區結構80n相交於NMOS電晶體T358n的通道區。在電路單元的垂直邊界處的虛設閘極導體311和319不被實現為PMOS或NMOS電晶體的閘極終端。
終端導體332與主動區結構80p相交於PMOS電晶體T352p的汲極區，並且與主動區結構80n相交於NMOS電晶體T352n的汲極區。終端導體335p與主動區結構80p相交於PMOS電晶體T352p和T358p的源極區。終端導體338p與主動區結構80p相交於PMOS電晶體T358p的汲極區。終端導體335n與主動區結構80n相交於NMOS電晶體T352n的源極區及NMOS電晶體T358n的汲極區。終端導體338n與主動區結構80n相交於NMOS電晶體T358n的源極區。
在圖3中，標記終端導體的寬度的數值及在閘極導體之間的間隔之數值。由於圖3的佈局設計係做為示例提供，並且佈局設計中的尺寸是按比例縮放的，故寬度和間隔的數值以任意單位(a.u.)提供。舉例而言，閘極導體352與閘極導體358之間的間隔以a.u.單位標記為0.045。當任意單位(a.u.)被選擇為1000奈米時，在閘極導體352與閘極導體358之間的間隔為45奈米。當任意單位(a.u.)被選擇為2000奈米時，在閘極導體352與閘極導體358之間的間隔為90奈米。當任意單位(a.u.)被選擇為500奈米時，在閘極導體352與閘極導體358之間的間隔為22.5奈米。
在圖3中，終端導體335p作用為PMOS電晶體T352p和T358p的源極終端，並且終端導體338n作用為NMOS電晶體T358n的源極終端。終端導體335p及終端導體338n之每一者的寬度被實現為0.024 a.u.，其大於圖3的電路單元中的任何其他終端導體的寬度。具體而言，終端導體332的寬度為0.016 a.u.，終端導體338p的寬度為0.020 a.u.，並且終端導體335n的寬度為0.018 a.u.。在一些實施例中，當增加作用為源極終端的終端導體之寬度並且減小作用為汲極終端的終端導體之寬度時，提升單元電路的速度性能。然而，在一些實施例中，終端導體335p或終端導體338n的寬度增加至不降低具有一或多個電路單元300的積體電路的製造產量的數值。當終端導體335p或終端導體338n的寬度增加時，在相鄰的閘極導體(如閘極導體352或閘極導體358)與終端導體335p或終端導體338n之間的邊緣間隔被減小，此可能增加在閘極導體與終端導體335p或終端導體338n之間的意外短路的機率，進而影響製造產量。相似地，在一些實施例中，終端導體332的寬度減小到不降低具有一或多個電路單元300的積體電路的製造產量之數值。當終端導體332的寬度減小並且變太窄時，在終端導體332中具有意外斷線的機率可能會增加，並因此影響製造產量。
圖4A係根據一些實施例之電路單元中的反向器閘400的佈局圖。圖4A的佈局圖包括沿Y方向延伸的佈局圖案，其用於定義閘極導體455，虛設閘極導體411p、411n、419p和419n，以及終端導體432、438p和438n。圖4A的佈局圖亦包括沿X方向延伸的佈局圖案，其用於定義主動區結構80p和80n，第一金屬層中的水平導線422、424和426，以及電源軌42和44。
在由圖4A的佈局圖定義的反向器閘400中，閘極導體455與主動區結構80p相交於PMOS電晶體T455p的通道區，並且與主動區結構80n相交於NMOS電晶體T455n的通道區。如藉由切割閘極佈局圖案491所定義的情況，用於反向器閘400的電路單元的第一垂直邊界處的虛設閘極導體411p及虛設閘極導體411n彼此分離。如藉由切割閘極佈局圖案499所定義的情況，用於反向器閘400的電路單元的第二垂直邊界處的虛設閘極導體419p及虛設閘極導體419n彼此分離。虛設閘極導體411p及虛設閘極導體419p之每一者通過相應的通孔連接器VG連接到電源軌42。虛設閘極導體411n及虛設閘極導體419n之每一者通過相應的通孔連接器VG連接到電源軌44。
終端導體432與主動區結構80p相交於PMOS電晶體T455p的汲極區，並且與主動區結構80n相交於NMOS電晶體T455n的汲極區。終端導體438p與主動區結構80p相交於PMOS電晶體T455p的源極區，並連接到電源軌42。在一些實施例中，終端導體438p通過通孔連接器連接到電源軌42。終端導體438n與主動區結構80n相交於NMOS電晶體T455n的源極區，並連接到電源軌44。在一些實施例中，終端導體438n通過通孔連接器連接到電源軌44。
水平導線424通過通孔連接器VG連接到閘極導體455，並且作用為反向器閘400的輸入訊號的引腳連接器。水平導線426通過通孔連接器VD連接到終端導體432，並且作用為反向器閘400的輸出訊號ZN的引腳連接器。
圖4B係根據一些實施例的圖4A所定義的剖面A-A'、B-B'和C-C'中的反向器閘400的橫截面圖。如圖4B所示，在剖面A-A'的橫截面圖中，主動區結構80p位在基材20上。閘極導體455與主動區結構80p相交於PMOS電晶體T455p的通道區。終端導體432及終端導體438p相應與主動區結構80p相交於PMOS電晶體T455p的汲極區及源極區。在一些實施例中，在主動區結構80p中的主動區(例如源極區、通道區或汲極區)藉由虛設閘極導體411下方的邊界隔離區i411p及虛設閘極導體419下方的邊界隔離區i419p與相鄰的單元中的主動區隔離。水平導線422位於覆蓋閘極導體455及終端導體432和438p的層間電介質上的第一金屬層中。
在如圖4B所示的剖面B-B'的橫截面圖中，閘極導體455及終端導體432由基材20支撐。水平導線424位於覆蓋閘極導體455及終端導體432的層間電介質上的第一金屬層中。水平導線424通過通孔連接器VG連接到閘極導體455。
在如圖4B所示的剖面C-C'的橫截面圖中，主動區結構80n在基材20上。閘極導體455與主動區結構80n相交於NMOS電晶體T455n的通道區。終端導體432及終端導體438n相應地與主動區結構80n相交於NMOS電晶體T455n的汲極區及源極區。在一些實施例中，主動區結構80n中的主動區(例如源極區、通道區或汲極區)通過虛設閘極導體411下方的邊界隔離區i411n及虛設閘極導體419下方的邊界隔離區i419n與相鄰單元中的主動區隔離。水平導線426位於覆蓋閘極導體455及終端導體432和438n的層間電介質上的第一金屬層中。水平導線426通過通孔連接器VD連接到終端導體432。
圖4C係根據一些實施例之圖4A所定義的剖面D-D'和E-E'中的反向器閘400的橫截面圖。如剖面D-D'的橫截面圖所示，電源軌42通過相應的通孔連接器VD與終端導體438p電性連接。如剖面E-E'的橫截面圖所示，電源軌44也通過相應的通孔連接器VD與終端導體438n電性連接。
在圖4C中，基於圖4A中的佈局設計，在剖面D-D'及剖面E-E'中沒有閘極導體455及終端導體432。在圖4A的佈局圖中，如切割閘極圖案4CPO[1]所定義的情況，沿正Y方向延伸的閘極導體455在到達剖面D-D'之前終止，而沿正Y方向延伸的終端導體432未到達剖面D-D'。此外，如切割閘極圖案4CPO[2]所定義的情況，沿負Y方向延伸的閘極導體455在到達剖面E-E'之前終止，而沿負Y方向延伸的終端導體432未到達剖面E-E'。
在圖4A至圖4C中，由於終端導體438p和438n為電晶體的源極終端，終端導體438p和438n的寬度被實施為大於終端導體432的寬度，從而改善反向器閘400的速度性能。在一個示例中，終端導體438p及終端導體438n之每一者的寬度為0.024微米，並且終端導體432的寬度比0.024微米小預定量(例如0.008微米)。
圖5A係根據一些實施例之電路單元中的反向器閘500的佈局圖。圖5A的佈局圖包括沿Y方向延伸的佈局圖案，其用於定義閘極導體552、554、556和558，虛設閘極導體511p、511n、519p和519n，以及終端導體532p、535p、538p、532n、535n、538n、534和536。圖5A的佈局亦包括沿X方向延伸的佈局圖案，其用於定義主動區結構80p和80n，第一金屬層中的水平導線522至526，以及電源軌42和44。
在由圖5A的佈局圖定義的反向器閘500中，閘極導體552、閘極導體554、閘極導體556及閘極導體558之每一者相應地與主動區結構80p相交於PMOS電晶體T552p、PMOS電晶體T554p、PMOS電晶體T556p及PMOS電晶體T558p之一者的通道區。閘極導體552、閘極導體554、閘極導體556及閘極導體558之每一者也相應地與主動區結構80n相交於NMOS電晶體T552n、NMOS電晶體T554n、NMOS電晶體T556n及NMOS電晶體T558n之一者的通道區。如藉由切割閘極佈局圖案591所定義的情況，用於反向器閘500的電路單元的第一垂直邊界處的虛設閘極導體511p及虛設閘極導體511n彼此分離。如切割閘極佈局圖案599所定義的情況，用於反向器閘500的電路單元的第二垂直邊界處的虛設閘極導體519p及虛設閘極導體519n彼此分離。虛設閘極導體511p及虛設閘極導體519p之每一者通過相應的通孔連接器VG連接到電源軌42。虛設閘極導體511n及虛設閘極導體519n中之每一個通過相應的通孔連接器VG連接到電源軌44。
終端導體532p、終端導體535p及終端導體538p之每一者相應地與主動區結構80p相交於PMOS電晶體T552p、PMOS電晶體T554p、PMOS電晶體T556p及PMOS電晶體T558p之至少一者的源極區。終端導體532p、終端導體535p及終端導體538p之每一者亦連接到電源軌42。終端導體532n、終端導體535n及終端導體538n之每一者相應地與主動區結構80n相交於NMOS電晶體T552n、NMOS電晶體T554n、NMOS電晶體T556n及NMOS電晶體T558n之至少一者的源極區。終端導體532n、終端導體535n及終端導體538n之每一者亦連接到電源軌44。終端導體534與主動區結構80p相交於PMOS電晶體T552p和T554p的汲極區，並且與主動區結構80n相交於NMOS電晶體T552n和T554n的汲極區。終端導體536與主動區結構80p相交於PMOS電晶體T556p和T558p的汲極區，並且與主動區結構80n相交於NMOS電晶體T556n和T558n的汲極區。
水平導線524通過相應的通孔連接器VG連接到閘極導體552、閘極導體554、閘極導體556及閘極導體558之每一者，並且作用為反向器閘500的輸入訊號的引腳連接器。水平導線526通過相應的通孔連接器VD連接到終端導體534及終端導體536之每一者，並且作用為反向器閘500的輸出訊號ZN的引腳連接器。反向器閘500包括四個PMOS電晶體T552p、T554p、T556p和T558p，以及四個NMOS電晶體T552n、T554n、T556n和T558n。四個PMOS電晶體及四個NMOS電晶體的閘極終端都連接在一起，以做為反向器閘500的輸入節點。四個PMOS電晶體及四個NMOS電晶體的汲極終端都連接在一起，以做為反向器閘500的輸出節點。
圖5B係根據一些實施例的圖5A所定義的剖面A-A'、B-B'和C-C'中的反向器閘500的橫截面圖。在如圖5B所示的剖面A-A'的橫截面圖中，主動區結構80p位在基材20上。閘極導體552、閘極導體554、閘極導體556及閘極導體558之每一者與主動區結構80p相交於PMOS電晶體T552p、PMOS電晶體T554p、PMOS電晶體T556p及PMOS電晶體T558p之一者的通道區。終端導體532p、終端導體534、終端導體535p、終端導體534及終端導體538p之每一者與主動區結構80p相交於PMOS電晶體T552p、PMOS電晶體T554p、PMOS電晶體T556p及PMOS電晶體T558p之至少一者的源極/汲極區。在一些實施例中，在主動區結構80p中的反向器閘500之主動區藉由虛設閘極導體511下方的邊界隔離區i511p及虛設閘極導體519下方的邊界隔離區i519p與相鄰的單元中的主動區隔離。水平導線522位於覆蓋閘極導體及終端導體的層間電介質上的第一金屬層中。
在如圖5B所示的剖面B-B'的橫截面圖中，閘極導體552、554、556和558，以及終端導體534和536由基材20支撐。水平導線524在覆蓋閘極導體552、554、556和558，以及終端導體534和536的層間電介質上的第一金屬層中。水平導線524通過通孔連接器VG連接到閘極導體552、閘極導體554、閘極導體556及閘極導體558之每一者。
在如圖5B所示的剖面C-C'的橫截面圖中，主動區結構80n位在基材20上。閘極導體552、閘極導體554、閘極導體556及閘極導體558之每一者與主動區結構80n相交於NMOS電晶體T552n、NMOS電晶體T554n、NMOS電晶體T556n及NMOS電晶體T558n之一者的通道區。終端導體532n、終端導體534、終端導體535n、終端導體534及終端導體538n之每一者與主動區結構80n相交於NMOS電晶體T552n、NMOS電晶體T554n、NMOS電晶體T556n及NMOS電晶體T558n之至少一者的源極/汲極區。在一些實施例中，在主動區結構80n中的反向器閘500之主動區藉由虛設閘極導體511下方的邊界隔離區i511n及虛設閘極導體519下方的邊界隔離區i519n與相鄰的單元中的主動區隔離。水平導線526位於覆蓋閘極導體及終端導體的層間電介質上的第一金屬層中。水平導線526通過通孔連接器VD連接到終端導體534及終端導體534之每一者。
圖5C係根據一些實施例之圖5A所定義的剖面D-D'和E-E'中的反向器閘500的橫截面圖。如剖面D-D'的橫截面圖所示，電源軌42通過相應的通孔連接器VD與終端導體532p、終端導體535p及終端導體538p之每一者電性連接。如剖面E-E'的橫截面圖所示，電源軌44通過相應的通孔連接器VD與終端導體532n、終端導體535n及終端導體538n之每一者電性連接。
在圖5C中，基於圖5A中的佈局設計，在剖面D-D'及剖面E-E'中沒有閘極導體552、554、556和558，以及終端導體534和536。在圖5A的佈局圖中，如切割閘極圖案5CPO[1]及切割閘極圖案5CPO[2]所定義的情況，沿Y方向延伸的閘極導體552、554和556在到達剖面D-D'或剖面E-E'之前終止，而沿Y方向延伸的終端導體534和536均未到達剖面D-D'或剖面E-E'。
在圖5A至圖5C中，由於終端導體532p、535p和538p為PMOS電晶體的源極終端，並且終端導體532n、535n和538n為NMOS電晶體的源極終端，故終端導體532p、535p和538p的寬度，以及終端導體532n、535n和538n的寬度被實現為大於終端導體534和536的寬度，從而提升反向器閘500的速度性能。
圖6係根據一些實施例之電路單元中的反及(NAND)閘600的佈局圖。圖6的佈局圖包括沿Y方向延伸的佈局圖案，其用於定義閘極導體652和658，虛設閘極導體611p、611n、619p和619n，以及終端導體632、635p、635n、638p和638n。圖6的佈局圖亦包括沿X方向延伸的佈局圖案，其用於定義主動區結構80p和80n(未繪示於圖6)，第一金屬層中的水平導線622至626，以及電源軌42和44(未繪示於圖6)。
在由圖6的佈局圖定義的積體電路中，閘極導體652與主動區結構80p相交於PMOS電晶體T652p的通道區，並與主動區結構80n相交於NMOS電晶體T652n的通道區。閘極導體658與主動區結構80p相交於PMOS電晶體T658p的通道區，並且與主動區結構80n相交於NMOS電晶體T658n的通道區。如切割閘極佈局圖案691所定義的情況，用於反及閘600的電路單元之第一垂直邊界處的虛設閘極導體611p及虛設閘極導體611n彼此分離。如切割閘極佈局圖案699所定義的情況，用於反及閘600的電路單元的第二垂直邊界處的虛設閘極導體619p及虛設閘極導體619n彼此分離。虛設閘極導體611p及虛設閘極導體619p之每一者通過相應的通孔連接器VG連接到電源軌42。虛設閘極導體611n及虛設閘極導體619n之每一者通過相應的通孔連接器VG連接到電源軌44。
終端導體632與主動區結構80p相交於PMOS電晶體T652p的汲極區，並且與主動區結構80n相交於NMOS電晶體T652n的汲極區。終端導體635p與主動區結構80p相交於PMOS電晶體T652p和T658p的源極區，並連接到電源軌42。在一些實施例中，終端導體635p通過通孔連接器連接到電源軌42。終端導體638p與主動區結構80p相交於PMOS電晶體T658p的汲極區。終端導體635n與主動區結構80n相交於NMOS電晶體T652n的源極區及NMOS電晶體T658n的汲極區。終端導體638n與主動區結構80n相交於NMOS電晶體T658n的源極區，並連接到電源軌44。在一些實施例中，終端導體638n通過通孔連接器連接到電源軌44。
水平導線625通過相應的通孔連接器VG連接到閘極導體652，並且作用為反及閘600的輸入訊號Al的引腳連接器。水平導線624通過相應的通孔連接器VG連接到閘極導體658，並且作用為反及閘600的輸入訊號A2的引腳連接器。水平導線622通過相應的通孔連接器VD連接到終端導體632及終端導體638之每一者，並且作用為反及閘600的輸出訊號ZN的引腳連接器。
反及閘600包括二個PMOS電晶體T652p和T658p，其具有在電源軌42與水平導線622之間並聯連接的源極/汲極終端。反及閘600包括兩個NMOS電晶體T652n和T658n，其具有在水平導線622和電源軌44之間串聯連接的源極/汲極終端。
在圖6中，由於終端導體635p為PMOS電晶體T652p和T658p的源極終端，並且終端導體638n為NMOS電晶體T658n的源極終端，故終端導體635p和638n的寬度被實現為大於終端導體632、635n和638p的寬度，藉此提升反及閘600的速度性能。
圖7係根據一些實施例之電路單元中的反及閘700的佈局圖。圖7的佈局圖包括沿Y方向延伸的佈局圖案，其用於定義閘極導體751至758，虛設閘極導體711p、711n、719p和719n，以及終端導體731p至739p和731n至739n。圖7的佈局圖更包括沿X方向延伸的佈局圖案，其用於定義主動區結構80p和80n，第一金屬層中的水平導線722至726，以及電源軌42和44。圖7的佈局圖亦包括沿Y方向延伸的佈局圖案，用於定義第二金屬層中的垂直導線772、774和776，第二金屬層通過一或多層的層間電介質與第一金屬層隔離。
在由圖7的佈局圖定義的反及閘700中，閘極導體751至閘極導體758之每一者相應地與主動區結構80p相交於PMOS電晶體T751p至PMOS電晶體T758p之一者的通道區，並且相應地與主動區結構80n相交在NMOS電晶體T751n至NMOS電晶體T758n之一者的通道區。如切割閘極佈局圖案791所定義的情況，用於反及閘700的電路單元的第一垂直邊界處的虛設閘極導體711p及虛設閘極導體711n彼此分離。如切割閘極佈局圖案799所定義的情況，用於反及閘700的電路單元的第二垂直邊界處的虛設閘極導體719p及虛設閘極導體719n彼此分離。虛設閘極導體711p及虛設閘極導體719p之每一者通過相應的通孔連接器VG連接到電源軌42。虛設閘極導體711n及虛設閘極導體719n之每一者通過相應的通孔連接器VG連接到電源軌44。
終端導體731p、733p、735p、737p和739p相應地與主動區結構80p相交於PMOS電晶體T751p、T752p至T753p、T754p至T755p、T756p至T757p和T758p的源極區。終端導體731p、733p、735p、737p和739p也連接到電源軌42。終端導體732p、734p、736p和738p相應地與主動區結構80p相交於PMOS電晶體T751p至T752p、T753p至T754p、T755p至T756p和T757p至T758p的汲極區。終端導體732p、終端導體734p、終端導體736p及終端導體738p之每一者亦通過相應的通孔連接器VD連接到水平導線722。
終端導體731n、735n和739n相應地與主動區結構80n相交於NMOS電晶體T751n、T754n至T755n和T758n的源極區。終端導體731n、735n和739n也連接到電源軌44。終端導體733n和737n相應地與主動區結構80p相交於NMOS電晶體T752n至T753n和T756n至T757n的汲極區。終端導體733n及終端導體737n之每一者也通過相應的通孔連接器VG連接到水平導線726。終端導體732n、734n、736n和738n相應地與主動區結構80n相交於NMOS電晶體T751n至T752n、T753n至T754n、T755n至T756n和T757n至T758n的源極/汲極區。
在圖7中，八個PMOS電晶體T751p至T758並聯連接(與源極/汲極終端)在電源軌42及水平導線722之間。八個NMOS電晶體被分組為四對NMOS電晶體。四對NMOS電晶體包括一對NMOS電晶體T751n至T752n，一對NMOS電晶體T753n至T754n，一對NMOS電晶體T755n至T756n，以及一對NMOS電晶體T757n至T758n。每一對NMOS電晶體中的兩個NMOS電晶體串聯連接(與源極/汲極終端)在水平導線726與電源軌44之間。當水平導線722及水平導線726之每一者通過相應的通孔連接器VIA0連接到垂直導線776，PMOS電晶體T751p至T758的汲極終端連接到NMOS電晶體T752n至T753n和T756n至T757n的汲極終端。
水平導線724通過相應的通孔連接器VG連接到閘極導體751、閘極導體754、閘極導體755及閘極導體758之每一者，並且作用為反及閘700的輸入訊號A2的引腳連接器。當垂直導線774通過通孔連接器VIA0連接到水平導線724時，垂直導線774配置以承載輸入訊號A2。水平導線725通過相應的通孔連接器VG連接到閘極導體752、閘極導體753、閘極導體756及閘極導體757之每一者，並且作用為反及閘700的輸入訊號A1的引腳連接器。當垂直導線772通過通孔連接器VIA0連接到水平導線725時，垂直導線772配置以承載輸入訊號A1。此外，由於垂直導線776通過通孔連接器VIA0連接到水平導線722及水平導線726之每一者，故垂直導線776配置以承載反及閘700的輸出訊號ZN。
在圖7中，由於終端導體731p、733p、735p、737p和739p為連接到電源軌42的PMOS電晶體的源極終端，並且終端導體731n、735n和739n為連接到電源軌44的NMOS電晶體的源極終端，故終端導體731p、733p、735p、737p和739p的寬度，以及終端導體731n、735n和739n的寬度被實施為大於電路單元中的其他終端導體的寬度，從而提升反及閘700的速度性能。
圖8係根據一些實施例的積體電路的製造方法800的流程圖。於圖8中繪示之製造方法800的操作之順序僅用於說明。製造方法800的操作能夠以不同於圖8所示的順序執行。理解的是，可在圖8中繪示的製造方法800之前、期間及/或之後執行附加的操作，並且其他一些製程在本文中僅簡要描述。
在製造方法800的操作810中，在基材上製造第一類型主動區結構及第二類型主動區結構。在圖4A至圖4B及圖5A至圖5B所示的示例性實施例中，在基材20上製造主動區結構80p及主動區結構80n。主動區結構80p及主動區結構80n之每一者沿X方向延伸。在操作810中，製造的主動區結構的示例包括鰭狀結構、奈米片結構及奈米線結構。
在製造方法800的操作820中，製造與第一類型主動區結構相交的第一閘極導體。在圖4A至圖4B所示的示例性實施例中，製造與主動區結構80p相交的閘極導體455。在圖5A至圖5B所示的示例性實施例中，製造與主動區結構80p相交的閘極導體552、554、556和558。
在製造方法800的操作830中，製造具有第一寬度的第一終端導體及具有第二寬度的第二終端導體。第一寬度比第二寬度大預定量。在圖4A至圖4B所示的示例性實施例中，製造與主動區結構80p相交的終端導體432和438p，並且終端導體438p的寬度大於終端導體432的寬度。終端導體432及終端導體438p之每一者與閘極導體455相鄰。在圖5A至圖5B所示的示例性實施例中，製造與主動區結構80p相交的終端導體532p、535p和538p，以及與主動區結構80p相交的終端導體534和536。終端導體532p、終端導體535p及終端導體538p之每一者的寬度大於終端導體534及終端導體536之任一者的寬度。
在製造方法800的操作840中，形成與第一終端導體電性接觸的第一通孔連接器。在圖4A及圖4C所示的示例性實施例中，與終端導體438p電性接觸的通孔連接器VD形成在電源軌42及終端導體438p之間的相交處。在圖5A及圖5C所示的示例性實施例中，與終端導體532p、535p和538p電性接觸的通孔連接器被製造在電源軌42及終端導體532p、535p和538p之間的相應相交處。
在製造方法800的操作850中，製造與第一終端導體相交的第一電源軌，並且第一電源軌通過第一通孔連接器電性連接到第一終端導體。在圖4A及圖4C所示的示例性實施例中，電源軌42與終端導體438p相交，並被製造，且電源軌42通過通孔連接器電性連接到終端導體438p。在圖5A及圖5C所示的示例性實施例中，電源軌42與終端導體532p、終端導體535p及終端導體538p之每一者相交，並被製造，且電源軌42通過相應的通孔連接器電性連接到終端導體532p、終端導體535p及終端導體538p之每一者。
圖9係根據一些實施例之電子設計自動化(EDA)系統900的方塊圖。
在一些實施例中，EDA系統900包括自動擺置和佈線(automatic placement and routing，APR)系統。根據一或多個實施例，本文描述的表示線路佈線排列之設計佈局圖的方法在如根據一些實施例且使用EDA系統900之情況下是可實現的。
在一些實施例中，EDA系統900是包括硬體處理器902及非暫時性電腦可讀存儲媒體904的通用電腦設備。與其他存儲媒體不同之處在於，存儲媒體904以電腦程式代碼906(即一組可執行指令)進行編碼(即存儲)。藉由硬體處理器902執行指令906代表(至少部分代表)EDA工具，EDA工具根據一或多個實施例(即下文中，所提及的過程及/或方法)實施本文描述的方法之一部分或全部。
處理器902透過匯流排908電耦合到電腦可讀存儲媒體904。處理器902亦藉由匯流排908電耦合到輸出/輸入介面(I/O介面)910。網路介面912也透過匯流排908電連接到處理器902。網路介面912連接到網路914，以使得處理器902及電腦可讀存儲媒體904能夠透過網路914連接到外部元件。處理器902配置以執行編碼在電腦可讀存儲媒體904中的電腦程式代碼906，以便使系統900可用於執行所述過程及/或方法的一部分或全部。在一或多個實施例中，處理器902為中央處理單元(CPU)、多處理器、分散式處理系統、專用積體電路(ASIC)及/或適合的處理單元。
在一或多個實施例中，電腦可讀存儲媒體904是電子的、磁性的、光學的、電磁的、紅外線的及/或半導體系統(或裝置或設備)。舉例而言，電腦可讀存儲媒體904包括半導體或固態記憶體、磁帶、可移動電腦軟碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、硬磁片及/或光碟。在使用光碟的一或多個實施例中，電腦可讀存儲媒體904包括光碟唯讀記憶體(CD-ROM)、光碟讀/寫(CD-R/W)及/或數位視訊光碟(DVD)。
在一或多個實施例中，存儲媒體904存儲電腦程式代碼906，此電腦程式代碼906配置以使系統900(其中此種執行(至少部分地)表示EDA工具)可用於執行所述過程及/或方法的一部分或全部。在一或多個實施例中，存儲媒體904亦存儲有助於執行所述過程及/或方法的一部分或全部的資訊。在一或多個實施例中，存儲媒體904存儲標準單元的資訊庫907，其包括如本文所揭露的標準單元。在一或多個實施例中，存儲媒體904存儲相應於本文揭露的一或多個佈局的一或多個佈局圖909。
EDA系統900包括I/O介面910耦合到外部電路。在一或多個實施例中，I/O介面910包括用於傳達資訊及命令到處理器902的鍵盤、小鍵盤、滑鼠、軌跡球、軌跡板、觸控式螢幕及/或游標方向鍵。
EDA系統900亦包括耦合到處理器902的網路介面912。網路介面912使系統900與一或多個其他電腦系統連接之網路914通訊。網路介面912包括如藍芽(BLUETOOTH)、WIFI、WIMAX、GPRS或WCDMA之無線網路介面，或者如ETHERNET、USB或IEEE-1364之有線網路介面。在一或多個實施例中，所述過程及/或方法的一部分或全部在兩個或多個系統900中實施。
系統900配置以通過I/O介面910接收資訊。通過I/O介面910接收的資訊包括標準單元的指令、資料、設計規則、資訊庫，及/或用於由處理器902處理的其他參數中之一或多者。資訊透過匯流排908傳送到處理器902。EDA系統900配置以通過I/O介面910接收與UI相關的資訊。資訊做為使用者介面(UI)942存儲在電腦可讀存儲媒體904中。
在一些實施例中，所述過程及/或方法的一部分或全部藉由處理器執行的獨立軟體應用來實現。在一些實施例中，所述過程及/或方法的一部分或全部藉由做為附加軟體應用的一部分的軟體應用來實現。在一些實施例中，所述過程及/或方法的一部分或全部被實現為軟體應用的外掛程式。在一些實施例中，所述過程及/或方法之至少一者被實現為做為EDA工具的一部分的軟體應用。在一些實施例中，所述過程及/或方法中的一部分或全部被實現為由EDA系統900使用的軟體應用。在一些實施例中，包括標準單元的佈局圖是使用諸如VIRTOOSO®之工具或其他適合的佈局產生工具生成的，VIRTOOSO®可從益華電腦股份有限公司(CADENCE DESIGN SYSTEMS公司)獲得。
在一些實施例中，過程被實現為存儲在非暫時性電腦可讀記錄媒體中之程式的功能。非暫時性電腦可讀記錄媒體的示例包括但不限於外部/可移動及/或內部/內置存儲裝置或存儲單元，舉例而言，如DVD之光碟、如硬碟之磁片、如ROM、RAM及存儲卡之半導體記憶體，以及相似物中的一或多者。
圖10系根據一些實施例之積體電路(IC)製造系統1000以及與其相關聯的IC製造流程的方塊圖。在一些實施例中，基於佈局圖，使用製造系統1000製造(A)一或多個半導體罩幕或(B)半導體積體電路的層之至少一個元件之至少一者。
在圖10中，IC製造系統1000包括在設計、開發及製造週期中彼此交互的實體，例如設計室1020、罩幕室1030及IC製造者(或IC製造商)(fab)1050及/或與製造IC裝置1060相關的服務。在系統1000中的實體通過通訊網路連接。在一些實施例中，通訊網路是單一網路。在一些實施例中，通訊網路是多種不同的網路，例如內聯網及互聯網。通訊網路包括有線及/或無線通訊通道。每一個實體與一或多個其他實體交互作用，並向一或多個其他實體提供服務，及/或從一或多個其他實體接收服務。在一些實施例中，設計室1020、罩幕室1030及IC fab 1050中之二或多者由單一間大公司擁有。在一些實施例中，設計室1020、罩幕室1030及IC fab 1050中之二或多者共存於共同設施中，並使用共同資源。
設計室(或設計團隊)1020生成IC設計佈局圖1022。IC設計佈局圖1022包括為IC裝置1060設計的多種幾何圖案。幾何圖案對應於金屬、氧化物或半導體層的圖案，其構成製造的IC裝置1060的多種元件。多種層組合形成多種IC特徵。舉例而言，IC設計佈局圖1022的一部分包括在半導體基材(如矽晶圓)中形成之多種IC特徵，以及設置在半導體基材上之各種材料層，其中IC特徵例如主動區、閘極、源極及汲極、層間互連的金屬線或通孔，以及用於接合焊盤的開口。設計室1020實施適當的設計程式，以形成IC設計佈局圖1022。設計程序包括邏輯設計、物理設計或佈局中的一或多種，以及佈線。IC設計佈局圖1022呈現在一或多個具有幾何圖案資訊的資料檔案中。舉例而言，IC設計佈局圖1022可用GDSII檔案格式或DFII檔案格式表示。
罩幕室1030包括資料準備1032及罩幕製造1044。罩幕室1030使用IC設計佈局圖1022製造一或多個罩幕1045，用於根據IC設計佈局圖1022製造IC裝置1060的多種層。罩幕室1030執行罩幕資料準備1032，其中IC設計佈局圖1022被轉換為代表性資料檔案(RDF)。罩幕資料準備1032提供RDF給罩幕製造1044。罩幕製造1044包括罩幕寫入器。罩幕寫入器轉換RDF成為基材[如罩幕(光罩)1045或半導體晶圓1053]上的圖像。藉由罩幕資料準備1032操縱設計佈局圖1022，以符合罩幕寫入器的特定特性及/或IC fab 1050的要求。在圖10中，罩幕資料準備1032及罩幕製造1044被繪示為單獨的元件。在一些實施例中，罩幕資料準備1032及罩幕製造1044可統稱為罩幕資料準備。
在一些實施例中，罩幕資料準備1032包括光學鄰近校正(OPC)，其利用光刻增強技術補償圖像誤差，例如可由衍射、干涉、其他過程效應及其相似者引起的誤差。OPC調整IC設計佈局圖1022。在一些實施例中，罩幕資料準備1032包括進一步的解析度增強技術(RET)，例如離軸照明、子解析度輔助特徵、相移罩幕、其他適合的技術、其相似者或其組合。在一些實施例中，亦使用反光刻技術(ILT)，且其將OPC視為反成像問題。
在一些實施例中，罩幕資料準備1032包括罩幕規則檢查器(MRC)，罩幕規則檢查器(MRC)利用一組包含某些幾何及/或連線性限制的罩幕創建規則檢查已經在OPC中處理的IC設計佈局圖1022，以確保足夠的裕量，進而解決半導體製造過程中的可變性及其相似問題。在一些實施例中，MRC修改IC設計佈局圖1022，以補償罩幕製造1044期間的限制，此可撤銷由OPC執行的修改之一部分，以滿足罩幕創建規則。
在一些實施例中，罩幕資料準備1032包括光刻程序檢查(LPC)，其模擬藉由IC fab 1050實施而製造IC裝置1060之處理。LPC基於IC設計佈局圖1022模擬處理，以創建模擬的製造裝置，例如IC裝置1060。LPC模擬中的處理參數可包括與IC製造週期的各種程序相關的參數、與用於製造IC的工具相關的參數及/或製造程序的其他方面。LPC考慮各種因素，例如空間成像對比度、焦距深度(DOF)、罩幕誤差增強因數(MEEF)、其他適合的因素、其相似因素或其組合。在一些實施例中，在藉由LPC創建模擬製造裝置之後，如果模擬的裝置之形狀不夠達成滿足設計的規則，則重複OPC及/或MRC，以進一步改進IC設計佈局圖1022。
應當理解，為了清楚之目的，以上描述已簡化罩幕資料準備1032。在一些實施例中，資料準備1032包括附加特徵，例如邏輯操作(LOP)，以根據製造規則修改IC設計佈局圖1022。此外，在資料準備1032之期間，應用於IC設計佈局圖1022的過程可利用各種不同的順序執行。
在罩幕資料準備1032之後，以及在罩幕製造1044之期間，基於修改的IC設計佈局圖1022製造罩幕1045或一組罩幕1045。在一些實施例中，罩幕製造1044包括基於IC設計佈局圖1022進行一或多個微影曝光。在一些實施例中，電子束(e-beam)或多個電子束的機制用於基於修改的IC設計佈局圖1022在罩幕(光罩幕或光罩)1045上形成圖案。罩幕1045可利用各種技術形成。在一些實施例中，罩幕1045利用二元技術形成。在一些實施例中，罩幕圖案包括不透明區及透明區。用於曝光已塗覆在晶圓上的影像敏感材料層(例如光阻劑)的輻射束[如紫外(UV)束]被不透明區阻擋，並透射穿過透明區。在一個示例中，罩幕1045的二元罩幕版本包括透明基材(如熔融石英)，以及塗覆在二元罩幕的不透明區中的不透明材料(如鉻)。在另一示例中，利用相轉移技術形成罩幕1045。在罩幕1045的相轉移罩幕(PSM)版本中，在相轉移罩幕上形成的圖案中之各種特徵，經配置以具有適當的相位差，以提高解析度及成像品質。在各種示例中，相轉移罩幕可為衰減的PSM或交替的PSM。由罩幕製造1044產生的罩幕用於多種製程中。舉例而言，此種罩幕用於離子注入製程中，以在半導體晶圓1053中形成各種摻雜區，且用於蝕刻製程中，以在半導體晶圓1053中形成各種蝕刻區，及/或用於其他適合的製程中。
IC fab 1050為IC製造企業，其包括一或多個製造設施，且用於製造各種不同的IC產品。在一些實施例中，IC fab 1050為半導體代工廠。舉例而言，可能有一個製造設施用於多個IC產品的前端製造[即生產線前端(FEOL)製造]，而第二製造設施可提供用於互連及封裝IC產品的後端製造[即生產線後端(BEOL)製造]，而第三製造設施可為代工企業提供其他服務。
IC fab 1050包括製造工具1052，製造工具1052配置以在半導體晶圓1053上執行各種製造操作，以使IC裝置1060根據罩幕(如罩幕1045)被製得。在各種實施例中，製造工具1052包括晶圓步進機、離子注入機、光阻劑塗覆機、處理腔室(如CVD腔室或LPCVD熔爐)、CMP系統、電漿蝕刻系統、晶圓清潔系統或能夠執行本文討論的一或多個適合的製造製程之其他製造設備中的一或多個製程。
IC fab 1050使用藉由罩幕室1030製造的罩幕1045，以製造IC裝置1060。因此，IC fab 1050至少間接地使用IC設計佈局圖1022，以製造IC裝置1060。在一些實施例中，藉由IC fab 1050使用罩幕1045形成IC裝置1060而製得半導體晶圓1053。在一些實施例中，IC製造包括至少間接地基於IC設計佈局圖1022執行一或多次微影曝光。半導體晶圓1053包括矽基材，或具有形成於其上的材料層之其他適當的基材。半導體晶圓1053進一步包括各種摻雜區、介電特徵、多級互連及其相似者中(在後續製造步驟中形成)之一或多者。
本揭露的一個態樣關於一種積體電路。積體電路包含沿第一方向延伸的第一電源軌及第二電源軌，以及沿第一方向延伸的第一類型主動區結構及第二類型主動區結構。積體電路更包含沿垂直於第一方向的第二方向延伸之第一終端導體，以及沿第二方向延伸之第二終端導體。第一終端導體與第一類型主動區結構及第一電源軌相交。第二終端導體與第一類型主動區結構相交，但不與第一電源軌相交。積體電路更包含在第一終端導體與第二終端導體之間沿第二方向延伸，並與第一類型主動區結構相交之第一閘極導體。第一閘極導體相鄰第一終端導體及第二終端導體。第一終端導體的第一寬度比第二終端導體的第二寬度大一預定量。
本揭露之另一態樣亦關於一種積體電路。積體電路包含沿第一方向延伸的電源軌，沿第一方向延伸的主動區結構，以及在主動區結構中之二邊界隔離區。積體電路亦包含與在二邊界隔離區之間的主動區結構相交的複數個終端導體。此些終端導體之每一者沿垂直於第一方向的第二方向延伸。此些終端導體之至少一者具有第一寬度，並且此些終端導體之至少一者具有第二寬度。第一寬度及第二寬度的比值大於或等於預定比值。積體電路更包含沿第二方向延伸的複數個閘極導體，以及複數個通孔連接器。通過通孔連接器之一者電性連接至電源軌之至少一個終端導體具有第一寬度。
本揭露之另一態樣關於一種積體電路之製造方法。製造方法包含製造第一類型主動區結構及第二類型主動區結構；製造與第一類型主動區結構相交的第一閘極導體；以及製造具有第一寬度的第一終端導體及具有第二寬度的第二終端導體。第一終端導體及第二終端導體之每一者相鄰於第一閘極導體，並且與第一類型主動區結構相交。第二寬度比第一寬度小預定量。製造方法亦包含形成與第三終端導體電性接觸之第二通孔連接器；以及製造與第三終端導體相交，並通過第二通孔連接器與第三終端導體電性連接的第二電源軌。
以上概述數個實施例的特徵，以使本揭露所屬技術領域中具有通常知識者可更好理解本揭露之態樣。本揭露所屬技術領域中具有通常知識者應理解的是，他們可容易地使用本揭露做為設計或修改其他製程及結構，以實現本文所介紹的實施例之相同目的及/或實現本文介紹的實施例的相同優點之基礎。本揭露所屬技術領域中具有通常知識者亦應認知的是，此類等效構造不脫離本揭露的精神及範圍，並且他們可在不脫離本揭露之精神及範圍的情況下對本文進行各種改變、代替及變更。
100:積體電路 131p,131n,132p,132n,133,134,135n,135p,136,137p,137n,138,139,231,232,233,234,235,236,237,238,239,332,335p,335n,338p,338n,432,438p,438n,532p,532n,534,535p,535n,538p,538n,536,632,635p,635n,638p,638n,731p,731n,732p,732n,733p,733n,734p,734n,735p,735n,736p,736n,737p,737n,738p,738n,739p,739n:終端導體 151,152,153,154,155,156,157,158,352,358,455,552,554,556,558,652,658,751,752,753,754,755,756,757,758:閘極導體 20:基材 200:終端導體陣列 300:電路單元 311,319,411,411p,411n,419,419p,419n,511p,511n,519p,519n,611p,611n,619p,619n,711p,711n,719p,719n:虛設閘極導體 400,500:反向器閘 422,423,424,425,426,522,523,524,525,526,622,623,624,625,626,722,723,724,725,726:水平導線 42,44:電源軌 600,700:反及閘 772,774,776:垂直導線 4CPO[1],4CPO[2],5CPO[1],5CPO[2]:切割閘極圖案 i411p,i411n,i419p,i419n,i511p,i511n,i519p,i519n:邊界隔離區 80p,80n:主動區結構 T151p,T151n,T152p,T152n,T154n,T155n,T156p,T156n,T157p,T157n,T158p,T352p,T352n,T358p,T358n,T455p,T455n,T552p,T552n,T554p,T554n,T556p,T556n,T558p,T558n,T652p,T652n,T658p,T658n,T751p,T751n,T752p,T752n,T753p,T753n,T754p,T754n,T755p,T755n,T756p,T756n,T757p,T757n,T758p,T758n:電晶體 491,499,591,599,691,699,791,799:切割閘極佈局圖案 VD:通孔連接器 VDD,VSS:供應電壓 VG,VIA0:通孔連接器 ZN:輸出訊號 A1,A2:輸入訊號 W,W+δ,W-δ:寬度 W+S,S,S-1/2δ,S+1/2δ:距離 800:製造方法 810,820,830,840,850:操作 900:系統 902:處理器 904:存儲媒體 906:指令,電腦程式代碼 907:資訊庫 908:匯流排 909:佈局圖 910:輸出/輸入介面 912:網路介面 914:網路 942:使用者介面 1000:系統 1020:設計室 1022:IC設計佈局圖 1030:罩幕室 1032:資料準備 1044:罩幕製造 1045:罩幕 1050:製造者 1052:製造工具 1053:晶圓 1060:IC裝置
當結合圖式閱讀時，從以下的具體描述最佳理解本揭露的各種態樣。注意的是，根據業界的標準規範，各種特徵非按比例繪製。事實上，為了清楚討論，各種特徵的尺寸可被任意增大或減小。 圖1係根據一些實施例之積體電路的佈局圖。 圖2係根據一些實施例之在相鄰的終端導體之間具有相同節距距離的終端導體陣列的佈局圖。 圖3係根據一些實施例之積體電路中的電路單元的佈局圖。 圖4A係根據一些實施例之電路單元中的反向器閘的佈局圖。 圖4B至圖4C係根據一些實施例之圖4A指定的剖面中的反向器閘的橫截面圖。 圖5A係根據一些實施例之電路單元中的反向器閘的佈局圖。 圖5B至圖5C係根據一些實施例之圖5A指定的剖面中的反向器閘的橫截面圖。 圖6係根據一些實施例之電路單元中的反及(NAND)閘的佈局圖。 圖7係根據一些實施例之電路單元中的反及(NAND)閘的佈局圖。 圖8係根據一些實施例之積體電路的製造方法800的流程圖。 圖9係根據一些實施例之電子設計自動化(EDA)系統的方塊圖。 圖10係根據一些實施例之積體電路(IC)製造系統及與其關聯的IC製造流程的方塊圖。
100:積體電路
131p,131n,132p,132n,133,134,135p,135n,136,137p,137n,138,139:終端導體
151,152,153,154,155,156,157,158:閘極導體
T151p,T151n,T152n,T152p,T154n,T155n,T156p,T156n,T157p,T157n,T158p:電晶體
42,44:電源軌
80p,80n:主動區結構
VDD,VSS:供應電壓
VD:通孔連接器
W+δ:寬度

Claims (20)

  1. 一種積體電路，包含： 一第一電源軌及一第二電源軌，其中該第一電源軌及該第二電源軌沿一第一方向延伸； 一第一類型主動區結構及第二類型主動區結構，其中該第一類型主動區結構及該第二類型主動區結構沿該第一方向延伸； 一第一終端導體，沿垂直於該第一方向的一第二方向延伸，其中該第一終端導體與該第一類型主動區結構及該第一電源軌相交； 一第二終端導體，沿該第二方向延伸，其中該第二終端導體與該第一類型主動區結構相交，但不與該第一電源軌相交；以及 一第一閘極導體，在該第一終端導體與該第二終端導體之間沿該第二方向延伸，且與該第一類型主動區結構相交，其中該第一閘極導體相鄰於該第一終端導體及該第二終端導體；並且 其中該第一終端導體的一第一寬度比該第二終端導體的一第二寬度大一預定量。
  2. 如請求項1所述之積體電路，更包含一通孔連接器，其中該通孔連接器在該第一終端導體與該第一電源軌之間的一交會處將該第一終端導體連接至該第一電源軌。
  3. 如請求項1所述之積體電路，更包含一第三終端導體，其中該第三終端導體沿該第二方向延伸，該第三終端導體與該第二類型主動區結構及該第二電源軌相交，並且該第三終端導體的一第三寬度等於該第一寬度。
  4. 如請求項3所述之積體電路，其中該第三終端導體沿該第二方向對齊於該第一終端導體。
  5. 如請求項3所述之積體電路，更包含一通孔連接器，其中該通孔連接器在該第三終端導體與該第一電源軌之間的一交會處將該第三終端導體連接至該第一電源軌。
  6. 如請求項3所述之積體電路，更包含一第二閘極導體，其中該第二閘極導體沿該第二方向延伸，並與該第二類型主動區結構相交，且該第二閘極導體相鄰於該第三終端導體。
  7. 如請求項3所述之積體電路，更包含一第二閘極導體，其中該第二閘極導體沿該第二方向延伸，並與該第二類型主動區結構相交，且該第二閘極導體相鄰於該第三終端導體。
  8. 如請求項1所述之積體電路，更包含一第四終端導體，其中該第四終端導體沿該第二方向延伸，並與該第二類型主動區結構相交，但不與該第二電源軌相交，且該第四終端導體的一第四寬度等於該第二寬度。
  9. 如請求項8所述之積體電路，其中該第四終端導體沿該第二方向對齊於該第二終端導體。
  10. 如請求項1所述之積體電路，其中該第一寬度比該第二寬度大至少20%。
  11. 如請求項1所述之積體電路，其中該第一寬度比該第二寬度大至少10%。
  12. 一種積體電路，包含： 一電源軌，其中該電源軌沿一第一方向延伸； 一主動區結構，其中該主動區結構沿該第一方向延伸； 二邊界隔離區，其中該二邊界隔離區位於該主動區結構內； 複數個終端導體，其中該些終端導體與該主動區結構相交在該二邊界隔離區之間，該些終端導體之每一者沿垂直於該第一方向之一第二方向延伸，該些終端導體之至少一者具有一第一寬度，該些終端導體之至少一者具有第二寬度，且該第一寬度與該第二寬度之一比值大於或等於一預定比值； 複數個閘極導體，其中該些閘極導體沿該第二方向延伸；以及 複數個通孔連接器，其中該些終端導體之至少一者通過該些通孔連接器之一者與該電源軌電性連接，且該些終端導體之該至少一者具有該第一寬度。
  13. 如請求項12所述之積體電路，其中該些閘極導體之至少一者相鄰於具有該第一寬度之一第一終端導體及具有該第二寬度之一第二終端導體。
  14. 如請求項12所述之積體電路，其中該二邊界隔離區位於一電路單元的複數個垂直邊界。
  15. 如請求項12所述之積體電路，其中該第一寬度與該第二寬度之一比值至少為1.20。
  16. 如請求項12所述之積體電路，其中該第一寬度與該第二寬度之一比值至少為1.10。
  17. 一種積體電路之製造方法，包含： 製造一第一類型主動區結構及一第二類型主動區結構； 製造一第一閘極導體，其中該第一閘極導體與該第一類型主動區結構相交； 製造具有一第一寬度之一第一終端導體及具有一第二寬度的一第二終端導體，其中該第一終端導體及該第二終端導體之每一者相鄰於該第一閘極導體，並與該第一類型主動區結構相交，且該第二寬度比該第一寬度小一預定量； 形成一第一通孔連接器，其中該第一通孔連接器電性接觸該第一終端導體；以及 製造一第一電源軌，其中該第一電源軌與該第一終端導體相交，並通過該第一通孔連接器電性連接該第一終端導體。
  18. 如請求項17所述之積體電路之製造方法，更包含： 製造一第二閘極導體，其中該第二閘極導體與該第二類型主動區結構相交； 製造一第三終端導體，其中該第三終端導體與該第二類型主動區結構相交，且具有該第一寬度之該第三終端導體相鄰於該第二閘極導體； 形成一第二通孔連接器，其中該第二通孔連接器電性接觸該第三終端導體；以及 製造一第二電源軌，其中該第二電源軌與該第三終端導體相交，並通過該第二通孔連接器電性連接該第三終端導體。
  19. 如請求項17所述之積體電路之製造方法，其中該第一寬度及該第二寬度之一比值至少為1.20。
  20. 如請求項17所述之積體電路之製造方法，其中該第一寬度及該第二寬度之一比值至少為1.10。
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