KR20200133092A - 반도체 소자 - Google Patents

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KR20200133092A
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KR
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dopant
etch stop
insulating layer
layer
semiconductor device
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KR1020190057543A
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유이치로 사사키
임성근
강필규
김원홍
오승하
하용호
현상진
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삼성전자주식회사
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Abstract

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는, 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖는 반도체 막; 상기 제1 면 상의 활성 패턴, 상기 활성 패턴은 소스/드레인 영역을 포함하고; 상기 소스/드레인 영역과 전기적으로 연결된 파워 레일; 및 상기 제2 면 상에 제공되고, 상기 파워 레일과 전기적으로 연결된 파워 전송 네트워크를 포함한다. 상기 반도체 막은 식각 정지 도판트를 포함하고, 상기 식각 정지 도판트는, 상기 제2 면에서 최대 농도를 갖는다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, 집적도 및 신뢰성이 향상된 반도체 소자를 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖는 반도체 막; 상기 제1 면 상의 활성 패턴, 상기 활성 패턴은 소스/드레인 영역을 포함하고; 상기 소스/드레인 영역과 전기적으로 연결된 파워 레일; 및 상기 제2 면 상에 제공되고, 상기 파워 레일과 전기적으로 연결된 파워 전송 네트워크를 포함할 수 있다. 상기 반도체 막은 식각 정지 도판트를 포함하고, 상기 식각 정지 도판트는, 상기 제2 면에서 최대 농도를 가질 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖는 반도체 막; 상기 제1 면 상의 트랜지스터; 상기 트랜지스터 상의 상부 절연막; 상기 상부 절연막 내에 제공되는 상부 배선; 상기 제2 면 상의 하부 절연막; 및 상기 하부 절연막 내에 제공되는 하부 배선을 포함할 수 있다. 상기 반도체 막은 식각 정지 도판트를 포함하고, 상기 식각 정지 도판트의 농도는, 상기 제2 면에서 상기 제1 면으로 갈수록 감소할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖는 반도체 막; 상기 제1 면 상의 트랜지스터; 상기 제2 면 상의 하부 절연막; 및 상기 하부 절연막 내에 제공되는 하부 배선을 포함할 수 있다. 상기 반도체 막은 식각 정지 도판트를 포함하고, 상기 식각 정지 도판트의 농도는, 상기 제1 면에서 상기 제2 면으로 갈수록 증가하고, 상기 제2 면에서 최대값을 가지며, 상기 하부 절연막에서 급격하게 감소할 수 있다.
본 발명에 따른 반도체 소자는, 반도체 막의 제2 면 상에 파워 전송 네트워크가 안정적으로 형성될 수 있다. 결과적으로, 반도체 소자의 신뢰성 및 집적도가 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2c는 각각 도 1의 I-I'선, II-II'선 및 III-III'선에 따른 단면도들이다.
도 3은 도 2a의 반도체 막의 깊이에 따른 불순물의 농도를 개략적으로 나타낸 그래프이다.
도 4a 내지 도 4j는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 것으로, 도 1의 II-II'선에 따른 단면도들이다.
도 5는 도 4c의 반도체 막의 깊이에 따른 불순물의 농도를 개략적으로 나타낸 그래프이다.
도 6은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 7a 및 도 7b는 각각 도 6의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2c는 각각 도 1의 I-I'선, II-II'선 및 III-III'선에 따른 단면도들이다. 도 3은 도 2a의 반도체 막의 깊이에 따른 불순물의 농도를 개략적으로 나타낸 그래프이다.
도 1 및 도 2a 내지 도 2c를 참조하면, 반도체 막(SL)이 제공될 수 있다. 반도체 막(SL)은 제1 면(SLa) 및 제1 면(SLa)에 대향하는 제2 면(SLb)을 가질 수 있다. 반도체 막(SL)은 제1 활성 영역들(PR) 및 제2 활성 영역들(NR)을 포함할 수 있다. 일 예로, 반도체 막(SL)은 실리콘, 게르마늄 또는 이들의 조합을 포함할 수 있다.
반도체 막(SL)의 제1 면(SLa) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 제1 활성 영역들(PR) 및 제2 활성 영역들(NR)을 정의할 수 있다. 일 예로, 제1 활성 영역(PR)은 PMOSFET 영역일 수 있고, 제2 활성 영역(NR)은 NMOSFET 영역일 수 있다. 제1 및 제2 활성 영역들(PR, NR) 각각은 반도체 막(SL)의 제1 면(SLa)에 형성된 제2 트렌치(TR2)에 의해 정의될 수 있고, 소자 분리막(ST)이 제2 트렌치(TR2)를 채울 수 있다. 일 예로, 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다.
제1 및 제2 활성 영역들(PR, NR)은 제1 방향(D1)으로 배열될 수 있다. 일 예로, 제1 활성 영역(PR) 및 제2 활성 영역(NR)은 소자 분리막(ST)을 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다.
서로 인접하는 한 쌍의 제1 활성 영역들(PR) 사이의 제2 트렌치(TR2) 내에 제1 파워 레일(POR1)이 제공될 수 있다. 서로 인접하는 한 쌍의 제2 활성 영역들(NR) 사이의 제2 트렌치(TR2) 내에 제2 파워 레일(POR2)이 제공될 수 있다. 제1 및 제2 파워 레일들(POR1, POR2)은 소자 분리막(ST)에 묻혀있을 수 있다. 제1 및 제2 파워 레일들(POR1, POR2)은 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다.
반도체 막(SL)의 제2 면(SLb)으로부터 제1 면(SLa)을 향하여 연장되는 관통 비아들(TVI)이 제공될 수 있다. 관통 비아들(TVI)은 반도체 막(SL)을 부분적으로 관통할 수 있다. 다시 말하면, 관통 비아(TVI)의 상면은 제1 면(SLa)보다 낮을 수 있다. 관통 비아(TVI)의 바닥면은 제2 면(SLb)과 공면을 이룰 수 있다. 관통 비아들(TVI)은 제1 및 제2 파워 레일들(POR1, POR2)과 각각 연결될 수 있다.
각각의 제1 활성 영역들(PR) 상에 제2 방향(D2)으로 연장되는 복수의 제1 활성 패턴들(FN1)이 제공될 수 있다. 각각의 제2 활성 영역들(NR) 상에 제2 방향(D2)으로 연장되는 복수의 제2 활성 패턴들(FN2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2)은 수직하게 돌출된 반도체 막(SL)의 부분들일 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2)은 제1 면(SLa)으로부터 수직하게 돌출될 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2)은 제1 방향(D1)을 따라 배열될 수 있다.
일 예로, 제1 활성 영역(PR) 상에서 세 개의 제1 활성 패턴들(FN1)이 제2 방향(D2)을 따라 나란히 연장될 수 있다. 일 예로, 제2 활성 영역(NR) 상에서 세 개의 제2 활성 패턴들(FN2)이 제2 방향(D2)을 따라 나란히 연장될 수 있다. 그러나, 제1 활성 영역(PR) 상의 제1 활성 패턴들(FN1)의 개수와 형태 및 제2 활성 영역(NR) 상의 제2 활성 패턴들(FN2)의 개수와 형태는 예시적인 것이며, 도시된 형태에 제한되지 않는다.
제1 방향(D1)으로 서로 인접하는 한 쌍의 활성 패턴들(FN1, FN2) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 소자 분리막(ST)은 제1 트렌치들(TR1)을 더 채울 수 있다.
제1 및 제2 활성 패턴들(FN1, FN2)의 상부들은 소자 분리막(ST)의 상면보다 더 높이 위치할 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2)의 상부들은 소자 분리막(ST)에 비해 수직하게 돌출될 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2) 각각의 상부는 소자 분리막(ST)으로부터 돌출된 핀(fin) 형태를 가질 수 있다.
제1 활성 패턴들(FN1) 각각의 상부는 제1 채널 영역들(CH1) 및 제1 소스/드레인 영역들(SD1)을 포함할 수 있다. 제1 소스/드레인 영역들(SD1)은 p형의 불순물 영역들일 수 있다. 제1 채널 영역들(CH1) 각각은, 한 쌍의 제1 소스/드레인 영역들(SD1) 사이에 개재될 수 있다. 제2 활성 패턴들(FN2)의 각각의 상부는 제2 채널 영역들(CH2) 및 제2 소스/드레인 영역들(SD2)을 포함할 수 있다. 제2 소스/드레인 영역들(SD2)은 n형의 불순물 영역들일 수 있다. 제2 채널 영역들(CH2) 각각은 한 쌍의 제2 소스/드레인 영역들(SD2) 사이에 개재될 수 있다.
제1 및 제2 소스/드레인 영역들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 제1 및 제2 소스/드레인 영역들(SD1, SD2)의 상면들은 제1 및 제2 채널 영역들(CH1, CH2)의 상면들보다 더 높을 수 있다.
일 예로, 제1 소스/드레인 영역들(SD1)은 반도체 막(SL)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 이로써, 제1 소스/드레인 영역들(SD1)은 제1 채널 영역들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제2 소스/드레인 영역들(SD2)은 반도체 막(SL)의 반도체 원소와 동일한 반도체 원소를 포함할 수 있다. 예를 들어, 제1 소스/드레인 영역들(SD1)은 실리콘-게르마늄을 포함할 수 있고, 제2 소스/드레인 영역들(SD2)은 실리콘을 포함할 수 있다.
제1 방향(D1)으로의 단면에서, 제1 소스/드레인 영역들(SD1) 각각의 단면 형태는 제2 소스/드레인 영역들(SD2) 각각의 단면 형태와 다를 수 있다 (도 2b 참조).
제1 및 제2 활성 패턴들(FN1, FN2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)으로 서로 이격될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 영역들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 영역들(CH1, CH2) 각각의 상면 및 양 측벽들 상에 제공될 수 있다 (도 2c 참조). 일 예로, 게이트 전극들(GE)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 게이트 캐핑막(CP)의 상면과 공면을 이룰 수 있다. 일 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
각각의 게이트 전극들(GE)과 제1 및 제2 채널 영역들(CH1, CH2) 사이에 게이트 유전막(GI)이 개재될 수 있다. 게이트 유전막(GI)은 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다. 게이트 유전막(GI)은 제1 및 제2 채널 영역들(CH1, CH2) 각각의 상면 및 양 측벽들을 덮을 수 있다. 게이트 유전막(GI)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑막(CP)이 제공될 수 있다. 게이트 캐핑막(CP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑막(CP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑막(CP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
반도체 막(SL)의 제1 면(SLa) 상에 순차적으로 적층된 제1 상부 절연막(UIL1), 제2 상부 절연막(UIL2), 제3 상부 절연막(UIL3) 및 제4 상부 절연막(UIL4)이 제공될 수 있다. 제1 내지 제4 상부 절연막들(UIL1-UIL4) 각각은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다. 제1 상부 절연막(UIL1)은 제1 및 제2 활성 패턴들(FN1, FN2)을 덮을 수 있다.
한 쌍의 게이트 전극들(GE) 사이에, 제1 및 제2 상부 절연막들(UIL1, UIL2)을 관통하여 제1 및 제2 소스/드레인 영역들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 활성 콘택들(AC)은 제1 방향(D1)으로 연장되는 바(bar) 형태를 가질 수 있다. 일 예로, 활성 콘택(AC)은 복수개의 제1 소스/드레인 영역들(SD1) 또는 복수개의 제2 소스/드레인 영역들(SD2)과 연결될 수 있다.
적어도 하나의 활성 콘택(AC)은 제1 파워 레일(POR1) 또는 제2 파워 레일(POR2)과 전기적으로 연결될 수 있다. 상기 적어도 하나의 활성 콘택(AC)은, 몸체부(BP) 및 연장부(EP)를 포함할 수 있다.
몸체부(BP)는 제1 소스/드레인 영역들(SD1) 또는 제2 소스/드레인 영역들(SD2) 상에 제공되어, 이들과 전기적으로 연결될 수 있다. 연장부(EP)의 적어도 일부는, 제1 파워 레일(POR1) 또는 제2 파워 레일(POR2)과 수직적으로 중첩될 수 있다. 연장부(EP)는 몸체부(BP)로부터 제1 파워 레일(POR1) 또는 제2 파워 레일(POR2)을 향하여 수직하게 연장될 수 있다. 이로써, 연장부(EP)가 제1 파워 레일(POR1) 또는 제2 파워 레일(POR2)과 접촉할 수 있다. 연장부(EP)의 하부는 소자 분리막(ST)의 상부를 관통하여 제1 파워 레일(POR1) 또는 제2 파워 레일(POR2)과 연결될 수 있다.
후술하는 바와 같이, 제1 및 제2 파워 레일들(POR1, POR2)에 각각 전원 전압(VDD) 및 접지 전압(VSS)이 인가될 수 있다. 활성 콘택(AC)의 연장부(EP) 및 몸체부(BP)를 통해 제1 소스/드레인 영역들(SD1)에 전원 전압(VDD)이 인가될 수 있다. 활성 콘택(AC)의 연장부(EP) 및 몸체부(BP)를 통해 제2 소스/드레인 영역들(SD2)에 접지 전압(VSS)이 인가될 수 있다.
적어도 하나의 게이트 전극(GE) 상에, 제2 상부 절연막(UIL2) 및 게이트 캐핑막(CP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 제공될 수 있다. 평면적 관점에서, 게이트 콘택(GC)은 제1 활성 영역(PR) 및 제2 활성 영역(NR) 사이에 배치될 수 있다. 게이트 콘택(GC)은 제1 활성 영역(PR) 및 제2 활성 영역(NR) 사이의 제2 트렌치(TR2)를 채우는 소자 분리막(ST)과 수직적으로 중첩될 수 있다.
활성 콘택들(AC) 및 게이트 콘택(GC)은 서로 동일한 도전 물질을 포함할 수 있다. 활성 콘택들(AC) 및 게이트 콘택(GC)은 금속 물질, 예를 들어 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나를 포함할 수 있다.
제3 상부 절연막(UIL3) 내에 제1 상부 배선들(UML1)이 제공될 수 있고, 제4 상부 절연막(UIL4) 내에 제2 상부 배선들(UML2)이 제공될 수 있다. 제1 및 제2 상부 배선들(UML1, UML2) 각각의 아래에 상부 비아(UVI)가 제공될 수 있다.
일 예로, 제1 상부 배선들(UML1) 및 상부 비아들(UVI)은 제1 금속 층을 구성할 수 있다. 제2 상부 배선들(UML2) 및 상부 비아들(UVI)은 제2 금속 층을 구성할 수 있다. 도시되진 않았지만, 제2 금속 층 상에 복수개의 금속층들이 추가적으로 적층될 수 있다.
반도체 막(SL)의 제2 면(SLb) 상에 파워 전송 네트워크(power delivery network, PON)가 제공될 수 있다. 파워 전송 네트워크(PON)는, 반도체 막(SL)의 제2 면(SLb) 상에 순차적으로 적층된 제1 하부 절연막(LIL1) 및 제2 하부 절연막(LIL2)을 포함할 수 있다.
파워 전송 네트워크(PON)는 제1 하부 배선들(LML1) 및 제2 하부 배선들(LML2)을 더 포함할 수 있다. 제1 하부 절연막(LIL1) 내에 제1 하부 배선들(LML1)이 제공될 수 있고, 제2 하부 절연막(LIL2) 내에 제2 하부 배선들(LML2)이 제공될 수 있다. 제1 및 제2 하부 배선들(LML1, LML2) 각각의 위에 하부 비아(LVI)가 제공될 수 있다.
적어도 하나의 제1 하부 배선들(LML1)은 하부 비아(LVI)를 통해 관통 비아(TVI)와 전기적으로 연결될 수 있다. 다시 말하면, 제1 및 제2 파워 레일들(POR1, POR2)은 제1 하부 배선들(LML1)과 전기적으로 연결될 수 있다. 제1 및 제2 하부 배선들(LML1, LML2)은, 제1 및 제2 파워 레일들(POR1, POR2)에 각각 전원 전압(VDD) 및 접지 전압(VSS)을 인가하기 위한 배선 네트워크를 구성할 수 있다. 도시되진 않았지만, 제1 및 제2 하부 배선들(LML1, LML2) 상에 복수개의 배선 층들이 추가적으로 제공될 수 있다.
도 3을 참조하여, 반도체 막(SL)의 깊이에 따른 불순물의 농도 프로파일을 보다 자세히 설명한다. 반도체 막(SL)은 다양한 불순물들을 포함할 수 있다. 대표적으로, 반도체 막(SL)은 웰 도판트(WD), 식각 정지 도판트(ESD) 및 카운터 도판트(CD)를 포함할 수 있다.
먼저 웰 도판트(WD)의 경우, 반도체 막(SL) 내에 웰을 형성하기 위한 불순물일 수 있다. 웰 도판트(WD)는 인(P), 비소(As) 또는 이들의 조합을 포함할 수 있다. 웰 도판트(WD)는 반도체 막(SL)의 제1 면(SLa)에서 제2 면(SLb)으로 갈수록 그 농도가 점차 증가했다가 다시 감소할 수 있다. 다시 말하면, 웰 도판트(WD)는 반도체 막(SL)의 중간 지점에서 가장 높은 농도를 가질 수 있다. 제1 하부 절연막(LIL1)에서 웰 도판트(WD)의 농도는 검출되지 않을 정도로 급격히 감소할 수 있다. 다시 말하면, 제1 하부 절연막(LIL1)에서 웰 도판트(WD)는 실질적으로 존재하지 않을 수 있다. 웰 도판트(WD)의 최대 농도는, 1E18/cm3 내지 1E19/cm3일 수 있다.
식각 정지 도판트(ESD)는, 본 실시예들에 따른 반도체 막(SL)의 제조 공정에서 이용되는 식각 정지 영역을 형성하기 위한 불순물일 수 있다. 식각 정지 도판트(ESD)는 보론(B), 탄소(C) 또는 이들의 조합을 포함할 수 있다. 식각 정지 도판트(ESD)는 제1 면(SLa)에서 제2 면(SLb)으로 갈수록 그 농도가 증가할 수 있다. 식각 정지 도판트(ESD)는 제2 면(SLb)에서 가장 높은 농도(즉, 최대 농도)를 가질 수 있다. 제1 하부 절연막(LIL1)에서 식각 정지 도판트(ESD)의 농도는 검출되지 않을 정도로 급격히 감소할 수 있다. 다시 말하면, 제1 하부 절연막(LIL1)에서 식각 정지 도판트(ESD)는 실질적으로 존재하지 않을 수 있다. 식각 정지 도판트(ESD)의 최대 농도는, 1E16/cm3 내지 5E21/cm3일 수 있다. 바람직하기로, 식각 정지 도판트(ESD)의 최대 농도는 1E18/cm3 내지 5E20/cm3일 수 있다.
카운터 도판트(CD)는, 식각 정지 도판트(ESD)가 반도체 막(SL)의 웰로 침투하는 것을 막기 위한 불순물일 수 있다. 카운터 도판트(CD)는 인(P), 비소(As) 또는 이들의 조합을 포함할 수 있다. 카운터 도판트(CD)는 제1 면(SLa)에서 제2 면(SLb)으로 갈수록 그 농도가 증가할 수 있다. 카운터 도판트(CD)는 제2 면(SLb)에서 가장 높은 농도(즉, 최대 농도)를 가질 수 있다. 제1 하부 절연막(LIL1)에서 카운터 도판트(CD)의 농도는 검출되지 않을 정도로 급격히 감소할 수 있다. 다시 말하면, 제1 하부 절연막(LIL1)에서 카운터 도판트(CD)는 실질적으로 존재하지 않을 수 있다. 카운터 도판트(CD)의 최대 농도는, 1E18/cm3 내지 5E20/cm3일 수 있다. 다른 실시예로, 카운터 도판트(CD)는 생략될 수 있다.
본 발명의 실시예들에 따른 반도체 소자는, 식각 정지 도판트(ESD)를 이용하여 반도체 막(SL)의 제2 면(SLb) 상에 파워 전송 네트워크(PON)를 안정적으로 형성할 수 있다. 보다 구체적으로, 식각 정지 도판트(ESD)는 파워 전송 네트워크(PON)를 형성하는 공정에 있어서 반도체 막(SL)이 식각되지 않도록 할 수 있다. 이로써, 제1 및 제2 활성 영역들(PR, NR)의 손상 없이 파워 전송 네트워크(PON)를 형성시킬 수 있다. 결과적으로, 반도체 소자의 신뢰성 및 집적도가 향상될 수 있다.
도 4a 내지 도 4j는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 것으로, 도 1의 II-II'선에 따른 단면도들이다. 도 5는 도 4c의 반도체 막의 깊이에 따른 불순물의 농도를 개략적으로 나타낸 그래프이다.
도 1 및 도 4a를 참조하면, 기판(SUB)이 제공될 수 있다. 기판(SUB)은 실리콘 기판일 수 있다. 기판(SUB)의 상부에 제1 이온 임플란트 공정(IIP1)을 수행하여, 식각 정지 영역(ESR)이 형성될 수 있다. 식각 정지 영역(ESR)을 형성하는 것은, 식각 정지 도판트(ESD)를 기판(SUB)의 상부에 도핑하는 것, 및 제1 어닐링 공정을 수행하는 것을 포함할 수 있다.
식각 정지 영역(ESR)은 식각 정지 도판트(ESD)를 포함할 수 있다. 식각 정지 도판트(ESD)는 보론(B), 탄소(C) 또는 이들의 조합을 포함할 수 있다. 일 예로, 식각 정지 영역(ESR)을 형성하는 것은, 보론(B)을 2E15/cm2의 도즈 및 10 KeV의 에너지로 도핑하는 것을 포함할 수 있다.
도 1 및 도 4b를 참조하면, 기판(SUB)의 식각 정지 영역(ESR) 상에 제1 반도체 막(SL1)이 형성될 수 있다. 제1 반도체 막(SL1)을 형성하는 것은, 기판(SUB) 상에 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다. 일 예로, 제1 반도체 막(SL1)은 실리콘을 포함할 수 있다.
제1 반도체 막(SL1) 상에 제2 이온 임플란트 공정(IIP2)이 수행될 수 있다. 이어서, 제2 어닐링 공정이 수행될 수 있다. 제2 이온 임플란트 공정(IIP2)을 통하여, 제1 반도체 막(SL1) 내에 카운터 도판트(CD)가 도핑될 수 있다. 카운터 도판트(CD)는, 식각 정지 도판트(ESD)가 후술할 제2 반도체 막(SL2)의 웰로 확산되는 것을 방지할 수 있다.
카운터 도판트(CD)는 인(P), 비소(As) 또는 이들의 조합을 포함할 수 있다. 일 예로, 제2 이온 임플란트 공정(IIP2)을 수행하는 것은, 비소(As)를 1E13/cm2의 도즈 및 100 KeV의 에너지로 도핑하는 것을 포함할 수 있다. 다른 예로, 제2 이온 임플란트 공정(IIP2)을 수행하는 것은, 인(P)을 3E13/cm2의 도즈 및 400 KeV의 에너지로 도핑하는 것을 포함할 수 있다.
도 1 및 도 4c를 참조하면, 제1 반도체 막(SL1) 상에 제2 반도체 막(SL2)이 형성될 수 있다. 제2 반도체 막(SL2)을 형성하는 것은, 제1 반도체 막(SL1) 상에 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다. 일 예로, 제2 반도체 막(SL2)은 실리콘을 포함할 수 있다. 제2 반도체 막(SL2)에 웰 도판트(WD)를 도핑하여, 제2 반도체 막(SL2) 내에 웰이 형성될 수 있다. 제1 및 제2 반도체 막들(SL1, SL2)은 하나의 반도체 막(SL)을 구성할 수 있다.
도 5를 참조하면, 웰 도판트(WD)는 제2 반도체 막(SL2) 내에서 최대 농도를 가질 수 있다. 즉, 웰 도판트(WD)는 제2 반도체 막(SL2) 내에 웰을 형성할 수 있다. 카운터 도판트(CD)는 제1 반도체 막(SL1) 내에서 최대 농도를 가질 수 있다. 식각 정지 도판트(ESD)는 식각 정지 영역(ESR) 내에서 최대 농도를 가질 수 있다. 식각 정지 도판트(ESD)의 상기 최대 농도는, 1E19/cm3 내지 5E21/cm3일 수 있다. 카운터 도판트(CD)의 상기 최대 농도는, 1E18/cm3 내지 5E20/cm3일 수 있다. 카운터 도판트(CD)의 상기 최대 농도는 식각 정지 도판트(ESD)의 상기 최대 농도보다 작을 수 있다.
도 1 및 도 4d를 참조하면, 제2 반도체 막(SL2)의 상부를 패터닝하여, 제2 방향(D2)으로 연장되는 제1 트렌치들(TR1)이 형성될 수 있다. 제1 트렌치들(TR1)은 제2 반도체 막(SL2)의 상부에 제1 및 제2 활성 패턴들(FN1, FN2)을 정의할 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2)은 제1 방향(D1)을 따라 배열될 수 있다.
제2 반도체 막(SL2)의 상부를 패터닝하여, 제1 활성 영역들(PR) 및 제2 활성 영역들(NR)을 정의하는 제2 트렌치(TR2)가 형성될 수 있다. 제2 트렌치(TR2)를 형성하는 동안, 제2 트렌치(TR2)가 형성되는 영역 내의 활성 패턴들(FN1, FN2)은 제거될 수 있다. 제2 트렌치(TR2)는 제1 트렌치(TR1)에 비해 더 깊게 형성될 수 있다.
제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은 실리콘 산화물을 이용해 형성될 수 있다.
도 1 및 도 4e를 참조하면, 소자 분리막(ST)을 패터닝하여, 서로 인접하는 한 쌍의 제1 활성 영역들(PR) 사이에 제1 홀(HO1)이 형성될 수 있다. 소자 분리막(ST)을 패터닝하여, 서로 인접하는 한 쌍의 제2 활성 영역들(NR) 사이에 제2 홀(HO2)이 형성될 수 있다. 제1 및 제2 홀들(HO1, HO2)은 포토리소그래피 공정을 통하여 동시에 형성될 수 있다.
제1 및 제2 홀들(HO1, HO2) 각각은, 제2 트렌치(TR2)의 바닥을 노출할 수 있다. 제1 및 제2 홀들(HO1, HO2)이 형성될 때, 노출된 제2 트렌치(TR2)의 바닥이 과식각에 의해 리세스될 수 있다. 제1 및 제2 홀들(HO1, HO2)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다.
제1 및 제2 홀들(HO1, HO2) 내에 제1 파워 레일(POR1) 및 제2 파워 레일(POR2)이 각각 형성될 수 있다. 제1 및 제2 파워 레일들(POR1, POR2)을 형성하는 것은, 제1 및 제2 홀들(HO1, HO2)을 채우는 도전막을 형성하는 것, 및 상기 도전막을 리세스하는 것을 포함할 수 있다.
도 1 및 도 4f를 참조하면, 소자 분리막(ST) 상에 제1 및 제2 홀들(HO1, HO2)을 완전히 채우는 절연막을 증착할 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2)의 상부들이 노출될 때까지 상기 절연막과 소자 분리막(ST)이 리세스될 수 있다.
제1 활성 패턴들(FN1)의 상부들에 제1 소스/드레인 영역들(SD1)이 형성될 수 있다. 제2 활성 패턴들(FN2)의 상부들에 제2 소스/드레인 영역들(SD2)이 형성될 수 있다. 제1 소스/드레인 영역들(SD1)은 p형 불순물로 도핑될 수 있고, 제2 소스/드레인 영역들(SD2)은 n형 불순물로 도핑될 수 있다.
제1 및 제2 소스/드레인 영역들(SD1, SD2)은 에피택시얼 패턴들로서, 선택적 에피택시얼 성장 공정으로 형성될 수 있다. 구체적으로, 제1 및 제2 활성 패턴들(FN1, FN2)을 부분적으로 리세스한 뒤, 제1 및 제2 활성 패턴들(FN1, FN2)의 리세스된 영역들 상에 에피택시얼 성장 공정을 수행할 수 있다. 제1 및 제2 소스/드레인 영역들(SD1, SD2)을 덮는 제1 상부 절연막(UIL1)이 형성될 수 있다.
도 1, 도 2a 및 도 2c를 참조하면, 제1 및 제2 활성 패턴들(FN1, FN2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 형성될 수 있다. 게이트 전극들(GE) 아래에 게이트 유전막들(GI)이 각각 형성될 수 있다. 게이트 전극들(GE) 각각의 양 측에 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 전극들(GE) 상에 게이트 캐핑막들(CP)이 각각 형성될 수 있다.
도 1 및 도 4g를 참조하면, 제1 상부 절연막(UIL1) 상에 제2 상부 절연막(UIL2)이 형성될 수 있다. 제1 및 제2 상부 절연막들(UIL1, UIL2)을 관통하는 활성 콘택들(AC)이 형성될 수 있다. 활성 콘택들(AC)은 제1 및 제2 소스/드레인 영역들(SD1, SD2) 상에 형성될 수 있다.
적어도 하나의 활성 콘택(AC)은, 제1 파워 레일(POR1) 또는 제2 파워 레일(POR2)과 전기적으로 연결되도록 형성될 수 있다. 일 예로, 상기 적어도 하나의 활성 콘택(AC)을 형성하는 것은, 제1 파워 레일(POR1) 또는 제2 파워 레일(POR2)을 노출하는 제1 콘택홀을 형성하는 것, 제1 소스/드레인 영역들(SD1) 또는 제2 소스/드레인 영역들(SD2)을 노출하는 제2 콘택홀을 형성하는 것, 및 상기 제1 및 제2 콘택홀들 내에 연장부(EP) 및 몸체부(BP)를 각각 형성하는 것을 포함할 수 있다.
제2 상부 절연막(UIL2) 상에 제3 상부 절연막(UIL3) 및 제4 상부 절연막(UIL4)이 형성될 수 있다. 제3 상부 절연막(UIL3) 내에 제1 상부 배선들(UML1)이 형성될 수 있고, 제4 상부 절연막(UIL4) 내에 제2 상부 배선들(UML2)이 형성될 수 있다. 도시되진 않았지만, 제4 상부 절연막(UIL4) 상에 적층된 복수개의 금속층들이 추가적으로 형성될 수 있다.
도 1 및 도 4h를 참조하면, 기판(SUB)을 플립하여, 기판(SUB)의 바닥면이 노출되도록 할 수 있다. 다시 말하면, 반도체 막(SL)의 제2 면(SLb)이 위를 향하도록 기판(SUB)이 플립될 수 있다.
기판(SUB) 상에 습식 식각 공정을 수행하여, 기판(SUB)을 식각할 수 있다. 상기 식각 공정은, 기판(SUB)의 식각 정지 영역(ESR)이 노출될 때까지 수행될 수 있다. 구체적으로, 식각 정지 영역(ESR)은 실리콘인 기판(SUB)에 대하여 식각 선택성을 가질 수 있다. 따라서, 상기 습식 식각 공정 동안 실리콘인 기판(SUB)만 선택적으로 식각되고, 식각 정지 도판트(ESD)를 포함하는 식각 정지 영역(ESR)은 식각되지 않고 잔류할 수 있다.
본 발명의 실시예들에 따른 반도체 소자의 제조 방법은, 식각 정지 영역(ESR)을 통하여 상기 습식 식각 공정을 쉽게 제어할 수 있다. 다시 말하면, 기판(SUB)의 식각 산포를 개선시킬 수 있다. 이로써, 제1 및 제2 활성 영역들(PR, NR)이 손상되는 공정 결함을 방지할 수 있고, 후술할 파워 전송 네트워크(PON)가 반도체 막(SL)의 제2 면(SLb) 상에 안정적으로 형성될 수 있다.
도 1 및 도 4i를 참조하면, 반도체 막(SL)의 제2 면(SLb)이 노출될 때까지 식각 정지 영역(ESR) 상에 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정에 의해 식각 정지 영역(ESR)은 제거될 수 있다. 상기 평탄화 공정에 의해 제1 반도체 막(SL1)의 일부분도 제거될 수 있다.
도 1 및 도 4j를 참조하면, 반도체 막(SL)의 제2 면(SLb)으로부터 제1 면(SLa)을 향해 연장되는 관통 비아들(TVI)이 형성될 수 있다. 구체적으로, 관통 비아들(TVI)을 형성하는 것은, 반도체 막(SL)의 제2 면(SLb) 상에 식각 공정을 수행하여, 제1 및 제2 파워 레일들(POR1, POR2)을 노출하는 관통 홀들을 형성하는 것, 및 상기 관통 홀들을 내에 관통 비아들(TVI)을 각각 형성하는 것을 포함할 수 있다.
반도체 막(SL)의 제2 면(SLb) 상에 제1 하부 절연막(LIL1) 및 제2 하부 절연막(LIL2)이 형성될 수 있다. 제1 하부 절연막(LIL1) 내에 제1 하부 배선들(LML1)이 형성될 수 있고, 제2 하부 절연막(LIL2) 내에 제2 하부 배선들(LML2)이 형성될 수 있다.
제1 하부 배선들(LML1) 및 제2 하부 배선들(LML2)은 파워 전송 네트워크(PON)를 구성할 수 있다. 파워 전송 네트워크(PON)는 관통 비아들(TVI)을 통해 제1 및 제2 파워 레일들(POR1, POR2)에 전기적으로 연결될 수 있다. 파워 전송 네트워크(PON)는 제1 및 제2 파워 레일들(POR1, POR2)에 각각 전원 전압(VDD) 및 접지 전압(VSS)을 인가할 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 7a 및 도 7b는 각각 도 6의 I-I'선 및 II-II'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1 내지 도 3을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 6, 도 7a 및 도 7b를 참조하면, 제1 및 제2 파워 레일들(POR1, POR2)은 제3 상부 절연막(UIL3) 내에 제공될 수 있다. 다시 말하면, 제1 및 제2 파워 레일들(POR1, POR2)은 제1 상부 배선들(UML1)과 함께 제1 금속 층을 구성할 수 있다. 제1 및 제2 파워 레일들(POR1, POR2)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다.
적어도 하나의 활성 콘택(AC)은 제1 파워 레일(POR1) 또는 제2 파워 레일(POR2)과 전기적으로 연결될 수 있다. 상기 적어도 하나의 활성 콘택(AC)은, 그 위의 상부 비아(UVI)를 통하여 제1 파워 레일(POR1) 또는 제2 파워 레일(POR2)과 전기적으로 연결될 수 있다.
관통 비아들(TVI)은 반도체 막(SL)의 제2 면(SLb)으로부터 제3 상부 절연막(UIL3)까지 수직하게 연장될 수 있다. 관통 비아들(TVI)은 반도체 막(SL), 소자 분리막(ST), 제1 상부 절연막(UIL1) 및 제2 상부 절연막(UIL2)을 차례로 관통할 수 있다. 관통 비아들(TVI)은 제1 및 제2 파워 레일들(POR1, POR2)과 각각 전기적으로 연결될 수 있다. 일 예로, 관통 비아들(TVI)은 제1 및 제2 파워 레일들(POR1, POR2)과 각각 직접 접촉할 수 있다.
관통 비아들(TVI)은 제1 금속 층의 제1 및 제2 파워 레일들(POR1, POR2)을 반도체 막(SL) 아래의 파워 전송 네트워크(PON)와 수직적으로 연결시킬 수 있다. 관통 비아들(TVI)을 통하여, 제1 및 제2 파워 레일들(POR1, POR2)에 각각 전원 전압(VDD) 및 접지 전압(VSS)이 인가될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖는 반도체 막;
    상기 제1 면 상의 활성 패턴, 상기 활성 패턴은 소스/드레인 영역을 포함하고;
    상기 소스/드레인 영역과 전기적으로 연결된 파워 레일; 및
    상기 제2 면 상에 제공되고, 상기 파워 레일과 전기적으로 연결된 파워 전송 네트워크를 포함하되,
    상기 반도체 막은 식각 정지 도판트를 포함하고,
    상기 식각 정지 도판트는, 상기 제2 면에서 최대 농도를 갖는 반도체 소자.
  2. 제1항에 있어서,
    상기 제2 면으로부터 상기 제1 면을 향하여 연장되는 관통 비아를 더 포함하되,
    상기 관통 비아는, 상기 파워 레일을 상기 파워 전송 네트워크와 전기적으로 연결시키는 반도체 소자.
  3. 제1항에 있어서,
    상기 식각 정지 도판트는, 보론(B), 탄소(C) 또는 이들의 조합을 포함하는 반도체 소자.
  4. 제1항에 있어서,
    상기 식각 정지 도판트의 상기 최대 농도는, 1E18/cm3 내지 5E20/cm3인 반도체 소자.
  5. 제1항에 있어서,
    상기 반도체 막은 카운터 도판트를 더 포함하고,
    상기 카운터 도판드는, 상기 제2 면에서 최대 농도를 갖는 반도체 소자.
  6. 제5항에 있어서,
    상기 카운터 도판트는 인(P), 비소(As) 또는 이들의 조합을 포함하는 반도체 소자.
  7. 제1항에 있어서,
    상기 파워 전송 네트워크는:
    상기 제2 면 상의 하부 절연막; 및
    상기 하부 절연막 내에 제공된 하부 배선을 포함하는 반도체 소자.
  8. 제1항에 있어서,
    상기 제1 면 상에 제공되어, 상기 활성 패턴을 정의하는 소자 분리막을 더 포함하되,
    상기 파워 레일은 상기 소자 분리막에 묻힌 반도체 소자.
  9. 제1항에 있어서,
    상기 제1 면 상에 제공되어, 상기 활성 패턴을 덮는 상부 절연막; 및
    상기 상부 절연막 내에 제공된 상부 배선을 더 포함하는 반도체 소자.
  10. 제9항에 있어서,
    상기 파워 레일은 상기 상부 절연막 내에 배치되는 반도체 소자.
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