KR20180073791A - 반도체 소자 - Google Patents

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substrate
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강명호
도정호
양기용
이승영
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삼성전자주식회사
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Abstract

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는, 제1 방향으로 연장되는 활성 패턴들을 갖는 기판; 상기 기판의 상부에 제공되어, PMOSFET 영역 및 NMOSFET 영역을 정의하는 제1 소자 분리막; 상기 활성 패턴들을 가로지르며 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극을 포함한다. 상기 활성 패턴들은 상기 PMOSFET 영역 및 상기 NMOSFET 영역을 가로지르고, 제1 소자 분리막은 상기 PMOSFET 영역 및 상기 NMOSFET 영역 사이에 위치하며, 상기 제1 소자 분리막은, 상기 제1 방향으로 연장되는 제1 부분, 및 상기 제1 및 제2 방향들 모두와 교차하는 제3 방향으로 연장되는 제2 부분을 포함하고, 평면적 관점에서, 상기 제2 부분의 양 측벽들은 상기 제3 방향과 평행하다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성이 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 제1 방향으로 연장되는 활성 패턴들을 갖는 기판; 상기 기판의 상부에 제공되어, PMOSFET 영역 및 NMOSFET 영역을 정의하는 제1 소자 분리막; 및 상기 활성 패턴들을 가로지르며 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극을 포함할 수 있다. 상기 활성 패턴들은 상기 PMOSFET 영역 및 상기 NMOSFET 영역을 가로지르고, 제1 소자 분리막은 상기 PMOSFET 영역 및 상기 NMOSFET 영역 사이에 위치하며, 상기 제1 소자 분리막은, 상기 제1 방향으로 연장되는 제1 부분, 및 상기 제1 및 제2 방향들 모두와 교차하는 제3 방향으로 연장되는 제2 부분을 포함하고, 평면적 관점에서, 상기 제2 부분의 양 측벽들은 상기 제3 방향과 평행할 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 제1 방향으로 연장되는 활성 패턴을 갖는 기판; 및 상기 기판의 상부에 제공된 제1 소자 분리막들 및 제2 소자 분리막을 포함할 수 있다. 상기 활성 패턴은 제1 내지 제4 측벽들을 포함하고, 상기 제2 측벽은 상기 제1 측벽과 대향하며, 상기 제4 측벽은 상기 제3 측벽과 대향하고, 상기 제1 소자 분리막들은 상기 활성 패턴의 상기 제1 및 제2 측벽들을 덮고, 상기 제2 소자 분리막은 상기 활성 패턴의 상기 제3 측벽을 덮으며, 평면적 관점에서, 상기 제1 및 제2 측벽들은 상기 제1 방향과 평행하고, 평면적 관점에서, 상기 제4 측벽은 상기 제1 방향과 교차하는 제2 방향과 평행하며, 평면적 관점에서, 상기 제3 측벽은 상기 제1 및 제2 방향들 모두와 교차하는 제3 방향과 평행하고, 상기 제2 소자 분리막은 상기 제1 소자 분리막들보다 더 깊을 수 있다.
본 발명에 따른 반도체 소자는, 각각의 셀 영역들의 크기를 줄임과 동시에 셀 영역 내의 전계 효과 트랜지스터들의 전기적 특성을 향상시킬 수 있다. 따라서, 본 발명의 반도체 소자는 높은 집적도를 가짐과 동시에 높은 성능을 가질 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 활성 패턴들을 설명하기 위한 평면도이다.
도 2a 내지 도 2c는 각각 도 1의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 3은 본 발명의 실시예들에 따른 반도체 소자의 제3 소자 분리막의 일부를 나타낸 평면도이다.
도 4는 본 발명의 실시예들에 따른 반도체 소자의 활성 패턴을 설명하기 위한 사시도이다.
도 5는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 6a 내지 도 6c는 각각 도 5의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 7, 9 및 11은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 8a, 10a 및 12a는 각각 도 7, 9 및 11의 A-A'선에 대응하는 단면도들이다.
도 8b, 10b 및 12b는 각각 도 7, 9 및 11의 B-B'선에 대응하는 단면도들이다.
도 10c 및 12c는 각각 도 9 및 11의 C-C'선에 대응하는 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 활성 패턴들을 설명하기 위한 평면도이다. 도 2a 내지 도 2c는 각각 도 1의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다. 도 3은 본 발명의 실시예들에 따른 반도체 소자의 제3 소자 분리막의 일부를 나타낸 평면도이다. 도 4는 본 발명의 실시예들에 따른 반도체 소자의 활성 패턴을 설명하기 위한 사시도이다.
도 1, 도 2a 내지 도 2c, 도 3 및 도 4를 참조하면, 기판(100)에 제1 내지 제3 셀 영역들(C1, C2, C3)이 제공될 수 있다. 제1 내지 제3 셀 영역들(C1, C2, C3)은 제2 방향(D2)으로 배열될 수 있다. 제1 내지 제3 셀 영역들(C1, C2, C3) 각각은 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역일 수 있다. 도 1 및 도 2a 내지 도 2c에서는 로직 트랜지스터들이 배치될 활성 패턴들의 배치가 나타나있다. 일 예로, 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다.
기판(100)에 제1 분리 영역들(ISX), 제2 분리 영역들(ISY)(또는, 디퓨전 브레이크 영역), 및 깊은 분리 영역들(DIS)이 배치될 수 있다. 제1 분리 영역들(ISX), 제2 분리 영역들(ISY) 및 깊은 분리 영역들(DIS)을 제외한 위치에 활성 패턴들(FN1, FN2)이 배치될 수 있다. 일 예로, 활성 패턴들(FN1, FN2)은 제1 분리 영역들(ISX), 제2 분리 영역들(ISY), 깊은 분리 영역들(DIS) 및 이들의 교차 영역들을 제외한 영역들에 배치될 수 있다.
제1 분리 영역들(ISX)은 서로 평행하도록 정의될 수 있다. 제1 분리 영역들(ISX)은 제2 방향(D2)으로 연장될 수 있다. 도 1에 도시된 바와 같이, 제1 분리 영역들(ISX)만을 고려할 경우, 각각의 활성 패턴들(FN1, FN2)은 제1 분리 영역들(ISX)에 평행한 제1 측벽들(SW1)을 가질 수 있다.
제2 분리 영역들(ISY)은 서로 평행하되 제1 분리 영역들(ISX)을 가로지르도록 정의될 수 있다. 제2 분리 영역들(ISY)은 제1 방향(D1)으로 연장될 수 있다. 일 예로, 제2 분리 영역들(ISY)은 제1 분리 영역들(ISX)을 수직하게 가로지르도록 정의될 수 있다. 제2 분리 영역들(ISY)만을 고려할 경우, 각각의 활성 패턴들(FN1, FN2)은 제2 분리 영역들(ISY)에 평행한 제2 측벽들(SW2)을 가질 수 있다. 제2 분리 영역들(ISY)은 제1 및 제2 셀 영역들(C1, C2) 사이의 경계 및 제2 및 제3 셀 영역들(C2, C3) 사이의 경계에 배치될 수 있다.
제1 분리 영역들(ISX)은 제1 방향(D1)으로 실질적으로 동일한 간격을 가지고 서로 이격될 수 있다. 이에 따라, 활성 패턴들(FN1, FN2)의 제1 방향(D1)으로의 폭들은 실질적으로 모두 동일할 수 있다. 제1 분리 영역(ISX)의 제1 방향(D1)으로의 폭은 제2 분리 영역(ISY)의 제2 방향(D2)으로의 폭보다 더 작을 수 있다. 따라서 제1 방향(D1)으로 서로 인접하는 활성 패턴들(FN1, FN2)간의 이격 거리는, 제2 방향(D2)으로 서로 인접하는 활성 패턴들(FN1, FN2)간의 이격 거리보다 더 작을 수 있다.
제1 및 제2 분리 영역들(ISX, ISY)을 통해 활성 패턴들(FN1, FN2) 각각의 길이 및 폭이 정의될 수 있다. 각각의 활성 패턴들(FN1, FN2)은 제2 방향(D2)으로 연장될 수 있으며 제1 방향(D1)으로의 폭을 가질 수 있다.
깊은 분리 영역들(DIS)은 제1 및 제2 분리 영역들(ISX, ISY)에 의해 정의된 활성 패턴들(FN1, FN2)의 일부를 제거하기 위해 사용될 수 있다. 본 발명의 실시예들에서, 깊은 분리 영역들(DIS)은 기판(100)에 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의할 수 있다. 활성 패턴들(FN1, FN2)은 PMOSFET 영역(PR) 내에 배치된 제1 활성 패턴들(FN1) 및 NMOSFET 영역(NR) 내에 배치된 제2 활성 패턴들(FN2)을 포함할 수 있다.
깊은 분리 영역들(DIS)은 제2 방향(D2)으로 연장될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이의 깊은 분리 영역(DIS)은 제2 방향(D2)으로 구불구불하게 연장될 수 있다. 일 예로, PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이의 깊은 분리 영역(DIS)은, 제2 방향(D2)으로 연장되는 제1 영역(RE1), 제3 방향(D3)으로 연장되는 제2 영역(RE2), 및 제4 방향(D4)으로 연장되는 제3 영역(RE3)을 포함할 수 있다. 제3 및 제4 방향들(D3, D4) 각각은 제1 방향(D1) 및 제2 방향(D2) 모두와 교차하는 방향일 수 있다. 제3 방향(D3)은 제1 방향(D1)의 반대 방향과 제2 방향(D2) 사이의 방향일 수 있고, 제4 방향(D4)은 제1 방향(D1)과 제2 방향(D2) 사이의 방향일 수 있다.
깊은 분리 영역들(DIS)에 의해 PMOSFET 영역(PR) 내의 제1 활성 패턴들(FN1)의 개수, 및 NMOSFET 영역(NR) 내의 제2 활성 패턴들(FN2)의 개수가 정의될 수 있다. 일 예로, 제1 셀 영역(C1)에 있어서 제1 활성 패턴들(FN1)의 개수는 2개일 수 있고, 제2 활성 패턴들(FN2)의 개수는 2개일 수 있다. 제3 셀 영역(C3)에 있어서 제1 활성 패턴들(FN1)의 개수는 2개일 수 있고, 제2 활성 패턴들(FN2)의 개수는 3개일 수 있다. 제2 셀 영역(C2)에 있어서 PMOSFET 영역(PR)의 제1 부분의 제1 활성 패턴들(FN1)의 개수는 2개이고 PMOSFET 영역(PR)의 제2 부분의 제1 활성 패턴들(FN1)의 개수는 3개일 수 있다. 제2 셀 영역(C2)에 있어서 NMOSFET 영역(NR)의 제1 부분의 제2 활성 패턴들(FN2)의 개수는 3개이고 NMOSFET 영역(NR)의 제2 부분의 제2 활성 패턴들(FN2)의 개수는 2개일 수 있다. 제2 셀 영역(C2) 내의 깊은 분리 영역(DIS)이 제2 영역(RE2)을 갖기 때문에, 제1 활성 패턴들(FN1)의 개수 및 제2 활성 패턴들(FN2)의 개수가 제2 셀 영역(C2) 내에서 변화될 수 있다.
제2 셀 영역(C2)의 제1 활성 패턴들(FN1)은 깊은 분리 영역(DIS)의 제2 영역(RE2)에 의해 잘려진 제1 조각 활성 패턴(pFN1)을 포함할 수 있다. 제2 셀 영역(C2)의 제2 활성 패턴들(FN2)은 깊은 분리 영역(DIS)의 제2 영역(RE2)에 의해 잘려진 제2 조각 활성 패턴(pFN2)을 포함할 수 있다. 제1 및 제2 조각 활성 패턴들(pFN1, pFN2) 각각의 길이는 다른 활성 패턴들(FN1, FN2)의 길이보다 짧을 수 있다.
기판(100)의 상부에 제1 내지 제3 소자 분리막들(ST1, ST2, ST3)이 제공될 수 있다. 제1 소자 분리막들(ST1)은 제1 분리 영역들(ISX) 내에 제공될 수 있고, 제2 소자 분리막들(ST2)은 제2 분리 영역들(ISY) 내에 제공될 수 있으며, 제3 소자 분리막들(ST3)은 깊은 분리 영역들(DIS) 내에 제공될 수 있다. 따라서, 제1 소자 분리막들(ST1), 제2 소자 분리막들(ST2) 및 제3 소자 분리막들(ST3)에 관한 구체적인 설명은 앞서 설명한 제1 분리 영역들(ISX), 제2 분리 영역들(ISY) 및 깊은 분리 영역들(DIS)에서 설명한 것과 각각 실질적으로 동일할 수 있다.
제1 소자 분리막들(ST1)은 제2 소자 분리막들(ST2)보다 더 깊을 수 있다. 제3 소자 분리막들(ST3)은 제1 소자 분리막들(ST1)보다 더 깊을 수 있다. 제1 내지 제3 소자 분리막들(ST1, ST2, ST3)은 서로 별도의 공정에 의하여 형성될 수 있다. 제1 내지 제3 소자 분리막들(ST1, ST2, ST3)의 상면들은 서로 공면을 이룰 수 있다. 일 예로, 제1 내지 제3 소자 분리막들(ST1, ST2, ST3)은 실리콘 산화막을 포함할 수 있다.
제1 및 제2 활성 패턴들(FN1, FN2)의 상부들 각각은 제1 소자 분리막들(ST1) 사이에서 돌출된 핀 형태를 가질 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2)은 기판(100)의 일부로써, 기판(100)의 상면으로부터 돌출된 부분들일 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2)의 상부들은 제1 소자 분리막들(ST1)에 비해 수직하게 돌출될 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2)의 상부들 각각은 한 쌍의 제1 소자 분리막들(ST1) 사이에서 돌출된 핀(fin) 형태를 가질 수 있다.
도 1 및 도 2b를 다시 참조하면, 각각의 제2 소자 분리막들(ST2)은 제1 및 제2 활성 패턴들(FN1, FN2)의 상부들을 제2 방향(D2)으로 서로 분리시킬 수 있다. 제2 소자 분리막(ST2)은 제1 및 제2 활성 패턴들(FN1, FN2)의 상부들을 가로지를 수 있다. 제2 소자 분리막(ST2) 아래에 제1 및 제2 활성 패턴들(FN1, FN2)의 하부들이 잔류할 수 있다. 잔류하는 제1 활성 패턴들(FN1)의 하부들은 제1 리세스된 활성 패턴들(RFN1)일 수 있고, 잔류하는 제2 활성 패턴들(FN2)의 하부들은 제2 리세스된 활성 패턴들(RFN2)일 수 있다. 제2 소자 분리막(ST2) 아래의 리세스된 활성 패턴들(RFN1, RFN2) 사이에 제1 소자 분리막들(ST1)이 개재될 수 있다. 제2 소자 분리막(ST2)은 리세스된 활성 패턴들(RFN1, RFN2)의 상면들 및 제1 소자 분리막들(ST1)의 상면들을 덮을 수 있다.
도 1 및 도 3을 다시 참조하면, PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이의 제3 소자 분리막(ST3)은 제1 내지 제5 부분들(P1-P5)을 포함할 수 있다. 제1 부분(P1), 제3 부분(P3) 및 제5 부분(P5)은 제2 방향(D2)으로 연장될 수 있고, 제2 부분(P2)은 제3 방향(D3)으로 연장될 수 있으며, 제4 부분(P4)은 제4 방향(D4)으로 연장될 수 있다. 제2 부분(P2)은 제1 및 제3 부분들(P1, P3) 사이에 개재될 수 있고, 제4 부분(P4)은 제3 및 제5 부분들(P3, P5) 사이에 개재될 수 있다. 제2 부분(P2)은 제2 셀 영역(C2) 내에 위치할 수 있고, 제4 부분(P4)은 제2 및 제3 셀 영역들(C2, C3) 사이의 경계에 위치할 수 있다.
제1 부분(P1)은 서로 대향하는 양 측벽들(SW3)을 가질 수 있고, 제2 부분(P2)은 서로 대향하는 양 측벽들(SW4)을 가질 수 있으며, 제3 부분(P3)은 서로 대향하는 양 측벽들(SW5)을 가질 수 있고, 제4 부분(P4)은 서로 대향하는 양 측벽들(SW6)을 가질 수 있으며, 제5 부분(P5)은 서로 대향하는 양 측벽들(SW7)을 가질 수 있다. 제1, 제3 및 제5 부분들(P1, P3, P5)의 측벽들(SW3, SW5, SW7)은 제2 방향(D2)과 평행할 수 있다. 제2 부분(P2)의 측벽들(SW4)은 제3 방향(D3)과 평행할 수 있고, 제4 부분(P4)의 측벽들(SW6)은 제4 방향(D4)과 평행할 수 있다.
일 예로, 제1 부분(P1)은 제1 폭(W1)을 가질 수 있고, 제2 부분(P2)은 제2 폭(W2)을 가질 수 있으며, 제3 부분(P3)은 제3 폭(W3)을 가질 수 있고, 제4 부분(P4)은 제4 폭(W4)을 가질 수 있으며, 제5 부분(P5)은 제5 폭(W5)을 가질 수 있다. 제1 폭(W1)은 제1 부분(P1)의 양 측벽들(SW3) 사이의 거리이고, 제2 폭(W2)은 제2 부분(P2)의 양 측벽들(SW4) 사이의 거리이며, 제3 폭(W3)은 제3 부분(P3)의 양 측벽들(SW5) 사이의 거리이고, 제4 폭(W4)은 제4 부분(P4)의 양 측벽들(SW6) 사이의 거리이며, 제5 폭(W5)은 제5 부분(P5)의 양 측벽들(SW7) 사이의 거리일 수 있다. 제1 내지 제5 폭들(W1-W5)은 서로 실질적으로 동일할 수 있다. 다시 말하면, PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이의 제3 소자 분리막(ST3)은 일정한 폭을 유지하며 제2 셀 영역(C2)에서 제3 셀 영역(C3)으로 연장될 수 있다.
도 1, 도 3 및 도 4를 다시 참조하여 제1 조각 활성 패턴(pFN1)에 대해 보다 상세히 설명한다. 제1 조각 활성 패턴(pFN1)은 한 쌍의 제1 소자 분리막들(ST1), 제2 소자 분리막(ST2) 및 제3 소자 분리막(ST3)에 의해 둘러싸일 수 있다. 제1 조각 활성 패턴(pFN1)은 제3 방향(D3)으로의 비스듬한 측벽(SWa)을 가질 수 있다. 비스듬한 측벽(SWa)은, 제2 분리 영역(ISY)(즉, 제2 소자 분리막(ST2))에 평행한 제2 측벽(SW2)과 대향할 수 있다. 비스듬한 측벽(SWa)은 제3 소자 분리막(ST3)의 제2 부분(P2)의 측벽(SW4)과 수직적으로 정렬될 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 6a 내지 도 6c는 각각 도 5의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1 내지 도 4를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 5 및 도 6a 내지 도 6c를 참조하면, 기판(100)에 제1 내지 제3 셀 영역들(C1, C2, C3)이 제공될 수 있다. 제1 내지 제3 셀 영역들(C1, C2, C3) 각각은 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역일 수 있다. 일 예로, 각각의 제1 내지 제3 셀 영역들(C1, C2, C3) 상에 프로세서 코어 또는 I/O 단자를 구성하는 로직 트랜지스터들이 배치될 수 있다. 제1 내지 제3 셀 영역들(C1, C2, C3) 각각은 상기 프로세서 코어 또는 I/O 단자의 일부일 수 있다.
기판(100)에 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의하는 제3 소자 분리막들(ST3)이 제공될 수 있다. 제3 소자 분리막들(ST3)은 기판(100)의 상부에 형성될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 제3 소자 분리막(ST3)을 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다.
PMOSFET 영역(PR) 상에 제2 방향(D2)으로 연장되는 복수의 제1 활성 패턴들(FN1)이 제공될 수 있다. NMOSFET 영역(NR) 상에 제2 방향(D2)으로 연장되는 복수의 제2 활성 패턴들(FN2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2) 각각의 양 측에 제2 방향(D2)으로 연장되는 제1 소자 분리막들(ST1)이 배치될 수 있다.
제1 및 제2 셀 영역들(C1, C2) 사이의 경계 및 제2 및 제3 셀 영역들(C2, C3) 사이의 경계에 제2 소자 분리막들(ST2)이 제공될 수 있다. 제2 소자 분리막들(ST2)을 통해 인접하는 셀 영역들간의 활성 패턴들(FN1, FN2)이 제2 방향(D2)으로 서로 분리될 수 있다.
제1 및 제2 활성 패턴들(FN1, FN2) 및 제1 내지 제3 소자 분리막들(ST1, ST2, ST3)에 관한 구체적인 설명은, 앞서 도 1 내지 도 4를 참조하여 설명한 것과 동일할 수 있다.
제1 및 제2 활성 패턴들(FN1, FN2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)으로 서로 이격될 수 있다. 게이트 전극들(GE)은 제1 방향(D1)으로 연장되면서 NMOSFET 영역(NR), 제3 소자 분리막(ST3) 및 PMOSFET 영역(PR)을 가로지를 수 있다. 각각의 제2 소자 분리막들(ST2) 상에는 한 쌍의 게이트 전극들(GE)이 배치될 수 있다.
게이트 전극들(GE) 각각의 아래에 게이트 절연 패턴(GI)이 제공될 수 있다. 게이트 전극들(GE) 각각의 양 측에 게이트 스페이서들(GS)이 제공될 수 있다. 게이트 전극들(GE) 각각의 상면을 덮는 캐핑 패턴(CP)이 제공될 수 있다.
게이트 절연 패턴(GI)은 게이트 전극(GE)의 양 측벽들을 덮도록 수직하게 연장될 수 있다. 따라서, 게이트 절연 패턴(GI)은 게이트 전극(GE)과 게이트 스페이서들(GS) 사이에 개재될 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2) 및 게이트 전극들(GE)을 덮는 제1 및 제2 층간 절연막들(110, 120)이 제공될 수 있다.
게이트 전극들(GE)은 도핑된 반도체, 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다. 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 캐핑 패턴(CP) 및 게이트 스페이서들(GS) 각각은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 제1 및 제2 층간 절연막들(110, 120) 각각은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
제1 및 제2 활성 패턴들(FN1, FN2)의 상부들에 소스/드레인 영역들(SD)이 제공될 수 있다. 한 쌍의 소스/드레인 영역들(SD)은 게이트 전극들(GE) 각각의 양 측에 위치할 수 있다. PMOSFET 영역(PR) 상의 소스/드레인 영역들(SD)은 p형 불순물 영역들일 수 있고, NMOSFET 영역(NR) 상의 소스/드레인 영역들(SD)은 n형 불순물 영역들일 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2)의 상부들에 채널 영역들(AF)이 제공될 수 있다. 채널 영역들(AF)은 게이트 전극들(GE)과 수직적으로 중첩될 수 있다. 채널 영역들(AF) 각각은 한 쌍의 소스/드레인 영역들(SD) 사이에 개재될 수 있다.
소스/드레인 영역들(SD)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 소스/드레인 영역들(SD)의 상면들은 채널 영역들(AF)의 상면들보다 더 높은 레벨에 위치할 수 있다. 소스/드레인 영역들(SD)은 기판(100)과 다른 반도체 원소를 포함할 수 있다. 일 예로, 소스/드레인 영역들(SD)은 기판(100)의 반도체 원소의 격자 상수보다 크거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 소스/드레인 영역들(SD)이 기판(100)과 다른 반도체 원소를 포함함으로써, 채널 영역들(AF)에 압축 응력(compressive stress) 또는 인장 응력(tensile stress)이 제공될 수 있다.
제1 층간 절연막(110) 내에 활성 콘택들(AC)이 제공될 수 있다. 활성 콘택들(AC)의 상면들은 제1 층간 절연막(110)의 상면과 실질적으로 공면을 이룰 수 있다. 활성 콘택들(AC)은 각각의 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 배치될 수 있다. 활성 콘택들(AC)은 게이트 전극들(GE) 사이에 배치될 수 있다. 활성 콘택들(AC)은 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 활성 콘택들(AC) 각각은 소스/드레인 영역들(SD)과 직접 연결될 수 있다. 본 실시예에 있어서, 활성 콘택들(AC) 각각은 복수개의 소스/드레인 영역들(SD)과 접하는 것으로 도시되었으나, 특별히 제한되는 것은 아니다. 일 예로, 적어도 하나의 활성 콘택들(AC)은 하나의 소스/드레인 영역(SD), 두 개의 소스/드레인 영역들(SD), 또는 세 개의 소스/드레인 영역들(SD)과 접할 수 있다. 일 예로, 활성 콘택들(AC)은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다.
도시되진 않았지만, 제1 층간 절연막(110)과 활성 콘택들(AC) 사이에 배리어 패턴들이 개재될 수 있다. 각각의 상기 배리어 패턴들은 활성 콘택(AC)의 상면을 제외한 측벽들 및 바닥면을 직접 덮을 수 있다. 상기 배리어 패턴들은 금속 질화물을 포함할 수 있으며, 일 예로 TiN을 포함할 수 있다.
제2 층간 절연막(120) 내에 제1 및 제2 전원 라인들(PL1, PL2) 및 비아들(VI)이 제공될 수 있다. 제1 및 제2 전원 라인들(PL1, PL2)은 제2 방향(D2)을 따라 연장될 수 있다. 제1 및 제2 전원 라인들(PL1, PL2)의 상면들은 제2 층간 절연막(120)의 상면과 실질적으로 공면을 이룰 수 있다.
제1 전원 라인(PL1)과 적어도 하나의 활성 콘택(AC) 사이에 비아(VI)가 개재될 수 있다. 비아(VI)를 통해 제1 전원 라인(PL1)이 적어도 하나의 활성 콘택(AC)과 전기적으로 연결될 수 있다. 제2 전원 라인(PL2)과 적어도 하나의 활성 콘택(AC) 사이에 비아(VI)가 개재될 수 있다. 비아(VI)를 통해 제2 전원 라인(PL2)이 적어도 하나의 활성 콘택(AC)과 전기적으로 연결될 수 있다. 도시되진 않았지만, 제1 전원 라인(PL1)과 비아(VI)는 서로 일체로 연결될 수 있고, 제2 전원 라인(PL2)과 비아(VI)는 서로 일체로 연결될 수 있다.
제1 전원 라인(PL1)은 비아(VI) 및 적어도 하나의 활성 콘택(AC)을 통해 소스/드레인 영역들(SD)에 전원 전압을 인가할 수 있다. 제2 전원 라인(PL2)은 비아(VI) 및 적어도 하나의 활성 콘택(AC)을 통해 소스/드레인 영역들(SD)에 접지 전압을 인가할 수 있다.
도시되진 않았지만, 제2 층간 절연막(120) 내에 추가적인 도전 배선들이 배치될 수 있다. 상기 도전 배선들은 비아들(VI)을 통해 적어도 하나의 활성 콘택(AC) 또는 적어도 하나의 게이트 전극(GE)과 전기적으로 연결될 수 있다.
도시되진 않았지만, 제2 층간 절연막(120)과 제1 및 제2 전원 라인들(PL1, PL2) 사이 및 제2 층간 절연막(120)과 제1 배선들(M1) 사이에 배리어 패턴들이 개재될 수 있다.
본 발명의 실시예들에 따르면, PMOSFET 영역(PR) 및 NMOSFET 영역(NR)의 크기를 줄이고, 이들 사이의 간격(즉, 제3 소자 분리막(ST3)의 폭)을 줄임으로써, 각각의 셀 영역들(C1, C2, C3)의 제1 방향(D1)으로의 길이를 줄일 수 있다. 각각의 셀 영역들(C1, C2, C3)의 크기가 감소할 수 있다. 또한, 구불구불한 형태의 제3 소자 분리막(ST3)을 이용함으로써, PMOSFET의 성능이 높게 요구되는 특정 영역에서는 제1 활성 패턴들(FN1)의 개수를 늘리고, NMOSFET의 성능이 높게 요구되는 특정 영역에서는 제2 활성 패턴들(FN2)의 개수를 늘릴 수 있다. 결과적으로, 상대적으로 높은 집적도를 가지면서 성능이 향상된 반도체 소자를 구현할 수 있다.
도 7, 9 및 11은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 8a, 10a 및 12a는 각각 도 7, 9 및 11의 A-A'선에 대응하는 단면도들이고, 도 8b, 10b 및 12b는 각각 도 7, 9 및 11의 B-B'선에 대응하는 단면도들이고, 도 10c 및 12c는 각각 도 9 및 11의 C-C'선에 대응하는 단면도들이다.
도 7, 도 8a 및 도 8b를 참조하면, 기판(100)이 제공될 수 있다. 일 예로, 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 기판(100)의 상부를 패터닝하여 활성 패턴들(FN)이 형성될 수 있다. 활성 패턴들(FN)은 제2 방향(D2)으로 연장되는 라인 형태를 갖도록 형성될 수 있다.
활성 패턴들(FN) 사이를 채우는 제1 소자 분리막들(ST1)이 형성될 수 있다. 제1 소자 분리막들(ST1)을 형성하는 것은, 기판(100) 상에 활성 패턴들(FN)을 덮는 절연막을 형성하는 것, 및 상기 활성 패턴들(FN)의 상부들이 노출되도록 상기 절연막을 리세스하는 것을 포함할 수 있다. 일 예로, 제1 소자 분리막들(ST1)은 실리콘 산화물을 이용해 형성될 수 있다.
도 9, 도 10a, 도 10b 및 도 10c를 참조하면, 기판(100)의 상부에 활성 패턴들(FN)을 가로지르는 제2 소자 분리막들(ST2)이 형성될 수 있다. 제2 소자 분리막들(ST2)은 제1 방향(D1)으로 연장되는 라인 형태를 갖도록 형성될 수 있다. 일 예로, 제2 소자 분리막(ST2)의 폭은 제1 소자 분리막(ST1)의 폭보다 더 클 수 있다. 제2 소자 분리막(ST2)의 상면은 제1 소자 분리막(ST1)의 최상부면과 공면을 이룰 수 있다.
제2 소자 분리막(ST2)을 형성하는 것은, 제1 방향(D1)으로 연장되는 영역(예를 들어, 도 1에 나타난 제2 분리 영역(ISY)) 내의 활성 패턴들(FN)의 상부들을 리세스하는 것을 포함할 수 있다. 리세스 공정이 수행된 영역 내의 활성 패턴들(FN)의 상부들이 제거될 수 있고, 활성 패턴들(FN)의 하부들이 잔류할 수 있다. 잔류하는 활성 패턴들(FN)의 하부들은 리세스된 활성 패턴들(RFN)을 이룰 수 있다. 활성 패턴들(FN)의 상부들이 리세스될 때, 이와 인접하는 제1 소자 분리막들(ST1)의 상부들도 함께 리세스될 수 있다. 따라서, 리세스된 제1 소자 분리막들(ST1)의 상면들은 리세스된 활성 패턴들(RFN)의 상면들과 공면을 이룰 수 있다. 리세스된 활성 패턴들(RFN) 및 리세스된 제1 소자 분리막들(ST1) 상에 제2 소자 분리막(ST2)이 형성될 수 있다. 일 예로, 제2 소자 분리막들(ST2)은 실리콘 산화물을 이용해 형성될 수 있다.
도 11, 도 12a, 도 12b 및 도 12c를 참조하면, 기판(100)의 상부에 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의하는 제3 소자 분리막들(ST3)이 형성될 수 있다. 제3 소자 분리막들(ST3)은 제2 방향(D2)으로 연장되도록 형성될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이의 제3 소자 분리막(ST3)은 구불구불하게 제2 방향(D2)으로 연장될 수 있다.
먼저, 기판(100) 상에 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)과 수직적으로 중첩되는 마스크 패턴들이 형성될 수 있다. 상기 마스크 패턴들은 한번의 포토리소그래피 공정을 통해 형성될 수 있다. 마스크 패턴들 사이의 간격은 제3 소자 분리막(ST3)의 폭과 동일할 수 있다. 제3 소자 분리막(ST3)은 구불구불한 형상을 갖더라도 그의 폭은 일정 길이 이상으로 언제나 유지될 수 있다 (도 3 참조). 제3 소자 분리막(ST3)의 폭은, 상기 포토리소그래피 공정의 분해능에 의해 정의되는 패턴들간의 최소 이격 거리와 같거나 클 수 있다.
상기 마스크 패턴들을 식각 마스크로 기판(100)의 상부를 식각하여 깊은 트렌치들(DT)이 형성될 수 있다. 깊은 트렌치들(DT)은 제1 소자 분리막들(ST1) 및 제2 소자 분리막들(ST2)보다 더 깊게 형성될 수 있다. 깊은 트렌치들(DT)을 채우는 제3 소자 분리막들(ST3)이 형성될 수 있다. 일 예로, 제3 소자 분리막들(ST3)은 실리콘 산화물을 이용해 형성될 수 있다.
본 발명의 실시예들에 따른 반도체 소자의 제조 방법은, 일정한 폭을 유지하는 제3 소자 분리막(ST3)을 형성하기 때문에, 복수번의 포토리소그래피 공정들을 수행할 필요 없이 한번의 포토리소그래피 공정 만으로 PMOSFET 영역(PR)과 NMOSFET 영역(NR)을 정의할 수 있다.
도 5, 도 6a, 도 6b 및 도 6c를 다시 참조하면, 제1 및 제2 활성 패턴들(FN1, FN2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 형성될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)으로 서로 이격될 수 있다. 게이트 전극들(GE) 각각의 아래에 게이트 절연 패턴(GI)이 형성될 수 있다. 게이트 전극들(GE) 각각의 양 측에 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 전극들(GE) 각각의 상면을 덮는 캐핑 패턴(CP)이 형성될 수 있다.
구체적으로, 게이트 전극들(GE)을 형성하는 것은, 제1 및 제2 활성 패턴들(FN1, FN2)을 가로지르는 희생 패턴들을 형성하는 것, 상기 희생 패턴들의 양 측에 게이트 스페이서들(GS)을 형성하는 것, 및 상기 희생 패턴들을 게이트 전극들(GE)로 교체하는 것을 포함할 수 있다.
게이트 전극들(GE)은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 캐핑 패턴(CP) 및 게이트 스페이서들(GS)은 각각 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
제1 및 제2 활성 패턴들(FN1, FN2)의 상부들에 소스/드레인 영역들(SD)이 형성될 수 있다. 소스/드레인 영역들(SD)은 게이트 전극들(GE) 각각의 양 측에 형성될 수 있다. PMOSFET 영역(PR) 상의 소스/드레인 영역들(SD)은 p형 불순물로 도핑될 수 있고, NMOSFET 영역(NR) 상의 소스/드레인 영역들(SD)은 n형 불순물로 도핑될 수 있다.
구체적으로, 소스/드레인 영역들(SD)은 에피택시얼 패턴들로서, 선택적 에피택시얼 성장 공정으로 형성될 수 있다. 게이트 전극들(GE) 각각의 양 측의 제1 및 제2 활성 패턴들(FN1, FN2)을 일부 리세스한 뒤, 제1 및 제2 활성 패턴들(FN1, FN2)의 리세스된 영역들 상에 에피택시얼 성장 공정을 수행할 수 있다. 에피택시얼 성장 공정은 기판(100)과 다른 반도체 원소를 이용하여 수행될 수 있다. 일 예로, 소스/드레인 영역들(SD)은 기판(100)의 반도체 원소의 격자 상수보다 크거나 작은 격자 상수를 갖는 반도체 원소로 형성될 수 있다. 소스/드레인 영역들(SD)이 기판(100)과 다른 반도체 원소로 형성됨으로써, 소스/드레인 영역들(SD) 사이의 채널 영역들(AF)에 압축 응력(compressive stress) 또는 인장 응력(tensile stress)이 제공될 수 있다.
이어서, 소스/드레인 영역들(SD) 및 게이트 전극들(GE)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 제1 층간 절연막(110)은 실리콘 산화막 또는 실리콘 산화질화막으로 형성될 수 있다.
제1 층간 절연막(110) 내에 활성 콘택들(AC)이 형성될 수 있다. 활성 콘택들(AC)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)의 소스/드레인 영역들(SD) 상에 형성될 수 있다. 활성 콘택들(AC)은 제1 방향(D1)으로 연장되는 라인 형태 또는 바(bar) 형태를 가질 수 있다.
구체적으로, 제1 층간 절연막(110)을 패터닝하여 활성 콘택들(AC)을 정의하는 홀들이 형성될 수 있다. 상기 홀들은, 서로 다른 포토 마스크들을 이용한 복수 회의 포토리소그래피 공정을 통해 형성될 수 있다. 즉, 상기 홀들은 동시에 형성되지 않을 수 있다. 상기 홀들에 도전 물질을 채워 활성 콘택들(AC)이 형성될 수 있다. 상기 도전 물질은 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 실리콘 산화막 또는 실리콘 산화질화막으로 형성될 수 있다. 제2 층간 절연막(120) 내에 제1 및 제2 전원 라인들(PL1, PL2) 및 비아들(VI)이 형성될 수 있다. 제1 전원 라인(PL1)은 적어도 하나의 활성 콘택(AC) 상에 형성되어, 비아(VI)를 통해 이와 연결될 수 있다. 제2 전원 라인(PL2)은 적어도 하나의 활성 콘택(AC) 상에 형성되어, 비아(VI)를 통해 이와 연결될 수 있다.
제1 및 제2 전원 라인들(PL1, PL2) 및 비아들(VI)은 동시에 형성될 수 있다. 일 예로, 제1 및 제2 전원 라인들(PL1, PL2) 및 비아들(VI)은 듀얼 다마신 공정을 이용해 형성될 수 있다. 구체적으로, 제2 층간 절연막(120)을 패터닝하여 제1 및 제2 전원 라인들(PL1, PL2) 및 비아들(VI)을 정의하는 홀들이 형성될 수 있다. 상기 홀들에 도전 물질을 채워 제1 및 제2 전원 라인들(PL1, PL2) 및 비아들(VI)이 동시에 형성될 수 있다. 상기 도전 물질은 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
도시되진 않았지만, 제2 층간 절연막(120) 내에 추가적인 도전 배선들이 형성될 수 있다. 상기 도전 배선들은 비아들(VI)을 통해 적어도 하나의 활성 콘택(AC) 또는 적어도 하나의 게이트 전극(GE)과 전기적으로 연결될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 제1 방향으로 연장되는 활성 패턴들을 갖는 기판;
    상기 기판의 상부에 제공되어, PMOSFET 영역 및 NMOSFET 영역을 정의하는 제1 소자 분리막; 및
    상기 활성 패턴들을 가로지르며 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극을 포함하되,
    상기 활성 패턴들은 상기 PMOSFET 영역 및 상기 NMOSFET 영역을 가로지르고,
    상기 제1 소자 분리막은 상기 PMOSFET 영역 및 상기 NMOSFET 영역 사이에 위치하며,
    상기 제1 소자 분리막은, 상기 제1 방향으로 연장되는 제1 부분, 및 상기 제1 및 제2 방향들 모두와 교차하는 제3 방향으로 연장되는 제2 부분을 포함하고,
    평면적 관점에서, 상기 제2 부분의 양 측벽들은 상기 제3 방향과 평행한 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 부분은 상기 제1 방향과 수직한 방향으로의 제1 폭을 갖고,
    상기 제2 부분은 상기 제3 방향과 수직한 방향으로의 제2 폭을 가지며,
    상기 제1 폭과 상기 제2 폭은 서로 실질적으로 동일한 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 소자 분리막은 상기 제1 방향으로 연장되는 제3 부분을 더 포함하고,
    상기 제2 부분은 상기 제1 및 제3 부분들 사이에 개재되며,
    상기 제1 부분과 인접하는 상기 PMOSFET 영역의 활성 패턴들의 개수는 상기 제3 부분과 인접하는 상기 PMOSFET 영역의 활성 패턴들의 개수와 다른 반도체 소자.
  4. 제1항에 있어서,
    상기 기판의 상부에 제공되어, 상기 제1 방향으로 연장되며 상기 활성 패턴들을 정의하는 제2 소자 분리막들을 더 포함하되,
    상기 제1 소자 분리막의 깊이는 상기 제2 소자 분리막들의 깊이보다 더 깊은 반도체 소자.
  5. 제4항에 있어서,
    상기 기판의 상부에 제공되어, 상기 활성 패턴들을 제1 방향으로 분리하는 제3 소자 분리막을 더 포함하되,
    상기 제3 소자 분리막은 상기 제2 방향으로 연장되며,
    상기 제1 소자 분리막의 깊이는 상기 제3 소자 분리막의 깊이보다 더 깊은 반도체 소자.
  6. 제5항에 있어서,
    상기 제3 소자 분리막은 상기 제2 소자 분리막들의 상부들을 관통하고,
    상기 제2 소자 분리막들의 깊이는 상기 제3 소자 분리막의 깊이보다 더 깊은 반도체 소자.
  7. 제4항에 있어서,
    상기 활성 패턴들 각각의 상부는 상기 제2 소자 분리막들 사이에서 돌출된 핀 형태를 갖는 반도체 소자.
  8. 제1항에 있어서,
    상기 활성 패턴들은, 상기 제1 소자 분리막의 상기 제2 부분과 인접하는 제1 활성 패턴을 포함하고,
    평면적 관점에서, 상기 제1 활성 패턴의 제1 측벽은 상기 제3 방향과 평행하며,
    상기 제1 활성 패턴의 상기 제1 측벽은 상기 제2 부분의 상기 양 측벽들 중 하나와 수직적으로 정렬되는 반도체 소자.
  9. 제8항에 있어서,
    상기 제1 활성 패턴의 제2 측벽 및 제3 측벽을 덮는 제2 소자 분리막들; 및
    상기 제1 활성 패턴의 상기 제1 측벽에 대향하는 제4 측벽을 덮는 제3 소자 분리막을 더 포함하되,
    평면적 관점에서, 상기 제1 활성 패턴의 상기 제2 및 제3 측벽들은 상기 제1 방향과 평행하고,
    평면적 관점에서, 상기 제1 활성 패턴의 상기 제4 측벽은 상기 제2 방향과 평행하며,
    상기 제1 내지 제3 소자 분리막들은 서로 다른 깊이를 갖는 반도체 소자.
  10. 제1항에 있어서,
    상기 활성 패턴들 각각의 상부는:
    상기 게이트 전극의 양 측에 위치하는 한 쌍의 소스/드레인 영역들; 및
    상기 소스/드레인 영역들 사이에 개재된 채널 영역을 포함하는 반도체 소자.
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Publication number Priority date Publication date Assignee Title
US7985990B2 (en) 2008-08-12 2011-07-26 Texas Instruments Incorporated Transistor layout for manufacturing process control
KR101102764B1 (ko) 2009-07-31 2012-01-03 주식회사 하이닉스반도체 반도체 소자의 레이아웃 및 반도체 소자의 형성방법
US8661393B2 (en) 2012-06-28 2014-02-25 Freescale Semiconductor, Inc. Method for analyzing placement context sensitivity of standard cells
US20140048889A1 (en) 2012-08-17 2014-02-20 Broadcom Corporation Layout Circuit Optimization For Deep Submicron Technologies
JP2014225566A (ja) 2013-05-16 2014-12-04 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
KR102143501B1 (ko) 2013-12-05 2020-08-11 삼성전자 주식회사 레이아웃 디자인 시스템 및 이를 이용하여 제조한 반도체 장치
KR102193674B1 (ko) 2014-01-22 2020-12-21 삼성전자주식회사 반도체 장치의 레이아웃 디자인을 생성하는 레이아웃 디자인 시스템
US9431383B2 (en) * 2014-07-22 2016-08-30 Samsung Electronics Co., Ltd. Integrated circuit, semiconductor device based on integrated circuit, and standard cell library
US9734276B2 (en) * 2014-10-22 2017-08-15 Samsung Electronics Co., Ltd. Integrated circuit and method of designing layout of the same

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