KR20170085176A - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

반도체 소자는, 기판 상에, 상기 기판의 상면에 평행한 제1 방향으로 연장되는 활성 패턴, 상기 기판의 상기 상면에 평행하고 상기 제1 방향에 교차하는 제2 방향으로 연장되어, 상기 활성 패턴을 가로지르는 게이트 전극, 상기 게이트 전극의 상면을 덮고, 상기 기판의 상기 상면에 수직한 방향으로 연장되어 상기 게이트 전극의 제1 측벽을 덮는 게이트 캐핑 패턴, 및 상기 게이트 전극의 제2 측벽을 덮는 게이트 스페이서를 포함한다. 상기 제1 측벽 및 상기 제2 측벽은 상기 제2 방향으로 서로 마주한다.

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICES AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 핀 전계 효과 트랜지터(FIN Field Effect Transistor)를 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 장치의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 장치의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전기적 특성이 개선된 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 우수한 신뢰성을 갖는 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명에 따른 반도체 소자는, 기판 상에, 상기 기판의 상면에 평행한 제1 방향으로 연장되는 활성 패턴, 상기 기판의 상기 상면에 평행하고 상기 제1 방향에 교차하는 제2 방향으로 연장되어, 상기 활성 패턴을 가로지르는 게이트 전극, 상기 게이트 전극의 상면을 덮고, 상기 기판의 상기 상면에 수직한 방향으로 연장되어 상기 게이트 전극의 제1 측벽을 덮는 게이트 캐핑 패턴, 및 상기 게이트 전극의 제2 측벽을 덮는 게이트 스페이서를 포함할 수 있다. 상기 제1 측벽 및 상기 제2 측벽은 상기 제2 방향으로 서로 마주할 수 있다.
일 실시예에 따르면, 상기 게이트 전극은 상기 제1 방향으로 서로 마주하는 제3 측벽 및 제4 측벽을 가지고, 상기 게이트 스페이서는 상기 제3 측벽 및 상기 제4 측벽 상으로 연장될 수 있다.
일 실시예에 따르면, 상기 게이트 캐핑 패턴은 상기 제1 측벽에 직접 접할 수 있다.
본 발명에 따른 반도체 소자는, 상기 기판 상에 제공되어, 상기 활성 패턴 및 상기 게이트 전극을 덮는 층간 절연막을 더 포함할 수 있다. 상기 게이트 캐핑 패턴은 상기 층간 절연막 내에 제공되어 상기 게이트 전극의 상기 상면을 따라 연장될 수 있다. 상기 게이트 스페이서는 상기 게이트 전극과 상기 층간 절연막 사이에 개재하고, 상기 게이트 캐핑 패턴과 상기 층간 절연막 사이로 연장될 수 있다.
일 실시예에 따르면, 상기 게이트 캐핑 패턴은 상기 게이트 전극의 상기 제1 측벽으로부터 상기 기판의 상기 상면에 평행한 방향으로 연장되어 상기 게이트 스페이서와 접할 수 있다.
일 실시예에 따르면, 상기 게이트 캐핑 패턴은 상기 게이트 전극의 상기 제1 측벽으로부터 상기 기판의 상기 상면에 평행한 방향으로 연장되어 상기 게이트 스페이서 및 상기 층간 절연막과 접할 수 있다.
본 발명에 따른 반도체 소자는, 상기 활성 패턴과 상기 게이트 전극 사이에 제공되고, 상기 게이트 전극의 바닥면을 따라 연장되는 게이트 유전 패턴을 더 포함할 수 있다. 상기 게이트 유전 패턴은 상기 게이트 스페이서와 상기 게이트 전극 사이로 연장되고, 상기 게이트 캐핑 패턴은 상기 제1 측벽에 직접 접할 수 있다.
일 실시예에 따르면, 상기 게이트 전극은 상기 게이트 유전 패턴에 인접하는 제1 도전 패턴, 및 상기 제1 도전 패턴을 사이에 두고 상기 게이트 유전 패턴으로부터 이격되는 제2 도전 패턴을 포함할 수 있다. 상기 제1 도전 패턴은 상기 게이트 스페이서와 상기 제2 도전 패턴 사이에 개재될 수 있다. 상기 게이트 캐핑 패턴은 상기 제2 도전 패턴과 직접 접할 수 있다.
본 발명에 따른 반도체 소자는, 상기 활성패턴의 양 측에 제공되어 상기 제1 방향으로 연장되는 소자분리패턴들을 더 포함할 수 있다. 상기 게이트 전극은 상기 소자분리패턴들의 상면들 상으로 연장될 수 있다. 상기 게이트 캐핑 패턴은 상기 기판의 상면에 수직한 상기 방향으로 연장되어, 상기 소자분리패턴들 중 상기 게이트 전극의 상기 제1 측벽에 인접하는 소자분리패턴과 접할 수 있다.
일 실시예에 따르면, 상기 활성 패턴은 상기 소자분리패턴들에 의해 노출되는 측벽들을 가지되, 상기 게이트 전극은 상기 활성 패턴의 상면 및 상기 노출된 측벽들을 덮을 수 있다.
본 발명에 따른 반도체 소자는, 기판 상에, 상기 기판의 상면에 평행한 제1 방향으로 서로 이격되어 제공되는 한 쌍의 게이트 전극들, 및 상기 한 쌍의 게이트 전극들의 상면들을 덮고, 상기 기판의 상기 상면에 수직한 방향으로 연장되어 상기 한 쌍의 게이트 전극들 사이의 공간을 채우는 게이트 캐핑 패턴을 포함할 수 있다. 상기 한 쌍의 게이트 전극들의 각각은, 상기 제1 방향에 따른 폭이 상기 기판의 상기 상면에 평행하고 상기 제1 방향에 수직한 제2 방향에 따른 폭보다 큰 라인 형태일 수 있다.
일 실시예에 따르면, 상기 한 쌍의 게이트 전극들의 각각은 상기 제1 방향으로 서로 마주하는 제1 측벽 및 제2 측벽을 가질 수 있다. 상기 한 쌍의 게이트 전극들의 각각의 상기 제1 측벽은 서로 마주하고, 상기 게이트 캐핑 패턴은 상기 한 쌍의 게이트 전극들의 각각의 상기 제1 측벽을 덮을 수 있다. 본 발명에 따른 반도체 소자는 상기 한 쌍의 게이트 전극들의 각각의 상기 제2 측벽을 덮는 게이트 스페이서, 및 상기 한 쌍의 게이트 전극들의 각각과 상기 기판 사이에 개재하고, 상기 한 쌍의 게이트 전극들의 각각과 상기 게이트 스페이서 사이로 연장되는 게이트 유전 패턴을 더 포함할 수 있다.
일 실시예에 따르면, 상기 한 쌍의 게이트 전극들의 각각은 상기 제2 방향으로 서로 마주하는 제3 측벽 및 제4 측벽을 가질 수 있다. 상기 게이트 스페이서 및 상기 게이트 유전 패턴은 상기 한 쌍의 게이트 전극들의 각각의 상기 제3 측벽 및 상기 제4 측벽 상으로 연장될 수 있다.
일 실시예에 따르면, 상기 게이트 캐핑 패턴은 상기 한 쌍의 게이트 전극들의 각각의 상기 제1 측벽과 직접 접할 수 있다.
일 실시예에 따르면, 평면적 관점에서, 상기 게이트 캐핑 패턴은 상기 한 쌍의 게이트 전극들의 각각의 상기 상면을 따라 연장되고, 상기 한 쌍의 게이트 전극들의 각각의 상기 제1 측벽으로부터 상기 제2 방향으로 연장되어 상기 게이트 스페이서와 접할 수 있다.
본 발명에 따른 반도체 소자는, 상기 기판 상에 제공되어 상기 한 쌍의 게이트 전극들을 덮는 층간 절연막을 더 포함할 수 있다. 상기 게이트 캐핑 패턴의 상면은 상기 층간 절연막의 상면과 공면을 이룰 수 있다.
일 실시예에 따르면, 상기 게이트 스페이서는 상기 층간 절연막과 상기 게이트 캐핑 패턴 사이로 연장될 수 있다.
일 실시예에 따르면, 상기 한 쌍의 게이트 전극들의 각각은 상기 게이트 유전 패턴에 인접하는 제1 도전 패턴, 및 상기 제1 도전 패턴을 사이에 두고 상기 게이트 유전 패턴으로부터 이격되는 제2 도전 패턴을 포함할 수 있다. 상기 제1 도전 패턴은 상기 게이트 스페이서와 상기 제2 도전 패턴 사이에 개재할 수 있다.
일 실시예에 따르면, 상기 제2 도전 패턴은 상기 제1 도전 패턴과 다른 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 한 쌍의 게이트 전극들은 제1 게이트 전극들일 수 있다. 본 발명에 따른 반도체 소자는, 상기 제1 게이트 전극들로부터 각각 상기 제2 방향으로 이격되어 제공되고, 상기 제1 방향으로 배열되는 제2 게이트 전극들, 및 상기 제2 게이트 전극들의 상면들을 덮고, 상기 기판의 상기 상면에 수직한 상기 방향으로 연장되어 상기 제2 게이트 전극들 사이의 공간을 채우는 추가적인 게이트 캐핑 패턴을 더 포함할 수 있다. 상기 게이트 캐핑 패턴은 상기 제1 게이트 전극들 사이의 상기 공간으로부터 상기 제2 방향을 따라 상기 제2 게이트 전극들 사이의 상기 공간으로 연장되어 상기 추가적인 게이트 캐핑 패턴과 연결되어 일체를 이룰 수 있다.
본 발명에 따른 반도체 소자의 제조방법은, 기판 상에 희생 게이트 패턴을 형성하는 것, 상기 기판 상에 상기 희생 게이트 패턴의 측벽들을 덮는 게이트 스페이서를 형성하는 것, 상기 기판 상에 상기 희생 게이트 패턴 및 상기 게이트 스페이서를 덮는 층간 절연막을 형성하는 것, 상기 희생 게이트 패턴을 제거하여 상기 게이트 스페이서의 내측벽에 의해 정의되는 갭 영역을 형성하는 것, 상기 갭 영역 내에 예비 게이트 전극을 형성하는 것, 상기 층간 절연막 상에 상기 예비 게이트 전극의 상면의 일부를 노출하는 개구부를 갖는 커팅 마스크 패턴을 형성하는 것, 및 상기 커팅 마스크 패턴을 식각 마스크로 상기 예비 게이트 전극의 일부를 제거하여 상기 예비 게이트 전극을 한 쌍의 게이트 전극들로 분리하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 예비 게이트 전극은 상기 기판의 상면에 평행한 제1 방향으로 연장될 수 있다. 상기 개구부는 상기 기판의 상기 상면에 평행하고 상기 제1 방향에 교차하는 제2 방향으로 연장되어 상기 예비 게이트 전극을 가로지르고, 상기 예비 게이트 전극의 양 측의 상기 게이트 스페이서의 상면의 일부를 노출할 수 있다. 상기 예비 게이트 전극을 상기 한 쌍의 게이트 전극들로 분리하는 것은, 상기 커팅 마스크 패턴을 식각 마스크로 상기 게이트 스페이서의 상기 상면의 상기 노출된 일부를 리세스하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 예비 게이트 전극을 상기 한 쌍의 게이트 전극들로 분리하는 것은, 상기 게이트 스페이서의 상기 상면의 상기 노출된 일부가 리세스된 후, 상기 예비 게이트 전극의 상기 일부를 제거하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 개구부는 상기 제2 방향으로 연장되어 상기 예비 게이트 전극의 상기 양 측의 상기 층간 절연막의 상면의 일부를 노출할 수 있다. 상기 예비 게이트 전극을 상기 한 쌍의 게이트 전극들로 분리하는 것은, 상기 커팅 마스크 패턴을 식각 마스크로 상기 층간 절연막의 상기 상면의 상기 노출된 일부를 리세스하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 예비 게이트 전극을 상기 한 쌍의 게이트 전극들로 분리하는 것은, 상기 게이트 스페이서의 상기 상면의 상기 노출된 일부, 및 상기 층간 절연막의 상기 상면의 상기 노출된 일부가 리세스된 후, 상기 예비 게이트 전극의 상기 일부를 제거하는 것을 포함할 수 있다.
본 발명에 따른 반도체 소자의 제조방법은, 상기 커팅 마스크 패턴을 형성하기 전에, 상기 예비 게이트 전극의 상부를 리세스하여 상기 게이트 스페이서의 내측벽을 노출하는 리세스 영역을 형성하는 것을 더 포함할 수 있다. 상기 커팅 마스크 패턴은 상기 리세스 영역을 채우고, 상기 개구부는 상기 리세스 영역과 부분적으로 중첩할 수 있다.
본 발명에 따른 반도체 소자의 제조방법은, 상기 커팅 마스크 패턴을 제거하는 것, 및 상기 층간 절연막 상에 상기 리세스 영역 및 상기 한 쌍의 게이트 전극들 사이의 공간을 채우는 게이트 캐핑 패턴을 형성하는 것을 더 포함할 수 있다.
본 발명의 개념에 따르면, 희생 게이트 패턴은 예비 게이트 전극으로 대체될 수 있고, 상기 예비 게이트 전극은 패터닝되어 일 방향으로 서로 이격되는 한 쌍의 게이트 전극들로 분리될 수 있다. 이에 따라, 상기 희생 게이트 패턴을 패터닝함으로써 발생될 수 있는 불량들로부터 자유로울 수 있다. 더하여, 상기 예비 게이트 전극을 패터닝하는 공정 동안, 상기 예비 게이트 전극의 양 측의 게이트 스페이서의 부분들 및 층간 절연막의 부분들을 상기 예비 게이트 전극의 부분들보다 먼저 제거함에 따라, 상기 예비 게이트 게이트 전극의 상기 부분들을 제거하는 동안 발생될 수 있는 식각 부산물들에 의해 상기 한 쌍의 게이트 전극들이 전기적으로 단락되는 것을 최소화할 수 있다.
따라서, 반도체 소자의 전기적 특성 및 신뢰성이 개선될 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2는 도 1의 P부분을 나타내는 사시도이다.
도 3은 도 1의 A-A', B-B', 및 C-C'에 따른 단면도이다.
도 4는 도 1의 D-D', 및 E-E'에 따른 단면도이다.
도 5, 도 8, 도 11, 도 14, 도 17, 및 도 20은 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 6, 도 9, 도 12, 도 15, 도 18, 및 도 21은 각각 도 5, 도 8, 도 11, 도 14, 도 17, 및 도 20의 A-A', B-B', 및 C-C'에 따른 단면도들이다.
도 7, 도 10, 도 13, 도 16, 도 19, 및 도 22은 각각 도 5, 도 8, 도 11, 도 14, 도 17, 및 도 20의 D-D', 및 E-E'에 따른 단면도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이고, 도 2는 도 1의 P부분을 나타내는 사시도이다. 도 3은 도 1의 A-A', B-B', 및 C-C'에 따른 단면도이고, 도 4는 도 1의 D-D', 및 E-E'에 따른 단면도이다.
도 1 내지 도 4를 참조하면, 기판(100) 상에 활성패턴(ACT)이 제공될 수 있다. 상기 기판(100)은 반도체 기판일 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판 또는 SOI(Silicon on insulator) 기판일 수 있다. 상기 활성패턴(ACT)은 상기 기판(100)으로부터 상기 기판(100)의 상면에 수직한 방향으로 돌출될 수 있고, 상기 기판(100)의 상기 상면에 평행한 제1 방향(D1)으로 연장될 수 있다. 일부 실시예들에 따르면, 상기 활성패턴(ACT)은 복수 개로 제공될 수 있고, 복수 개의 상기 활성패턴들(ACT)은 상기 기판(100)의 상기 상면에 평행하고 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 배열될 수 있다.
상기 활성패턴(ACT)의 양 측에 소자분리패턴들(102)이 제공될 수 있다. 상기 소자분리패턴들(102)은 상기 기판(100) 상에 제공되어 상기 제1 방향(D1)으로 연장될 수 있고, 상기 활성패턴(ACT)을 사이에 두고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 소자분리패턴들(102)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 일부 실시예들에 따르면, 상기 소자분리패턴들(102)은 상기 활성패턴(ACT)의 상부 측벽들을 노출할 수 있다. 즉, 상기 활성패턴(ACT)은 상기 소자분리패턴들(102)에 의해 노출되는 상부 영역(이하, 활성 핀(AF))을 가질 수 있다. 다른 실시예들에 따르면, 도시된 바와 달리, 상기 활성패턴(ACT)의 상면은 상기 소자분리패턴들(102)의 상면들과 실질적으로 공면을 이룰 수 있다.
상기 기판(100) 상에 상기 활성패턴(ACT) 및 상기 소자분리패턴들(102)을 가로지르는 게이트 전극(GE)이 제공될 수 있다. 상기 게이트 전극(GE)은 상기 활성 핀(AF)을 덮을 수 있고, 상기 제2 방향(D2)으로 연장되어 상기 소자분리패턴들(102)의 상면들을 덮을 수 있다. 상기 게이트 전극(GE)은 상기 제2 방향(D2)으로 서로 마주하는 제1 측벽(S1) 및 제2 측벽(S2)을 가질 수 있고, 상기 제1 방향(D1)으로 서로 마주하는 제3 측벽(S3) 및 제4 측벽(S4)를 가질 수 있다. 상기 게이트 전극(GE)은 상기 제2 방향(D2)에 따른 폭(W2, 즉, 상기 제1 측벽(S1) 및 상기 제2 측벽(S2) 사이의 폭)이 상기 제1 방향(D1)에 따른 폭(W1, 즉, 상기 제3 측벽(S3) 및 상기 제4 측벽(S4) 사이의 폭)보다 큰 라인 형태일 수 있다. 상기 게이트 전극(GE)의 상면 상에 게이트 캐핑 패턴(CAP)이 제공될 수 있다. 상기 게이트 캐핑 패턴(CAP)은 상기 제2 방향(D2)으로 연장되어 상기 게이트 전극(GE)의 상기 상면을 덮을 수 있다. 상기 게이트 캐핑 패턴(CAP)은 상기 기판(100)의 상기 상면에 수직한 방향으로 연장되어 상기 게이트 전극(GE)의 상기 제1 측벽(S1)을 덮고, 상기 소자분리패턴들(102) 중 상기 제1 측벽(S1)에 인접하는 소자분리패턴(102)과 접할 수 있다. 상기 게이트 캐핑 패턴(CAP)은 상기 게이트 전극(GE)의 상기 상면 및 상기 제1 측벽(S1)과 직접 접할 수 있다. 상기 게이트 전극(GE)의 상기 제2 측벽(S2) 상에 게이트 스페이서(GSP)가 제공될 수 있고, 상기 게이트 스페이서(GSP)는 상기 게이트 전극(GE)의 상기 제3 측벽(S3) 및 상기 제4 측벽(S4) 상으로 연장될 수 있다. 평면적 관점에서, 상기 게이트 캐핑 패턴(CAP)은 상기 게이트 전극(GE)의 상기 제1 측벽(S1)으로부터 상기 기판(100)의 상기 상면에 평행한 방향(일 예로, 상기 제1 방향(D1))으로 연장되어 상기 게이트 스페이서(GSP)와 접할 수 있다. 일부 실시예들에 따르면, 상기 게이트 스페이서(GSP)는 상기 게이트 캐핑 패턴(CAP)의 측벽들을 덮을 수 있고, 상기 게이트 스페이서(GSP)의 상면은 상기 게이트 캐핑 패턴(CAP)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 게이트 전극(GE)과 상기 활성 핀(AF) 사이에 게이트 유전 패턴(GI)이 제공될 수 있다. 상기 게이트 유전 패턴(GI)은 상기 게이트 전극(GE)과 상기 소자분리패턴들(102)의 각각의 사이로 연장될 수 있고, 상기 게이트 전극(GE)과 상기 게이트 스페이서(GSP) 사이로 연장될 수 있다. 상기 게이트 유전 패턴(GI)의 최상부면은 상기 게이트 전극(GE)의 상기 상면과 실질적으로 공면을 이룰 수 있다. 상기 게이트 캐핑 패턴(CAP)은 상기 게이트 전극(GE)의 상기 상면으로부터 수평적으로 연장되어 상기 게이트 유전 패턴(GI)의 상기 최상부면을 덮을 수 있다. 상기 게이트 스페이서(GSP)는 상기 게이트 유전 패턴(GI)을 사이에 두고 상기 게이트 전극(GE)으로부터 이격될 수 있고, 상기 게이트 캐핑 패턴(CAP)은 상기 게이트 전극(GE)의 상기 제1 측벽(S1)에 직접 접할 수 있다. 평면적 관점에서, 상기 게이트 캐핑 패턴(CAP)은 상기 게이트 전극(GE)의 상기 제1 측벽(S1)으로부터 상기 기판(100)의 상기 상면에 평행한 방향(일 예로, 상기 제1 방향(D1))으로 연장되어 상기 게이트 유전 패턴(GI) 및 상기 게이트 스페이서(GSP)와 접할 수 있다.
상기 게이트 전극(GE)은 상기 게이트 유전 패턴(GI)에 인접하는 제1 도전 패턴(150) 및 상기 제1 도전 패턴(150)을 사이에 두고 상기 게이트 유전 패턴(GI)으로부터 이격되는 제2 도전 패턴(152)을 포함할 수 있다. 상기 제2 도전 패턴(152)은 상기 제1 도전 패턴(150)과 다른 물질을 포함할 수 있다. 상기 제1 도전 패턴(150)은 상기 게이트 유전 패턴(GI)의 상면을 따라 연장될 수 있다. 즉, 상기 제1 도전 패턴(150)은 상기 제2 도전 패턴(152)과 상기 활성 핀(AF) 사이에 제공되고, 상기 제2 도전 패턴(152)과 상기 소자분리패턴들(102)의 각각의 사이로 연장될 수 있다. 상기 제1 도전 패턴(150)은 상기 제2 도전 패턴(152)과 상기 게이트 스페이서(GSP) 사이로 연장될 수 있다. 상기 게이트 캐핑 패턴(CAP)은 상기 제1 도전 패턴(150) 및 상기 제2 도전 패턴(152)의 상면들을 덮을 수 있고, 상기 기판(100)의 상기 상면에 수직한 상기 방향으로 연장되어 상기 제2 도전 패턴(152)의 측벽 및 상기 제1 도전 패턴(150)의 측벽과 직접 접할 수 있다. 여기서, 상기 제2 도전 패턴(152)의 상기 측벽 및 상기 제1 도전 패턴의 상기 측벽은 상기 게이트 전극(GE)의 상기 제1 측벽(S1)의 적어도 일부를 구성할 수 있다. 상기 게이트 캐핑 패턴(CAP)은, 평면적 관점에서, 상기 제2 도전 패턴(152)의 상기 측벽으로부터 상기 기판(100)의 상기 상면에 평행한 방향(일 예로, 상기 제1 방향(D1))으로 연장되어 상기 제1 도전 패턴(150)과 직접 접할 수 있다.
상기 제1 도전 패턴(150)은 도전성 금속 질화물(일 예로, 티타늄 질화물 탄탈륨 질화물 등)을 포함할 수 있고, 상기 제2 도전 패턴(152)은 도전성 금속 질화물(일 예로, 티타늄 질화물 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다. 상기 제2 도전 패턴(152)은 상기 제1 도전 패턴(150)과 다른 물질을 포함할 수 있다. 상기 게이트 유전 패턴(GI)은 고유전막들 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 게이트 유전 패턴(GI)은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있다. 상기 게이트 스페이서(GSP) 및 상기 게이트 캐핑 패턴(CAP)은 각각 질화물(일 예로, 실리콘 질화물)을 포함할 수 있다.
상기 게이트 전극(GE), 상기 게이트 유전 패턴(GI), 및 상기 게이트 스페이서(GSP)는 게이트 구조체(GS)로 정의될 수 있다. 상기 게이트 구조체(GS)는 복수 개로 제공될 수 있고, 한 쌍의 게이트 구조체들(GS)이 상기 제2 방향(D2)으로 서로 이격되어 제공될 수 있다. 상기 한 쌍의 게이트 구조체들(GS)의 각각은 대응하는 활성패턴(ACT)을 가로지를 수 있다. 상기 한 쌍의 게이트 구조체들(GS)은 상기 제2 방향(D2)으로 서로 이격되는 한 쌍의 게이트 전극들(GE)을 각각 포함할 수 있다. 상기 게이트 캐핑 패턴(CAP)은 상기 한 쌍의 게이트 전극들(GE)의 상면들을 덮고, 상기 기판(100)의 상기 상면에 수직한 상기 방향으로 연장되어 상기 한 쌍의 게이트 구조체들(GS) 사이의 공간을 채울 수 있다. 구체적으로, 상기 한 쌍의 게이트 전극들(GE)의 각각은 상기 제1 내지 제4 측벽들(S1, S2, S3, S4)을 가질 수 있고, 상기 한 쌍의 게이트 전극들(GE)의 상기 제1 측벽들(S1)은 서로 마주할 수 있다. 상기 게이트 캐핑 패턴(CAP)은 서로 마주하는 상기 제1 측벽들(S1) 사이의 공간을 채울 수 있고, 상기 한 쌍의 게이트 전극들(GE) 사이의 상기 소자분리패턴(102)과 접할 수 있다. 상기 게이트 캐핑 패턴(CAP)은 상기 한 쌍의 게이트 전극들(GE)의 각각의 상기 제1 측벽(S1)과 직접 접할 수 있다. 평면적 관점에서, 상기 게이트 캐핑 패턴(CAP)은 상기 한 쌍의 게이트 전극들(GE)의 각각의 상기 제1 측벽(S1)으로부터 상기 기판(100)의 상기 상면에 평행한 방향(일 예로, 상기 제1 방향(D1))을 따라 연장되어, 상기 한 쌍의 게이트 전극들(GE)의 각각의 측벽들 상의 상기 게이트 유전 패턴(GI) 및 상기 게이트 스페이서(GSP)와 접할 수 있다.
일부 실시예들에 따르면, 다른 한 쌍의 게이트 구조체들(GS)이 상기 제2 방향(D2)으로 서로 이격되어 제공될 수 있다. 설명의 편의를 위해, 상기 한 쌍의 게이트 구조체들(GS)은 제1 게이트 구조체들(GS1)로 정의되고, 상기 다른 한 쌍의 게이트 구조체들(GS)은 제2 게이트 구조체들(GS2)로 정의될 수 있다. 상기 제2 게이트 구조체들(GS2)은 상기 제1 게이트 구조체들(GS1)로부터 상기 제1 방향(D1)으로 각각 이격될 수 있다. 상기 제2 게이트 구조체들(GS2)의 각각은 대응하는 활성패턴(ACT)을 가로지를 수 있다. 상기 제2 게이트 구조체들(GS2)은 상기 제2 방향(D2)으로 서로 이격되는 다른 한 쌍의 게이트 전극들(GE)을 각각 포함할 수 있다. 상기 다른 한 쌍의 게이트 전극들(GE)의 상면들 상에 추가적인 게이트 캐핑 패턴(CAP)이 제공될 수 있고, 상기 추가적인 게이트 캐핑 패턴(CAP)은 상기 기판(100)의 상기 상면에 수직한 상기 방향으로 연장되어 상기 제2 게이트 구조체들(GS2) 사이의 공간을 채울 수 있다. 구체적으로, 상기 다른 한 쌍의 게이트 전극들(GE)의 각각은 상기 제1 내지 제4 측벽들(S1, S2, S3, S4)을 가질 수 있고, 상기 다른 한 쌍의 게이트 전극들(GE)의 상기 제1 측벽들(S1)은 서로 마주할 수 있다. 상기 추가적인 게이트 캐핑 패턴(CAP)은 서로 마주하는 상기 제1 측벽들(S1) 사이의 공간을 채울 수 있고, 상기 다른 한 쌍의 게이트 전극들(GE) 사이의 상기 소자분리패턴(102)과 접할 수 있다. 상기 추가적인 게이트 캐핑 패턴(CAP)은 상기 다른 한 쌍의 게이트 전극들(GE)의 각각의 상기 제1 측벽(S1)과 직접 접할 수 있다. 평면적 관점에서, 상기 추가적인 게이트 캐핑 패턴(CAP)은 상기 다른 한 쌍의 게이트 전극들(GE)의 각각의 상기 제1 측벽(S1)으로부터 상기 기판(100)의 상기 상면에 평행한 방향(일 예로, 상기 제1 방향(D1))을 따라 연장되어, 상기 다른 한 쌍의 게이트 전극들(GE)의 각각의 측벽들 상의 상기 게이트 유전 패턴(GI) 및 상기 게이트 스페이서(GSP)와 접할 수 있다.
평면적 관점에서, 상기 제1 게이트 구조체들(GS1) 상의 상기 게이트 캐핑 패턴(CAP)은 상기 제1 방향(D1)으로 연장되어 상기 제2 게이트 구조체들(GS2) 상의 상기 추가적인 게이트 캐핑 패턴(CAP)과 연결될 수 있다. 구체적으로, 상기 게이트 캐핑 패턴(CAP)은 상기 제1 게이트 구조체들(GS1) 사이의 상기 공간으로부터 상기 제1 방향(D1)을 따라 상기 제2 게이트 구조체들(GS2) 사이의 상기 공간으로 연장되어, 상기 추가적인 게이트 캐핑 패턴(CAP)과 연결될 수 있다. 상기 게이트 캐핑 패턴(CAP) 및 상기 추가적인 게이트 캐핑 패턴(CAP)은 서로 연결되어 하나의 게이트 캐핑 패턴(CAP)을 이룰 수 있다. 즉, 상기 하나의 게이트 캐핑 패턴(CAP)의 일부는 상기 제1 게이트 구조체들(GS1) 사이의 상기 공간으로부터 상기 제1 방향(D1)을 따라 상기 제2 게이트 구조체들(GS2) 사이의 상기 공간으로 연장될 수 있고, 상기 하나의 게이트 캐핑 패턴(CAP)의 상기 일부의 바닥면은 그 아래에 제공되는 소자분리패턴(102)과 접할 수 있다.
소스/드레인 영역들(SD)이 상기 게이트 구조체(GS)의 양 측의 상기 활성패턴(ACT) 상에 각각 제공될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 활성 핀(AF)을 사이에 두고 수평적으로 서로 이격될 수 있다. 상기 소스/드레인 영역들(SD)의 바닥면들은 상기 활성 핀(AF)의 상면보다 상기 기판(100)으로부터 낮은 높이에 위치할 수 있다. 상기 소스/드레인 영역들(SD)은 상기 활성패턴(ACT)를 시드로 하여 형성된 에피택시얼층들일 수 있다. 상기 소스/드레인 영역들(SD)은, 일 예로, 상기 활성패턴(ACT)를 시드로 하여 에피택시얼하게 성장된 실리콘 게르마늄(SiGe), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 하나를 포함할 수 있다. 일 예로, 본 발명에 따른 반도체 소자가 CMOS 구조인 경우, NMOSFET의 소스/드레인 영역들을 위한 제1 에피택시얼층, 및 PMOSFET의 소스/드레인 영역들을 위한 제2 에피택시얼층이 제공될 수 있다. 상기 제1 에피택시얼층은 NMOSFET의 채널 영역(즉, 상기 활성 핀(AF))에 인장성 스트레인(tensile strain)을 제공하도록 구성될 수 있고, 상기 제2 에피택시얼층은 PMOSFET의 채널 영역(즉, 상기 활성 핀(AF))에 압축성 스트레인(compressive strain)를 제공하도록 구성될 수 있다. 상기 제1 에피택시얼층은 실리콘(Si) 및/또는 실리콘 카바이드(SiC)로 형성되고, 상기 제2 에피택시얼층은 실리콘 게르마늄(SiGe)로 형성될 수 있지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 상기 소스/드레인 영역들(SD)은 불순물을 더 포함할 수 있다. 상기 불순물을 상기 소스/드레인 영역들(SD)을 포함하는 트랜지스터의 전기적 특성을 개선하기 위해 채용될 수 있다. 상기 트랜지스터가 NMOSFET인 경우, 상기 불순물은 일 예로, 인(P)일 수 있다. 상기 트랜지스터가 PMOSFET인 경우, 상기 불순물은 일 예로, 보론(B)일 수 있다.
상기 기판(100) 상에 상기 게이트 구조체(GS), 상기 게이트 캐핑 패턴(CAP), 및 상기 소스/드레인 영역들(SD)을 덮는 층간 절연막(160)이 제공될 수 있다. 상기 층간 절연막(160)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다. 상기 게이트 캐핑 패턴(CAP)은 상면은 상기 층간 절연막(160)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 게이트 스페이서(GSP)는 상기 게이트 캐핑 패턴(CAP)과 상기 층간 절연막(160) 사이로 연장될 수 있다. 평면적 관점에서, 상기 게이트 캐핑 패턴(CAP)은 상기 게이트 전극(GE)의 상기 제1 측벽(S1)으로부터 상기 제1 방향(D1)으로 연장되어 상기 층간 절연막(160)과 접할 수 있다. 상기 게이트 구조체(GS)가 복수 개로 제공되는 경우, 상기 게이트 캐핑 패턴(CAP)은 상기 제1 게이트 구조체들(GS1) 사이의 상기 공간으로부터 상기 제1 방향(D1)을 따라 상기 제2 게이트 구조체들(GS2) 사이의 상기 공간으로 연장될 수 있고, 상기 층간 절연막(160)을 관통하여 상기 추가적인 게이트 캐핑 패턴(CAP)과 연결될 수 있다.
도시되지 않았지만, 상기 층간 절연막(160) 상에 절연막(미도시)이 제공될 수 있다. 상기 절연막은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 상기 절연막 및 상기 층간 절연막(160)을 관통하여 상기 소스/드레인 영역들(SD)에 전기적으로 연결되는 제1 콘택 플러그들(미도시)이 제공될 수 있고, 상기 절연막 및 상기 층간 절연막(160)을 관통하여 상기 게이트 전극(GE)에 전기적으로 연결되는 제2 콘택 플러그(미도시)가 제공될 수 있다. 상기 절연막 상에 상기 제1 및 제2 콘택 플러그들에 접속하는 배선들(미도시)이 배치될 수 있다. 상기 배선들은 상기 제1 및 제2 콘택 플러그들을 통해 상기 소스/드레인 영역들(SD) 및 상기 게이트 전극(GE)에 전압을 인가할 수 있다. 상기 제1 및 제2 콘택 플러그들 및 상기 배선들은 도전 물질을 포함할 수 있다.
도 5, 도 8, 도 11, 도 14, 도 17, 및 도 20은 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 6, 도 9, 도 12, 도 15, 도 18, 및 도 21은 각각 도 5, 도 8, 도 11, 도 14, 도 17, 및 도 20의 A-A', B-B', 및 C-C'에 따른 단면도들이다. 도 7, 도 10, 도 13, 도 16, 도 19, 및 도 22은 각각 도 5, 도 8, 도 11, 도 14, 도 17, 및 도 20의 D-D', 및 E-E'에 따른 단면도들이다.
도 5 내지 도 7을 참조하면, 기판(100) 상에 활성패턴(ACT)이 형성될 수 있다. 상기 활성패턴(ACT)을 형성하는 것은, 상기 기판(100)을 패터닝하여 상기 활성패턴(ACT)을 정의하는 트렌치들(T)을 형성하는 것을 포함할 수 있다. 상기 트렌치들(T)은 상기 제1 방향(D1)으로 연장되는 라인 형태일 수 있고, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 트렌치들(T)을 형성하는 것은, 상기 기판(100) 상에 상기 활성패턴(ACT)이 형성될 영역을 정의하는 마스크 패턴(미도시)을 형성하는 것, 및 상기 마스크 패턴을 식각 마스크로 상기 기판(100)을 이방성 식각하는 것을 포함할 수 있다.
상기 활성패턴(ACT)의 양 측에 소자분리패턴들(102)이 형성될 수 있다. 상기 소자분리패턴들(102)은 상기 트렌치들(T)을 채우도록 형성될 수 있다. 상기 소자분리패턴들(102)을 형성하는 것은, 상기 기판(100) 상에 상기 트렌치들(T)을 채우는 절연막을 형성하는 것, 및 상기 마스크 패턴이 노출될 때까지 상기 절연막을 평탄화하는 것을 포함할 수 있다. 상기 소자분리패턴들(102)의 상부들을 리세스하여 상기 활성패턴(ACT)의 상부가 노출될 수 있다. 상기 소자분리패턴들(102)에 의해 노출된 상기 활성패턴(ACT)의 상기 상부는 활성 핀(AF)으로 정의될 수 있다. 상기 소자분리패턴들(102)의 상기 상부를 리세스하는 것은, 일 예로, 습식 식각 공정을 이용하여 수행될 수 있고, 상기 활성패턴(ACT)에 대하여 식각 선택성을 갖는 식각 조건을 이용하여 수행될 수 있다. 상기 소자분리패턴들(102)의 상기 상부를 리세스하는 동안, 상기 마스크 패턴들이 제거될 수 있다.
상기 기판(100) 상에 상기 활성패턴(ACT) 및 상기 소자분리패턴들(102)을 가로지르는 희생 게이트 패턴(110)이 형성될 수 있다. 상기 희생 게이트 패턴(110)은 상기 제2 방향(D2)으로 연장될 수 있다. 상기 희생 게이트 패턴(110)은 상기 활성패턴(ACT)의 상면 및 측벽들(즉, 상기 활성 핀(AF))을 덮을 수 있고, 상기 소자분리패턴들(102)의 상면들 상으로 연장될 수 있다. 상기 활성패턴(ACT)이 복수 개로 형성되는 경우, 복수 개의 활성패턴들(ACT)은 상기 제1 방향(D1)으로 연장되고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 이 경우, 상기 희생 게이트 패턴(110)은 상기 제2 방향(D2)으로 연장되어 상기 복수 개의 활성패턴들(ACT)을 가로지를 수 있다.
식각 정지 패턴(112)이 상기 희생 게이트 패턴(110)과 상기 활성패턴(ACT) 사이에 제공될 수 있고, 상기 희생 게이트 패턴(110)과 상기 소자분리패턴들(102)의 각각의 사이로 연장될 수 있다. 상기 희생 게이트 패턴(110) 및 상기 식각 정지 패턴(112)을 형성하는 것은, 상기 기판(100) 상에 상기 활성패턴(ACT) 및 상기 소자분리패턴들(102)을 덮는 식각 정지막(미도시) 및 희생 게이트막(미도시)이 차례로 형성하는 것, 상기 희생 게이트 막 상에 상기 희생 게이트 패턴(110)이 형성될 영역을 정의하는 희생 마스크 패턴(104)을 형성하는 것, 및 상기 희생 마스크 패턴(104)을 식각 마스크로 이용하여 상기 희생 게이트막 및 상기 식각 정지막을 순차로 패터닝하는 것을 포함할 수 있다. 상기 식각 정지막은 일 예로, 실리콘 산화막을 포함할 수 있다. 상기 희생 게이트막은 상기 식각 정지막에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 희생 게이트막은 일 예로, 폴리 실리콘을 포함할 수 있다. 상기 희생 마스크 패턴(104)을 식각 마스크로 상기 희생 게이트막을 패터닝하여 상기 희생 게이트 패턴(110)이 형성될 수 있다. 상기 희생 게이트막을 패터닝하는 것은, 상기 식각 정지막에 대하여 식각 선택성을 갖는 식각 공정을 수행하는 것을 포함할 수 있다. 상기 희생 게이트 패턴(110)이 형성된 후, 상기 희생 게이트 패턴(110) 양 측의 상기 식각 정지막을 제거하여 상기 희생 게이트 패턴(110) 아래에 상기 식각 정지 패턴(112)이 형성될 수 있다.
상기 희생 게이트 패턴(110)의 측벽들 상에 게이트 스페이서(GSP)가 형성될 수 있다. 상기 게이트 스페이서(GSP)은, 일 예로, 실리콘 질화물을 포함할 수 있다. 상기 게이트 스페이서(GSP)를 형성하는 것은, 상기 기판(100) 상에 상기 희생 게이트 패턴(110)을 덮는 게이트 스페이서막(미도시)을 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다.
상기 희생 마스크 패턴(104), 상기 희생 게이트 패턴(110), 상기 식각 정지 패턴(112), 및 상기 게이트 스페이서(GSP)는 희생 게이트 구조체(SGS)로 정의될 수 있다. 상기 희생 게이트 구조체(SGS)가 상기 활성패턴(ACT)을 가로지르도록 형성됨에 따라, 상기 활성 핀(AF) 내에 제1 영역(R1) 및 제2 영역들(R2)이 정의될 수 있다. 상기 제1 영역(R1)은 상기 희생 게이트 구조체(SGS) 아래에 위치하고, 평면적 관점에서 상기 희생 게이트 구조체(SGS)와 중첩하는 상기 활성 핀(AF)의 일 영역일 수 있다. 상기 제2 영역들(R2)은 상기 희생 게이트 구조체(SGS) 양 측에 위치하고 상기 제1 영역(R1)에 의해 수평적으로 분리된 상기 활성 핀(AF)의 다른 영역들일 수 있다.
도 8 내지 도 10을 참조하면, 상기 활성 핀(AF)의 상기 제2 영역들(R2)이 제거되어 상기 활성패턴(ACT) 내에 제1 리세스 영역들(114)이 형성될 수 있다. 상기 활성 핀(AF)의 상기 제2 영역들(R2)을 제거하는 것은 일 예로, 건식 또는 습식 식각 공정을 이용하여 수행될 수 있다.
상기 희생 게이트 구조체(SGS)의 양 측의 상기 활성패턴(ACT) 상에 소스/드레인 영역들(SD)이 형성될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 제1 리세스 영역들(114)을 채우도록 형성될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 제1 리세스 영역들(114)에 의해 노출되는 상기 활성패턴(ACT)의 표면을 시드로 하는 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 상기 소스/드레인 영역들(SD)의 각각은 상기 활성패턴(ACT)의 상기 표면을 시드로 하여 성장된 실리콘-게르마늄(SiGe), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 하나를 포함할 수 있다. 상기 소스/드레인 영역들(SD)을 형성하는 것은, 상기 선택적 에피택시얼 성장 공정과 동시에 또는 상기 선택적 에피택시얼 성장 공정 후, 상기 소스/드레인 영역들(SD)에 불순물을 도핑하는 것을 더 포함할 수 있다. 상기 불순물을 상기 소스/드레인 영역들(SD)을 포함하는 트랜지스터의 전기적 특성을 개선하기 위해 채용될 수 있다. 상기 트랜지스터가 NMOSFET인 경우, 상기 불순물은 일 예로, 인(P)일 수 있다. 상기 트랜지스터가 PMOSFET인 경우, 상기 불순물은 일 예로, 보론(B)일 수 있다.
상기 소스/드레인 영역들(SD)이 형성된 상기 기판(100) 상에 층간 절연막(160)이 형성될 수 있다. 상기 층간 절연막(160)을 형성하는 것은, 상기 기판(100) 상에 상기 소스/드레인 영역들(SD) 및 상기 희생 게이트 구조체(SGS)를 덮는 절연막을 형성하는 것, 및 상기 희생 게이트 패턴(110)이 노출될 때까지 상기 절연막을 평탄화하는 것을 포함할 수 있다. 상기 평탄화 공정에 의해 상기 희생 마스크 패턴(104)은 제거될 수 있다. 상기 층간 절연막(160)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다.
도 11 내지 도 13을 참조하면, 상기 희생 게이트 패턴(110) 및 상기 식각 정지 패턴(112)을 제거하여 상기 층간 절연막(160) 내에 갭 영역(116)이 형성될 수 있다. 상기 갭 영역(116)은 상기 게이트 스페이서(GSP)에 의해 정의되는 빈 영역일 수 있다. 상기 갭 영역(116)은 상기 활성 핀(AF)의 상기 제1 영역(R1)을 노출할 수 있다. 상기 갭 영역(116)을 형성하는 것은, 상기 게이트 스페이서(GSP), 상기 층간 절연막(160), 및 상기 식각 정지 패턴(112)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 상기 희생 게이트 패턴(110)을 식각하는 것을 포함할 수 있다. 더하여, 상기 갭 영역(116)을 형성하는 것은, 상기 식각 정지 패턴(112)을 제거하여 상기 활성 핀(AF)의 상기 제1 영역(R1)을 노출하는 것을 포함할 수 있다.
상기 갭 영역(116)을 채우는 게이트 유전 패턴(GI) 및 예비 게이트 전극(PGE)이 형성될 수 있다. 구체적으로, 상기 층간 절연막(160) 상에 상기 갭 영역(116)의 일부를 채우는 게이트 유전막이 형성될 수 있다. 상기 게이트 유전막은 상기 활성 핀(AF)의 상기 제1 영역(R1)을 덮도록 형성될 수 있다. 상기 게이트 유전막은 고유전막들 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 게이트 유전막은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있으나, 이러한 물질들에 한정되는 것은 아니다. 상기 게이트 유전막은 일 예로, 원자층 증착 공정을 수행하여 형성될 수 있다. 상기 게이트 유전막 상에 상기 갭 영역(116)의 잔부를 채우는 게이트 전극막이 형성될 수 있다. 상기 게이트 전극막은 상기 게이트 유전막에 인접하는 제1 도전막, 및 상기 제1 도전막을 사이에 두고 상기 게이트 유전막으로부터 이격되는 제2 도전막을 포함할 수 있다. 상기 제1 도전막은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등)을 포함할 수 있고, 상기 제2 도전막은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다. 상기 제2 도전막은 상기 제1 도전막과 다른 물질을 포함할 수 있다. 차례로 적층된 상기 게이트 유전막 및 상기 게이트 막을 평탄화하여 상기 게이트 유전 패턴(GI) 및 상기 예비 게이트 전극(PGE)이 형성될 수 있다. 상기 예비 게이트 전극(PGE)은 상기 게이트 유전 패턴(GI)에 인접하는 제1 예비 도전 패턴(150P), 및 상기 제1 예비 도전 패턴(150P)을 사이에 두고 상기 게이트 유전 패턴(GI)으로부터 이격되는 제2 예비 도전 패턴(152P)을 포함할 수 있다. 상기 평탄화 공정에 의해 상기 층간 절연막(160) 및 상기 게이트 스페이서(GSP)의 상면들이 노출될 수 있다. 상기 게이트 유전 패턴(GI)은 상기 예비 게이트 전극(PGE)의 바닥면을 따라 연장될 수 있고, 상기 예비 게이트 전극(PGE)의 측벽들 상으로 연장되어 상기 예비 게이트 전극(PGE)과 상기 게이트 스페이서(GSP) 사이에 개재될 수 있다.
도 14 내지 도 16을 참조하면, 먼저, 상기 게이트 유전 패턴(GI) 및 상기 예비 게이트 전극(PGE)의 상부들을 리세스하여 상기 갭 영역(116) 내에 제2 리세스 영역(118)이 형성될 수 있다. 상기 제2 리세스 영역(118)은 상기 게이트 스페이서(GSP)의 내측벽들을 노출할 수 있다. 이후, 상기 층간 절연막(160) 상에 상기 제2 리세스 영역(118)을 채우는 커팅 마스크 패턴(120)이 형성될 수 있다. 상기 커팅 마스크 패턴(120)은 상기 제2 리세스 영역(118)을 가로지르고, 상기 제2 리세스 영역(118)과 부분적으로 중첩하는 개구부(122)를 가질 수 있다. 상기 개구부(122)는 상기 제2 리세스 영역(118)을 통해 상기 예비 게이트 전극(PGE)의 상면의 일부 및 상기 게이트 유전 패턴(GI)의 상면의 일부를 노출할 수 있다. 더하여, 상기 개구부(122)는 상기 예비 게이트 전극(PGE)의 양 측의 상기 게이트 스페이서(GSP)의 상면의 일부 및 상기 층간 절연막(160)의 상면의 일부를 노출할 수 있다.
상기 활성패턴(ACT)이 복수 개로 형성되는 경우, 상기 제1 방향(D1)으로 연장되고 상기 제2 방향(D2)으로 서로 이격되는 한 쌍의 활성패턴들(ACT)이 형성될 수 있다. 이 경우, 상기 예비 게이트 전극(PGE)은 상기 한 쌍의 활성패턴들(ACT)을 가로지를 수 있고, 상기 개구부(122)는 상기 한 쌍의 활성패턴들(ACT) 사이의 상기 소자분리패턴(102) 상에 형성될 수 있다.
상기 예비 게이트 전극(PGE)이 복수 개로 제공되는 경우, 한 쌍의 예비 게이트 전극들(PGE)이 상기 제2 방향(D2)으로 연장되고 상기 제1 방향(D1)으로 서로 이격될 수 있다. 이 경우, 상기 커팅 마스크 패턴(120)의 상기 개구부(122)는 상기 제1 방향(D1)으로 연장되어 상기 한 쌍의 예비 게이트 전극들(PGE)을 가로지를 수 있다. 상기 개구부(122)는 상기 한 쌍의 예비 게이트 전극들(PGE)의 각각의 상면의 일부 및 상기 한 쌍의 예비 게이트 전극들(PGE)의 각각의 양 측의 상기 게이트 유전 패턴(GI)의 상면의 일부를 노출할 수 있다. 더하여, 상기 개구부(122)는 상기 한 쌍의 예비 게이트 전극들(PGE)의 각각의 양 측의 상기 게이트 스페이서(GSP)의 상면의 일부, 및 상기 한 쌍의 예비 게이트 전극들(PGE) 사이의 상기 층간 절연막(160)의 상면의 일부를 노출할 수 있다.
상기 커팅 마스크 패턴(120)은 일 예로, SOH(spin on hardmask) 물질을 포함할 수 있다. 일부 실시예들에 따르면, 상기 커팅 마스크 패턴(120)을 형성하는 것은, 상기 층간 절연막(160) 상에 상기 제2 리세스 영역(118)을 채우는 커팅 마스크 막을 형성하는 것, 및 상기 커팅 마스크 막 상에 제1 예비 마스크 패턴(130) 및 제2 예비 마스크 패턴(132)을 형성하는 것을 포함할 수 있다. 상기 제1 예비 마스크 패턴(130)은, 평면적 관점에서, 상기 예비 게이트 전극(PGE)을 가로지르는 예비 개구부(130a)를 가질 수 있다. 상기 제2 예비 마스크 패턴(132)은 상기 예비 개구부(130a)의 내측벽 상에 형성될 수 있고, 상기 커팅 마스크 막 상에 상기 개구부(122)가 형성될 영역을 정의할 수 있다. 상기 커팅 마스크 패턴(120)은 상기 제1 및 제2 예비 마스크 패턴들(130, 132)을 식각 마스크로 상기 커팅 마스크 막을 패터닝하여 형성될 수 있다. 일 예로, 상기 제1 예비 마스크 패턴(130)은 실리콘 산질화막을 포함할 수 있고, 상기 제2 예비 마스크 패턴(132)은 실리콘 산화막을 포함할 수 있다.
도 17 내지 도 19를 참조하면, 상기 개구부(122)에 의해 노출되는, 상기 층간 절연막(160) 및 상기 게이트 스페이서(GSP)의 상기 상면들이 리세스될 수 있다. 상기 리세스 공정은 일 예로, 상기 커팅 마스크 패턴(120)을 식각 마스크로 이용하는 건식 식각 공정일 수 있다. 상기 리세스 공정 동안, 상기 제1 및 제2 예비 마스크 패턴들(130, 132)이 제거될 수 있다. 상기 리세스 공정에 의해 상기 게이트 유전 패턴(GI)의 측벽들이 부분적으로 노출될 수 있다. 상기 층간 절연막(160) 및 상기 게이트 스페이서(GSP)의 일부가 상기 리세스 공정 동안 리세스되지 않고 남을 수 있고, 상기 개구부(122)에 의해 노출될 수 있다.
도 20 내지 도 22를 참조하면, 상기 리세스 공정 후, 상기 개구부(122)에 의해 노출되는 상기 예비 게이트 전극(PGE)의 일부가 제거될 수 있다. 이에 따라, 상기 예비 게이트 전극(PGE)은 상기 제2 방향(D2)으로 서로 이격되는 한 쌍의 게이트 전극들(GE)로 분리될 수 있다. 더하여, 상기 개구부(122)에 의해 노출되는 상기 게이트 유전 패턴(GI)의 일부도 같이 제거될 수 있다. 이에 따라, 상기 게이트 유전 패턴(GI)은 상기 한 쌍의 게이트 전극들(GE)의 각각의 측벽들 및 바닥면 상에 국소적으로 형성될 수 있다. 상기 개구부(122)에 의해 노출되는, 상기 층간 절연막(160) 및 상기 게이트 스페이서(GSP)의 상기 일부도 상기 제거 공정 동안 제거될 수 있다. 이에 따라, 상기 개구부(122)는 상기 한 쌍의 게이트 전극들(GE) 사이의 상기 소자분리패턴(102)의 상면을 노출할 수 있다. 상기 제거 공정은, 일 예로, 상기 커팅 마스크 패턴(120)을 식각 마스크로 이용하는 건식 식각 공정일 수 있다. 상기 제거 공정에 의해 상기 제1 예비 도전 패턴은 제1 도전 패턴들(150)로 분리될 수 있고, 상기 제2 예비 도전 패턴은 제2 도전 패턴들(152)로 분리될 수 있다. 상기 한 쌍의 게이트 전극들(GE)은 상기 제1 도전 패턴들(150)을 각각 포함할 수 있고, 상기 제2 도전 패턴들(152)을 각각 포함할 수 있다.
상기 한 쌍의 게이트 전극들(GE)의 각각, 상기 한 쌍의 게이트 전극들(GE)의 각각의 상기 바닥면 및 상기 측벽들 상에 제공되는 상기 게이트 유전 패턴(GI), 및 상기 한 쌍의 게이트 전극들(GE)의 각각의 상기 측벽들 상의 상기 게이트 스페이서(GSP)는 게이트 구조체(GS)로 정의될 수 있다. 즉, 상기 커팅 마스크 패턴(120)의 상기 개구부(122)를 통하여 상기 예비 게이트 전극(PGE), 상기 게이트 유전 패턴(GI), 상기 게이트 스페이서(GSP), 및 상기 층간 절연막(160)의 부분들이 제거됨에 따라, 상기 기판(100) 상에 상기 제2 방향(D2)으로 서로 이격되는 한 쌍의 게이트 구조체들(GS)이 형성될 수 있다. 상기 한 쌍의 게이트 구조체들(GS) 사이에 빈 영역(124)이 정의될 수 있고, 상기 빈 영역(124)은 상기 한 쌍의 게이트 구조체들(GS) 사이의 상기 소자분리패턴(102)을 노출할 수 있다.
일부 실시예들에 따르면, 상기 커팅 마스크 패턴(120)의 상기 개구부(122)는 상기 한 쌍의 예비 게이트 전극들(PGE)을 가로지를 수 있다. 이 경우, 상기 개구부(122)를 통하여 상기 한 쌍의 예비 게이트 전극들(PGE)의 각각의 부분들, 상기 한 쌍의 예비 게이트 전극들(PGE)의 각각의 양 측벽들 상의 상기 게이트 유전 패턴(GI) 및 상기 게이트 스페이서(GSP)의 부분들, 및 상기 한 쌍의 예비 게이트 전극들(PGE) 사이의 상기 층간절연막(160)의 일부가 제거됨에 따라, 상기 기판(100) 상에 상기 제2 방향(D2)으로 서로 이격되는 한 쌍의 게이트 구조체들(GS), 및 상기 한 쌍의 게이트 구조체들(GS)로부터 상기 제1 방향(D1)으로 각각 이격되는 다른 한 쌍의 게이트 구조체들(GS)이 형성될 수 있다. 이 경우, 상기 한 쌍의 게이트 구조체들(GS) 사이, 상기 다른 한 쌍의 게이트 구조체들(GS) 사이, 및 상기 층간절연막(160) 내에 빈 영역(124)이 정의될 수 있다. 상기 빈 영역(124)은 상기 한 쌍의 게이트 구조체들(GS) 사이의 공간으로부터 상기 제1 방향(D1)을 따라 상기 다른 한 쌍의 게이트 구조체들(GS) 사이의 공간으로 연장되어 상기 층간 절연막(160)을 관통할 수 있다. 상기 빈 영역(124)은 상기 한 쌍의 게이트 구조체들(GS) 사이, 및 상기 다른 한 쌍의 게이트 구조체들(GS) 사이의 상기 소자분리패턴(102)을 노출할 수 있고, 상기 층간 절연막(160)을 관통하여 상기 소자분리패턴(102)을 노출할 수 있다.
도 1 내지 도 4를 다시 참조하면, 먼저, 상기 커팅 마스크 패턴(120)이 제거될 수 있다. 상기 커팅 마스크 패턴(120)은 일 예로, 에싱 및/또는 스트립 공정을 수행하여 제거될 수 있다. 이 후, 상기 제2 리세스 영역(118) 및 상기 빈 영역(124)을 채우는 게이트 캐핑 패턴(CAP)이 형성될 수 있다. 상기 게이트 캐핑 패턴(CAP)을 형성하는 것은, 상기 커팅 마스크 패턴(120)이 제거된 후, 상기 층간 절연막(160) 상에 상기 제2 리세스 영역(118) 및 상기 빈 영역(124)을 채우는 게이트 캐핑 절연막을 형성하는 것, 및 상기 층간 절연막(160)이 노출될 때가지 상기 게이트 캐핑 절연막을 평탄화하는 것을 포함할 수 있다. 이에 따라, 상기 게이트 캐핑 패턴(CAP)의 상면은 상기 층간 절연막(160)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 게이트 캐핑 절연막은 일 예로, 실리콘 질화막을 포함할 수 있다. 도시되지 않았지만, 상기 층간 절연막(160) 상에 절연막(미도시)이 형성될 수 있다. 상기 절연막 및 상기 층간 절연막(160)을 관통하여 상기 소스/드레인 영역들(SD)을 노출하는 제1 콘택 홀들(미도시)이 형성될 수 있다. 도시되지 않았지만, 상기 제1 콘택 홀들을 형성하는 식각 공정에 의해, 상기 소스/드레인 영역들(SD)의 상부가 부분적으로 제거될 수 있다. 상기 절연막 및 상기 층간 절연막(160)을 관통하여 상기 게이트 전극(GE)을 노출하는 제2 콘택 홀(미도시)이 형성될 수 있다. 이 후, 상기 제1 콘택 홀들을 채우는 제1 콘택 플러그들(미도시), 및 상기 제2 콘택 홀을 채우는 제2 콘택 플러그(미도시)가 형성될 수 있다. 상기 절연막 상에 상기 제1 및 제2 콘택 플러그들에 접속하는 배선들(미도시)이 형성될 수 있다. 상기 배선들은 상기 제1 및 제2 콘택 플러그들을 통해 상기 소스/드레인 영역들(SD) 및 상기 게이트 전극(GE)에 전압을 인가하도록 구성될 수 있다.
일반적으로, 희생 게이트 패턴을 패터닝하여 상기 제2 방향(D2)으로 서로 이격되는 한 쌍의 희생 게이트 패턴들로 분리할 수 있고, 상기 한 쌍의 희생 게이트 패턴들의 각각의 측벽들 상에 게이트 스페이서가 형성될 수 있다. 이 후, 상기 한 쌍의 희생 게이트 패턴들의 각각의 양 측에 소스/드레인 영역들이 형성될 수 있다. 상기 한 쌍의 희생 게이트 패턴들의 각각을 게이트 전극으로 대체함으로써, 상기 제2 방향(D2)으로 서로 이격되는 한 쌍의 게이트 전극들이 형성될 수 있다. 상기 소스/드레인 영역들을 형성하는 것은, 상기 한 쌍의 희생 게이트 패턴들의 각각의 양 측의 활성패턴을 리세스하는 것, 및 상기 리세스된 상기 활성패턴을 시드로 하는 에피택시얼 성장공정을 수행하는 것을 포함할 수 있다. 이 경우, 일 예로, 상기 활성패턴의 상기 리세스 공정에 의해, 상기 한 쌍의 희생 게이트 패턴들의 각각의 상기 측벽들 상의 게이트 스페이서의 상부가 손실되어 상기 한 쌍의 희생 게이트 패턴들의 각각의 상기 측벽들의 일부가 노출될 수 있다. 상기 한 쌍의 희생 게이트 패턴들의 각각의 상기 노출된 측벽들은 상기 에피택시얼 성장 공정 동안 시드로 기능할 수 있고, 이에 따라, 상기 한 쌍의 희생 게이트 패턴들의 각각의 상기 노출된 측벽들 상에 원하지 않는 에피택시얼 성장층이 형성될 수 있다. 이는, 후속 공정에서 상기 한 쌍의 게이트 전극들 사이의 전기적 단락 등 불량을 초래할 수 있다.
본 발명의 개념에 따르면, 상기 희생 게이트 패턴(110)은 상기 예비 게이트 전극(PGE)으로 대체될 수 있고, 상기 예비 게이트 전극(PGE)은 패터닝되어 상기 제2 방향(D2)으로 서로 이격되는 상기 한 쌍의 게이트 전극들(GE)로 분리될 수 있다. 이에 따라, 상기 희생 게이트 패턴(110)을 패터닝함으로써 발생될 수 있는 불량들로부터 자유로울 수 있다. 더하여, 상기 예비 게이트 전극(PGE)을 패터닝하는 공정 동안, 상기 예비 게이트 전극(PGE)의 양 측의 상기 게이트 스페이서(GSP)의 부분들 및 상기 층간 절연막(160)의 부분들을 상기 예비 게이트 전극(PGE)의 부분들보다 먼저 제거함에 따라, 상기 예비 게이트 전극(PGE)의 상기 부분들을 제거하는 동안 발생될 수 있는 식각 부산물들에 의해 상기 한 쌍의 게이트 전극들(GE)이 전기적으로 단락되는 것을 최소화할 수 있다.
따라서, 반도체 소자의 전기적 특성 및 신뢰성이 개선될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판 102: 소자분리패턴들
ACT: 활성패턴 AF: 활성 핀
GE: 게이트 전극 GI: 게이트 유전 패턴
GS: 게이트 구조체 GSP: 게이트 스페이서
150: 제1 도전 패턴 152: 제2 도전 패턴
CAP: 게이트 캐핑 패턴 SD: 소스/드레인 영역들
160: 층간 절연막

Claims (20)

  1. 기판 상에, 상기 기판의 상면에 평행한 제1 방향으로 연장되는 활성 패턴;
    상기 기판의 상기 상면에 평행하고 상기 제1 방향에 교차하는 제2 방향으로 연장되어, 상기 활성 패턴을 가로지르는 게이트 전극;
    상기 게이트 전극의 상면을 덮고, 상기 기판의 상기 상면에 수직한 방향으로 연장되어 상기 게이트 전극의 제1 측벽을 덮는 게이트 캐핑 패턴; 및
    상기 게이트 전극의 제2 측벽을 덮는 게이트 스페이서를 포함하되,
    상기 제1 측벽 및 상기 제2 측벽은 상기 제2 방향으로 서로 마주하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 게이트 전극은 상기 제1 방향으로 서로 마주하는 제3 측벽 및 제4 측벽을 가지고,
    상기 게이트 스페이서는 상기 제3 측벽 및 상기 제4 측벽 상으로 연장되는 반도체 소자.
  3. 청구항 2에 있어서,
    상기 게이트 캐핑 패턴은 상기 제1 측벽에 직접 접하는 반도체 소자.
  4. 청구항 2에 있어서,
    상기 기판 상에 제공되어, 상기 활성 패턴 및 상기 게이트 전극을 덮는 층간 절연막을 더 포함하되,
    상기 게이트 캐핑 패턴은 상기 층간 절연막 내에 제공되어 상기 게이트 전극의 상기 상면을 따라 연장되고,
    상기 게이트 스페이서는 상기 게이트 전극과 상기 층간 절연막 사이에 개재하고, 상기 게이트 캐핑 패턴과 상기 층간 절연막 사이로 연장되는 반도체 소자.
  5. 청구항 4에 있어서,
    상기 게이트 캐핑 패턴은 상기 게이트 전극의 상기 제1 측벽으로부터 상기 기판의 상기 상면에 평행한 방향으로 연장되어 상기 게이트 스페이서와 접하는 반도체 소자.
  6. 청구항 4에 있어서,
    상기 게이트 캐핑 패턴은 상기 게이트 전극의 상기 제1 측벽으로부터 상기 기판의 상기 상면에 평행한 방향으로 연장되어 상기 게이트 스페이서 및 상기 층간 절연막과 접하는 반도체 소자.
  7. 청구항 1에 있어서,
    상기 활성 패턴과 상기 게이트 전극 사이에 제공되고, 상기 게이트 전극의 바닥면을 따라 연장되는 게이트 유전 패턴을 더 포함하되,
    상기 게이트 유전 패턴은 상기 게이트 스페이서와 상기 게이트 전극 사이로 연장되고,
    상기 게이트 캐핑 패턴은 상기 제1 측벽에 직접 접하는 반도체 소자.
  8. 청구항 7에 있어서,
    상기 게이트 전극은 상기 게이트 유전 패턴에 인접하는 제1 도전 패턴, 및 상기 제1 도전 패턴을 사이에 두고 상기 게이트 유전 패턴으로부터 이격되는 제2 도전 패턴을 포함하고,
    상기 제1 도전 패턴은 상기 게이트 스페이서와 상기 제2 도전 패턴 사이에 개재되고,
    상기 게이트 캐핑 패턴은 상기 제2 도전 패턴과 직접 접하는 반도체 소자.
  9. 청구항 1에 있어서,
    상기 활성패턴의 양 측에 제공되어 상기 제1 방향으로 연장되는 소자분리패턴들을 더 포함하되,
    상기 게이트 전극은 상기 소자분리패턴들의 상면들 상으로 연장되고,
    상기 게이트 캐핑 패턴은 상기 기판의 상면에 수직한 상기 방향으로 연장되어, 상기 소자분리패턴들 중 상기 게이트 전극의 상기 제1 측벽에 인접하는 소자분리패턴과 접하는 반도체 소자.
  10. 청구항 9에 있어서,
    상기 활성 패턴은 상기 소자분리패턴들에 의해 노출되는 측벽들을 가지되,
    상기 게이트 전극은 상기 활성 패턴의 상면 및 상기 노출된 측벽들을 덮는 반도체 소자.
  11. 기판 상에, 상기 기판의 상면에 평행한 제1 방향으로 서로 이격되어 제공되는 한 쌍의 게이트 전극들; 및
    상기 한 쌍의 게이트 전극들의 상면들을 덮고, 상기 기판의 상기 상면에 수직한 방향으로 연장되어 상기 한 쌍의 게이트 전극들 사이의 공간을 채우는 게이트 캐핑 패턴을 포함하되,
    상기 한 쌍의 게이트 전극들의 각각은, 상기 제1 방향에 따른 폭이 상기 기판의 상기 상면에 평행하고 상기 제1 방향에 수직한 제2 방향에 따른 폭보다 큰 라인 형태인 반도체 소자.
  12. 청구항 11에 있어서,
    상기 한 쌍의 게이트 전극들의 각각은 상기 제1 방향으로 서로 마주하는 제1 측벽 및 제2 측벽을 가지고, 상기 한 쌍의 게이트 전극들의 각각의 상기 제1 측벽은 서로 마주하고, 상기 게이트 캐핑 패턴은 상기 한 쌍의 게이트 전극들의 각각의 상기 제1 측벽을 덮되,
    상기 한 쌍의 게이트 전극들의 각각의 상기 제2 측벽을 덮는 게이트 스페이서; 및
    상기 한 쌍의 게이트 전극들의 각각과 상기 기판 사이에 개재하고, 상기 한 쌍의 게이트 전극들의 각각과 상기 게이트 스페이서 사이로 연장되는 게이트 유전 패턴을 더 포함하는 반도체 소자.
  13. 청구항 12에 있어서,
    상기 한 쌍의 게이트 전극들의 각각은 상기 제2 방향으로 서로 마주하는 제3 측벽 및 제4 측벽을 가지고,
    상기 게이트 스페이서 및 상기 게이트 유전 패턴은 상기 한 쌍의 게이트 전극들의 각각의 상기 제3 측벽 및 상기 제4 측벽 상으로 연장되는 반도체 소자.
  14. 청구항 13에 있어서,
    상기 게이트 캐핑 패턴은 상기 한 쌍의 게이트 전극들의 각각의 상기 제1 측벽과 직접 접하는 반도체 소자.
  15. 청구항 14에 있어서,
    평면적 관점에서, 상기 게이트 캐핑 패턴은 상기 한 쌍의 게이트 전극들의 각각의 상기 상면을 따라 연장되고, 상기 한 쌍의 게이트 전극들의 각각의 상기 제1 측벽으로부터 상기 제2 방향으로 연장되어 상기 게이트 스페이서와 접하는 반도체 소자.
  16. 청구항 13에 있어서,
    상기 기판 상에 제공되어 상기 한 쌍의 게이트 전극들을 덮는 층간 절연막을 더 포함하되,
    상기 게이트 캐핑 패턴의 상면은 상기 층간 절연막의 상면과 공면을 이루는 반도체 소자.
  17. 청구항 16에 있어서,
    상기 게이트 스페이서는 상기 층간 절연막과 상기 게이트 캐핑 패턴 사이로 연장되는 반도체 소자.
  18. 청구항 12에 있어서,
    상기 한 쌍의 게이트 전극들의 각각은:
    상기 게이트 유전 패턴에 인접하는 제1 도전 패턴; 및
    상기 제1 도전 패턴을 사이에 두고 상기 게이트 유전 패턴으로부터 이격되는 제2 도전 패턴을 포함하고,
    상기 제1 도전 패턴은 상기 게이트 스페이서와 상기 제2 도전 패턴 사이에 개재하는 반도체 소자.
  19. 청구항 18에 있어서,
    상기 제2 도전 패턴은 상기 제1 도전 패턴과 다른 물질을 포함하는 반도체 소자.
  20. 청구항 11에 있어서,
    상기 한 쌍의 게이트 전극들은 제1 게이트 전극들이고,
    상기 제1 게이트 전극들로부터 각각 상기 제2 방향으로 이격되어 제공되고, 상기 제1 방향으로 배열되는 제2 게이트 전극들; 및
    상기 제2 게이트 전극들의 상면들을 덮고, 상기 기판의 상기 상면에 수직한 상기 방향으로 연장되어 상기 제2 게이트 전극들 사이의 공간을 채우는 추가적인 게이트 캐핑 패턴을 더 포함하되,
    상기 게이트 캐핑 패턴은 상기 제1 게이트 전극들 사이의 상기 공간으로부터 상기 제2 방향을 따라 상기 제2 게이트 전극들 사이의 상기 공간으로 연장되어 상기 추가적인 게이트 캐핑 패턴과 연결되어 일체를 이루는 도체 소자.
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