KR20130006080A - 반도체 장치의 제조 방법 - Google Patents

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KR20130006080A
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이정찬
이유정
이승재
허재성
고기형
곽대영
윤보언
김철
강상범
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삼성전자주식회사
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Abstract

식각 공정시 게이트 절연막에 손상을 주지 않고 금속 게이트가 차지하는 부피를 증가시킬 수 있는 반도체 장치의 제조 방법을 제공한다. 상기 반도체 장치의 제조 방법은, 제1 영역과 제2 영역이 정의된 기판을 제공하고, 상기 기판 상에, 상기 제1 영역에 배치된 제1 트렌치와 상기 제2 영역에 배치된 제2 트렌치를 포함하는 층간 절연막을 형성하고, 상기 제1 트렌치의 측벽, 바닥면과 상기 층간 절연막의 상면을 따라 제1 금속층을 형성하고, 상기 제2 트렌치의 측벽, 바닥면과 상기 층간 절연막의 상면을 따라 제2 금속층을 형성하고, 상기 제1 금속층 상에 상기 제1 트렌치의 일부를 채우는 제1 희생막 패턴을 형성하고, 상기 제1 희생막 패턴을 이용하여 상기 제2 금속층 및 상기 제1 금속층을 식각하여 제1 전극층을 형성하는 것을 포함한다.

Description

반도체 장치의 제조 방법{Method for Manfacturing Semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 반도체 장치의 단위 소자를 이루는 각 패턴들의 사이즈도 축소되고 있으며, 트랜지스터의 게이트 길이도 감소되고 있다. 특히 비메모리 및 로직 장치는 저전압에서 고속동작을 할수 있는 고성능 트랜지스터를 요구하고 있으며, 이를 위해 게이트 폭을 더욱 축소시키는 것이 요구된다. 일반적으로 트랜지스터의 게이트 전극은 폴리실리콘으로 형성된다. 그러나, 폴리실리콘으로 게이트 전극을 형성하는 경우 게이트 전극의 선폭을 포토리소그래피 공정의 한계 이하로 축소하기가 매우 어렵다. 따라서, 최근에는 폴리실리콘을 대신하여 금속 물질을 사용한 게이트 형성 방법이 개발되고 있으나, 금속 게이트 형성시, 절연막이 손상을 입어 소자 신뢰성이 저하될 수 있다.
본 발명이 해결하고자 하는 과제는, 식각 공정시 게이트 절연막에 손상을 주지 않고 금속 게이트가 차지하는 부피를 증가시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 일 태양은, 제1 영역과 제2 영역이 정의된 기판을 제공하고, 상기 기판 상에, 상기 제1 영역에 배치된 제1 트렌치와 상기 제2 영역에 배치된 제2 트렌치를 포함하는 층간 절연막을 형성하고, 상기 제1 트렌치의 측벽, 바닥면과 상기 층간 절연막의 상면을 따라 제1 금속층을 형성하고, 상기 제2 트렌치의 측벽, 바닥면과 상기 층간 절연막의 상면을 따라 제2 금속층을 형성하고, 상기 제1 금속층 상에 상기 제1 트렌치의 일부를 채우는 제1 희생막 패턴을 형성하고, 상기 제1 희생막 패턴을 이용하여 상기 제2 금속층 및 상기 제1 금속층을 식각하여 제1 전극층을 형성하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 다른 태양은, 기판 상에, 트렌치를 포함하는 층간 절연막을 형성하고, 상기 트렌치의 측벽, 바닥면과 상기 층간 절연막의 상면을 따라 절연막을 형성하고, 상기 절연막 상에, 상기 트렌치의 측벽, 바닥면과 상기 절연막의 상면을 따라 금속층을 형성하고, 상기 금속층 상에 상기 트렌치의 일부를 채우고, 실록산을 포함하는 희생막 패턴을 형성하고, 상기 희생막 패턴을 이용하여 상기 금속층을 식각하여 제1 전극층을 완성하고, HF를 미포함하는 식각액을 이용하여 상기 희생막 패턴을 제거하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 공정 순서에 따라 나타낸 순서도이다.
도 2 내지 도 14는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 사시도 및 단면도들이다.
도 15 내지 도 17은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
도 18 내지 도 20은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
도 21 내지 도 28은 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 사시도 및 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 14를 참조하여 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법에 대해 설명한다. 도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 공정 순서에 따라 나타낸 순서도이며, 도 2, 도 5 내지 도 14는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다. 도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도이며, 도 4는 도 5의 A-A'선을 따라 절단한 단면도이다.
우선, 도 1 및 도 2를 참조하면, 제1 영역(I)과 제2 영역(II)이 정의된 기판(110)을 제공한다(S1010).
기판(110)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등의 강성 기판이거나, 폴리에틸렌테레프탈레이트(PolyEthyleneTerephthalate), 폴리메틸메타크릴레이트(PolyMethylMethAcrylate), 폴리이미드(PolyImide), 폴리카보네이트(PolyCarbonate), 폴리에테르술폰(PolyEtherSulfone), 또는 폴리에틸렌나프탈레이트(PolyEthyleneNaphthalate) 등의 가요성 플라스틱 기판일 수 있다. 기판(110)에는 활성 영역을 정의하는 장치 분리 영역(111)을 형성할 수 있다. 장치 분리 영역(111)은 LOCOS(LOCal Oxidation of Silicon)방법을 이용한 FOX(Field OXide) 또는 STI(Shallow Trench Isolation)로 형성할 수 있다. 장치 분리 영역(111)은 실리콘 산화물로 형성할 수 있으며, 구체적으로, USG(undoped silicate glass), BSG(boron doped silicate glass), PSG(phosphorous silicate glass), BPSG(boro-phosphorous silicate glass), SOG(spin on glass) 산화물 또는 고밀도 플라즈마(high density plasma; HDP) 산화물로 형성할 수 있다.
기판(110)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있으며, 본 실시예에서는 제1 영역(I)이 PMOS 영역이고 제2 영역(II)이 NMOS 영역인 경우를 예시하나, 이와 반대의 경우도 가능하다.
도 1 및 도 2 내지 도 4를 참조하면, 기판(110) 상에 제1 트렌치(131) 및 제2 트렌치(132)를 포함하는 층간 절연막(130)을 형성한다(S1020).
구체적으로, 제1 트렌치(131) 및 제2 트렌치(132)는 더미 게이트 패턴을 제거하여 형성할 수 있다. 구체적으로, 도 2를 참조하면, 제1 영역(I) 및 제2 영역(II)의 기판(110) 상에 각각 제1 더미 게이트 패턴(123) 및 제2 더미 게이트 패턴(126)을 형성한다. 구체적으로, 제1 영역(I) 및 제2 영역(II)의 기판(110) 상에 더미 게이트 절연막용 절연막 및 더미 게이트 전극용 도전막을 순차적으로 적층하고, 상기 더미 게이트 전극용 도전막 상에 더미 게이트 패턴이 형성될 영역이 정의된 포토레지스트 패턴 또는 마스크용 절연막 패턴을 형성한다. 이어서, 상기 포토레지스트 패턴(또는 마스크용 절연막 패턴)을 마스크로 더미 게이트 절연막용 절연막 및 더미 게이트 전극용 도전막을 식각한 후, 포토레지스트 패턴을 제거하여 제1 더미 게이트 패턴(123) 및 제2 더미 게이트 패턴(126)을 완성한다. 제1 더미 게이트 패턴(123)은 제1 더미 게이트 절연막(121) 및 제1 더미 게이트 전극(122)을 포함하고, 제2 더미 게이트 패턴(126)은 제2 더미 게이트 절연막(124) 및 제2 더미 게이트 전극(125)을 포함한다. 제1 및 제2 더미 게이트 절연막(121, 124)은 열산화 공정(Thermal Oxidation), 화학 기상 증착 (CVD:Chemical Vapor Deposition), 물리 기상 증착(PVD:Physical Vapor Deposition) 또는 원자층 증착(ALD:Atomic Layer Deposition) 등의 방법을 이용하여, 실리콘 산화막, 실리콘 질화막 또는 이의 혼합물로로 형성할 수 있다. 제1 및 제2 더미 게이트 전극(122, 125)은 폴리 실리콘으로 형성할 수 있다.
계속해서 도 2를 참조하면, 제1 더미 게이트 패턴(123) 및 제2 더미 게이트 패턴(126)의 측벽에 스페이서(127)를 형성한다. 구체적으로, 더미 게이트 패턴(123, 126)이 형성된 기판(110)의 프로파일을 따라 컨포멀하게 스페이서 형성용 절연막을 증착하고, 이를 이방성 식각하여 더미 게이트 패턴(123, 126)의 측벽에 스페이서(127)를 완성한다. 스페이서(127)는 제1 및 제2 더미 게이트 패턴(123, 126)과 식각 선택비가 높은 물질로 형성될 수 있으며, 예를 들어 실리콘 질화막으로 형성될 수 있다. 이어서, 제1, 더미 게이트 패턴(123), 제2 더미 게이트 패턴(126) 및 스페이서(127)를 마스크로 불순물 이온을 주입하여 소오스/드레인 영역(112)을 형성한다.
도 3 및 도 4를 참조하면, 기판(110) 상에 제 1 더미 게이트 패턴(123) 및 제2 더미 게이트 패턴(126)이 매립되도록 층간 절연막(130)을 형성한다. 구체적으로, 제1 더미 게이트 패턴(123) 및 제2 더미 게이트 패턴(126)이 형성된 기판(110) 상에 CVD, PVD 또는 ALD 등의 방법으로 실리콘 산화막을 증착하여 층간 절연막(130)을 형성할 수 있다. 이 때, 층간 절연막(130)의 상부면의 높이가 제1 더미 게이트 패턴(123) 및 제2 더미 게이트 패턴(126)의 상부면의 높이보다 높게 형성한다.
이어서, 제1 더미 게이트 패턴(123) 및 제2 더미 게이트 패턴(126)을 제거하여 제1 트렌치(131) 및 제2 트렌치(132)를 형성한다. 구체적으로, 층간 절연막(130)에 대하여 제1 및 제2 더미 게이트 패턴(123, 126)의 상부면이 노출될 때까지 평탄화 공정을 실시한 후, 제1 더미 게이트 패턴 및 제2 더미 게이트 패턴(123, 126)을 선택적으로 제거하여 제1 트렌치(131) 및 제2 트렌치(132)를 형성한다. 이와 같은 방법으로 제1 방향으로 연장된 제1 트렌치(131) 및 제2 트렌치(132)를 형성할 수 있으며, 제1 트렌치(131)는 제1 영역(I)의 기판(110) 상에 형성하며, 제2 트렌치(132)는 제2 영역(II)의 기판(110) 상에 형성한다. 평탄화 공정은 예를 들어, 화학 기계적 연마(chemical mechanical polishing) 또는 에치 백(etch back) 공정 등을 이용할 수 있다. 도 3에서는 제1 더미 게이트 패턴(123) 및 제2 더미 게이트 패턴(126)을 선택적으로 식각하여 기판(110)의 상부면이 노출되나, 도면에 도시된 바와 달리 제1 및 제2 더미 게이트 절연막(121, 124)은 제거하지 않을 수 있다. 제1 및 제2 더미 게이트 패턴(123, 126)을 반응성 이온 에칭(Reactive Ion Etching)이나 암모니아수를 포함한 습식 에칭에 의해 제거할 수 있다.
도 1, 도 5 및 도 6을 참조하면, 제1 트렌치(131) 및 제2 트렌치(132) 내에 제1 금속층(154a) 및 제2 금속층(154b)을 형성한다(S1030).
우선, 도 5를 참조하면, 제1 금속층(154a) 및 제2 금속층(154b)을 형성하기 전에, 제1 트렌치(131) 및 제2 트렌치(132)의 내부에 절연막(141)을 형성할 수 있다. 구체적으로, 제1 트렌치(131) 및 제2 트렌치(132)를 포함하는 층간 절연막(130)이 형성된 기판(110)의 프로파일을 따라 컨포멀하게 CVD, PVD 또는 ALD 등의 방법으로 절연막(141)을 증착한다. 절연막(141)은 실리콘 산화물, 실리콘 산화물보다 유전율이 높은 고유전 물질(high-k material) 또는 이들의 혼합물로 형성할 수 있다. 상기 고유전 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide) 및 납 아연 니오브산염(lead zinc niobate)로 이루어진 군으로부터 선택된 단독 또는 이들의 혼합물을 포함한다. 제1 및 제2 더미 게이트 패턴(123, 126)의 제거시 제1 및 제2 더미 게이트 절연막(121, 124))을 제거하지 않는 경우 별도로 절연막(141)을 형성하지 않고 제1 및 제2 더미 게이트 절연막(121, 124)이 절연막(141)이 될 수 있다.
도 6을 참조하면, 제1 트렌치(131) 및 제2 트렌치(132) 내에 제1 금속층(154a) 및 제2 금속층(154b)을 형성한다. 구체적으로, CVD, PVD, ALD 또는 스퍼터링(sputtering) 등의 방법으로 제1 트렌치(131)의 측벽에 제1 측면 금속층(151a), 제1 트렌치(131)의 바닥면에 제1 하부 금속층(152a) 및 제1 영역(I)의 기판(110) 상에 배치된 층간 절연막(130) 상에 제1 상부 금속층(153a)을 형성한다. 동일한 방법으로 제2 트렌치(132)의 측벽에 제2 측면 금속층(151b), 제2 트렌치(132)의 바닥면에 제2 하부 금속층(152b) 및 제2 영역(II)의 기판(110) 상에 배치된 층간 절연막(130) 상에 제2 상부 금속층(153b)을 형성한다.
제1 금속층(154a) 및 제2 금속층(154b)은 트랜지스터가 요구하는 일함수(work function)를 갖는 도전물질로 형성할 수 있다. 예를 들어, 트랜지스터가 NMOS 트랜지스터인 경우에, 제1 금속층(154a) 또는 제2 금속층(154b)은 기판(110)을 구성하는 반도체(ex, 실리콘)의 전도대 하단 가장자리 및 가전자대 상단 가장자리 중에서 상대적으로 전도대 하단 가장자리에 가까운 일함수를 갖는 도전물질로 형성할 수 있다. 이와는 달리, 트랜지스터가 PMOS 트랜지스터인 경우, 제1 금속층(154a) 또는 제2 금속층(154b)은 기판(110)을 구성하는 반도체의 전도대 하단 가장자리 및 가전자대 상단 가장자리 중에서 상대적으로 가전자대 상단 가장자리에 가까운 일함수를 갖는 도전물질로 형성할 수 있다. 구체적으로, 제1 금속층(154a) 또는 제2 금속층(154b)은 니켈(Nickel), 루테늄(Ruthenium), 루테늄 옥사이드(Ruthenium oxide), 몰리브데늄(Molybdenium), 몰리브데늄 나이트라이드(Molybdenium nitride), 몰리브데늄 실리사이드(Molybdenium silicide), 탄탈륨(Tantalum), 탄탈륨 나이트라이드(Tantalum nitride), 탄탈륨 실리사이드(Tantalum silicide), 텅스텐(Tungsten), 티타늄(Titanium), 티타늄 나이트라이드(Titanium nitride), 및 n형 도핑 폴리실리콘으로 이루어진 군으로부터 선택된 단독 또는 이들의 혼합물로 형성할 수 있으나, 이에 한정되는 것은 아니다. 또한, 제1 금속층(154a) 및 제2 금속층(154b)은 단일층은 물론 이중층 이상의 다중층 구조로 형성할 수 있다. 도 6은 제1 영역(I)이 PMOS 영역이고 제2 영역(II)이 NMOS 영역인 경우 제1 금속층(154a) 및 제2 금속층(154b)이 티타늄 나이트라이드(TiN)로 형성된 경우를 예시한다.
도 1, 도 7 내지 도 11을 참조하면, 제1 금속층(154a) 상에 희생막 패턴(161)을 형성한다(S1040).
구체적으로, 도 7을 참조하면, 제1 트렌치(131) 및 제2 트렌치(132)가 형성된 기판(110) 상에 제1 트렌치(131) 및 제2 트렌치(132)를 매립하는 희생막(160)을 형성한다. 희생막(160)은 제1 금속층(154a) 및 제2 금속층(154b)과 식각 선택비가 높은 물질로 형성할 수 있으며, 구체적으로 제1 금속층(154a) 및 제2 금속층(154b) 과의 식각 선택비가 3:1 이상인 물질을 사용할 수 있다. 상기 범위의 식각 선택비를 갖는 경우, 후속 식각 공정에서 제1 금속층(154a) 및 제2 금속층(154b)은 식각되지 않으면서 희생막(160)만 식각될 수 있다. 희생막(160)은 실록산(siloxane)을 포함할 수 있으며, 구체적으로, 폴리디메틸실록산(polydimethylsiloxane), 폴리에테르 실록산 공중합체 등과 같은 실록산 폴리머(organosiloxane polymer)를 포함할 수 있다. 실록산 폴리머를 포함하는 물질을 기판(110)의 전면에 코팅하여 희생막(160)을 형성한다. 상기 코팅은 스핀 코팅, 롤 코팅, 플로우 코팅, 스페레이 코팅, 슬롯다이 코팅 등의 방법을 이용하여 실시할 수 있다.
도 8을 참조하면, 희생막(160)을 식각하여 제1 트렌치(131)의 일부를 채우는 제1 희생막 패턴(161) 및 제2 트렌치(132)의 일부를 채우는 제2 희생막 패턴(162)을 형성한다. 구체적으로, 에치 백 공정을 이용하여 제1 희생막 패턴(161) 및 제2 희생막 패턴(162)의 상부면의 높이가 층간 절연막(130)의 상부면의 높이보다 낮도록 희생막(160)을 식각한다. 식각은 불산(HF)을 미포함하는 용액을 사용하여 실시할 수 있으며, 구체적으로 알킬암모늄 히드록사이드(alkylammonium hydroxide)를 포함하는 용액으로 식각할 수 있다. 이와 같이, 희생막(160)을 식각하여 제1 트렌치(131)의 측벽에 형성된 제1 측면 금속층(151a)의 측면의 일부 및 제1 상부 금속층(153a)의 전부을 노출시키는 제1 희생막 패턴(161) 및 제2 트렌치(132)의 측벽에 형성된 제2 측면 금속층(151b)의 측면의 일부 및 제2 상부 금속층(153b)의 전부를 노출시키는 제2 희생막 패턴(162)을 형성한다. 이에 의해, 제1 측면 금속층(151a) 및 제2 측면 금속층(151b)의 측면이 일부 노출된다.
도 9를 참조하면, 제1 영역(I)의 기판(110)을 덮는 마스크막 패턴(171)을 형성한다. 구체적으로, 기판(110)의 전면 상에 제1 트렌치(131) 및 제2 트렌치(132)를 매립하는 마스크막을 형성하고, 포토리소그래피 공정을 이용하여 제1 영역(I)을 덮는 마스크막 패턴(171)을 형성한다. 도 8은 마스크막 패턴(171)이 기판(110)의 제1 영역(I)을 모두 덮도록 형성한 경우를 예시한 것이나, 마스크막 패턴(171)은 제1 트렌치(131)를 매립하면서 제1 희생막 패턴(161) 상에만 배치되도록 형성하여도 무방하다. 마스크막 패턴(171)은 실리콘 산화물, 실리콘 질화물, 유기물 또는 포토레지스트 등으로 형성할 수 있으며, 이에 한정되는 것은 아니다.
도 10 및 도 11을 참조하면, 마스크막 패턴(171)을 이용하여 제2 희생막 패턴(162)을 제거하고, 이어서 마스크막 패턴(171)을 제거함으로써 희생막 패턴(161)을 완성한다. 본 단계에서 제2 희생막 패턴(162)이 제거되고 남아있는 제1 희생막 패턴(161)이 최종적인 희생막 패턴(161)이 된다. 구체적으로, 제1 영역(I)의 기판(110) 상에 형성된 마스크막 패턴(171)을 마스크로 식각 공정을 진행하여 제2 희생막 패턴(162)을 제거한다. 이 때, 제1 희생막 패턴(161)은 마스크막 패턴(171)으로 덮혀있어 식각되지 않고 제2 희생막 패턴(162)만 식각되어 완전히 제거된다. 이에 의해, 제2 트렌치(132) 내의 제2 금속층(154b)은 모두 노출된다. 제1 트렌치(131) 내에는 희생막 패턴(161)이 형성되어 제1 측면 금속층(151a)의 측면의 일부는 노출되고, 나머지는 희생막 패턴(161)으로 덮히게 된다. 제2 희생막 패턴(162)은 건식 또는 습식 식각으로 제거할 수 있으며, 실록산을 포함하고 있으므로 불산을 미포함하는 용액으로 식각할 수 있다. 구체적으로 알킬암모늄 히드록사이드(alkylammonium hydroxide)를 포함하는 식각액으로 제거할 수 있다. 불산을 미포함하는 식각액으로 식각 공정을 수행하므로 식각시 절연막(141)을 손상시키지 않는다. 마스크막 패턴(171)은 애싱(ashing) 및 스트립(strip) 공정을 통해 제거될 수 있다.
도 1, 도 12 및 도 13을 참조하면, 제1 금속층(154a) 및 제2 금속층(154b)을 식각하여 제1 전극층(154)을 형성한다(S1050).
구체적으로, 도 12를 참조하면, 희생막 패턴(161)을 마스크로 제1 금속층(154a) 및 제2 금속층(154b)을 건식 또는 습식 식각한다. 제1 금속층(154a) 및 제2 금속층(154b)은 과산화수소(Hydrogen peroxide, H2O2), 탈이온수 및 암모니아가 혼합된 식각액 또는 과산화수소가 포함된 식각액 등을 이용하여 식각할 수 있다. 이 때, 제2 금속층(154b)은 모두 제거되고, 제1 금속층(154a)은 제1 상부 금속층(153a) 및 제1 측면 금속층(151a)의 일부가 제거된다. 본 실시예에서는 제1 금속층(154a) 및 제2 금속층(154b)을 동시에 식각함으로써 제1 전극층(154)을 형성할 수 있다. 즉, 제1 금속층(154a) 및 제2 금속층(154b)을 수회에 걸쳐 식각하지 않고 단 1회의 식각으로 제1 전극층(154)을 형성하므로 공정이 단순하고 식각에 의한 손상을 감소시킬 수 있다.
도 13을 참조하면, 희생막 패턴(161)을 제거함으로써 제1 전극층(154)을 완성한다. 구체적으로, 희생막 패턴(161)은 불산을 미포함하는 식각액 또는 식각 가스, 예를 들어, 알킬암모늄 하이드록사이드를 포함하는 식각액 또는 식각 가스로 희생막 패턴(161)을 식각하여 제1 트렌치(131) 내에 제1 전극층(154)을 형성한다. 제1 전극층(154)은 제1 트렌치(131)의 측벽에 형성된 제1 측면 전극층(151) 및 제1 트렌치(131)의 바닥면에 형성된 제1 하부 전극층(152)을 포함한다. 제1 측면 전극층(151)은 제1 트렌치(131)의 측벽의 일부에만 형성된다.
희생막 패턴(161)을 불산을 포함하는 식각액 등으로 식각하는 경우에 제1 금속층(15a) 및 절연막(141)이 식각되거나 이들의 물성에 영향을 미쳐 누설 전류(leakage current)가 증가될 수 있으며, 소자의 신뢰성이 열화될 수 있다. 그러나, 본 실시예에서는 희생막 패턴(161)이 실록산을 포함하므로 불소를 포함하는 물질을 사용하지 않아도 희생막 패턴(161)을 제거할 수 있다. 불소를 미포함하는 물질로 희생막 패턴(161)을 제거하므로, 식각 공정시 희생막 패턴(161)에 접해 있는 제1 금속층(154a) 및 절연막(141) 등의 물성에 영향을 미치지 않는다. 따라서, 식각 공정 후에 절연막(141)을 제거하고 새로운 절연막을 형성할 필요가 없으며, 절연막(141) 상에 바로 게이트 전극을 형성하여 절연막(141)을 게이트 절연막으로 사용할 수도 있다.
이어서, 도 14를 참조하면, 제1 트렌치(161) 및 제2 트렌치(162)를 매립하는 제2 전극층(155)을 형성한다. 구체적으로, 제1 전극층(154)이 형성된 제1 트렌치(131) 및 제2 트렌치(132)의 내부를 매립하면서 층간 절연막(130)을 덮는 두께로 제2 전극층용 도전막을 형성하고, 층간 절연막(130)의 상부면이 노출될 때까지 상기 제2 전극층용 도전막에 평탄화 공정을 실시하여 제2 전극층(155)을 완성한다. 상기 제2 전극층용 도전막은 CVD, PVD, ALD 또는 스퍼터링 등의 방법으로 형성될 수 있으며, 상기 평탄화 공정은 화학 기계적 연마를 이용할 수 있다. 상기 제2 전극층용 도전막은 알루미늄, 텅스텐, 몰리브덴, 티타늄, 탄탈륨 및 구리 등으로 이루어진 군으로부터 선택된 단독 또는 이들의 혼합물로 형성될 수 있으나, 이에 한정되는 것은 아니다.
본 실시예에 따른 반도체 장치의 제조 방법에 의하면, 희생막 패턴(161)에 의해 제1 트렌치(131)내에 형성된 제1 금속층(154a)의 일부를 제거하여 제1 전극층(154)을 형성하므로 제1 금속층(154a)이 제거된 만큼 제1 트렌치(131)를 매립하는 제2 전극층(155)의 부피가 증가한다. 이로 인해 제2 전극층(155)의 저항이 감소하고, 제2 전극층(155)을 보다 균일하게 증착할 수 있다. 또한, 본 실시의 반도체 장치의 제조 방법에 의하면, 일함수의 조절을 위해 제1 영역(I)과 제2 영역(II)의 어느 일 영역의 기판(110)에만 제1 전극층(154)을 형성할 수 있다. 본 실시예에서는 제1 트렌치(131) 내에만 제1 전극층(154)이 형성된 경우를 예시하나, 당업자의 필요에 따라 제2 트렌치(132)내에만 제1 전극층(154)을 형성할 수 있음은 물론이다. 일함수의 조절을 위해 제1 전극층(154)의 하부나 상부에 추가적으로 금속층을 형성할 수도 있다. 도면에는 구체적으로 도시하지 않았으나, 제1 전극층(154)의 하부에 추가적으로 하부 전극층을 형성하는 경우, 제1 금속층(154a) 및 제2 금속층(154b)을 식각시 하부 전극층과 식각 선택비가 높은 물질로 식각하여 제1 전극층(154)을 완성할 수 있다. 또한, 제2 금속층(154b)이 제거된 후에는 절연막(141)이 아닌 하부 전극층이 노출되게 된다.
이하, 도 15 내지 도 17을 참조하여 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법에 대해 설명한다. 도 15 내지 도 17은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법의 중간 단계 구조물의 단면도를 나타낸다. 도 2 내지 도 14와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성요소에 대한 자세한 설명은 생략하기로 한다. 본 실시예의 반도체 장치의 제조 방법은 제1 실시예에 따른 반도체 장치의 제조 방법과 도 8 내지 도 10의 단계가 상이하다.
도 15를 참조하면, 제1 영역(I)의 기판(110) 상에 마스크막 패턴(171)을 형성하고, 제2 희생막 패턴(162) 및 제2 금속층(154b)을 순차적으로 제거한다. 구체적으로, 제1 희생막 패턴(161)을 덮는 마스크막 패턴(171)을 포토리소그래피 공정을 이용하여 형성하고, 제2 희생막 패턴(162)을 불산을 미포함하는 식각액으로 식각하여 제거한다. 제2 희생막 패턴(162)을 제거하여 제2 금속층(154b)의 표면을 노출시키고, 이어서 제2 금속층(154b)을 모두 제거한다. 본 실시예에서는 기판(110) 상에 제1 영역(I)을 덮는 마스크막 패턴(171)을 형성하고 제2 희생막 패턴(162) 및 제2 금속층(154b)을 제거하나, 당업자의 필요에 따라 제2 영역(II)을 덮는 마스크막 패턴(171)을 형성하고, 제1 희생막 패턴(131) 및 제1 금속층(154a)을 제거하여도 무방하다.
도 16을 참조하면, 마스크막 패턴(171)을 제거한다. 구체적으로, 에치 백 등의 공정 등으로 마스크막 패턴(171)을 제거하여 제1 금속층(154a) 및 제1 트렌치(131) 내에 형성된 희생막 패턴(161)의 상부면을 노출시킨다. 이 때, 제1 금속층(154a) 중 층간 절연막(130) 상에 형성된 제1 상부 금속층(153a)의 전부 및 제1 트렌치(131)의 측벽에 형성된 제1 측면 금속층(151a)의 일부가 노출된다. 제1 측면 금속층(151a)의 나머지는 희생막 패턴(161)에 의해 노출되지 않는다.
도 17을 참조하면, 제1 금속층(154a)을 식각하여 제1 전극층(154)을 형성한다. 구체적으로, 희생막 패턴(161)을 마스크로 노출된 제1 금속층(154a)을 식각한 후, 희생막 패턴(161)을 제거하여 제1 전극층(154)을 완성한다. 제1 금속층(154a)은 과산화수소, 탈이온수 및 암모니아가 혼합된 식각액 또는 과산화수소가 포함된 식각액 등을 이용하여 식각할 수 있으며, 희생막 패턴(161)은 불산을 미포함하는 용액, 구체적으로 알킬암모늄 히드록사이드를 포함하는 용액으로 식각할수 있다. 상기 식각 공정으로 제1 상부 금속층(153a)의 전부 및 제1 측면 금속층(151a)의 일부를 제거하여 제1 트렌치(131) 내에 제1 전극층(154)을 형성한다. 제1 전극층(154)은 제1 트렌치(131) 내에 형성된 측면 전극층(151) 및 하부 전극층(152)을 포함한다. 측면 전극층(151)은 제1 트렌치(131)의 측벽의 전면 상에 형성되는 것이 아니라, 일부에만 형성된다.
이하, 도 18 내지 도 20을 참조하여 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법에 대해 설명한다. 도 18 내지 도 20은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법의 중간 단계 구조물의 단면도를 나타낸다. 도 2 내지 도 14와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성요소에 대한 자세한 설명은 생략하기로 한다. 본 실시예에 따른 반도체 장치의 제조 방법은 제1 실시예와 도 8 내지 10에 해당하는 단계가 상이하다.
도 18을 참조하면, 제1 트렌치(131) 및 제2 트렌치(132) 내에 각각 제1 트렌치(131) 및 제2 트렌치(132)의 일부를 채우는 제1 희생막 패턴(161) 및 제2 희생막 패턴(162)을 형성하고, 이를 마스크로 제1 금속층(154a) 및 제2 금속층(154b)의 일부를 식각하여 제1 상부 금속층(153a)의 전부, 제1 측면 금속층(151a)의 일부, 제2 상부 금속층(153b)의 전부 및 제2 측면 금속층의 일부(151b)를 제거한다. 이에 의해 제1 트렌치(131) 및 제2 트렌치(132) 내에는 제1 전극층(154)이 형성된다. 제1 전극층(154)은 제1 측면 전극층(151) 및 제1 하부 전극층(152)을 포함한다. 제1 희생막 패턴(161) 및 제2 희생막 패턴(162)은 제1 실시예와 동일한 방법으로 형성할 수 있다.
도 19 및 도 20을 참조하면, 제1 영역(I)의 기판(110) 상에 제1 영역(I)을 덮는 마스크막 패턴(171)을 형성하고, 이를 마스크로 제2 희생막 패턴(162) 및 제2 영역(II)에 형성된 제1 전극층(154)를 순차적으로 제거한다. 이어서, 마스크막 패턴(171) 및 제1 희생막 패턴(161)을 제거하여 제1 트렌치(131) 내에만 제1 전극층(154)을 완성한다.
이하, 도 21 내지 도 28을 참조하여 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법에 대해 설명한다. 도 21은 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 사시도를 나타내며, 도 22는 도 21의 B-B'선을 따라 절단한 단면도이다. 도 23 내지 도 18은 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법의 중간 단계 구조물의 단면도를 나타낸다. 도 2 내지 도 13과 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성요소에 대한 자세한 설명은 생략하기로 한다. 본 실시예에 따른 반도체 장치의 제조 방법은 제1 트렌치(231) 및 제2 트렌치(232)가 서로 연결되어 있다는 점에서 제1 실시예와 상이하다.
우선, 도 21 및 도 22를 참조하면, 기판(110) 상에 트렌치(234)를 포함하는 층간 절연막(130)을 형성한다. 트렌치(234)를 포함하는 층간 절연막(130)은 제1 실시예와 동일한 방법으로 형성할 수 있다. 트렌치(234)는 제1 방향으로 연장된 형태로, 제1 트렌치(231), 제2 트렌치(232) 및 연결 트렌치(233)를 포함한다. 제1 트렌치(231)와 제2 트렌치(232)는 연결 트렌치(233)에 의해 연결되어 있다. 도 20은 연결 트렌치(233)가 제1 방향으로 제1 트렌치(231) 및 제2 트렌치(232)보다 길이가 더 작은 경우를 예시하나 연결 트렌치(233)가 제1 트렌치(231) 및 제2 트렌치(232)와 제1 방향으로 길이가 동일하여도 무방하다. 연결 트렌치(233)의 하부 기판(110)에는 장치 분리 영역(111)이 형성되어, 제1 트렌치(231) 및 제2 트렌치(232)를 분리한다.
기판(110)은 제1 영역(I) 및 제2 영역(II)을 포함하며, 본 실시예에서는 제1 영역(I)이 PMOS 영역이고 제2 영역(II)이 NMOS 영역인 경우를 예시하나, 이와 반대의 경우도 가능함은 물론이다.
도 23을 참조하면, 제1 트렌치(231) 및 제2 트렌치(232) 내에 각각 제1 금속층(254a) 및 제2 금속층(254b)을 형성한다. 구체적으로, 트렌치(234)를 포함하는 층간 절연막(130)이 형성된 기판(110)의 프로파일을 따라 컨모멀하게 CVD, PVD, ALD 또는 스퍼터링 등의 방법으로 도전막을 증착하여 제1 금속층(254a) 및 제2 금속층(254b)을 형성한다. 제1 금속층(254a)은 제1 트렌치(231)의 바닥면 상에 형성된 제1 하부 금속층(251a), 제1 트렌치(231)의 측벽에 형성된 제2 측면 금속층(253a), 및 제1 영역(I)의 기판(110) 상에 배치된 층간 절연막(130) 상에 형성된 제1 상부 금속층(253a)을 포함한다. 마찬가지로, 제2 금속층(254b)은 제2 트렌치(232)의 바닥면 상에 형성된 제2 하부 금속층(251b), 제1 트렌치(232)의 측벽에 형성된 제2 측면 금속층(253b), 및 제2 영역(II)의 기판(110) 상에 배치된 층간 절연막(130) 상에 형성된 제2 상부 금속층(253b)을 포함한다. 또한, 제1 금속층(254a) 및 제2 금속층(254b)을 형성하기 전에 트렌치(234) 내에 트렌치(234) 및 층간 절연막(130)의 프로파일을 따라 절연막(141)을 형성한다.
도 24 내지 도 26을 참조하면, 제1 트렌치(231)의 일부를 채우는 희생막 패턴(261)을 형성한다.
구체적으로, 도 24를 참조하면, 기판(110)의 전면 상에 트렌치(234)를 매립하면서 층간 절연막(140)을 덮는 두께로 희생막을 형성하고, 이를 에치 백 등으로 식각하여 제1 트렌치(231)의 일부를 채우는 제1 희생막 패턴(261) 및 제2 트렌치(232)의 일부를 채우는 제2 희생막 패턴(262)을 형성한다. 이 때, 희생막의 상부면의 높이가 층간 절연막(130)의 상부면의 높이보다 높도록 기판(110)의 전면 상에 희생막을 형성하고, 이를 상부면의 높이가 층간 절연막(130)의 상부면의 높이보다 낮아지도록 식각한다. 이에 의해, 제1 측면 금속층(251a) 및 제2 측면 금속층(251b)의 측면이 일부 노출된다. 상기 희생막은 실록산을 포함할 수 있으며, 기판(110)의 전면 상에 실록산을 포함하는 물질을 코팅하여 형성할 수 있다.
도 25 및 도 26을 참조하면, 제1 영역(I)의 기판(110) 상에 제1 트렌치(251)를 덮는 마스크막 패턴(271)을 형성하고, 이를 마스크로 제2 희생막 패턴(262)을 제거하여 희생막 패턴(261)을 완성한다. 결과적으로, 제2 희생막 패턴(262)을 제거하고 남아있는 제1 희생막 패턴(261)이 최종적인 희생막 패턴(261)이 된다. 희생막 패턴(262) 형성 후에, 제2 금속층(254a)의 전부 및 제1 금속층(254a)중 제1 상부 금속층(253a)의 전부 및 제1 측면 금속층(252a)의 측면의 일부가 노출된다.
도 27을 참조하면, 노출된 제1 금속층(254a)의 일부 및 제2 금속층(254b)의 전부를 식각하고, 희생막 패턴(261)을 제거하여 제1 전극층(254)을 완성한다. 구체적으로, 희생막 패턴(261)을 마스크로 노출된 제2 금속층(254b)의 전부 및 제1 금속층(254a) 중 제1 상부 금속층(253a) 및 제1 측면 금속층(251a)의 일부를 식각한 후, 불소를 미포함하는 식각액으로 희생막 패턴(261)을 제거하여 제1 트렌치(251) 내에만 제1 전극층(254)을 형성한다. 제1 전극층(254)은 제1 트렌치(231)의 측벽 상에 형성된 제1 측면 전극층(251) 및 제1 트렌치(231)의 바닥면 상에 형성된 제1 하부 전극층(252)을 포함한다. 제1 측면 전극층(251)의 상부면의 높이는 제1 트렌치(231)의 상부면의 높이보다 낮게 형성할 수 있다. 본 실시예에서는 희생막 패턴(261)이 실록산을 포함하므로 식각시 불산 용액을 포함하는 식각액을 사용할 필요가 없다. 구체적으로, 알킬암모늄 히드록사이드를 포함하는 식각액으로 희생막 패턴(261)을 식각하여 식각 공정시 절연막(141)의 손상을 막는다.
도 28을 참조하면, 트렌치(234)를 매립하는 제2 전극층(255)을 형성한다. 제2 전극층(255)은 제1 실시예의 제2 전극층(155)과 동일한 방법에 의해 형성할 수 있다. 본 실시예에서는 희생막 패턴(261)의 식각시 불산용액 등을 사용하지 않아 절연막(141)이 손상되지 않으므로 다시 절연막을 형성하지 않고 기존에 형성된 절연막(141) 상에 바로 제2 전극층(255)을 형성하여도 소자 특성이 열화되지 않는다.
본 실시예에 의하면 동일 트렌치 내에 동일 공정으로 일함수가 상이한 전극층을 용이하게 형성할 수 있을 뿐만 아니라, 트렌치를 매립하는 제2 전극층(255)이 차지할 수 있는 부피가 확보되어 제2 전극층(255)의 형성이 용이하다. 또한, 실록산을 포함하는 희생막 패턴(261)을 형성하여 불산을 미포함하는 용액으로 희생막 패턴(261)을 식각할 수 있으므로 식각시 절연막(141)의 손상이 적다.
본 실시예들에 따른 반도체 장치의 제조 방법은, 로직 소자 또는 메모리 소자에 사용되는 트랜지스터의 제조시 이용할 수 있다. 구체적으로, 트랜지스터의 게이트 전극 제조시 이용할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 기판 131, 132, 231, 232, 233: 트렌치
130: 층간 절연막 154a, 154b, 254a, 254b: 금속층
161, 162, 261, 262: 희생막 패턴 154: 제1 전극층
155: 제2 전극층

Claims (10)

  1. 제1 영역과 제2 영역이 정의된 기판을 제공하고,
    상기 기판 상에, 상기 제1 영역에 배치된 제1 트렌치와 상기 제2 영역에 배치된 제2 트렌치를 포함하는 층간 절연막을 형성하고,
    상기 제1 트렌치의 측벽, 바닥면과 상기 층간 절연막의 상면을 따라 제1 금속층을 형성하고, 상기 제2 트렌치의 측벽, 바닥면과 상기 층간 절연막의 상면을 따라 제2 금속층을 형성하고,
    상기 제1 금속층 상에 상기 제1 트렌치의 일부를 채우는 제1 희생막 패턴을 형성하고,
    상기 제1 희생막 패턴을 이용하여 상기 제2 금속층및 상기 제1 금속층을 식각하고, 상기 제1 희생막 패턴을 제거하여 제1 전극층을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 희생막 패턴을 형성하는 것은,
    상기 제1 금속층 상에 상기 제1 트렌치의 일부를 채우는 제1 희생막 패턴 과, 상기 제2 금속층 상에 상기 제2 트렌치의 일부를 채우는 제2 희생막 패턴을 형성하고,
    상기 제2 희생막 패턴을 제거하여 상기 제1 희생막 패턴을 완성하는 반도체 장치의 제조 방법.
  3. 제2 항에 있어서,
    상기 제1 희생막 패턴 및 상기 제2 희생막 패턴을 형성하는 것은,
    상기 제1 금속층 및 제2 금속층 상에 코팅을 이용하여 희생막을 형성하고,
    상기 제1 트렌치의 측벽에 형성된 제1 금속층의 측면의 상부 및 상기 제2 트렌치의 측벽에 형성된 제2 금속층의 측면의 상부가 노출되도록 상기 희생막을 식각하여 상기 제1 희생막 패턴 및 제2 희생막 패턴을 완성하는 반도체 장치의 제조 방법.
  4. 제1 항에 있어서,
    상기 제1 희생막 패턴을 제거하는 것은, HF를 미포함하는 식각액을 이용하여 식각하는 반도체 장치의 제조 방법.
  5. 제4 항에 있어서,
    상기 제1 희생막 패턴은 실록산을 포함하고,
    상기 식각액은 알킬암모늄 히드록사이드를 포함하는 반도체 장치의 제조 방법.
  6. 제1 항에 있어서,
    상기 제1 영역이 PMOS영역이고, 상기 제2 영역이 NMOS 영역인 반도체 장치의 제조 방법
  7. 제1 항에 있어서,
    상기 제1 전극층은, 상기 제1 트렌치의 바닥면과, 상기 제1 트렌치의 측면의 일부에 형성되는 반도체 장치의 제조 방법.
  8. 제1 항에 있어서,
    상기 제1 전극층 상에 형성되고, 제1 트렌치 및 상기 제2 트렌치를 매립하는 제2 전극층을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  9. 제1 항에 있어서,
    상기 제1 트렌치 및 상기 제2 트렌치가 서로 연결되어 있는 반도체 장치의 제조 방법.
  10. 기판 상에, 트렌치를 포함하는 층간 절연막을 형성하고,
    상기 트렌치의 측벽, 바닥면과 상기 층간 절연막의 상면을 따라 절연막을 형성하고,
    상기 절연막 상에, 상기 트렌치의 측벽, 바닥면과 상기 절연막의 상면을 따라 금속층을 형성하고,
    상기 금속층 상에 상기 트렌치의 일부를 채우고, 실록산을 포함하는 희생막 패턴을 형성하고,
    상기 희생막 패턴을 이용하여 상기 금속층을 식각하여 제1 전극층을 완성하고,
    HF를 미포함하는 식각액을 이용하여 상기 희생막 패턴을 제거하는 것을 포함하는 반도체 장치의 제조 방법.
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