KR100384774B1 - 반도체 소자의 게이트 제조방법 - Google Patents

반도체 소자의 게이트 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 듀얼 다마신 게이트 제조방법에 관한 것으로, PMOS 영역과 NMOS 영역 각각의 상면에 더미게이트가 형성된 반도체 기판을 제공하는 단계; 상기 반도체 기판의 전체 표면상에 층간절연막을 증착하는 단계; 상기 반도체 기판상의 더미게이트가 노출될때까지 상기 층간 절연막을 연마하는 단계; 상기 PMOS 영역 및 NMOS 영역을 포함하는 반도체 기판상의 소정부분이 노출되도록 상기 더미게이트를 제거하는 단계; 상기 더미게이트가 제거된 영역을 포함하는 반도체 기판 전체 표면상에 게이트 절연막과 제1 금속층을 차례로 증착하는 단계; 상기 제1 금속층이 형성된 NMOS 영역 및 PMOS 영역중 한 영역에 대해서만 질소함유공정을 실시하여 질화된 제1 금속층을 형성하는 단계; 상기 질화함유공정이 수행된 결과물 전면상에 제2 금속층을 형성하는 단계; 및 상기 층간절연막이 노출될때까지 상기 제2 금속층과, 상기 제1 금속층 및 질화된 제1 금속층과 게이트 절연막을 차례로 제거하는 단계를 포함하는 것을 특징으로 한다. 이에의해, 다마신 공정을 적용한 듀얼-금속 게이트로 구성된 모스펫 소자를 형성할 수 있다.

Description

반도체 소자의 게이트 제조방법{METHOD FOR MANUFACTURING GATE IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 게이트 제조방법에 관한 것으로, 보다 구체적으로는, 다마신 공정을 적용한 듀얼-금속게이트 제조방법에 관한 것이다.
최근 서브-0.10 마이크론(sub-0.10 micron) 소자의 개발이 본격화 되면서 종래의 게이트 전극으로서 사용되던 폴리실리콘 게이트전극이나 폴리사이드 게이트전극등은 다음과 같은 한계에 부딪치게 되었다. 즉, 폴리실리콘 게이트는 게이트 공핍화현상으로 인한 게이트절연막의 유효두께증가, p+ 또는 n+폴리실리콘 게이트로부터 기판으로의 도펀트 침투현상 및 도펀트분포 변동에 의한 문턱전압의 변화등의 문제점이 발생하게 된다.
또한, 종래의 폴리실리콘을 이용한 게이트로서는 더 이상 미세선폭상에서 요구되는 저저항값을 구현할 수 없다는 문제점이 존재한다.
따라서, 종래의 폴리실리콘을 이용한 게이트를 대체할 수 있는 신물질 및 신구조의 게이트 전극에 대한 개발이 요구되고 있다.
이러한 요구에 따라 금속게이트 전극에 대한 개발이 적극적으로 추진되고 있는데, 금속게이트전극의 경우는 근본적으로 도펀트를 사용하지 않으므로 종래의 폴리실리콘 게이트에서 발생되었던 문제점이 존재하지 않을 뿐만 아니라 금속게이트전극으로써 일함수가 실리콘의 중간 밴드갭에 위치하는 금속을 사용함으로써 NMOS 트랜지스터 및 PMOS 트랜지스터영역에서 대칭적으로 문턱전압을 형성할 수 있는 단일 금속게이트를 형성할 수 있다. 이때, 금속게이트 전극물질로는 W, WN, Ti, TiN,Mo, MoN, Ta, TaN, Ti3Al, 및 Ti3AlN 등이 사용되고 있다.
그러나, 단일금속게이트로 형성된 씨모스펫(CMOSFET) 소자를 제조하는 경우, NMOS 및 PMOS 영역에서 플랫밴드전압(Flat Band Voltage)이 감소하게 되어, 결과적으로 문턱전압이 증가하게 된다.
따라서, 상기 문턱전압을 낮추기 위하여 카운터 도핑을 통한 매몰채널(Buried Channel)을 형성하게 되는데, 이는 모스펫 소자의 쇼트채널이펙트 증가 및 누설전류의 증가등의 문제점을 초래하게 된다.
이에따라, 종래에서는 듀얼-폴리실리콘 게이트의 작동원리를 적용하여 서로 다른 일함수값(work function)을 갖는 이종의 금속게이트를 각각 NMOS 및 PMOS 영역에 분리하여 사용함으로써 최종적으로 듀얼-금속 게이트를 형성하고자 하는 시도가 활발히 이루어지고 있다.
이러한 관점에서, 종래기술에 따른 반도체 소자의 게이트 제조방법을 도 1a 내지 도 1e를 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래의 듀얼-금속 게이트의 형성방법을 설명하기 위한 단면도이다.
종래의 듀얼-금속 게이트의 형성방법은, 먼저, 도 1a를 참조하면, 반도체 기판(1)상에 필드 산화막(2)을 형성시킨 다음, 공지된 기술인 마스크 및 이온주입공정을 통해 NMOS 및 PMOS 영역(3a, 3b)을 각각 형성한다.
그런다음, 상기 반도체 기판(1)상에 박막의 스크린 산화막(도시되지 않음)을형성한 후, 포토 마스크 공정을 이용하여 NMOS 및 PMOS 영역(3a, 3b)에 대하여 각각 문턱전압 조정 이온주입 공정을 분리하여 실시한다.
이어서, 도 1b에 도시된 바와같이, 상기 스크린 산화막을 제거한 후, 상기 반도체 기판(1) 전표면상에 게이트절연막(4), NMOS용 금속막(5) 및 배리어 메탈(6)을 순차적으로 형성한다.
이 때, 상기 NMOS용 금속막(5)은 그 페르미 에너지가 실리콘의 컨덕션 밴드 근처에 존재하는 금속물질을 의미한다.
그 다음, 도 1c에 도시된 바와같이, 도면에는 도시하지 않았지만, NMOS 영역(3a)상에 식각마스크(미도시)를 형성하고, 이를 마스크로 포토/식각 공정을 실시하여 상기 PMOS 영역(3b)상의 배리어메탈(6) 및 NMOS용 금속막(5)을 차례로 제거한다.
이어서, 도 1d에 도시된 바와같이, 상기 반도체 기판(1) 전 표면상에 PMOS용 금속막(7)을 증착한다.
그 다음 도 1e에 도시된 바와같이, 도면에는 도시하지 않았지만, 상기 PMOS용 금속막(7) 상에 식각마스크(미도시)를 형성하고, 이를 마스크로 포토/식각공정을 실시하여 NMOS 및 PMOS 영역(3a, 3b)상에 듀얼-금속 게이트(8a, 8b)를 각각 형성한다. 그런다음, 상기 반도체 기판(1) 전 표면상에 스페이서 질화막을 증착 및 전면식각(Blanket Etch)을 실시하여 듀얼-금속 게이트(7) 양측면에 스페이서(9)를 형성한다. 그리고나서, 상기 NMOS 및 PMOS 영역(3a, 3b)상에 소오스/드레인 이온주입을 실시하여 소오스/드레인 영역(10a, 10b)을 형성함으로써 듀얼-금속게이트로구성된 씨모스펫 소자를 완성한다.
그러나, 종래의 듀얼-금속게이트로 구성된 씨모스펫 소자는 다음과 같은 문제점이 발생한다.
상기 N, PMOS용 금속막을 패터닝하여 금속게이트를 형성할 때, 금속 게이트 식각의 레시피(Recipe) 설정의 어려움과, 식각 및 이온주입 공정에서의 플라즈마 데미지, 게이트 형성 이후 진행되는 후속 열공정에 의한 열적 데미지 등의 문제점이 발생하게 된다.
또한, NMOS 및 PMOS 영역에서의 금속게이트(8a, 8b) 형성시, 그 높이와 구성물질이 서로 상이하기 때문에 도 1c에서의 포토/식각공정시 반도체 기판(1)의 손실이 발생하지 않도록 식각공정을 설정한다는 것이 매우 어렵다.
이에, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로서, 다마신 게이트 제조공정에서 동종의 금속쌍을 이용하여 우수한 소자 특성을 갖춘 듀얼-금속게이트를 형성할 수 있는 반도체 소자의 게이트 제조방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 게이트 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2j는 본 발명에 따른 다마신 공정을 적용한 반도체 소자의 게이트 제조방법을 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호설명 *
11 : 반도체 기판 12 : 소자분리막
13a : NMOS 영역 13b : PMOS 영역
14 : 스크린 산화막 15 : 더미게이트 산화막
16 : 더미게이트용 폴리실리콘막 17 : 마스크막
18 : 스페이서 19a, 19b : 소오스/드레인 영역
20 : 층간절연막 21 : 게이트 절연막
22 : 제1 금속층 22a : 질화된 제1 금속층
23 : 감광막 패턴 24 : 제2 금속층
40 : 더미게이트
상기와 같은 목적을 달성하기 위하여, 본 발명은, PMOS 영역과 NMOS 영역 각각의 상면에 더미게이트가 형성된 반도체 기판을 제공하는 단계; 상기 반도체 기판의 전체 표면상에 층간절연막을 증착하는 단계; 상기 반도체 기판상의 더미게이트가 노출될때까지 상기 층간 절연막을 연마하는 단계; 상기 PMOS 영역 및 NMOS 영역을 포함하는 반도체 기판상의 소정부분이 노출되도록 상기 더미게이트를 제거하는 단계; 상기 더미게이트가 제거된 영역을 포함하는 반도체 기판 전체 표면상에 게이트 절연막과 제1 금속층을 차례로 증착하는 단계; 상기 제1 금속층이 형성된 NMOS 영역 및 PMOS 영역중 한 영역에 대해서만 질소함유공정을 실시하여 질화된 제1 금속층을 형성하는 단계; 상기 질화함유공정이 수행된 결과물 전면상에 제2 금속층을 형성하는 단계; 및 상기 층간절연막이 노출될때까지 상기 제2 금속층과, 상기 제1 금속층 및 질화된 제1 금속층과 게이트 절연막을 차례로 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 더미게이트는 더미게이트 산화막과 더미게이트용 폴리실리콘막으로 증착된다. 이 때, 상기 더미게이트용 폴리실리콘막은 저압화학증기증착방법을 이용하여 2000 ~4000Å의 두께로 증착한다.
또한, 게이트 절연막은 산화막, 옥시 나이트라이드막 및 고유전율막 중 하나에 의해 형성되며, 제1 금속층은 탄탈륨, 타이타늄, 몰리브덴, 타이타늄 알루미늄 및 텅스텐 중 하나에 의해 형성되는 것을 특징으로 한다. 이 때, 제1 금속층은 화학적 증착법을 이용하여 200 ~400Å 두께로 형성된다.
또한, 상기 질소함유 공정은 질소 이온주입공정 및 질소 플라즈마도핑 중 하나에 의해 수행된다.
여기서, 상기 질소 이온주입공정은 도펀트로서 질소원자 및 질소분자 중 하나에 의해 수행되는데, 상기 질소원자를 도펀트로서 사용할 경우의 공정조건은 0.5~ 5keV의 에너지 및 1 × 1013~ 5 × 1015ions/cm2의 도우즈량으로의 이온주입이고, 상기 질소분자를 도펀트로서 사용할 경우의 공정조건은 1 ~ 10keV의 에너지 및 1 × 1013~ 5 × 1015ions/cm2의 도우즈량으로 이온주입하는 것이다.
아울러, 상기 질소 플라즈마도핑은 질소 분위기 내에서 0.2 ~ 5keV의 에너지 및 1 × 1013~ 5 × 1015ions/cm2의 도우즈량으로 플라즈마 도핑된다.
상기 제2 금속층은 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag) 등과 같이 저저항을 갖는 금속층으로 3000 ~ 5000Å의 두께로 형성되는 것을 특징으로 한다.
(실시예)
이하, 본 발명에 따른 반도체 소자의 게이트 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2j는 본 발명의 게이트 제조방법으로 다마신 공정을 이용한 듀얼-금속게이트 제조방법을 설명하기 위한 제조공정 단면도이다.
먼저, 도 2a에 도시된 바와같이, 반도체 기판(11)의 소정 부분에 소자 형성 영역과 소자분리 영역을 한정하는 필드산화막(12)을 형성한다.
그 다음, 공지된 기술인 마스크 및 이온주입 공정을 실시하여 상기 반도체 기판(11) 내에 P-웰(13a, 이하: NMOS 영역) 및 N-웰(13b, 이하: PMOS영역)을 형성한다.
이어서, 도 2b에 도시된 바와같이, 상기 NMOS 및 PMOS 영역(13a, 13b)을 포함하는 상기 반도체 기판(11)의 전체 표면상에 스크린 산화막(14)을 바람직하게 50~100Å의 두께로 형성한다. 그 다음, 포토/마스크 공정을 이용하여 NMOS 및 PMOS 영역(13a, 13b)상에 각각 문턱전압 이온주입 공정을 수행하고, 상기 스크린 산화막(14)을 제거한다.
이 때, 상기 이온주입의 도펀트는 NMOS 영역(13a)에 대해서는 보론이나 이불화붕소(BF2)를 이용하고, PMOS 영역(13b)에 대해서는 비소나 인을 이용하여 이온주입을 실시한다.
이어서, 도 2c에 도시된 바와같이, 상기 NMOS 및 PMOS 영역(13a, 13b)을 포함하는 상기 반도체 기판(11)상 각각에 더미게이트 산화막(15)을 성장시키고, 전체 구조의 상면에, 더미게이트용 폴리실리콘막(16)을 증착한다. 이 때, 상기 더미게이트용 폴리실리콘막(16)은 저압화학증기증착 방법을 이용하여 바람직하게 2000 ~ 4000Å 두께로 증착한다.
또한, 더미 폴리실리콘막의 도핑은 도펀트의 이온주입 공정 또는 도펀트 가스의 인-시튜 증착법을 이용하여 실시할 수 있다.
그 다음, 도 2d에 도시된 바와같이, 상기 NMOS 및 PMOS 영역(13a, 13b) 각각의 더미게이트용 폴리 실리콘막(16) 상부에 마스크막(17)을 형성한다. 이 때, 상기 마스크막(17)은 바람직하게 800 ~ 1000Å의 두께로 형성한다.
이어서, 상기 마스크막(17) 상부에 식각마스크(미도시)를 형성하고, 상기 식각 마스크를 이용하여 마스크막(17)을 패터닝 한다.
그런다음, 상기 식각 마스크를 제거하고, 상기 마스크막을 마스크로 하여 더미게이트용 폴리 실리콘막(16) 및 더미게이트 산화막(15)을 차례로 패터닝하여 더미게이트(40)를 형성한다.
그 다음, 도 2e에 도시된 바와같이, 상기 NMOS 및 PMOS 영역(13a, 13b)상에 각각 형성된 더미게이트(40)를 포함한 전체 구조의 표면상에 공지된 후속 공정, 예를들어, 상대적으로 낮은 도우즈 및 에너지의 이온주입 공정과, 스페이서(18) 형성 공정과 상대적으로 높은 도우즈 및 에너지의 이온주입 공정을 순차적으로 진행하여 LDD(Lightly Doped Drain) 구조의 소오스/드레인 영역(19a, 19b)을 형성한다.
이 때, 상기 스페이서(18)는 전체구조의 상면에 스페이서 질화막(미도시)을 900 ~ 1200Å 두께로 증착하고, 이를 전면식각하여 상기 더미게이트(40) 양측벽에 스페이서(18)를 형성한다.
이어서, 도 2f에 도시된 바와같이, 상기 더미게이트(40)가 형성된 반도체기판(11)의 전체 표면상에 층간절연막(20)을 증착하고, 상기 NMOS 및 PMOS 영역(13a, 13b) 각각의 더미게이트(40)가 노출되도록 상기 층간절연막(20)을 연마한다.
이 때, 상기 층간절연막(20)은 바람직하게 5000 ~ 7000Å의 두께로 증착한다.
그 다음, 도 2g에 도시된 바와같이, 상기 층간절연막(20)을 식각장벽으로 하여 더미게이트(40), 즉, 더미게이트용 폴리실리콘막(16)과 더미게이트 산화막(15)을 차례로 식각하여 상기 NMOS 및 PMOS 영역(13a, 13b)을 포함하는 반도체 기판(11)의 소정부분을 노출시킨다.
이어서, 도 2h에 도시된 바와같이, 상기 소정부분 노출된 반도체 기판(11)을 포함하는 전체구조의 표면상에 게이트 절연막(21)과 게이트 전극용 제1 금속층(22)을 차례로 증착한다.
이 때, 상기 게이트 절연막(21)은 공지된 기술방법인 성장법 및 증착법을 이용하여 산화막, 옥시 나이트라이드막 및 고유전율막 중 하나를 선택하여 형성한다.
또한, 상기 게이트 전극용 제1 금속층(22)은 탄탈륨, 타이타늄, 몰리브덴, 타이타늄 알루미늄 및 텅스텐 중 하나를 선택하여 화학적 증착법을 이용하여 200 ~ 400Å 두께로 형성한다.
그 다음, 도 2i에 도시된 바와같이, 상기 NMOS 및 PMOS 영역(13a, 13b)상에 형성된 제1 금속층중 하나, 예컨대, 상기 NMOS 영역(13a)의 제1 금속층(22)을 선택할 경우, 상기 PMOS 영역(13b)상의 제1 금속층(22) 상부에 이온주입 방지용 감광막 패턴(23)을 형성한다.
이어서, 상기 이온주입 방지용 감광막 패턴(23)이 형성된 전체구조의 상면에 질소함유 공정을 수행함으로써, 질화된 제1 금속층(22a), 즉, 탄탈륨 질화막, 타이타늄 질화막, 몰리브덴 질화막, 타이타늄 알루미늄 질화막, 및 텅스텐 질화믹 중 하나의 금속 질화막으로 형성한다. 이에, 상기 제1 금속층(22)과 상기 질화된 제1 금속층(22a) 간에 일함수(work function)을 상이하게 한다.
상기 질소함유 공정은 질소 이온주입공정 및 질소 플라즈마도핑 중 하나를 선택하여 진행한다.
이 때, 상기 질소 이온주입공정은 도펀트로서 질소원자 및 질소분자 중 하나를 선택하여 진행하는데, 상기 질소원자를 도펀트로서 사용할 경우, 에너지 0.5 ~5keV를 인가하면서, 도우즈량 1 × 1013~ 5 × 1015ions/cm2범위내에서 이온주입을 진행한다.
또한, 상기 질소분자를 도펀트로서 사용할 경우, 에너지 1 ~ 10keV를 인가하면서, 도우즈량 1 × 1013~ 5 × 1015ions/cm2범위내에서 이온주입을 진행한다.
아울러, 상기 질소 플라즈마 도핑은 질소 분위기 내에서 0.2 ~ 5keV의 에너지 및 1 × 1013~ 5 × 1015ions/cm2의 도우즈량으로 플라즈마 도핑한다.
이어서, 도 2j에 도시된 바와같이, 상기 이온주입 방지용 감광막 패턴(23)을 제거한다. 이어서, 상기 일함수가 상이한 제1 금속층(22) 및 질화된 제1 금속층(22a)를 포함하는 전체구조 상면에 저저항을 갖는 제2 금속층(24)을 증착한다.
이 때, 상기 제2 금속층(24)은 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag) 중 하나를 선택하여 화학적 증착법을 이용하여 증착하며, 바람직하게 3000 ~ 5000Å 두께로 형성한다.
이어서, 상기 층간절연막(20)이 노출되도록 제2 금속층(24)과 NMOS 및 PMOS 영역(13a, 13b) 상부에 형성된 질화된 제1 금속층(22a) 및 제1 금속층(22)과 게이트 절연막(21)을 차례로 제거한다.
이 때, 상기 제거공정은 화학적 기계 연마 공정 또는 에치백 공정중 하나를 선택하여 평탄화한다. 이에의해, 동종의 금속쌍을 갖는 듀얼-금속게이트를 형성한다.
상술한 실시예에서는, 제1 금속층(22)으로 단원소 물질인 제1 금속층을 형성하였지만, 상기 제1 금속층(22)을 질화된 금속층으로 형성할 수도 있다.
이 때, 상기 질화된 금속층과 일함수(work function)가 상이한, 즉, 서로 다른 질소조성을 갖는 또 다른 질화된 금속층을 형성함으로써, 본 발명의 동종의 금속쌍을 갖는 듀얼-금속게이트를 형성할 수도 있다.
상기 설명한 바와같이, 본 발명에 따른 반도체 소자의 게이트 제조방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 따른 반도체 소자의 게이트 방법에 있어서는, 통상적인 다마신 구조로 증착된 제1 금속층에 대하여 질소함유 공정을 실시한다.
이에, 상기 NMOS 및 PMOS 영역중 한 영역에 대해서 제1 금속층과 일함수가 상이한 금속 질화막을 형성함으로써 동종의 금속쌍을 갖는 듀얼 게이트를 형성할 수 있다.
따라서, 통상적인 다마신 공정에 질소함유 공정만을 추가적으로 실시하는 제조공정을 확보하게 되어 소자 특성 및 제조단가 측면에서 매우 유리하게 작용하는 효과가 있다.
한편, 본 발명의 요지를 벗어나지 않는 범위내에서 다양하게 변경하여 실실할 수 있다.

Claims (12)

  1. PMOS 영역과 NMOS 영역 각각의 상면에 더미게이트가 형성된 반도체 기판을 제공하는 단계;
    상기 반도체 기판의 전체 표면상에 층간절연막을 증착하는 단계;
    상기 반도체 기판상의 더미게이트가 노출될때까지 상기 층간 절연막을 연마하는 단계;
    상기 PMOS 영역 및 NMOS 영역을 포함하는 반도체 기판상의 소정부분이 노출되도록 상기 더미게이트를 제거하는 단계;
    상기 더미게이트가 제거된 영역을 포함하는 반도체 기판 전체 표면상에 게이트 절연막과 제1 금속층을 차례로 증착하는 단계;
    상기 제1 금속층이 형성된 NMOS 영역 및 PMOS 영역중 한 영역에 대해서만 질소함유공정을 실시하여 질화된 제1 금속층을 형성하는 단계;
    상기 질화함유공정이 수행된 결과물 전면상에 제2 금속층을 형성하는 단계; 및
    상기 층간절연막이 노출될때까지 상기 제2 금속층과, 상기 제1 금속층 및 질화된 제1 금속층과 게이트 절연막을 차례로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  2. 제 1항에 있어서,
    상기 더미게이트는 더미게이트 산화막과 더미게이트용 폴리실리콘막으로 증착되는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  3. 제 2항에 있어서,
    상기 더미게이트용 폴리실리콘막은 저압화학증기증착방법을 이용하여 2000 ~4000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  4. 제 1항에 있어서,
    상기 게이트 절연막은 산화막, 옥시 나이트라이드막 및 고유전율막 중 하나에 의해 형성되는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  5. 제 1항에 있어서,
    상기 제1 금속층은 탄탈륨, 타이타늄, 몰리브덴, 타이타늄 알루미늄 및 텅스텐 중 하나에 의해 형성되는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  6. 제 1항에 있어서,
    상기 제1 금속층은 화학적 증착법을 이용하여 200 ~400Å 두께로 형성되는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  7. 제 1항에 있어서,
    상기 질소함유 공정은 질소 이온주입공정 및 질소 플라즈마도핑 중 하나에 의해 수행되는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  8. 제 7항에 있어서,
    상기 질소 이온주입공정은 도펀트로서 질소원자 및 질소분자 중 하나에 의해 수행되는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  9. 제 8항에 있어서,
    상기 질소원자를 도펀트로서 사용할 경우의 공정조건은 0.5 ~ 5keV의 에너지 및 1 × 1013~ 5 × 1015ions/cm2의 도우즈량으로 이온주입되는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  10. 제 8항에 있어서,
    상기 질소분자를 도펀트로서 사용할 경우의 공정조건은 1 ~ 10keV의 에너지 및 1 × 1013~ 5 × 1015ions/cm2의 도우즈량으로 이온주입되는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  11. 제 7항에 있어서,
    상기 질소 플라즈마도핑은 질소 분위기 내에서 0.2 ~ 5keV의 에너지 및 1 ×1013~ 5 × 1015ions/cm2의 도우즈량으로 플라즈마 도핑하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  12. 제 1항에 있어서,
    상기 제2 금속층은 알루미늄, 구리, 금, 은 중 하나에 의해서 형성되는 저저항의 금속층으로 3000 ~ 5000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
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